JP2013041991A - Multilayer circuit board, manufacturing method of the same and semiconductor device - Google Patents
Multilayer circuit board, manufacturing method of the same and semiconductor device Download PDFInfo
- Publication number
- JP2013041991A JP2013041991A JP2011177922A JP2011177922A JP2013041991A JP 2013041991 A JP2013041991 A JP 2013041991A JP 2011177922 A JP2011177922 A JP 2011177922A JP 2011177922 A JP2011177922 A JP 2011177922A JP 2013041991 A JP2013041991 A JP 2013041991A
- Authority
- JP
- Japan
- Prior art keywords
- conductor
- multilayer substrate
- via conductor
- circuit board
- hole
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Production Of Multi-Layered Print Wiring Board (AREA)
- Wire Bonding (AREA)
Abstract
Description
本発明は多層回路基板、その製造方法及び半導体装置に関するものであり、例えば、数ＧＨｚ以上で動作する半導体装置を実装する高周波回路基板の高周波特性の改善に関するものである。 The present invention relates to a multilayer circuit board, a method for manufacturing the same, and a semiconductor device. For example, the present invention relates to improvement of high-frequency characteristics of a high-frequency circuit board on which a semiconductor device operating at several GHz or more is mounted.
高周波回路基板では、電気信号を通す経路においてインダクタンスとキャパシタンスの比を一定に保ってインピーダンス整合することで、信号の反射を抑制し、信号の品質を向上することが行われている。 In high-frequency circuit boards, impedance matching is performed by maintaining a constant ratio of inductance and capacitance in a path through which an electrical signal passes, thereby suppressing signal reflection and improving signal quality.
即ち、伝送路の高周波における特性インピーダンスＺ０は、キャパシタンスをＣ、インダクタンスをＬとすると、
Ｚ０＝（Ｌ／Ｃ）１／２
で近似される。したがって、インダクタンスＬとキャパシタンスＣの比が一定であれば、特性インピーダンスＺ０も一定になる。
That is, the characteristic impedance Z 0 at the high frequency of the transmission line is expressed as follows:
Z 0 = (L / C) 1/2
Is approximated by Therefore, if the ratio of the inductance L and capacitance C are constant, the characteristic impedance Z 0 is also constant.
そのため、配線や基板内部に埋もれたビア部では、インピーダンス整合を行う技術が開発されてきた。例えば、配線では、インピーダンスを所望の値に近づけるために、絶縁材料の誘電率に応じてキャパシタンスを調整するために、信号線−グランド線間の導体距離や信号配線幅を調整することでキャパシタンスを増減させるという設計手法を用いる。 For this reason, a technique for impedance matching has been developed in the via portion buried in the wiring or the substrate. For example, in wiring, in order to adjust the impedance according to the dielectric constant of the insulating material in order to bring the impedance close to a desired value, the capacitance is adjusted by adjusting the conductor distance between the signal line and the ground line and the signal wiring width. Use a design method to increase or decrease.
図１０は、配線部のインピーダンス整合の説明図であり、図１０（ａ）は概略的要部斜視図であり、図１０（ｂ）は伝搬方向に垂直な概略的断面図であり、上下に配置された１対のグランド線９１の間に絶縁層９３を介して信号線９２が配置されている。 10A and 10B are explanatory diagrams of impedance matching of the wiring part, FIG. 10A is a schematic perspective view of the main part, and FIG. 10B is a schematic cross-sectional view perpendicular to the propagation direction. A signal line 92 is arranged between the pair of arranged ground lines 91 via an insulating layer 93.
このような高周波線路において、インピーダンス整合を取るためには、図１０（ｃ）に示すように、信号線９２の幅を調整したり、或いは、図１０（ｄ）に示すように信号線９２とグランド線９１との間隔を調整している。 In order to achieve impedance matching in such a high-frequency line, the width of the signal line 92 is adjusted as shown in FIG. 10C, or the signal line 92 and the signal line 92 as shown in FIG. The distance from the ground line 91 is adjusted.
また、回路基板では、図１１（ａ）示すように、層をまたぐ方向の信号伝播を考えると、グランド線９１や信号線等の導体層と絶縁層９３が伝播方向に対し、交互に来るため、インダクタンスやキャパシタンスが場所ごとに変化してしまう。したがって、インダクタンスとキャパシタンスとの比を一定に保つことができないので、インピーダンス整合をとることができない。 Further, in the circuit board, as shown in FIG. 11A, when signal propagation in the direction across the layers is considered, the conductor layers such as the ground lines 91 and the signal lines and the insulating layer 93 alternately appear in the propagation direction. Inductance and capacitance will change from place to place. Therefore, since the ratio between inductance and capacitance cannot be kept constant, impedance matching cannot be achieved.
そこで、図１１（ｂ）に示すように、シグナル層となるビア９４の周りを均一な形状の同軸グランド線９５で覆ってしまうことが提案されている。或いは、電極端子付近の構造を複雑な構造にすることで、キャパシタンスやインダクタンスを調整することも提案されている。 Therefore, as shown in FIG. 11B, it has been proposed to cover the periphery of the via 94 serving as the signal layer with a coaxial ground wire 95 having a uniform shape. Alternatively, it has also been proposed to adjust capacitance and inductance by making the structure in the vicinity of the electrode terminal complicated.
しかし、図１２に示すように、パッド９６等の基板表面に露出した電極端子に関しては、電極端子からビア部へ移行する際の形状の変化が大きいため、その形状変化に対応して、どの場所でも均一にインピーダンスを保つことが困難であった。なお、図における符号９７ははんだバンプである。 However, as shown in FIG. 12, regarding the electrode terminal exposed on the substrate surface such as the pad 96, the change in shape when moving from the electrode terminal to the via portion is large, so which location corresponds to the change in shape. However, it was difficult to keep the impedance uniform. Reference numeral 97 in the figure denotes a solder bump.
例えば、上記の特許文献２のように、電極端子付近の構造を複雑な構造にして、キャパシタンスやインダクタンスを調整しても未だ完全なインピーダンス整合を実現できないという問題がある。 For example, as in Patent Document 2 described above, there is a problem that perfect impedance matching cannot be realized even if the structure near the electrode terminal is complicated and the capacitance and inductance are adjusted.
したがって、多層回路基板の基板表面に露出した電極端子の近傍におけるインピーダンス整合を実現することを目的とする。 Accordingly, an object is to realize impedance matching in the vicinity of the electrode terminals exposed on the substrate surface of the multilayer circuit board.
開示する一観点からは、複数の絶縁層と複数の導体層とが交互に積層された多層基板と、前記多層基板の一方の主表面側に形成され、前記多層基板の内部から前記主表面に向かうにつれて径が大きくなる円錐台形状のビア導体と、前記円錐台形状のビア導体に対して絶縁層を介して同軸的に形成された縦断面がテーパ状部を有するグランド電極とを有することを特徴とする多層回路基板が提供される。 From one aspect disclosed, a multilayer substrate in which a plurality of insulating layers and a plurality of conductor layers are alternately stacked, and formed on one main surface side of the multilayer substrate, from the inside of the multilayer substrate to the main surface A frustoconical via conductor having a diameter that increases as it goes, and a ground electrode having a taper-shaped longitudinal section formed coaxially with an insulating layer with respect to the frustoconical via conductor. A featured multilayer circuit board is provided.
また、開示する別の観点からは、複数の絶縁層と複数の導体層とが交互に積層された多層基板と、前記多層基板を貫通して形成された貫通孔と、前記貫通孔と通じ、前記多層基板の一方の主表面側に形成され、前記多層基板の内部から前記主表面に向かうにつれて径が大きくなる円錐台形状のビア導体と、前記貫通孔に形成され、前記円錐台形状のビア導体と接続するスルービア導体と、前記円錐台形状のビア導体に対して絶縁層を介して同軸的に形成された縦断面がテーパ状部を有するグランド電極とを有し、前記円錐台形状のビア導体の表面の位置が、前記多層基板の表面と同等か或いは前記多層基板の表面よりも低いことを特徴とする多層回路基板が提供される。 Further, from another viewpoint to be disclosed, a multilayer substrate in which a plurality of insulating layers and a plurality of conductor layers are alternately laminated, a through hole formed through the multilayer substrate, and the through hole, A frustoconical via conductor formed on one main surface side of the multilayer substrate and having a diameter increasing from the inside of the multilayer substrate toward the main surface, and the frustoconical via formed in the through hole. A through-via conductor connected to a conductor; and a ground electrode having a tapered section whose longitudinal section is formed coaxially with an insulating layer with respect to the frusto-conical via conductor, and having a tapered portion. There is provided a multilayer circuit board characterized in that the position of the surface of the conductor is equal to or lower than the surface of the multilayer board.
また、開示するさらに別の観点からは、複数の絶縁層と複数の導体層とが交互に積層された多層基板の一方の主表面に円錐状の孔を形成する工程と、前記円錐状の孔の表面及び前記多層基板表面の一部を覆うように導電膜を形成する工程と、前記導電膜上に絶縁膜を介して、ビア導体を形成する工程とを有することを特徴とする多層回路基板の製造方法が提供される。 According to another aspect of the disclosure, a step of forming a conical hole on one main surface of a multilayer substrate in which a plurality of insulating layers and a plurality of conductor layers are alternately stacked, and the conical hole A multilayer circuit board comprising: forming a conductive film so as to cover a surface of the multilayer substrate and a part of the surface of the multilayer substrate; and forming a via conductor on the conductive film via an insulating film. A manufacturing method is provided.
また、開示するさらに別の観点からは、複数の絶縁層と複数の導体層とが交互に積層された多層基板と、前記多層基板の一方の主表面側に形成され、前記多層基板の内部から前記主表面に向かうにつれて径が大きくなる円錐台形状のビア導体と、前記円錐台形状のビア導体に対して絶縁層を介して同軸的に形成された縦断面がテーパ状部を有するグランド電極とを有する多層回路基板と、前記多層回路基板の円錐台形状のビア導体にはんだ導体を介して電気的に接続された半導体チップとを有することを特徴とする半導体装置が提供される。 From another viewpoint to be disclosed, a multilayer substrate in which a plurality of insulating layers and a plurality of conductor layers are alternately stacked, and formed on one main surface side of the multilayer substrate, from the inside of the multilayer substrate A frustoconical via conductor having a diameter increasing toward the main surface, and a ground electrode having a tapered section formed coaxially with an insulating layer with respect to the frustoconical via conductor; And a semiconductor chip electrically connected to the frustoconical via conductor of the multilayer circuit board via a solder conductor.
開示の多層回路基板、その製造方法及び半導体装置によれば、基板表面に露出した電極端子の近傍におけるインピーダンス整合を実現することが可能になる。 According to the disclosed multilayer circuit board, the manufacturing method thereof, and the semiconductor device, impedance matching in the vicinity of the electrode terminals exposed on the substrate surface can be realized.
ここで、図１及び図２を参照して、本発明の実施の形態の高周波回路基板を説明する。図１は、本発明の実施の形態の高周波回路基板の説明図であり、図１(ａ)は概略的断面図であり、図１(ｂ)は付随的作用効果の説明図である。 Here, with reference to FIG.1 and FIG.2, the high frequency circuit board of embodiment of this invention is demonstrated. FIG. 1 is an explanatory diagram of a high-frequency circuit board according to an embodiment of the present invention, FIG. 1 (a) is a schematic cross-sectional view, and FIG. 1 (b) is an explanatory diagram of incidental effects.
図１（ａ）に示すように、ビア導体１１の形状を基板表面に露出した電極端子から基板内部構造であるビアにかけての形状を連続的なテーパ状とし、ビア導体１１を同軸的に囲むようにグランド電極１２を形成する。この時、テーパ状のビア導体１１を構成する円錐の頂点と、グランド電極１２を構成する円錐の頂点が一致するように形成することで、半導体素子や電子部品との接合部におけるインピーダンス整合を行う。 As shown in FIG. 1A, the via conductor 11 has a continuous taper shape from the electrode terminal exposed on the substrate surface to the via, which is the internal structure of the substrate, and surrounds the via conductor 11 coaxially. Then, the ground electrode 12 is formed. At this time, by forming the apex of the cone forming the tapered via conductor 11 and the apex of the cone forming the ground electrode 12 so as to coincide with each other, impedance matching is performed at the junction with the semiconductor element or the electronic component. .
このような、テーパ状のビア導体１１やグランド電極１２を形成する場合には、多層基板のベースとなる絶縁物１４にドリル加工を施して円錐状の凹部を形成してグランド電極１２を形成する。次いで、グランド電極１２の内側を絶縁物１３で埋め込み、絶縁物１３にドリル加工を施してテーパ状ビアホールを形成すれば良い。 When such a tapered via conductor 11 or ground electrode 12 is formed, the insulator 14 serving as the base of the multilayer substrate is drilled to form a conical recess to form the ground electrode 12. . Next, the inside of the ground electrode 12 may be filled with the insulator 13, and the insulator 13 may be drilled to form a tapered via hole.
また、テーパ状のビア導体１１の表面の位置をグランド電極１２の表面の位置より低く、即ち、陥没するように形成することが望ましい。また、半導体素子や電子部品とはんだバンプ等を介して接続する場合には、短絡を防止するためにグランド電極１２の露出表面をソルダーレジスト１５で覆うことが望ましい。 Further, it is desirable that the position of the surface of the tapered via conductor 11 is lower than the position of the surface of the ground electrode 12, that is, formed so as to be depressed. Moreover, when connecting with a semiconductor element or an electronic component via a solder bump etc., it is desirable to cover the exposed surface of the ground electrode 12 with the solder resist 15 in order to prevent a short circuit.
ビア導体１１のテーパ状の先端部分での小型化を目的とする場合は、製造精度の限界が制約となるため、絶縁物１３として、誘電率の小さいものを用いれば、周囲グランド形状を小型化でき、集積度の向上に有利である。この絶縁物１３は、多層基板のベースとなる絶縁層１４と同じである必要性はない。コスト的な観点からも、絶縁物１３は全体の絶縁材料に比べれば微量であるため、伝送特性に優れた高価な絶縁材料、例えば、シクロオレフィンポリマー、フッ素化樹脂を用いても良い。 When the purpose is to reduce the size of the via conductor 11 at the tapered tip, the limit of manufacturing accuracy is a limitation. Therefore, if the insulator 13 having a low dielectric constant is used, the surrounding ground shape can be reduced. This is advantageous for improving the degree of integration. The insulator 13 does not have to be the same as the insulating layer 14 that becomes the base of the multilayer substrate. Also from the viewpoint of cost, since the insulator 13 is in a very small amount as compared with the entire insulating material, an expensive insulating material excellent in transmission characteristics, for example, a cycloolefin polymer or a fluorinated resin may be used.
図１（ｂ）は、本発明の実施の形態の高周波回路基板の付随的作用効果の説明図であり、テーパ状のビア導体１１の表面の位置をグランド電極１２の表面の位置より低くしておくことによって、ビア導体１１に対するシールド効果が高まる。それによって、互いに隣接するビア導体１１同士を伝搬する信号の干渉を防止することができる。 FIG. 1B is an explanatory diagram of incidental effects of the high-frequency circuit board according to the embodiment of the present invention, in which the position of the surface of the tapered via conductor 11 is made lower than the position of the surface of the ground electrode 12. By placing, the shielding effect with respect to the via conductor 11 is enhanced. Thereby, interference of signals propagating between the via conductors 11 adjacent to each other can be prevented.
図２は、本発明の実施の形態におけるインピーダンス整合の説明図であり、ここでは、図２（ａ）に示すように、同軸構造の伝送路について説明する。ここでは、信号線となる内部のビア導体の直径をＤ２、グランド電極の内径をＤ１とする。 FIG. 2 is an explanatory diagram of impedance matching in the embodiment of the present invention. Here, as shown in FIG. 2A, a coaxial transmission line will be described. Here, the diameter of the internal via conductor serving as the signal line is D 2 , and the inner diameter of the ground electrode is D 1 .
ここで、ビア導体とグランド電極との間の絶縁物の誘電率をε、透磁率をμとすると、特性インピーダンスＺ０は、
Ｚ０＝（Ｌ／Ｃ）１／２＝（１／２π）×（μ／ε）１／２×ｌｎ（Ｄ１／Ｄ２）
≒（１／２π）×（μ／ε）１／２×２．３０２５×ｌｏｇ１０（Ｄ１／Ｄ２）
で表わされる。ここで、真空の透磁率をμ０、真空の誘電率をε０、絶縁物の比誘電率をεｒ、光速をｃとすると、
ε＝εｒ×ε０＝εｒ×（μ０ｃ２）−１
μ≒μ０＝４π×１０−７
であるので、
Ｚ０≒（１／２π）×（μ／ε）１／２×２．３０２５×ｌｏｇ１０（Ｄ１／Ｄ２）
＝（１／２π）×μ０ｃ×（１／εｒ）１／２×２．３０２５×ｌｏｇ１０（Ｄ１／Ｄ２）
≒１３８×（１／εｒ）１／２×ｌｏｇ１０（Ｄ１／Ｄ２）
となる。したがって、内径と外径の比に直すと、
Ｄ１／Ｄ２＝１０Ａ
但し、Ａ＝（εｒ）１／２×Ｚ０／１３８
となる。
Here, when the dielectric constant of the insulator between the via conductor and the ground electrode is ε and the magnetic permeability is μ, the characteristic impedance Z 0 is
Z 0 = (L / C) 1/2 = (1 / 2π) × (μ / ε) 1/2 × ln (D 1 / D 2 )
≈ (1 / 2π) × (μ / ε) 1/2 × 2.3025 × log 10 (D 1 / D 2 )
It is represented by Here, when the vacuum permeability is μ 0 , the vacuum dielectric constant is ε 0 , the dielectric constant of the insulator is ε r , and the speed of light is c,
ε = ε r × ε 0 = ε r × (μ 0 c 2 ) −1
μ≈μ 0 = 4π × 10 −7
So
Z 0 ≈ (1 / 2π) × (μ / ε) 1/2 × 2.3025 × log 10 (D 1 / D 2 )
= (1 / 2π) × μ 0 c × (1 / ε r ) 1/2 × 2.3025 × log 10 (D 1 / D 2 )
≈138 × (1 / ε r ) 1/2 × log 10 (D 1 / D 2 )
It becomes. Therefore, when the ratio of the inner diameter to the outer diameter is corrected,
D 1 / D 2 = 10 A
However, A = (ε r) 1/2 × Z 0/138
It becomes.
したがって、図２（ｂ）に示すように、Ｄ１及びＤ２を変化させても、Ｄ１／Ｄ２の比が一定であれば、特性インピーダンスＺ０も一定になる。なお。ここでは、特性インピーダンスＺ０が５０Ωになるように、Ｄ１／Ｄ２の比を設定した例を示している。 Therefore, as shown in FIG. 2B, even if D 1 and D 2 are changed, if the ratio D 1 / D 2 is constant, the characteristic impedance Z 0 is also constant. Note that. Here, an example is shown in which the ratio of D 1 / D 2 is set so that the characteristic impedance Z 0 is 50Ω.
図２（ｃ）は、ビア導体１１の先端部をテーパ状にした場合のインピーダンス整合の説明図であり、ビア導体１１の先端部のテーパ状部の円錐の頂角を２β、グランド電極１２の円錐の頂角を２αとする。この時、ビア導体１１の先端部の円錐の頂点とグランド電極１２の円錐の頂点が一致していれば、
Ｄ１／Ｄ２＝ｔａｎα／ｔａｎβ
となり、テーパ状のビア導体１１のどの位置においてもインピーダンス整合が取れていることになる。
FIG. 2C is an explanatory diagram of impedance matching when the tip of the via conductor 11 is tapered. The apex angle of the cone of the tapered portion of the tip of the via conductor 11 is 2β, and the ground electrode 12 Let the apex angle of the cone be 2α. At this time, if the apex of the cone at the tip of the via conductor 11 and the apex of the cone of the ground electrode 12 coincide,
D 1 / D 2 = tan α / tan β
Thus, impedance matching is achieved at any position of the tapered via conductor 11.
なお、仮想的な円錐の頂点は一致させることが望ましいが、円錐の頂点付近はビアなどに接続を行うため、完全に頂点の尖った円錐形に削り取ることは必要ではない。そのため、ドリルは必ずしも新品で先端の尖った構造をしている必要はなく、円錐側面形状さえきちんと削り取ることができれば、ある程度先端が磨耗したドリルでも使うことができる。 Although it is desirable that the vertices of the virtual cone coincide with each other, the vicinity of the apex of the cone is connected to a via or the like, and therefore it is not necessary to cut it into a cone having a perfectly pointed apex. Therefore, the drill is not necessarily new and does not have a sharp pointed structure, and a drill with a tip worn to some extent can be used as long as the conical side surface shape can be cut off properly.
次に、図３乃至図６を参照して、本発明の実施例１の高周波回路基板の製造工程を説明する。まず、図３（ａ）に示すように、絶縁層４１を介して信号線４２とグランド線４３，４４を積層して各層毎でのパターンのつくり込みの終わった多層基板を用意する。 Next, with reference to FIG. 3 thru | or FIG. 6, the manufacturing process of the high frequency circuit board of Example 1 of this invention is demonstrated. First, as shown in FIG. 3A, the signal line 42 and the ground lines 43 and 44 are laminated via the insulating layer 41 to prepare a multilayer substrate in which the pattern formation for each layer is completed.
次いで、図３（ｂ）に示すように、角度のゆるいドリルの先端を用いて、円錐状の穴を開けてテーパ状凹部４５とする。なお、この場合、上述の図２（ｃ）に示した角度αとしては、α＝５７．５°とし、深さは４００μｍとする。 Next, as shown in FIG. 3 (b), a conical hole is made into a tapered recess 45 using the tip of a drill with a loose angle. In this case, the angle α shown in FIG. 2C is α = 57.5 ° and the depth is 400 μm.
次いで、図３（ｃ）に示すように、Ｃｕの無電解めっきを行って、テーパ状凹部４５の表面に縦断面形状がテーパ状の側壁グランド線４６を形成する。なお、この時、表面のグランド線４４上にも無電解めっき層が形成されるが、図示は省略する。 Next, as shown in FIG. 3C, Cu electroless plating is performed to form a side wall ground line 46 having a tapered longitudinal section on the surface of the tapered recess 45. At this time, an electroless plating layer is also formed on the ground wire 44 on the surface, but the illustration is omitted.
次いで、図４（ｄ）に示すように、再度、ドリル加工を行い、テーパ状凹部４５の頂点付近無電解めっき層を削り取るとともに、信号線４２の近傍に達する円筒状の凹部４７を形成する。この場合、凹部４７の直径は３００μｍとする。 Next, as shown in FIG. 4D, drilling is performed again to scrape off the electroless plating layer near the apex of the tapered recess 45 and form a cylindrical recess 47 reaching the vicinity of the signal line 42. In this case, the recess 47 has a diameter of 300 μm.
次いで、図４（ｅ）に示すように、エポキシ樹脂からなる埋込絶縁樹脂４８で、テーパ状凹部４５及び凹部４７を埋め込む。次いで、図４（ｆ）に示すように、全面に後述するビアのエッチング工程の際の保護膜となるレジスト４９を形成する。 Next, as shown in FIG. 4E, the tapered recess 45 and the recess 47 are embedded with an embedded insulating resin 48 made of an epoxy resin. Next, as shown in FIG. 4F, a resist 49 is formed on the entire surface as a protective film in a via etching process to be described later.
次いで、図５（ｇ）に示すように、細いドリルを用いてドリル加工を行うことによって、その中心が凹部４７の中心と一致すると共に、信号線４２に接続するビアホール５０を形成する。なお、この場合、ビアホール５０の直径は１５０μｍとし、通常は多層基板を貫通するように形成する。 Next, as shown in FIG. 5G, drilling is performed using a thin drill, so that the center thereof coincides with the center of the recess 47 and the via hole 50 connected to the signal line 42 is formed. In this case, the via hole 50 has a diameter of 150 μm and is usually formed so as to penetrate the multilayer substrate.
次いで、図５（ｈ）に示すように、２度目の円錐状穴を形成するためのドリル加工を行って、テーパ状ビアホール５１を形成する。この場合、上述の図２（ｃ）に示した角度βとしては、β＝１７．５°とし、テーパ状ビアホール５１の頂点とテーパ状凹部４５の頂点が一致する深さに形成する。 Next, as shown in FIG. 5 (h), a drilling process for forming a second conical hole is performed to form a tapered via hole 51. In this case, the angle β shown in FIG. 2C is β = 17.5 °, and the apex of the tapered via hole 51 and the apex of the tapered recess 45 are formed to a depth.
ついで、図５（ｉ）に示すように、無電解めっきによりめっきシード層（図示は省略）を形成したのち、Ｃｕを電解めっきすることによってビアホール５０及びテーパ状ビアホール５１を電解めっき膜５２で埋め込む。 Next, as shown in FIG. 5I, after forming a plating seed layer (not shown) by electroless plating, the via hole 50 and the tapered via hole 51 are filled with the electrolytic plating film 52 by electrolytic plating of Cu. .
次いで、図６（ｊ）に示すように、硫酸系エッチング液を用いて電解めっき膜５２をその表面が表面側のグランド線４４の位置より低くなるまでエッチングしてテーパ状ビア５３を形成する。なお、この場合、テーパ状ビア５３の位置が、表面のグランド線４４の位置より８０μｍ低くなるようする。この時、ビアホール５０を埋め込んだ電解めっき膜５２はそのまま信号線４２に接続するビア５４になる。この段階で、本発明の実施例１の高周波回路基板の基本構成の完成としても良い。この場合は、たとえば、レジスト４９は加熱処理を施すことにより、絶縁層として機能する。 Next, as shown in FIG. 6 (j), the electroplated film 52 is etched using a sulfuric acid-based etchant until the surface thereof is lower than the position of the ground line 44 on the surface side to form a tapered via 53. In this case, the position of the tapered via 53 is set to be 80 μm lower than the position of the ground line 44 on the surface. At this time, the electrolytic plating film 52 in which the via hole 50 is buried becomes the via 54 connected to the signal line 42 as it is. At this stage, the basic configuration of the high-frequency circuit board according to the first embodiment of the present invention may be completed. In this case, for example, the resist 49 functions as an insulating layer by performing a heat treatment.
或いは、図６（ｋ）に示すようにレジスト４９を除去しても良い。また、図６（ｌ）に示すように、埋込絶縁樹脂４８の表面をエッチングで除去しても良い。以上により、本発明の実施例１の高周波回路基板の基本構成が完成する。 Alternatively, the resist 49 may be removed as shown in FIG. Further, as shown in FIG. 6L, the surface of the embedded insulating resin 48 may be removed by etching. Thus, the basic configuration of the high-frequency circuit board according to the first embodiment of the present invention is completed.
このように、本発明の実施例１においては、信号線４２と接続するビア５４の主表面に露出する側をテーパ状にするとともに、縦断面形状がテーパ状の側壁グランド線４６で囲んでいるので、パッド部において、インピーダンス整合をとることができる。即ち、テーパ状ビア５３に対して側壁グランド線４６を同軸的に形成しているので、パッド部近傍において、インダクタンスとキャパシタンスとの比を一定に保つことができ、それによって、インピーダンス整合を取ることができる。 As described above, in the first embodiment of the present invention, the side exposed to the main surface of the via 54 connected to the signal line 42 is tapered, and the side wall ground line 46 whose longitudinal cross-sectional shape is tapered is enclosed. Therefore, impedance matching can be achieved in the pad portion. That is, since the side wall ground line 46 is coaxially formed with respect to the tapered via 53, the ratio between the inductance and the capacitance can be kept constant in the vicinity of the pad portion, thereby achieving impedance matching. Can do.
図７は、本発明の実施例１の高周波回路基板を用いた実装構造の説明図であり、高周波回路基板に設けたテーパ状ビア５３と、半導体チップ６２に設けたパッド６３とをはんだバンプ６１を設けて接続する。この時、はんだバンプ６１と側壁グランド線４６とが電気的に短絡するのを防止するために、側壁グランド線４６及びグランド線４４の露出部を覆うようにソルダーレジスト６０を設けておく。 FIG. 7 is an explanatory diagram of a mounting structure using the high-frequency circuit board according to the first embodiment of the present invention, in which a tapered via 53 provided on the high-frequency circuit board and a pad 63 provided on the semiconductor chip 62 are connected to the solder bump 61. Provide and connect. At this time, in order to prevent the solder bump 61 and the side wall ground line 46 from being electrically short-circuited, a solder resist 60 is provided so as to cover the exposed part of the side wall ground line 46 and the ground line 44.
このように、パッド６３と接続する近傍において、テーパ状ビア５３はインピーダンス整合が取れているので、テーパ状ビア５３を介して伝搬する信号の反射を抑制し、信号の品質を向上することが可能になる。 As described above, since the tapered via 53 is impedance-matched in the vicinity of the connection with the pad 63, reflection of the signal propagating through the tapered via 53 can be suppressed, and the signal quality can be improved. become.
図８は、本発明の実施例１の高周波回路基板を用いた積層構造の説明図であり、同じビア構造を有する高周波回路基板を互いに対向させてテーパ状ビア５３同士をはんだバンプ６１によって接続したものである。この場合も、はんだバンプ６１と側壁グランド線４６とが電気的に短絡するのを防止するために、側壁グランド線４６及びグランド線４４の一部をソルダーレジスト６０で被覆するとともに、グランド線４４同士をはんだで短絡させ、シールド性を高める。 FIG. 8 is an explanatory diagram of a laminated structure using the high-frequency circuit board according to the first embodiment of the present invention. The high-frequency circuit boards having the same via structure are opposed to each other, and the tapered vias 53 are connected to each other by the solder bumps 61. Is. Also in this case, in order to prevent the solder bump 61 and the side wall ground line 46 from being electrically short-circuited, the side wall ground line 46 and a part of the ground line 44 are covered with the solder resist 60, and the ground lines 44 are connected to each other. Is short-circuited with solder to improve shielding.
次に、図９を参照して、本発明の実施例２の中継基板を説明するが、この中継基板は本発明の実施例１の高周波回路基板のテーパ状ビア部を応用したものである。 Next, with reference to FIG. 9, the relay board of Example 2 of the present invention will be described. This relay board is an application of the tapered via portion of the high-frequency circuit board of Example 1 of the present invention.
図９（ａ）は、本発明の実施例２の中継基板の概略的断面図であり、上記実施例１の図３（ｂ）のドリル加工工程において、ドリルで形成できる円錐部の高さよりも薄いグランド線７１のみを設けた多層基板を用いて、同様の工程を行って形成したものである。なお、図４（ｄ）の工程、図５（ｇ）の工程は行わない。この場合も、円錐台状のテーパ状ビア７５の頂点と、縦断面形状がテーパ状の側壁グランド線７３の頂点とがほぼ一致するように形成する。 FIG. 9A is a schematic cross-sectional view of the relay board according to the second embodiment of the present invention. In the drilling process of FIG. 3B of the first embodiment, the height of the cone portion that can be formed by a drill is shown. A multilayer substrate provided with only a thin ground line 71 is used to perform the same process. In addition, the process of FIG.4 (d) and the process of FIG.5 (g) are not performed. Also in this case, the apex of the truncated cone-shaped tapered via 75 and the apex of the side wall ground line 73 having a tapered longitudinal section are formed so as to substantially coincide with each other.
図９（ｂ）は、中継基板７０を用いた積層構造の説明図であり、直径の異なるビア同士を中継基板７０を用いて接続して接続経路を形成したものである。この場合も、はんだバンプ６１，７８と側壁グランド線４６，８４とが電気的に短絡するのを防止するために、ソルダーレジスト６０，７６，８０を設ける。また、グランド線４４とグランド線７２とをはんだ７７で短絡させ、グランド線７２とグランド線８３とをはんだ７９で短絡させてシールド性を高める。 FIG. 9B is an explanatory diagram of a laminated structure using the relay substrate 70, in which vias having different diameters are connected using the relay substrate 70 to form a connection path. Also in this case, solder resists 60, 76, and 80 are provided to prevent the solder bumps 61 and 78 and the side wall ground lines 46 and 84 from being electrically short-circuited. Further, the ground line 44 and the ground line 72 are short-circuited with the solder 77, and the ground line 72 and the ground line 83 are short-circuited with the solder 79, thereby improving the shielding performance.
このように、中継基板７０を用いることによって、互いに直径の異なるビアを設けた高周波回路基板同士をインピーダンス不整合の少ない接続構造で積層接続することが可能になる。 Thus, by using the relay substrate 70, it is possible to laminate and connect the high-frequency circuit boards provided with vias having different diameters with a connection structure with little impedance mismatch.
１１ ビア導体
１２ グランド電極
１３ 絶縁物
１４ 絶縁層
１５ ソルダーレジスト
４１ 絶縁層
４２ 信号線
４３ グランド線
４４ グランド線
４５ テーパ状凹部
４６ 側壁グランド線
４７ 凹部
４８ 埋込絶縁樹脂
４９ レジスト
５０ ビアホール
５１ テーパ状ビアホール
５２ 電解めっき膜
５３ テーパ状ビア
５４ ビア
６０ ソルダーレジスト
６１ はんだバンプ
６２ 半導体チップ
６３ パッド
６４ はんだ
７０ 中継基板
７１ 絶縁層
７２ グランド線
７３ 側壁グランド線
７４ 埋込絶縁樹脂
７５ テーパ状ビア
７６ ソルダーレジスト
７７ はんだ
７８ はんだバンプ
７９ はんだ
８０ ソルダーレジスト
８１ 絶縁層
８２ グランド線
８３ グランド線
８４ 側壁グランド線
８５ 埋込絶縁樹脂
８６ テーパ状ビア
８７ ビア
９１ グランド線
９２ 信号線
９３ 絶縁層
９４ ビア
９５ 同軸グランド線
９６ はんだ
９７ はんだバンプ
DESCRIPTION OF SYMBOLS 11 Via conductor 12 Ground electrode 13 Insulator 14 Insulating layer 15 Solder resist 41 Insulating layer 42 Signal line 43 Ground line 44 Ground line 45 Tapered recess 46 Side wall ground wire 47 Recess 48 Embedded insulating resin 49 Resist 50 Via hole 51 Tapered via hole 52 Electrolytic Plating Film 53 Tapered Via 54 Via 60 Solder Resist 61 Solder Bump 62 Semiconductor Chip 63 Pad 64 Solder 70 Relay Substrate 71 Insulating Layer 72 Ground Line 73 Side Wall Ground Line 74 Embedded Insulating Resin 75 Tapered Via 76 Solder Resist 77 Solder 78 Solder bump 79 Solder 80 Solder resist 81 Insulating layer 82 Ground line 83 Ground line 84 Side wall ground line 85 Embedded insulating resin 86 Tapered via 87 Via 91 Ground line 92 Signal line 93 Insulating layer 94 Via 9 5 Coaxial ground wire 96 Solder 97 Solder bump
Claims (5)
前記多層基板の一方の主表面側に形成され、前記多層基板の内部から前記主表面に向かうにつれて径が大きくなる円錐台形状のビア導体と、
前記円錐台形状のビア導体に対して絶縁層を介して同軸的に形成された縦断面がテーパ状部を有するグランド電極と
を有することを特徴とする多層回路基板。 A multilayer substrate in which a plurality of insulating layers and a plurality of conductor layers are alternately laminated;
A frustoconical via conductor formed on one main surface side of the multilayer substrate and having a diameter increasing from the inside of the multilayer substrate toward the main surface;
A multilayer circuit board comprising: a ground electrode having a taper-shaped longitudinal section formed coaxially with an insulating layer with respect to the frustoconical via conductor.
前記多層基板を貫通して形成された貫通孔と、
前記貫通孔と通じ、前記多層基板の一方の主表面側に形成され、前記多層基板の内部から前記主表面に向かうにつれて径が大きくなる円錐台形状のビア導体と、
前記貫通孔に形成され、前記円錐台形状のビア導体と接続するスルービア導体と、
前記円錐台形状のビア導体に対して絶縁層を介して同軸的に形成された縦断面がテーパ状部を有するグランド電極と
を有し、
前記円錐台形状のビア導体の表面の位置が、前記多層基板の表面と同等か或いは前記多層基板の表面よりも低い
ことを特徴とする多層回路基板。 A multilayer substrate in which a plurality of insulating layers and a plurality of conductor layers are alternately laminated;
A through hole formed through the multilayer substrate;
A frustoconical via conductor formed on one main surface side of the multilayer substrate through the through-hole and having a diameter increasing from the inside of the multilayer substrate toward the main surface;
A through via conductor formed in the through hole and connected to the frustoconical via conductor;
A longitudinal electrode formed coaxially with an insulating layer with respect to the frustoconical via conductor, and a ground electrode having a tapered portion;
A multilayer circuit board, wherein a position of a surface of the frustoconical via conductor is equal to or lower than a surface of the multilayer board.
前記円錐状の孔の表面及び前記多層基板表面の一部を覆うように導電膜を形成する工程と、
前記導電膜上に絶縁膜を介して、ビア導体を形成する工程と
を有することを特徴とする多層回路基板の製造方法。 Forming a conical hole in one main surface of a multilayer substrate in which a plurality of insulating layers and a plurality of conductor layers are alternately laminated;
Forming a conductive film so as to cover the surface of the conical hole and a part of the surface of the multilayer substrate;
And forming a via conductor on the conductive film with an insulating film interposed therebetween.
前記円錐状の孔の底部に円筒状の孔を形成する工程と、
前記円錐状の孔及び円筒状の孔を絶縁物で埋め込む工程と、
前記円筒状の孔に対して同心円状となる貫通孔を形成する工程と、
前記貫通孔の前記主表面側の一部を円錐状に加工してテーパ状開口部を形成する工程と、
前記貫通孔と前記テーパ状開口部とを導電体で埋め込む工程と、
前記導電体の表面が、前記多層基板の表面と同等か或いは前記多層基板の表面よりも低くなるように前記導電体の一部を除去してテーパ状のビア導体と前記テーパ状のビア導体に接続するスルービア導体を形成する工程と
をさらに有することを特徴とする請求項３に記載の多層回路基板の製造方法。 After the step of forming a conductor so as to cover the surface of the conical hole and a part of the surface of the multilayer substrate,
Forming a cylindrical hole at the bottom of the conical hole;
Filling the conical hole and the cylindrical hole with an insulator;
Forming a through-hole that is concentric with the cylindrical hole;
Processing a part of the main surface side of the through hole into a conical shape to form a tapered opening; and
Filling the through hole and the tapered opening with a conductor;
A part of the conductor is removed so that the surface of the conductor is equal to or lower than the surface of the multilayer substrate, thereby forming a tapered via conductor and the tapered via conductor. The method of manufacturing a multilayer circuit board according to claim 3, further comprising a step of forming a through via conductor to be connected.
前記多層基板の一方の主表面側に形成され、前記多層基板の内部から前記主表面に向かうにつれて径が大きくなる円錐台形状のビア導体と、
前記円錐台形状のビア導体に対して絶縁層を介して同軸的に形成された縦断面がテーパ状部を有するグランド電極と
を有する多層回路基板と、
前記多層回路基板の円錐台形状のビア導体にはんだ導体を介して電気的に接続された半導体チップと
を有することを特徴とする半導体装置。 A multilayer substrate in which a plurality of insulating layers and a plurality of conductor layers are alternately laminated;
A frustoconical via conductor formed on one main surface side of the multilayer substrate and having a diameter increasing from the inside of the multilayer substrate toward the main surface;
A multilayer circuit board having a ground electrode having a taper-shaped longitudinal section formed coaxially with an insulating layer with respect to the frustoconical via conductor;
A semiconductor device comprising a semiconductor chip electrically connected to a frustoconical via conductor of the multilayer circuit board through a solder conductor.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2011177922A JP2013041991A (en) | 2011-08-16 | 2011-08-16 | Multilayer circuit board, manufacturing method of the same and semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2011177922A JP2013041991A (en) | 2011-08-16 | 2011-08-16 | Multilayer circuit board, manufacturing method of the same and semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2013041991A true JP2013041991A (en) | 2013-02-28 |
Family
ID=47890120
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2011177922A Pending JP2013041991A (en) | 2011-08-16 | 2011-08-16 | Multilayer circuit board, manufacturing method of the same and semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2013041991A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013187225A (en) * | 2012-03-06 | 2013-09-19 | Nippon Telegr & Teleph Corp <Ntt> | Semiconductor device and manufacturing method of the same |
| JP2014072466A (en) * | 2012-09-29 | 2014-04-21 | Kyocer Slc Technologies Corp | Wiring board |
| WO2015116093A1 (en) * | 2014-01-30 | 2015-08-06 | Hewlett-Packard Development Company, L.P. | Printed circuit board with co-axial vias |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06338687A (en) * | 1993-05-31 | 1994-12-06 | Nec Corp | Multilayer printed wiring board and its manufacture |
| JP2009111658A (en) * | 2007-10-30 | 2009-05-21 | Kyocera Corp | Multilayer wiring board |
| US20100163295A1 (en) * | 2008-12-31 | 2010-07-01 | Mihir Roy | Coaxial plated through holes (pth) for robust electrical performance |
-
2011
- 2011-08-16 JP JP2011177922A patent/JP2013041991A/en active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06338687A (en) * | 1993-05-31 | 1994-12-06 | Nec Corp | Multilayer printed wiring board and its manufacture |
| JP2009111658A (en) * | 2007-10-30 | 2009-05-21 | Kyocera Corp | Multilayer wiring board |
| US20100163295A1 (en) * | 2008-12-31 | 2010-07-01 | Mihir Roy | Coaxial plated through holes (pth) for robust electrical performance |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013187225A (en) * | 2012-03-06 | 2013-09-19 | Nippon Telegr & Teleph Corp <Ntt> | Semiconductor device and manufacturing method of the same |
| JP2014072466A (en) * | 2012-09-29 | 2014-04-21 | Kyocer Slc Technologies Corp | Wiring board |
| WO2015116093A1 (en) * | 2014-01-30 | 2015-08-06 | Hewlett-Packard Development Company, L.P. | Printed circuit board with co-axial vias |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN111316434B (en) | Electronic substrate with differential coaxial vias | |
| CN100370887C (en) | Improved stacked via structure in a multi-layer electronic device carrier | |
| US8119931B1 (en) | Differential vertical structure for high density, low layer count packages | |
| US20100326716A1 (en) | Core via for chip package and interconnect | |
| US10892238B2 (en) | Circuit structure and chip package | |
| JP2005191518A (en) | Printed circuit board and package with skewed vias | |
| US10187971B2 (en) | Wiring board and method of manufacturing wiring board | |
| KR20130024703A (en) | Electronic circutt board | |
| CN204761829U (en) | A multi-layer board realizes the structure of vertical interconnection of radio frequency circuits | |
| US10045435B2 (en) | Concentric vias and printed circuit board containing same | |
| US11445599B2 (en) | Printed circuit boards with non-functional features | |
| CN108633172A (en) | Printed circuit board and display device | |
| TW202310695A (en) | Circuit board and manufacturing method thereof and electronic device | |
| CN105990282A (en) | Adapter plate and electronic component | |
| JP6327254B2 (en) | Printed circuit board and mounting method on printed circuit board | |
| TW201528884A (en) | Circuit board and electronic assembly | |
| US9635753B2 (en) | Wiring board | |
| CN109803481B (en) | Multilayer printed circuit board and method for manufacturing multilayer printed circuit board | |
| JP2010219364A (en) | Method of modifying printed wiring board, and modified printed wiring board | |
| JP2013041991A (en) | Multilayer circuit board, manufacturing method of the same and semiconductor device | |
| JP7221955B2 (en) | Spiral antenna and processing method | |
| JP5679579B2 (en) | Wiring board | |
| TW201705832A (en) | Flexible circuit board, method for making the same, and electronic device having the same | |
| JP2016081999A (en) | Circuit board and electronic device | |
| JP2016115753A (en) | Print circuit board and electronic device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20140404 |
|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20140416 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20141113 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20141118 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20141219 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20150421 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20150617 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20150721 |