JP2012533190A - 静磁場によりアシストされた抵抗性検知素子 - Google Patents

Abstract

スピン注入型ランダムアクセスメモリ（ＳＴＲＡＭ）等の不揮発性メモリセル（１４０，１５４）にデータを書込むための装置および関連する方法。いくつかの実施例に従うと、抵抗性検知素子（ＲＳＥ）（１４０）は、ヒートアシスト領域（１５０）、磁気トンネル接合（ＭＴＪ）（１４２）およびピン止め領域（１５２）を有する。スピン分極された電流を用いてＭＴＪに第１論理状態が書込まれるとき、ピン止め領域およびヒートアシスト領域は、各々、実質的にゼロの正味磁気モーメントを有する。静磁場を用いてＭＴＪに第２論理状態が書込まれるとき、ピン止め領域は実質的にゼロの正味磁気モーメントを有し、ヒートアシスト領域は非ゼロの正味磁気モーメントを有する。

Description

背景
データ記憶デバイスは、一般的に、速くかつ効率のよい態様でデータを記憶し、取出すように作動する。データの個々のビットを記憶するために、ソリッドステートメモリセルの半導体アレイを利用した記憶デバイスもある。そのようなメモリセルは、揮発性あるいは不揮発性であり得る。揮発性メモリセルは、一般的に、デバイスに作動電力が継続的に供給されている間に限ってメモリに記憶されたデータを保持する。不揮発性メモリセルは、一般的に、作動電力が供給されていなくても、メモリに記憶されたデータを保持する。

抵抗性検知メモリ（ＲＳＭ）セルは、異なる論理状態を記憶するために異なる電気抵抗を有するように構成され得る。セルの抵抗は、読出電流を与え、セルの電圧降下に関連する信号を検知することによって、読出動作の間に後で検出され得る。ＲＳＭセルの種類の例は、抵抗性ランダムアクセスメモリ（ＲＲＡＭ）、磁気ランダムアクセスメモリ（ＭＲＡＭ）およびスピン注入ランダムアクセスメモリ（ＳＴＴＲＡＭまたはＳＴＲＡＭ）を含む。

これらおよび他の種類のデバイスにおいて、電力消費量を減らし、スイッチング電流を下げ、設計を簡素なものにしつつ、能力を向上させることがしばしば望まれる。

要約
本発明のさまざまな実施例は、一般的に、スピン注入ランダムアクセスメモリ（ＳＴＲＡＭ）などの不揮発性メモリセルにデータを書込むための装置および関連する方法に向けられる。

いくつかの実施例に従うと、抵抗性検知素子（ＲＳＥ）は、ヒートアシスト領域、磁気トンネル接合（ＭＴＪ）およびピン止め領域を有する。スピン分極された電流を用いてＭＴＪに第１論理状態が書込まれるとき、ピン止め領域およびヒートアシスト領域は、各々、実質的にゼロの正味磁気モーメントを有する。静磁場を用いてＭＴＪに第２論理状態が書込まれるとき、ピン止め領域は実質的にゼロの正味磁気モーメントを有し、ヒートアシスト領域は非ゼロの正味磁気モーメントを有する。

別の実施例に従うと、ヒートアシスト領域、磁気トンネル接合（ＭＴＪ）およびピン止め領域を有する抵抗性検知素子（ＲＳＥ）が提供される。そして、ピン止め領域およびヒートアシスト領域が、各々、ゼロの正味磁気モーメントを有している間に、スピン分極された電流を用いてＭＴＪに第１の論理状態が書込まれる。そして、ピン止め領域がゼロの正味磁気モーメントを有し、ヒートアシスト領域が非ゼロの正味磁気モーメントを生成するようにされている間、静磁場を用いてＭＴＪに第２の論理状態が書込まれる。

本発明のさまざまな実施例を特徴付けるこれらのおよびさまざまな他の特徴および利点は、添付の図面を考慮した以下の詳細な考察を考慮することにより理解され得る。

図面の簡単な説明

図１は、一般的に、データ記憶デバイスの機能ブロック図を示す。 図２は、一般的に、ユニットセルの機能ブロック図を示す。 図３は、一般的に、本発明のさまざまな実施例に従って構成され、作動される、図２のメモリセルの構成を示す。 図４は、本発明のさまざまな実施例に従って構成され、動作される例示の抵抗性検知素子を表わす。 図５は、本発明のさまざまな実施例に従って構成され、動作される例示の抵抗性検知素子を示す。 図６は、本発明のさまざまな実施例に従って構成され、動作される別の例示の抵抗性検知素子を示す。 図７は、本発明のさまざまな実施例に従って構成され、動作される別の例示の抵抗性検知素子を表す。 図８は、本発明のさまざまな実施例に従う抵抗性検知素子の例示の動作を一般的に示す。 図９は、本発明のさまざまな実施例に従う抵抗性検知素子の例示の動作を提供する。 図１０は、本発明のさまざまな実施例に従って構成される抵抗性検知素子の例示のアレイと、本発明のさまざまな実施例に従う動作とを表す。 図１１は、本発明のさまざまな実施例に従って実行されるステップの一般的な実例となる単極書込動作のフローチャートである。

詳細な説明
図１は、本発明のさまざまな実施例に従って構成されて動作されるデータ記憶デバイス１００の機能ブロック図を提供する。デバイス１００は、トップレベルコントローラ（ＣＰＵ）１０２、インターフェイス（Ｉ／Ｆ）回路１０４、不揮発性データ記憶アレイ１０６を含む。Ｉ／Ｆ回路１０４は、アレイ１０６とホストデバイスとの間でデータを転送するようにコントローラ１０２の指令の下で作動する。

図２は、図１のアレイ１０６において用いられ得るユニットセル１００構成の機能ブロック図を表す。ユニットセル１１０は、スイッチングデバイス１１４に直列に接続された抵抗性検知素子（ＲＳＥ）１１２を有する。スイッチングデバイス１１４は、セルへの通電を効果的に防ぐために、図示される開位置においてユニットセル１１０の抵抗を増加させるように機能する。閉位置は、ユニットセル１１０を通る読出電流および書込電流を許容する。

図３は、１２０において例示のＲＳＥ構成を示す。ＲＳＥ１２０は、バリア層１２８（たとえば酸化マグネシウム、ＭｇＯ）によって隔てられた２つの強磁性層１２４，１２６から形成された磁気トンネル接合（ＭＴＪ）１２２を含むスピン注入ランダムアクセスメモリ（ＳＴＲＡＭ）セルとして構成される。ＭＴＪ１２２の抵抗は、強磁性層１２４，１２６の相対的な磁化方向に関連して定められる。磁化方向が同じ（平行）である場合、ＭＴＪは低抵抗状態（Ｒ_L）となる。磁化方向が反対（逆平行）である場合、ＭＴＪは高抵抗状態（Ｒ_H）になる。

リファレンス層１２６の磁化方向は、リファレンス層をピン止め磁化層（たとえば永久磁石など）に連結することによって固定される。自由層１２４の磁化方向は、リファレンス層１２６における磁化によって分極された駆動電流を通過させることにより変わり得る。

ＭＴＪ１２２によって記憶された論理状態を読出すため、比較的小さい電流がソース線（ＳＬ）とビット線（ＢＬ）との間でＭＴＪを通過させられる。論理０の状態と論理１の状態の各々におけるＭＴＪの低抵抗と高抵抗との差により、ビットラインにおける電圧が異なり得る。ビットラインにおける電圧は適切な検知増幅器を用いて検知され得る。スイッチングデバイス１３０は、読出動作および書込動作の間においてＭＴＪ１２２への選択的なアクセスを許容する。スイッチングデバイス１３０は、メタルオキサイドセミコンダクタフィールドエフェクトトランジスタ（ＭＯＳＦＥＴ）として特徴付けられ得る。示されるように、ワード線（ＷＬ）はトランジスタ１３０のゲート端子に接続される。

動作可能ではあるものの、図２，３において示されたようなユニットセルは、非対称の書込電流特性などの欠点を有し得る。たとえば、図３におけるＲＳＥ１２０を逆平行高抵抗状態（ハードプログラミング方向）に設定するには、ＲＳＥを平行低抵抗状態（イージープログラミング方向）に設定するのに比べて大きな書込ドライバ力が必要とされ得る。書込電流フローの方向に関する、ユニットセル内でのＲＳＥとスイッチングデバイスの相対的な順序もそのような非対称の書込特性に寄与し得る。

したがって、本発明のさまざまな実施例は、一般的に、改善された書込特性を有する新規なメモリセル構造に向けられる。以下に説明するように、メモリセル構造は、ヒートアシスト領域を有するヒートアシスト領域、磁気トンネル接合（ＭＴＪ）、ピン止め領域を少なくとも有する抵抗性検知素子（ＲＳＥ）を含む。スピン分極された電流を用いて第１の論理状態がＭＴＪに書込まれている間、ピン止め領域およびヒートアシスト領域の各々は実質的にゼロの正味磁気モーメントを有する。

さらに、静磁場を用いて第２の論理状態がＭＴＪに書込まれているとき、ピン止め領域は実質的にゼロの正味磁気モーメントを有し、ヒートアシスト領域は非ゼロの正味磁気モーメントを有する。論理状態は、両方とも、メモリセルを同じ方向に通過する単極の書込電流を用いて書込まれる。

図４は、さまざまな実施例に従って、図２のユニットセル１１０において用いることができるＲＳＥ１４０の例示の構成を提供する。ＲＳＥ１４０は、自由層１４４と第１バリア層１４６と、第２バリア層１４８とを含む磁気トンネル接合１４２によって特徴付けられる。いくつかの実施例において、自由層１４４は、磁気極性を維持することができる強磁性素材であり、第１バリア層１４６および第２バリア層１４８は酸化バリア層である。第１酸化層１４６および第２酸化層１４８はさまざまな素材から構成され得、酸化物に限定されない。すなわち、望まれざる磁気パルスから自由層１４４を遮蔽するために、磁気トンネル接合１４２において酸化物とは別のバリア素材が用いられ得る。

さらに、ＲＳＥ１４０の磁気トンネル接合１４２はヒートアシスト層１５０とピン止め層１５２との間に配置される。ヒートアシスト層１５０は、２つの対向する方向のどちらかにおけるモーメントを有する磁気極性を記憶することができる。一方、ピン止め層１５２は、一方向のモーメントを有する磁気極性を有する。いくつかの実施例において、磁気トンネル接合１４２上において正味ゼロの磁気モーメントを与えるために、ピン止め層１５２の磁気極性はヒートアシスト層１５０の磁気極性と反対である。ピン止め層１５２の磁気モーメントはヒートアシスト層１５０の磁気モーメントと反対である。

さらに、任意にＲＳＥ１４０を選択することを許容するためにスイッチングデバイス１５４もまたＲＳＥ１４０に接続される。ＲＳＥ１４０に対するスイッチングデバイスの位置は限定されず、本発明の精神から逸脱しない範囲で変更され得ることが理解され得る。

なお、いくつかの実施例において、ヒートアシスト層１５０は第１の温度においてゼロの正味磁気モーメントを有するが、上昇した第２の温度において非ゼロの正味磁気モーメントを有する。図４において示されるように、ヒートアシスト層１５０は、希土類遷移金属等の単一の強磁性素材およびＴｂＣｏＦｅ等のそれらの合金であり得るが、これらに限定されない。しかしながら、図５において示されるように、ヒートアシスト領域を形成するために複数のヒートアシスト層１５０が組合せて用いられ得る。

図５は、本発明のさまざまな実施例に従うＲＳＥ１６０の例示の構造を示す。自由層１６４と第１および第２酸化層１６６および１６８を有する磁気トンネル接合１６２が示され、ピン止め領域１７０とヒートアシスト領域１７２との間に配置される。ピン止め領域１７０は、酸化層１７８によって接続された第１および第２ピン止め層１７４および１７６を含む。磁気トンネル接合１６２にゼロの正味磁気モーメントを与えるため、ピン止め層１７６および１７８は反対の磁気モーメントを有するように構成される。

しかしながら、本発明の精神から逸脱しない範囲で任意の好ましい間隔素材を用いることができ、ピン止め層１７６とピン止め層１７８とを隔てる酸化素材の使用は必要ではない。同様に、第１のピン止め層１７６と第２のピン止め層１７８の特定の磁化方向は限定されず、ゼロの正味磁気モーメントを生み出す任意のさまざまな構成とすることができる。当業者はスイッチングデバイス１８４の位置がヒートアシスト領域１７２に隣接すると理解することができるが、本発明の精神に弊害をもたらすことなくピン止め領域１７０に隣接するように配置することも可能である。

上述したように、ヒートアシスト領域１７２は、第１の温度において磁気トンネル接合１６２にゼロの正味磁気モーメントを与えるように構成された複数のヒートアシスト層１８０および１８２を含む。ピン止め領域１７０と同様に、ヒートアシスト層１８０および１８２は反対の磁気モーメントを生み出す磁気方向を有する。酸化物あるいは同種のバリア層１８４が磁気モーメントを隔てるためにヒートアシスト層１８０と１８２との間に配置されている。

そのような訳で、ＲＳＥ１６０は、ピン止め層１７６およびピン止め層１７４の両方の磁気モーメントのバランスと、ヒートアシスト層１８０およびヒートアシスト層１８２の両方の磁気モーメントのバランスとに起因して、ゼロの正味磁気モーメントを有する。一旦自由層１６４が磁気極性を有すると、ＲＳＥ１６０の磁気状態が現れ、論理状態を読出すことができる。なお、合成フェリ磁性素材を用いて、１つの層が他のヒートアシスト層に比べて高いキュリー温度を有するように複数のヒートアシスト層が構成され得る。したがって、所定の温度において、ヒートアシスト層１８０および１８２の磁気モーメントは、ヒートアシスト領域１７２と同様に、温度によって望まれるように操作され得る。

図６および７において、本発明のさまざまな実施例に従う代替的な構成で図５のＲＳＥ１６０が一般的に記載される。図６において示されるように、ヒートアシスト層１８０およびヒートアシスト層１８２の各々の磁気モーメントは、ヒートアシスト領域１７２と同じく、磁気トンネル接合１６２およびピン止め領域１７０の磁気モーメントに対して垂直である。この構成も、第２の温度において自由層１６４に論理状態を書込むために要求される電流の量を大幅に下げつつ、第１の温度において磁気トンネル接合にゼロの正味磁気モーメントを与える。

対称的に、図７において示されるように、ヒートアシスト領域１７２に対して垂直な異方性を有するように磁気トンネル接合１６２およびピン止め領域１７０が構成され得る。垂直な異方性にも拘らず、磁気トンネル接合１６２にもたらされる正味磁気モーメントは、第２の温度がヒートアシスト領域１７２に非ゼロの正味磁気モーメントを生成させ始めるまでゼロに保たれる。

なお、図６および７において記載されるＲＳＥ１６０の各々の領域の磁化方向は限定されない。たとえば、面内の磁化を有する、ヒートアシスト領域１７２に対して垂直な磁気モーメントをピン止め領域１７０が有する一方で、垂直な異方性を有するように磁気トンネル接合１６２が構成され得る。

セルトランジスタの達成可能な最小サイズに関連するある問題がＳＴＲＡＭセル（他の種類のＲＳＥセルと同様に）について発見された。一般的に、セルトランジスタを損傷させずに書込動作を実行するのに必要な必須の書込電流密度とゲート制御電圧を受けることができるように十分に大きくセルトランジスタを構成することが望まれる。それと同時に、トランジスタは、しばしばセルのスケーラビリティの制約要素になり得ることから、トランジスタの大きさを小さくすることにより、メモリアレイの全体的な密度を増加させることを促進することができる。

関連する問題は書込電流の非対称性である。ＳＴＲＡＭセルは、しばしば、異なる論理状態を書込むためにセルを異なる方向に、書込電流が通過するように構成される。これは他の種類のＲＳＥセルにとっても真実であり得る。たとえば、第１の方向に書込電流を適用することによってセルの抵抗を低くし、それによって第１の論理状態（たとえば論理０）を識別する。書込電流を逆の第２の方向に適用することによって、セルの抵抗を高くし、それによって逆の論理状態（たとえば論理１）を識別する。

セルの構成に依存して、セルを一方の方向に書込むことが他方の方向に書込むことに比べて困難であり得る。複数の要因がそのような非対称性に寄与し得る。１つの要因は、書込電流を適用する方向についての磁気トンネル接合とスイッチングデバイス素子との相対的な順番に関連する。すなわち、書込電流が磁気トンネル接合を先に通過するか、あるいはスイッチングデバイスを先に通過するかに関連する。他の要因も磁気トンネル接合（または他の可変抵抗性要素）内の構成および層の順番に関連し得る。

他の要因も、磁気トンネル接合（または別の可変抵抗性素子）内の層の構成と順番に関連し得る。

図５の例示のＲＳＥ１６０について、スイッチングデバイス１８４よりも前に磁気トンネル接合１６２に書込電流が遭遇するような方向（この方向は「イージー」方向と呼ばれる）に電流が通過するとき、磁気トンネル接合１６２の状態を書込むことが比較的容易であることが予期される。一方、書込電流が磁気トンネル接合に遭遇するよりも前にトランジスタ（ドレインソース接合）を通過する場合、反対方向（この方向は「ハード」方向と呼ばれる）に書込むことはより困難になるであろう。

したがって、以下に説明されるように、本発明のさまざまな実施例は、単方向かつ単極の電流と静磁場とを用いてさまざまな論理状態をＲＳＥに書込むことを容易にするための新規の構造および技術を利用する。単一の電流、極性および方向をＲＳＥに対して用いることにより、ＲＳＥおよびユニットセルの両方の書込電流の非対称性を完全に避けることができる。一方、論理状態をＲＳＥに書込むのに静磁場を用いると、向上されたユニットセルのデグラデーションに起因して、データ記憶の改善された信頼性との組合せにおいて有利な電力消費を与え得る。

図５のＲＳＥ１６０の例示の動作を与える図８および９が参照される。図８において、ＲＳＥ１６０はスイッチング素子（トランジスタ）１８４と直列の可変抵抗として描かれる。スイッチングデバイス１８４とソース線とがヒートアシスト領域１７２と隣接して配置される一方で、ビット線はピン止め領域１７０に隣接して配置される。なお、ヒートアシスト領域１７２は、ゼロの正味磁気モーメントが生成される第１の温度において示される。

ビット線からピン止め領域１７０に書込電流１９０が流れるとき、ピン止め領域１７０とヒートアシスト領域１７２の両方のバランスのとれた磁気モーメントに起因して、ＲＳＥ１６０はゼロの正味磁気モーメントを有する。いくつかの実施例において、磁気トンネル接合１６２の自由層１６４の磁気方向を第１の極性にするために書込電流１９０がＲＳＥ１６０を通過するとき、書込電流１９０はスピン分極される。セットの大部分は、所定の論理状態に対応する、ＲＳＥ１６０についての関連付けられた抵抗を有する。書込電流１９０がＲＳＥ１６０、スイッチングデバイス１８４およびソース線を通過した後、磁気モーメントに関してヒートアシスト領域１７２の磁気モーメントとピン止め領域１７０の磁気モーメントとはバランスがとれたままであるため、ＲＳＥ１６０は自由層１６４からの一般的な磁気モーメントを被る。

第２の論理状態をＲＳＥ１６０に書込むため、図９は、静磁場１９２の生成と機能を記載する。ＲＳＥ１６０に第２の論理状態を書込むことが望まれる場合、ヒートアシスト領域１７２が第２の温度まで加熱され、ヒートアシスト層１８０またはヒートアシスト層１８２のいずれか一方が修正された磁気モーメントを有する。ヒートアシスト領域１７２における磁気モーメントのバランスが崩れることにより、非ゼロの正味磁気モーメントと、磁気トンネル接合１６２の自由層１６４の極性を第２の論理状態に切換えるのに十分に強い静磁場とを生み出す。

なお、静磁場１９２の生成と利用の間において、ピン止め領域１７０はゼロの正味磁気モーメントでバランスがとれたままである。ピン止め領域１７０のゼロの正味磁気モーメントにより、もしピン止め領域１７０の磁気モーメントが補われる必要があったとしたならば要求されるであろう強度よりも小さい強度で静磁場が自由層１６４の磁気極性を変えることができる。

結果として、ＲＳＥ１６０のさまざまな領域の正味ゼロの磁気モーメントにより、信頼性、能力および電力消費を改善することができる。単極性かつ一方向の書込電流を使用することにより、書込電流の非対称性を補うためにしばしば要求される複雑性を大幅に低減できる。一方、静磁場の使用によって、双方向の書込電流では実現し得なかった精度と低い電力消費を提供することができる。

さらにまた、ヒートアシスト領域１７２を第２の温度まで加熱する態様は限定されない。すなわち、ヒートアシスト領域１７２の温度を上昇させ、静磁場を生成するのにさまざまな構成要素または手法が用いられ得る。さらに、ヒートアシスト領域１７２の温度を上昇させるのにＲＳＥ１６０全体に電流を通過させることは要求されない。たとえば、ヒートアシスト領域１７２は、磁気トンネル接合１６２およびピン止め領域１７０から独立して加熱され得る。したがって、ヒートアシスト領域１７２の制御および操作は、非ゼロの正味磁気モーメントを生み出し、静磁場に関連したさまざまな態様において促進され得る。

抵抗性検知素子に論理状態を書込むのに双方向の書込電流を使用すると、高い電流消費、損なわれた信頼性、および複雑な書込電流非対称性補償回路などの多くの不利益があることが理解され得る。実際、反対方向に書込電流を抵抗性検知素子に通過させることの不正確さおよび不一致性を考慮すると、双方向の書込電流を使用することには利益よりも多くの不利益がある。

したがって、本発明のさまざまな実施例は、一般的に、単極および一方向の書込電流の間は実質的にゼロの正味磁気モーメントを有するが、抵抗性検知素子に論理状態を書込むために静磁場が用いられるときに非ゼロの正味磁気モーメントを有する特定の領域を有する、正確かつ信頼性の高い抵抗性検知素子を提供するように動作する。抵抗性検知素子を反対方向に通過する書込電流の代わりに静磁場を用いることにより、電力消費を下げつつよりよい能力を得ることができる。

前述の特徴および利点を説明するために図１０により例示の実施例が説明される。図１０は、半導体アレイに配置された、図５から９によって説明されたような抵抗性検知素子のアレイ２００を示す。より具体的には、図１０は、関連付けられたスイッチングデバイス（トランジスタ）２４０Ａ−Ｃを各々が有する、２０２Ａ−２０２Ｃで記された３つのＳＴＲＡＭセルを記す。スイッチング素子は各々、望まれるとおりに特定の１つあるいはそれ以上の抵抗性検知素子を選択することができるワード線２０６に接続されかつワード線２６０によって制御される。

そのようなセルの任意の数の列および行を有するようにアレイを拡張することができることが予期され、そのため、図７における単純な２×２アレイは単なる説明の目的のためだけのものであり限定されない。アレイ上のワード線、ビット線およびソース線のさまざまな方向も例示に過ぎず、任意に配向され得る。抵抗性検知素子２０２Ａ−Ｃの各々は、マルチプレクサ２１０に連結されたヒートアシスト線２０８にも接続される。ヒートアシスト線２０８は、電流を抵抗性検知素子の全体に通過させずに、抵抗性検知素子のヒートアシスト領域が第１の温度から第２の温度に加熱されることを許容する。

しかしながら、ヒートアシスト線２０８の構成は限定されず、１つのヒートアシスト線２０８は、任意の数の抵抗性検知素子に接続されることができる。同様に、マルチプレクサ２１０の数および位置は図１０に示される構成に限定されない。たとえば、マルチプレクサ２１０は、抵抗性検知素子の各々の行または列に対して実装され得る。

動作中、アレイ２００は、抵抗性検知素子２０２Ａ−Ｃの各々あるいはすべてに対してドライバ２１０から電圧を供給できる。いくつかの実施例において、各々の望まれたスイッチングデバイス２０４Ａ−Ｃ上のゲートをワードライン２０６に動作させることによって選択された所定の数の抵抗性検知素子２０２Ａ−Ｃにビット線２１４を通って供給される電圧をドライバ２１２は生成する。抵抗性検知素子を通った後、電圧は、グランド２１８までソース線２１６を通過し得る。

なお、抵抗性検知素子２０２Ａ−Ｃの静磁場書込能力により、反対方向（ソース線からビット線）に電流を抵抗性検知素子に通過させることができる第２の電圧ドライバは必要でない。しかしながら、ビット線２１４上に位置するドライバ２１２の構成は限定されず、本発明の精神から逸脱しない範囲で、ドライバ２１２とグランド２１８の位置を逆にすることができる。

図１１は、一方向書込動作２３０のフローチャートを提供し、一般的に、本発明のさまざまな実施例に従って実行されるステップの実例となり得る。ステップ２３２にて、少なくともヒートアシスト領域、ピン止め領域および磁気トンネル接合を有する抵抗性検知素子（ＲＳＥ）が提供される。ステップ２３４にて、スピン分極された電流を用いて第１の論理状態がＲＳＥに書込まれる。いくつかの実施例において、ヒートアシスト領域の温度は、実質的にゼロの正味磁気モーメントが生成される第１の温度である。同様に、ステップ２３４の間、ピン止め領域はゼロの正味磁気モーメントを有するものとして特徴付けられる。

その後、非ゼロの正味磁気モーメントを与え、静磁場を生成するように、ステップ２３６においてＲＳＥのヒートアシスト領域が活性化される。ステップ２３８において、静磁場は、ＲＳＥに第２の論理状態を書込むようにＲＳＥの磁気トンネル接合をマイグレートする。そしてルーチンはステップ２４０において終了する。

一方向書込動作２３０のさまざまなステップは限定されるものではなく、ステップは省略されたり、任意の数だけ繰返されたりし得る。すなわち、第２の論理状態を書込むことなく第１の論理状態がＲＳＥに繰返し書込まれたり、その逆もあり得る。

上記に説明したさまざまな実施例は、セルの抵抗性検知素子およびスイッチングデバイスの相対的な連続順序に基づいてハード方向およびイージー方向を識別するが、それは必ずしも限定されない。むしろ、さまざまなメモリセル構成は、代替的に、いくつかの別のセルの特徴に基づいて「イージー」および「ハード」方向を有し得ることが予期される。ここで開示されたさまざまな実施例は、セルの信頼性を損なわずに読出電流の対称性を得ることに関して、他の種類のメモリセルと同様に、同等に適していることが理解されるであろう。

当業者に理解されるように、ここで説明されたさまざまな実施例は、速くかつ信頼性のある態様でデータを抵抗性検知素子に有利に書込むことをもたらす。単一の一方向書込電流を用いてさまざまな抵抗状態を書込む能力によって、電力消費を上げない一貫したデータ書込が可能となる。静磁場を用いて論理状態を抵抗性検知素子に書込むことにより、任意の電子データ記憶デバイスの効率と複雑性とを大幅に改善することができる。さらに、静磁場書込の動的性質は、書込電流駆動能力に関する増大された能力をもたらす。しかしながら、ここで述べられたさまざまな実施例は無数の潜在的なアプリケーションを有し、特定の電子メディアの分野あるいはデータ記憶デバイスの種類に限定されないことが理解されるであろう。

上記の説明において本発明のさまざまな実施例の多数の特徴と利点が説明されたが、発明のさまざまな実施例の構成と機能との詳細と共に説明されたが、この詳細な説明は説明のためだけのものであり、詳細において、特に部品の構成および配置に関して、添付の特許請求の範囲に表わされた用語の広い一般的な意味によって示される最大の範囲で本発明の原則内で変更がなされ得ることが理解される。

Claims (20)

1. ヒートアシスト領域、磁気トンネル接合（ＭＴＪ）およびピン止め領域を有する抵抗性検知素子（ＲＳＥ）を含む装置であって、スピン分極された電流を用いて前記ＭＴＪに第１の論理状態が書込まれる間、前記ピン止め領域および前記ヒートアシスト領域は、各々、実質的にゼロの正味磁気モーメントを有し、さらに、静磁場を用いて前記ＭＴＪに第２の論理状態が書込まれるとき、前記ピン止め領域は実質的にゼロの正味磁気モーメントを有し、前記ヒートアシスト領域は非ゼロの正味磁気モーメントを有する、装置。
2. 前記ピン止め領域は、逆平行方向に構成された複数の固定磁性層を含む、請求項１に記載の装置。
3. 読み出し動作の間、前記ピン止め領域および前記ヒートアシスト領域は、各々、実質的にゼロの正味磁気モーメントを有する、請求項１に記載の装置。
4. 前記スピン分極された電流は、前記ＲＳＥを単一の方向に通過する、請求項１に記載の装置。
5. 前記スピン分極された電流は、前記ＲＳＥの後にスイッチングデバイスを通過する、請求項４に記載の装置。
6. 前記ヒートアシスト領域は、少なくとも、第１の合成フェリ磁性層と第２の合成フェリ磁性層とを含む、請求項１に記載の装置。
7. 前記第１の合成フェリ磁性層は、前記ＲＳＥの前記第２の合成フェリ磁性層よりも低いキュリー温度を有する、請求項６に記載の装置。
8. 前記ヒートアシスト領域は、第１の温度において実質的にゼロの正味磁気モーメントを有し、第２の温度において非ゼロの正味磁気モーメントを有する、請求項１に記載の装置。
9. 前記ヒートアシスト領域は、熱を引き起こす電流によって活性化される、請求項１に記載の装置。
10. 前記ヒートアシスト領域は、前記ＭＴＪと前記ピン止め領域とに関して面外異方性を有する、請求項１に記載の装置。
11. 前記ヒートアシスト領域は、希土類遷移金属を含む単一のフェリ磁性層を含む、請求項１に記載の装置。
12. ヒートアシスト領域、磁気トンネル接合（ＭＴＪ）およびピン止め領域を有する抵抗性検知素子（ＲＳＥ）を含む装置であって、スピン分極された電流を用いて前記ＭＴＪに第１の論理状態が書込まれる間、前記ピン止め領域および前記ヒートアシスト領域は、各々、実質的にゼロの正味磁気モーメントを有し、さらに、静磁場を用いて前記ＭＴＪに第２の論理状態が書込まれるとき、前記ピン止め領域は実質的にゼロの正味磁気モーメントを有し、前記ヒートアシスト領域は非ゼロの正味磁気モーメントを有し、前記ピン止め領域は、逆平行方向に構成された複数の固定磁性層を含み、前記ヒートアシスト領域は、少なくとも、第１の合成フェリ磁性層を含む、装置。
13. 第１の合成フェリ磁性層と第２の合成フェリ磁性層との間の第１のバリア層と、
    前記ヒートアシスト領域と前記ピン止め領域との間の第２のバリア層と、
    前記ＭＴＪと前記ピン止め領域との間の第３のバリア層と、
    第１のピン止め層と第２のピン止め層との間の第４のバリア層とをさらに含む、請求項１２に記載の装置。
14. ヒートアシスト領域、磁気トンネル接合（ＭＴＪ）およびピン止め領域を有する抵抗性検知素子（ＲＳＥ）を提供するステップと、
    前記ピン止め領域および前記ヒートアシスト領域が、各々、ゼロの正味磁気モーメントを有している間に、スピン分極された電流を用いて前記ＭＴＪに第１の論理状態を書込むステップと、
    前記ピン止め領域がゼロの正味磁気モーメントを有し、前記ヒートアシスト領域が非ゼロの正味磁気モーメントを生成するようにされている間、静磁場を用いて前記ＭＴＪに第２の論理状態を書込むステップとを備える、方法。
15. 前記ピン止め領域は、逆平行方向に構成された複数の固定磁性層を含む、請求項１４に記載の方法。
16. 読み出し動作の間、前記ピン止め領域および前記ヒートアシスト領域は、各々、実質的にゼロの正味磁気モーメントを有する、請求項１４に記載の方法。
17. いかなるスピン分極された電流も、前記ＲＳＥを単一の方向に通過する、請求項１４に記載の方法。
18. 前記ヒートアシスト領域は、複数の合成フェリ磁性層を含む、請求項１４に記載の方法。
19. 前記ヒートアシスト領域は、第１の温度において実質的にゼロの正味磁気モーメントを有し、第２の温度において非ゼロの正味磁気モーメントを有する、請求項１４に記載の方法。
20. 前記ヒートアシスト領域の前記正味磁気モーメントは、前記ＭＴＪに対して直交する、請求項１４に記載の方法。