JP2012531740A - 封入相変化セル構造および方法 - Google Patents

Abstract

相変化セル構造に関する方法およびデバイスを本明細書に記述する。１つまたは複数の実施形態において、相変化セル構造を形成する方法は、底部電極を含む、基板突起を形成することと、相変化材料を該基板突起の上に形成することと、導電材料を該相変化材料の上に形成することと、該導電材料の一部分および該相変化材料の一部分を除去して、封入スタック構造を形成することとを含む。

Description

本開示は、概して、半導体メモリデバイスおよび方法に関し、より具体的には、相変化セル構造および方法に関する。

メモリデバイスは、一般的に、コンピュータまたは他の電子デバイスの中に、内部の、半導体、集積回路として提供される。数ある種類のメモリの中でも、ランダムアクセスメモリ（ＲＡＭ）、リードオンリーメモリ（ＲＯＭ）、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、シンクロナスダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）、相変化ランダムアクセスメモリ（ＰＣＲＡＭ）、フラッシュメモリを含む、数多くの異なる種類のメモリが存在する。

ＰＣＲＡＭデバイス等の抵抗変化型メモリデバイスは、例えばデータを記憶するように異なる比抵抗状態にプログラムすることができる、カルコゲナイド合金等の構造相変化材料を含むことができる。相変化メモリセルは、不揮発性であり、相変化メモリセルに記憶されている特定のデータは、セルの抵抗を感知することによって（例えば、相変化材料の抵抗に基づいて電流および／または電圧の変動を感知することによって）読み出すことができる。

抵抗変化型メモリデバイスがカルコゲナイド合金を含む場合において、カルコゲナイド合金は、例えば非晶質から結晶質への、可逆構造相変化を呈することができる。少量のカルコゲナイド合金を回路内に集積することができ、これにより、セルは、高速スイッチングプログラマブルレジスタとして機能することが可能になる。このプログラマブルレジスタは、結晶質状態（低い比抵抗）と非晶質状態（高い比抵抗）との間の比抵抗の４０倍よりも大きいダイナミックレンジを呈することができ、また、各セルにおけるマルチビット記憶を可能にする、複数の中間状態を呈することも可能である。すなわち、抵抗変化型メモリは、メモリセルを多数の異なる抵抗レベルのうちの１つにプログラミングすることを介して、マルチレベルセル（ＭＬＣ）機能を達成することができる。

相変化メモリセルを形成するために使用される種々の以前のプロセスは、相変化材料を、数ある汚染物質の中でも、プラズマ、酸素、および湿気に曝露するため、相変化材料の汚染につながる可能性がある。これらの汚染物質は、セル性能の低下およびセルの不具合を引き起こす可能性がある。また、以前の形成プロセスは、数ある問題の中でも、基板からの相変化メモリセルの層間剥離等の問題をもたらす可能性がある。

本開示の１つまたは複数の実施形態による相変化構造を含むことができる、相変化メモリアレイの一部分の概略図である。 本開示の１つまたは複数の実施形態による相変化メモリセルをプログラムするために使用することができる、パルスの実施例を示す図である。 先行技術による相変化セル構造の断面図である。 本開示の１つまたは複数の実施形態による相変化セル構造の断面図である。 本開示の１つまたは複数の実施形態による相変化セル構造の形成を示す断面図である。 本開示の１つまたは複数の実施形態による相変化セル構造の形成を示す断面図である。 本開示の１つまたは複数の実施形態による相変化セル構造の形成を示す断面図である。 本開示の１つまたは複数の実施形態による相変化セル構造の形成を示す断面図である。

相変化セル構造と関連する方法、デバイス、およびシステムを本明細書に記述する。１つまたは複数の実施形態において、相変化セル構造を形成する方法は、底部電極を含む、基板突起を形成することと、相変化材料を該基板突起の上に形成することと、導電材料を該相変化材料の上に形成することと、該導電材料の一部分および該相変化材料の一部分を除去して、封入スタック構造を形成することとを含む。

本開示の１つまたは複数の実施形態は、数ある利益の中でも、相変化セル構造の形成中のエッチングによる損傷、汚染、および／または層間剥離等の低減などのような様々な利益を提供することができる。例えば、１つまたは複数の実施形態は、相変化セル構造に対するリセット電流の要件を低減すること、および相変化メモリセルと関連する熱クロストークを低減することができ、これは、数ある種々の利益の中でも、データの信頼性および保持力の改善、ならびに読み出しおよび／または書き込み回数の増加を含む、種々の利益を提供することができる。

本開示の以下の発明を実施するための形態では、本明細書の一部を形成し、本開示の１つ以上の実施形態がどのように実践される場合があるかをその中で例として示す、添付の図面を参照する。これらの実施形態は、当業者が本開示の実施形態を実践することを可能にするように十分な詳細が説明され、他の実施形態が利用されてもよいこと、および本開示の範囲を逸脱することなく、プロセス、電気的、および／または構造的変更が行われてもよいことが理解される。

本明細書中の図面は、上位の桁は、図面の図番号に対応し、残りの桁は、図面の中の要素または構成要素を識別するという、番号規則に従う。 異なる図面間の同様な要素または構成要素は、同様な数字の使用によって識別される場合がある。例えば、４２０は、図４の要素「２０」を参照する場合があり、類似要素が、図５Ａの５２０として参照される場合がある。理解されるように、本明細書の多様な実施形態に示される要素は、本開示のいくつかの追加の実施形態を提供するように、追加、交換、および／または削除することができる。加えて、図面の中に提供される要素の比率および相対スケールは、多様な本発明の実施形態を図示することを目的とし、限定の意味で使用されてはならない。

この開示において用いられている場合、「ウエハ」および「基板」という用語は、交換可能に使用され、また、シリコンオンインシュレータ（ＳＯＩ）またはシリコンオンサファイア（ＳＯＳ）技術、ドープおよび非ドープ半導体、ベース半導体基礎で支持されるシリコンのエピタキシャル層、および他の半導体構造を含むものとして理解される。さらに、以下の説明で「ウエハ」または「基板」を参照する時には、ベース半導体構造または基材の中に領域または接合部を形成するために、以前のプロセスステップが既に利用されていてもよい。

図１は、本開示の１つまたは複数の実施形態による相変化構造を含むことができる、相変化メモリアレイの一部分の概略図である。図１に示される実施形態において、メモリアレイ１００は、それぞれが関連するアクセスデバイス１０２および抵抗変化型素子１０４（例えば、相変化セル構造１０４）を有する、多数の相変化メモリセルを含む。アクセスデバイス１０２は、データプログラミング（例えば、書き込み）、および／または抵抗変化型素子１０４へのデータ読み出し動作等の動作を実行するために、メモリセルにアクセスするように、例えばオン／オフの動作を行うことができる。

図１に示される実施形態において、アクセスデバイス１０２は、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）である。図１に示されるように、各メモリセルと関連する各ＭＯＳＦＥＴ１０２のゲートは、多数のアクセス線１０５−０（ＷＬ０）、１０５−１（ＷＬ１）、．．．、１０５−Ｎ（ＷＬＮ）のうちの１つに連結される。すなわち、各アクセス線１０５−０、１０５−１、．．．、１０５−Ｎは、相変化メモリセルの横列に連結される。アクセス線１０５−０、１０５−１、．．．、１０５−Ｎは、本明細書において「ワード線」と称され得る。指示子「Ｎ」は、メモリアレイが多数のワード線を含むことができることを示すために使用される。抵抗変化型素子１０４は、例えばＧｅ２Ｓｂ２Ｔｅ５、Ｇｅ１Ｓｂ２Ｔｅ４、Ｇｅ１Ｓｂ４Ｔｅ７等のＧｅ−Ｓｂ−Ｔｅ材料といった、ゲルマニウム−アンチモン−テルル（ＧＳＴ）材料等のカルコゲナイド合金を含む相変化材料を有する、相変化セル構造とすることができる。ハイフンを用いた化学組成表記は、本明細書で使用される場合、特定の混合物または化合物に含まれる元素を示し、示された元素を伴う全ての化学量論を表すことを意図している。他の相変化材料としては、数ある種々の相変化材料の中でも、Ｇｅ−Ｔｅ、Ｉｎ−Ｓｅ、Ｓｂ−Ｔｅ、Ｇａ−Ｓｂ、Ｉｎ−Ｓｂ、Ａｓ−Ｔｅ、Ａｌ−Ｔｅ、Ｇｅ−Ｓｂ−Ｔｅ、Ｔｅ−Ｇｅ−Ａｓ、Ｉｎ−Ｓｂ−Ｔｅ、Ｔｅ−Ｓｎ−Ｓｅ、Ｇｅ−Ｓｅ−Ｇａ、Ｂｉ−Ｓｅ−Ｓｂ、Ｇａ−Ｓｅ−Ｔｅ、Ｓｎ−Ｓｂ−Ｔｅ、Ｉｎ−Ｓｂ−Ｇｅ、Ｔｅ−Ｇｅ−Ｓｂ−Ｓ、Ｔｅ−Ｇｅ−Ｓｎ−Ｏ、Ｔｅ−Ｇｅ−Ｓｎ−Ａｕ、Ｐｄ−Ｔｅ−Ｇｅ−Ｓｎ、Ｉｎ−Ｓｅ−Ｔｉ−Ｃｏ、Ｇｅ−Ｓｂ−Ｔｅ−Ｐｄ、Ｇｅ−Ｓｂ−Ｔｅ−Ｃｏ、Ｓｂ−Ｔｅ−Ｂｉ−Ｓｅ、Ａｇ−Ｉｎ−Ｓｂ−Ｔｅ、Ｇｅ−Ｓｂ−Ｓｅ−Ｔｅ、Ｇｅ−Ｓｎ−Ｓｂ−Ｔｅ、Ｇｅ−Ｔｅ−Ｓｎ−Ｎｉ、Ｇｅ−Ｔｅ−Ｓｎ−Ｐｄ、およびＧｅ−Ｔｅ−Ｓｎ−Ｐｔが挙げられる。

図１に示される実施形態において、各抵抗変化型素子１０４は、多数のデータ線１０７−０（ＢＬ０）、１０７−１（ＢＬ１）、．．．、１０７−Ｍ（ＢＬＭ）のうちの１つに連結される。すなわち、各データ線１０７−０、１０７−１、．．．、１０７−Ｍは、相変化メモリセルの縦列に連結される。データ線１０７−０、１０７−１、．．．、１０７−Ｍは、本明細書において「ビット線」または「センス線」と称される場合がある。指示子「Ｍ」は、メモリアレイが多数のビット線を含むことができることを示すために使用される。デジタル環境におけるアドレッシングを容易にするために、ワード線１０５−１、．．．、１０５−Ｎの数およびビット線１０７−１、．．．、１０７−Ｍの数は、それぞれ、２のある冪乗、例えば、２５６本のワード線×４０９６本のビット線とすることができる。しかしながら、実施形態は、ワード線および／またはビット線の特定の数に限定されない。

動作中に、アレイ１００の相変化メモリセルにデータをプログラムする、および／または該相変化メモリセルからデータを読み出すために、適切な電圧信号および／または電流信号（例えば、パルス）を、ビット線１０７−０、１０７−１、．．．、１０７−Ｍおよびワード線１０５−０、１０５−１、．．．、１０５−Ｎに印加することができる。一例として、アレイ１００の相変化メモリセルによって記憶されるデータは、アクセスデバイス（例えば、１０２）をオンにし、相変化セル構造（例えば、１０４）を通過する電流を感知することによって判定することができる。読み出されているメモリセルと関連するビット線（例えば、ビット線１０７−０、１０７−１、．．．、１０７−Ｍ）上で感知された電流は、相変化セル構造１０４の抵抗レベルに対応し、その結果、特定のデータ値（例えば、１、０、００１、１１１、１０１１等の２進値）に対応する。

本開示の実施形態は、図１に示される例示的なアレイ１００に限定されない。例えば、当業者は、特定のメモリセルと関連するアクセスデバイス１０２は、ＭＯＳＦＥＴ以外のデバイスとすることができることを理解するであろう。いくつかの実施形態において、アクセスデバイス１０２は、数ある種類のアクセスデバイスの中でも、バイポーラ接合トランジスタ（ＢＪＴ）またはダイオードとすることができる。また、当業者によって理解されるように、メモリアレイ（例えば、１００）は、図１に示されているもの以外のアーキテクチャを有することができる。

１つまたは複数の実施形態において、アレイの中の相変化メモリセルと関連するアクセスデバイスは、ダイオードとすることができる。ダイオードは、数ある種々の種類のダイオードの中でも、ＰＮダイオード、ゼナーダイオード、またはショットキダイオード等の多数の種類のダイオードとすることができる。

動作中に、アレイの相変化メモリセルにデータをプログラムする、および／または該相変化メモリセルからデータを読み出すために、適切な電圧信号および／または電流信号（例えば、パルス）を、ビット線およびワード線に印加することができる。一例として、アレイの相変化メモリセルによって記憶されるデータは、ダイオードアクセスデバイスをオンにし、相変化素子を通過する電流を感知することによって判定することができる。読み出されているメモリセルと関連するビット線上で感知された電流は、相変化素子の抵抗レベルに対応し、その結果、特定のデータ値（例えば、１、０、００１、１１１、１０１１等の２進値）に対応する。

当業者が理解するように、図１に示される相変化メモリセルアレイ１００は、回路にプログラミングする（例えば、書き込む）ように、および／または回路（図１には示さず）を感知する（例えば、読み出す）ように連結することができる。例えば、アレイ１００は、図６と関連して以下に説明するように、回路に書き込み、かつ／または回路を読み出すように連結することができる。

図２は、本開示の１つまたは複数の実施形態による相変化メモリセルをプログラムするために使用することができる、パルスの実施例を示す。図２において、パルス２１１は、非晶質化（リセット）パルス、例えば、１つまたは複数の相変化メモリセルを、非晶質（高い比抵抗）状態に設定するために使用されるパルスを表す。パルス２１３は、結晶化（セット）パルス、例えば、１つまたは複数の相変化メモリセルを、結晶質（低い比抵抗）状態に設定するために使用されるパルスを表す。セルの抵抗が特定の所望のデータ状態に対応するような値に変化させられる（例えば、プログラムされる）ような様態で、セルに対応する相変化材料の温度を上昇／降下させることによって、相変化セル構造（例えば、図１に示される相変化セル構造１０４）の抵抗を変化させるために、リセットパルス２１１およびセットパルス２１３を特定のメモリセルに印加することができる。

当業者が理解するように、リセットパルス２１１等のリセットパルスは相変化材料（例えば、図１に示される相変化セル構造１０４）またはその一部分を、比較的高い抵抗値（例えば、約１００キロオーム〜１メガオーム）に対応する、比較的に非晶質の状態に設定するために使用することができる。例えば、図１に示される実施例において、リセットパルス２１１は、相変化材料を溶解させるのに十分な温度Ｔａまで相変化材料の温度を上昇させるために使用することができる。相変化材料は、相変化材料がその内部結晶質構造のいずれかの部分を再形成しないように、短期間（すなわち、ｔ１）にわたって冷却して、相変化材料を非晶質化する。時間ｔ１は、「クエンチング時間」と称することができる。

図２に示されるセットパルス２１３等のセットパルスは、温度Ｔｘを超えて相変化材料の温度を上昇させて、その相変化材料の温度を、相変化材料の結晶化が生じるのを可能にするのに十分な時間（例えば、ｔ２）にわたって維持するために使用することができる。このように、セットパルス２１３は、例えば約１キロオーム〜１０キロオームといった、比較的低い抵抗値に対応する、比較的に結晶質の状態で相変化材料を配置することができる。

本開示の実施形態は、図２に示される実施例に示されるリセットおよび／またはセットパルスに限定されない。一例として、本開示の１つまたは複数の実施形態は、相変化材料部分の電場を横方向に分布させ、かつ側面を通して熱を放散させる、電極を封入した相変化セル構造を提供することができ、これは、リセットパルス（例えば、２１１）と関連するクエンチング時間（例えば、図２に示されるｔ１）を短縮することができる。例えば、種々の実施形態は、熱を横方向に放散させることによって、リセットパルスと関連するクエンチング速度を高め、かつ底部電極を覆う半球状の非晶質領域の形成を促進するように電流を横方向に分布させることによって、リセットプロセスを改善することができ、これは、尚早なリセットを低減することができる。電流の横方向分布はまた、頂部電極を通しての熱損失、および熱によって誘発された頂部電極の層間剥離を低減することもできる。封入している頂部電極は、熱クロストークを低減するように、隣接する構造からの相変化セル構造の断熱を改善することができる。一例として、いくつかの実施形態では、リセット動作の時間は、約１０ナノ秒とすることができる。

図３は、先行技術による相変化セル構造の断面図を示す。図３の相変化セル構造は、先行技術による構造を示す。図３において、２つの相変化セル構造３０４−１および３０４−２は、誘電層３２０の中の金属接点３２２−１および３２２−２の上に形成される。相変化セル構造３０４−１および３０４−２は、基板３２４の中に形成される底部電極３２６−１および３２６−２を含む。基板３２４は、数ある好適な基板材料の中でも、窒化ケイ素（ＳｉＮ）、酸化ケイ素（ＳｉＯ）とすることができる。

図３において、活性領域３３２−１および３３２−２を含む相変化材料部分３３０−１および３３０−２、ならびに頂部電極３２８−１および３２８−２は、基板３２４を覆って形成される。個々の相変化セル構造３０４−１および３０４−２は、頂部電極材料の一部分をマスキングし、かつ頂部電極材料および相変化セル材料の一部分をエッチングで除去することによって形成される。相変化セル構造３０４−１および３０４−２を形成するための頂部電極材料および相変化セル材料のエッチングは、相変化セル構造３０４−１および３０４−２の側壁を、エッチング液に加えて、周囲の酸化物および湿気に曝露する。この曝露は、相変化セル構造を汚染して、酸化を引き起こし、頂部電極と相変化材料部分との間の界面の損傷を引き起こし、かつチタン（Ｔｉ）のスパイク等の汚染を相変化材料の中に導入する可能性がある。これらの汚染物質によって、デバイス性能の低下または相変化セル構造と関連するデバイスの不具合が生じる可能性がある。

加えて、相変化セル構造を形成するための頂部電極材料および相変化セル材料のエッチングは、エッチング洗浄プロセス中に、基板からの相変化材料部分の層間剥離を引き起こす可能性がある。層間剥離は、ウェットエッチング溶液によって加えられる力の下で、基板に対する相変化材料の弱い付着によって引き起こされる可能性がある。

図４は、本開示の１つまたは複数の実施形態による相変化セル構造４０４−１および４０４−２の断面図を示す。図４の相変化セル構造４０４−１および４０４−２は、相変化材料部分４３０−１および４３０−２によって封入される基板突起４２５−１および４２５−２と、頂部電極４２８−１および４２８−２によって少なくとも部分的に封入される相変化材料部分４３０−１および４３０−２とを含む、相変化セルスタックを示す。１つまたは複数の実施形態において、相変化セル構造４０４−１は、第１のラインストライプ構成の一部とすることができ、相変化セル構造４０４−２は、第２のラインストライプ構成の一部とすることができ、第１および第２のラインストリップ構成は、多数の相のセル構造を含む。１つまたは複数の実施形態において、相変化セル構造４０４−１および相変化セル構造４０４−２は、それぞれメサ構成の一部とすることができ、各メサは、相変化セル構造を含む。

図４において、相変化セル構造４０４−１および４０４−２は、基板突起４２５−１および４２５−２の中に形成される、底部電極４２６−１および４２６−２を含む。底部電極４２６−１および４２６−２は、金属接点４２２−１および４２２−２に連結される。金属接点４２２−１および４２２−５は、誘電体４２０の中に形成される。相変化セル構造４０４−１および４０４−２は、金属接点４２２−１および４２２−２ならびに／または頂部電極４２８−１および４８２−２を介して、図１に示されるアレイ等の相変化メモリアレイの、数ある素子の中でも、トランジスタ、ダイオード、および／またはビット線等の他の素子に連結される

１つまたは複数の実施形態において、底部電極は、数ある寸法の中でも、約５０ナノメートル（ｎｍ）の直径を有することができる。相変化材料部分は、約１００ｎｍの直径、および約１００ｎｍの深さを有することができる。本開示の実施形態は、これらの実施例に限定されない。

１つまたは複数の実施形態において、相変化セル構造（例えば、４０４−１）は、基板を曝露するように、相変化材料を少なくとも部分的に封入する頂部電極材料の一部分および基板突起を封入する相変化材料の一部分を除去することによって、別の相変化セル構造（例えば、４０４−２）から分離される。頂部電極材料および相変化材料の一部分の除去は、エッチングによって行うことができる。それぞれ、相変化材料部分、ならびに基板突起４２５−１および４２５−２を封入する、頂部電極材料および相変化材料をエッチングする時、図３に示される構造と関連して説明される、プラズマ、酸化、および湿気による汚染は、図４の相変化材料部分のアクティブスイッチング領域から離れた相変化セル構造の陥凹領域４３１に限定される。また、封入された基板突起は、相変化材料が基板および基板突起に付着するためのより多くの表面積をもたらす。電極を封入した相変化材料部分は、エッチング洗浄プロセス等の、製造プロセス中の層間剥離の影響をより受け難い、相変化セル構造をもたらす。

種々の実施形態では、頂部電極によって封入される相変化材料部分は、相変化材料部分の電場を横方向に分布させることができる。横方向に分布した電場は、相変化材料部分のリセット電流を低減することができ、かつ隣接する相変化メモリセル間の熱クロストークを低減することもできる。種々の実施形態において、封入された相変化材料部分によって引き起こされる電場の横方向分布は、底部電極の上面（例えば、図４の４２３−１および４２３−２）を覆う、半球状の非晶質領域（例えば、図４の４３２−１および４３２−２）の形成を促進することができる。底部電極を覆う半球状の非晶質領域は、相変化材料の不要および／または尚早なリセットを低減および／または防止することができる。電場の横方向分布はまた、頂部電極を通しての熱損失を低減することもでき、かつ熱によって誘発された頂部電極の層間剥離を低減することもできる。相変化材料部分を封入している頂部電極はまた、隣接する相変化メモリセルとの間の熱クロストークを低減するように、相変化材料をより効率的に断熱することもできる。

図５Ａ〜図５Ｄは、本開示の１つまたは複数の実施形態による相変化セル構造５０４−１および５０４−２の形成を示す断面図である。図５Ａ〜図５Ｄに記載される相変化セル構造５０４−１および５０４−２は、製造手順の種々の段階での、多数の相変化セル構造の一部分を含む。

図５Ａは、相変化メモリデバイス製造手順における特定の段階での、２つの相変化セル構造を示す。図５Ａに示される実施形態は、金属接点５２２−１および５２２−２を伴う誘電体５２０を含み、該誘電体の上には、図５Ｄに示される相変化セル構造５０４−１および５０４−２が製造される。金属接点５２２−１および５２２−２は、誘電体５２０の中に開口部を形成し、そして、該開口部に、数ある導電体の中でも、チタン（Ｔｉ）、タングステン（Ｗ）、またはタンタル（Ｔａ）を含む、金属および／または金属合金等の導電体を充填することによって形成することができる。金属または金属合金は、誘電体５２０、ならびに金属接点５２２−１および５２２−２の頂面を含む平面を作成するように、化学機械的平坦化（ＣＭＰ）または他の好適な平坦化技術を使用して平坦化することができる。金属接点５２２−１および５２２−２は、相変化セル構造を、数ある素子の中でも、トランジスタ、ダイオード、および／またはビット線等の、相変化メモリセルの中の他の素子に連結するように、電気および熱伝導経路を提供することができる。

図５Ａにおいて、基板５２４は、誘電体５２０、ならびに金属接点５２２−１および５２２−２の上に形成することができる。開口部は、エッチングを介して、金属接点５２２−１および５２２−２に対する基板５２４の一部分を除去することによって、基板５２４の中に形成することができる。底部電極５２６−１および５２６−２は、基板の中の開口部に底部電極材料を充填することによって形成することができる。

図５Ｂでは、基板突起５２５−１および５２５−２が形成される。基板５２４の一部分は、基板突起５２５−１および５２５−２を形成するために除去される。種々の実施形態において、例えば図５Ａに示される基板５２４は、基板突起を保護するようにフォトマスキングされ、基板は、基板突起５２５−１および５２５−２を形成する基板５２４の一部分を残して、特定の深さにエッチングされる。基板突起５２５−１および５２５−２は、例えば図５Ｃに示されるように、封入された相変化材料部分を形成するための基部を提供することができる。

図５Ｃは、相変化メモリデバイス製造手順における特定の段階での、２つの相変化セル構造を示す。図５Ｃにおいて、相変化材料５２９は、基板突起５２５−１および５２５−２を封入するように、基板突起５２５−１および５２５−２を覆って形成される。基板突起５２５−１および５２５−２は、相変化材料５２９によって覆うことができる、側壁を含むことができる。頂部電極５２７は、相変化材料５２９を覆って形成される。相変化材料５２９は、頂部電極５２７によって覆われる、側壁を含むことができる。頂部電極５２７は、少なくとも、相変化材料部分の活性領域（例えば、図５Ｄに示される相変化材料部分５３０−１および５３０−２）を封入することができる。相変化材料５２９および頂部電極５２７は、数あるプロセスの中でも、原子層堆積（ＡＬＤ）等のコンフォーマル蒸着プロセス、および／または物理気相蒸着（ＰＶＤ）等の非コンフォーマル蒸着プロセスを使用して形成することができる。基板突起５２５−１および５２５−２を覆う相変化材料および頂部電極の形成は、相変化セル構造間に陥凹部５３１を作成することができる。陥凹部５３１は、相変化材料部分の活性領域から離れている相変化セル構造に対して、さらなるプロセスステップを実行するために使用することができる。例えば、陥凹部を形成した後の相変化セル構造のさらなるエッチングおよび洗浄は、相変化セル構造の活性部分を損なわない。

図５Ｄは、相変化メモリデバイス製造手順の特定の段階での、２つの相変化構造を示す。図５Ｄにおいて、相変化セル構造５０４−１および５０４−２は、形成されて、相互に分離される。相変化材料部分５３０−１および頂部電極５２８−１は、基板突起５２５−１と５２５−２との間の陥凹部５３１にある相変化材料５２９および頂部電極５２７の一部分を除去することによって、相変化材料部分５３０−２および頂部電極５２８−２から分離される。１つまたは複数の実施形態において、相変化材料５２９および頂部電極５２７の部分は、エッチングによって除去することができる。１つまたは複数の実施形態において、相変化材料５２９および頂部電極５２７の一部分は、フォトパターン化することができ、次いで、相変化材料５２９および頂部電極５２７の一部分を、エッチングすることによって除去することができる。相変化材料５２９および頂部電極５２７の一部分を除去することで、基板５２４の一部分を曝露することによって、相変化セル構造５０４−１および５０４−２を分離することができる。

相変化セル構造体と関連する方法およびデバイスを本明細書に記載する。１つまたは複数の実施形態において、相変化セル構造を形成する方法は、底部電極を含む、基板突起を形成することと、相変化材料を該基板突起の上に形成することと、導電材料を該相変化材料の上に形成することと、該導電材料の一部分および該相変化材料の一部分を除去して、封入スタック構造を形成することとを含む。

要素が、別の要素の「〜上にある」、別の要素に「接続される」、または別の要素に「連結される」ものとして言及される時、他の要素の直接的に上にある、他の要素に直接的に接続される、または他の要素に直接的に連結される可能性があるか、または介在要素が存在する場合があることが理解されるであろう。対照的に、要素が、別の要素に対して「直接的に上にある」、「直接的に接続される」、または「直接的に連結される」ものとして言及される時は、いかなる介在要素または層も存在しない。本明細書で使用される場合、「および／または」という用語は、関連する列記された品目うちの１つまたは複数の任意および全ての組み合わせを含む。

第１、第２等の用語は、本明細書では、種々の要素を表すために使用されている場合があり、これらの用語によってこれらの要素を限定すべきではないことが理解されるであろう。これらの用語は、ある要素を別の要素と区別するために使用されているに過ぎない。したがって、第１の要素は、本開示の教示を逸脱しない範囲で第２の要素と称される可能性がある。

本明細書には具体的な実施形態が図示および記述されているが、当業者は、同じ結果を達成するように考案された配設を、示された具体的な実施形態に代えることができることを理解するであろう。本開示は、本開示の多様な実施形態の適応または変形を包含することを意図する。

上記の説明は、制限の様式ではなく、図説の様式において行われたものであることが理解されるであろう。上記の実施形態、および本明細書に具体的に説明されない他の実施形態の組み合わせは、上記の説明を検討することによって、当業者には明らかであろう。本開示の多様な実施形態の範囲は、上記の構造および方法が使用される他の用途を含む。したがって、本開示の多様な実施形態の範囲は、添付の特許請求の範囲に加えて、このような特許請求の範囲が権利を与えられる均等物の完全な範囲を参照して決定されなければならない。

前述の発明を実施するための形態では、開示を簡素化するために、多用な特徴が単一の実施形態にまとめられている。この開示方法は、本開示の開示される実施形態が、各請求項に明記されるよりも多くの特徴を用いなければならないという意図を反映するものとして解釈されるべきではない。

そうではなく、以下の特許請求の範囲が反映するように、発明の主題は、単一の開示される実施形態の全ての特徴に満たない中に存する。したがって、以下の特許請求の範囲が本明細書により発明を実施するための形態に組み入れられ、各特許請求の範囲は個別の実施形態として独立する。

Claims (27)

1. 相変化セル構造を形成する方法であって、
   底部電極を含む、基板突起を形成することと、
   相変化材料を前記基板突起の上に形成することと、
   導電材料を前記相変化材料の上に形成することと、
   前記導電材料の一部分および前記相変化材料の一部分を除去して、封入スタック構造を形成することと、を含む方法。
2. 基板の中に開口部を形成し、前記開口部に導電体を充填することによって、前記底部電極を形成することを含む、請求項１に記載の方法。
3. 非コンフォーマル蒸着法を使用して、前記相変化材料を形成することを含む、請求項１に記載の方法。
4. 非コンフォーマル蒸着法を使用して、前記導電材料を形成することを含む、請求項１に記載の方法。
5. 前記基板突起を形成することは、基板の一部分を除去することを含む、請求項１〜４のうちのいずれか１項に記載の方法。
6. 前記基板突起を形成することは、基板をフォトパターニングすること、および前記基板をエッチングすることを含む、請求項１〜４のうちのいずれか１項に記載の方法。
7. 前記導電材料および前記相変化材料の前記一部分を除去することは、隣接する封入スタック構造から前記封入スタック構造を分離する、請求項１〜４のうちのいずれか１項に記載の方法。
8. 相変化メモリ構造を形成する方法であって、
   第１の相変化セルスタックを基板上に形成することであって、前記第１の相変化セルスタックは、第１の基板突起を封入する相変化材料部分と、前記相変化材料部分上に形成される頂部電極とを含むことと、
   第２の相変化セルスタックを前記基板上に形成することであって、前記第２の相変化セルスタックは、第２の基板突起を封入する相変化材料部分と、前記相変化材料部分上に形成される頂部電極とを含むことと、
   前記第２の相変化セルスタックから前記第１の相変化セルスタックを分離することと、
   を含む方法。
9. 前記頂部電極が前記相変化材料部分を封入するように、前記上部電極を形成することを含む請求項８に記載の方法。
10. 前記第２の相変化セルスタックから前記第１の相変化セルスタックを分離することは、前記基板を曝露するように、前記相変化材料部分および前記頂部電極の一部分を除去することを含む、請求項８〜９のうちのいずれか１項に記載の方法。
11. 前記基板を曝露するように、前記相変化材料部分および前記頂部電極にエッチングすることを含む、請求項１０に記載の方法。
12. 前記第１の相変化セルスタックを形成することは、前記第１の基板突起の中に第１の底部電極を形成することを含み、前記第２の相変化セルスタックを形成することは、前記第２の基板突起の中に第２の底部電極を形成することを含む、請求項８〜９のうちのいずれか１項に記載の方法。
13. 前記第１の相変化セルスタックを第１の金属接点上に形成することと、第２の相変化セルスタックを第２の金属接点上に形成することとを含む、請求項１２に記載の方法。
14. 前記第１の底部電極を前記第１の金属接点に連結することと、前記第２の底部電極を前記第２の金属接点に連結することとを含む、請求項１３に記載の方法。
15. 相変化メモリセル構造であって、
    基板突起の中に形成される、底部電極と、
    前記基板突起の少なくとも一部分を封入する相変化材料部分と、
    前記相変化材料部分上に形成される頂部電極と、を備える相変化メモリセル構造。
16. 前記基板突起は、前記相変化材料部分によって覆われる、第１および第２の側壁を含み、前記相変化材料部分は、前記頂部電極によって少なくとも部分的に覆われる、第１および第２の側壁を含む、請求項１５に記載のメモリセル。
17. 前記頂部電極は、前記相変化材料を少なくとも部分的に封入する、請求項１５に記載のメモリセル。
18. 前記底部電極は、金属接点に連結される、請求項１５に記載のメモリセル。
19. 前記金属接点は、前記相変化メモリセル構造に対応するアクセストランジスタと関連する、ドレイン領域に連結される、請求項１８に記載のメモリセル。
20. 前記底部電極は、直径が約５０ナノメートル（ｎｍ）である、請求項１５〜１９のうちのいずれか１項に記載のメモリセル。
21. 前記相変化材料部分は、直径が約１００ナノメートル（ｎｍ）であり、深さが１００ｎｍである、請求項１５〜１９のうちのいずれか１項に記載のメモリセル。
22. 前記相変化セル構造は、隣接する相変化セル構造から分離される、請求項１５〜１９のうちのいずれか１項に記載のメモリセル。
23. 前記基板の曝露部分は、隣接する相変化セル構造から前記相変化セル構造を分離する、請求項２２に記載のメモリセル。
24. メモリデバイスであって、
    相変化メモリセルのアレイを備え、
    ある数の前記相変化メモリセルは、基板突起の少なくとも一部分を封入する相変化材料、および前記相変化材料の少なくとも一部分を封入する頂部電極で形成される、相変化セルスタックを含むメモリデバイス。
25. 前記相変化セルスタックは、前記相変化メモリセルに対応するアクセストランジスタのソース領域およびドレイン領域のうちの少なくとも１つに連結される、導電接点に接続される、請求項２４に記載のデバイス。
26. 前記相変化セルスタックは、前記ある数の相変化メモリセルと関連するローカル相互接続を提供する、請求項２４に記載のデバイス。
27. 前記相変化セルスタックは、隣接する相変化セルスタックから分離される、請求項２４〜２６のうちのいずれか１項に記載のデバイス。