JP2012235025A - 半導体記憶装置 - Google Patents

Abstract

【課題】セルトランジスタの電流駆動能力の劣化を抑制し、メモリセルごとの信号のばらつきを抑制し、かつ、微細化された半導体記憶装置を提供する。
【解決手段】メモリは、ＭＴＪを備える。アクティブエリアは、セルトランジスタごとに分離されており、セルトランジスタのゲートの延伸方向に対してほぼ直交する第１の方向に延伸している。アクティブエリアは、第１の方向に配列されてアクティブエリア列を構成している。第２の方向に隣接する２つのアクティブエリア列は、第１の方向に半ピッチずつずれて配置されている。アクティブエリアの表面上方から見たときに、ＭＴＪは各アクティブエリアの一端に重複するように配置されている。第１および第２の配線は、互いに隣接するアクティブエリア列のＭＴＪに交互に重複するように第１および第２の方向に対して傾斜する方向に折り返しながら延伸している。
【選択図】図４

Description

本発明の実施形態は、半導体記憶装置に関する。

抵抗変化型メモリの一つに磁気ランダムアクセスメモリ(ＭＲＡＭ（Magnetic Random Access Memory）)がある。ＭＲＡＭの書込み方式には、磁場書込み方式およびスピン注入書込み方式がある。このうちスピン注入書込み方式は、磁性体のサイズが小さくなる程、磁化反転に必要なスピン注入電流が小さくなるという性質を有するため、高集積化、低消費電力化および高性能化に有利である。

スピン注入書込み方式のＭＴＪ（Magnetic Tunnel Junction）素子は、２枚の強磁性層とこれらに挟まれた非磁性バリア層（絶縁薄膜）とからなる積層構造を有し、スピン偏極トンネル効果による磁気抵抗の変化によりデジタルデータを記憶する。ＭＴＪ素子は、２枚の強磁性層の磁化配列によって、低抵抗状態と高抵抗状態とを取り得る。２枚の強磁性層の磁化配列（スピン方向）が平行状態（Ｐ（Parallel）状態）の場合に、ＭＴＪ素子は低抵抗状態となり、２枚の強磁性層の磁化配列が反平行状態（ＡＰ(Anti Parallel)状態）の場合に、ＭＴＪ素子は高抵抗状態となる。

一般に、Ｐ状態からＡＰ状態に反転させる書込み電流Ｉ^Ｐ−ＡＰは、ＡＰ状態からＰ状態に反転させる書込み電流Ｉ^ＡＰ−Ｐよりも大きい。Ｉ^Ｐ−ＡＰを流すときに、ソース線をビット線よりも高電圧にバイアスすると、セルトランジスタのソース電圧がＭＴＪ素子における電圧降下によって上昇する。これにより、ソース−ゲート間の電圧差が低下し、かつ、バックバイアス効果も影響して、Ｉ^ＡＰ−Ｐを流す際のセルトランジスタの電流駆動能力が劣化してしまう。

このような問題に対して、ＭＴＪ素子のピン層およびフリー層の積層順を逆にすることが考えられる。通常、ＭＴＪ素子は、上からフリー層／トンネルバリア／ピン層との構造を有するが、この構成を上からピン層／トンネルバリア／フリー層との構成にすることによって、比較的小さなＩ^Ｐ−ＡＰを流すときに、ソース線をビット線よりも高電圧にバイアスする。これにより、ソース電圧の上昇を抑制することができる。しかし、ＭＴＪ素子をピン層／トンネルバリア／フリー層のように構成すると、ＭＴＪ素子の加工時に下層のフリー層がマスクから離れるため、フリー層のサイズがＭＴＪ素子ごとにばらついてしまう。この場合、メモリセルごとに信号のばらつきが生じる。

さらに、ＭＲＡＭは、ＤＲＡＭと同様に微細化されることが所望されている。

特開２０１０−２２５７８３号公報

セルトランジスタの電流駆動能力の劣化を抑制し、メモリセルごとの信号のばらつきを抑制し、かつ、微細化された半導体記憶装置を提供する。

本実施形態による半導体記憶装置は、磁化配列が固定された固定層と、固定層上に設けられたトンネル絶縁膜と、バリア膜上に設けられ磁化配列を変更可能な記録層とを備えた磁気トンネル接合素子を備える。第１の配線は、固定層に電気的に接続されている。上部電極は、記録層に電気的に接続されている。セルトランジスタは、一端が上部電極を介して記録層に電気的に接続されている。第２の配線は、セルトランジスタの他端に電気的に接続され、第１の配線と電気的に絶縁するように該第１の配線の下方に設けられている。複数の磁気トンネル接合素子および複数のセルトランジスタが設けられている。複数のアクティブエリアは、セルトランジスタごとに分離されており、セルトランジスタのゲートの延伸方向に対してほぼ直交する第１の方向に延伸している。複数のアクティブエリアは、第１の方向に配列されて複数のアクティブエリア列を構成している。セルトランジスタのゲートの延伸方向にほぼ平行な第２の方向に隣接する２つのアクティブエリア列は、第１の方向に半ピッチずつずれて配置されている。アクティブエリアの表面上方から見たときに、磁気トンネル接合素子は各アクティブエリアの一端に重複するように配置されえちる。第１および第２の配線は、互いに隣接する２つのアクティブエリア列の磁気トンネル接合素子に交互に重複するように第１および前記第２の方向に対して傾斜する方向に折り返しながら延伸している。

第１の実施形態に従ったＭＡＲＭの構成を示すブロック図。 本実施形態によるメモリセルＭＣの書込み動作を示す説明図。 第１の実施形態によるＭＲＡＭの断面図。 第１の実施形態によるＭＲＡＭの平面レイアウト図。 第２の実施形態によるＭＲＡＭの平面レイアウト図。 第３の実施形態によるＭＲＡＭの平面レイアウト図。 図６の７−７線に沿った断面図。 図６の８−８線に沿った断面図。 図６の９−９線に沿った断面図。 図６の１０−１０線に沿った断面図。 図６の１１−１１線に沿った断面図。 第４の実施形態によるＭＲＡＭの平面レイアウト図。 図１２の１３−１３線に沿った断面図。 第５の実施形態によるＭＲＡＭの平面レイアウト図。 図１４の１５−１５線に沿った断面図。 図１４の１６−１６線に沿った断面図。 図１４の１７−１７線に沿った断面図。 第６の実施形態によるＭＲＡＭの平面レイアウト図。 図１８の１９−１９線に沿った断面図。 図１８の２０−２０線に沿った断面図。

以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。

（第１の実施形態）
図１は、第１の実施形態に従ったＭＡＲＭの構成を示すブロック図である。メモリセルアレイ１１内には、複数のメモリセルＭＣがマトリクス状に二次元配置されている。各メモリセルＭＣは、ＭＴＪ素子およびセルトランジスタを含む。ＭＴＪ素子は、抵抗状態の変化によってデータを記憶し、電流によってデータを書き換え可能な磁気トンネル接合素子である。セルトランジスタは、ＭＴＪ素子に対応して設けられ、該対応するＭＴＪ素子に電流を流すときに導通状態となるように構成されている。

複数のワード線ＷＬはロウ方向に、複数のビット線ＢＬはカラム方向にそれぞれ互いに交差するように配線されている。隣接する２つのビット線ＢＬは対を成しており、メモリセルＭＣは、ワード線ＷＬとビット線対（例えば、第１のビット線ＢＬ１、第２のビット線ＢＬ２）との交点に対応して設けられている。各メモリセルＭＣのＭＴＪ素子およびセルトランジスタは、ビット線対の間（例えば、ＢＬ１とＢＬ２との間）に直列に接続されている。また、セルトランジスタＣＴのゲートはワード線ＷＬに接続されている。

メモリセルアレイ１１のビット線方向の両側には、センスアンプ１２およびライトドライバ２２が配置されている。センスアンプ１２は、ビット線ＢＬに接続されており、選択ワード線ＷＬに接続されたメモリセルＭＣに流れる電流を検知することによって、メモリセルに格納されたデータを読み出す。ライトドライバ２２は、ビット線ＢＬに接続されており、選択ワード線ＷＬに接続されたメモリセルＭＣに電流を流すことによってデータを書き込む。

メモリセルアレイ１１のワード線方向の両側には、ロウデコーダ１３およびワード線ドライバ２１がそれぞれ配置されている。ワード線ドライバ２１は、ワード線に接続されており、データ読出しまたはデータ書込みの際に選択ワード線ＷＬに電圧を印加するように構成されている。

センスアンプ１２またはライトドライバ２２と外部入出力端子Ｉ／Ｏとの間のデータの授受は、データバス１４及びＩ／Ｏバッファ１５を介して行われる。

コントローラ１６には、各種の外部制御信号、例えば、チップイネーブル信号／ＣＥ、アドレスラッチイネーブル信号ＡＬＥ、コマンドラッチイネーブル信号ＣＬＥ、書き込みイネーブル信号／ＷＥ、及び読み出しイネーブル信号／ＲＥなどが入力される。コントローラ１６は、これらの制御信号に基づいて、入出力端子Ｉ／Ｏから供給されるアドレスＡｄｄとコマンドＣｏｍとを識別する。そして、コントローラ１６は、アドレスＡｄｄを、アドレスレジスタ１７を介してロウデコーダ１３及びカラムデコーダ１８に転送する。また、コントローラ１６は、コマンドＣｏｍをデコードする。センスアンプ１２は、カラムデコーダ１８によってデコードされたカラムアドレスに従って、ビット線に電圧を印加することができるように構成されている。ワード線ドライバ２１は、ロウデコーダ１３によってデコードされたロウアドレスに従って、選択ワード線ＷＬに電圧を印加することができるように構成されている。

コントローラ１６は、外部制御信号とコマンドに従って、データ読み出し、データ書き込み及び消去の各シーケンス制御を行う。内部電圧発生回路１９は、各動作に必要な内部電圧（例えば、電源電圧より昇圧された電圧）を発生するために設けられている。この内部電圧発生回路１９も、コントローラ１６により制御され、昇圧動作を行い必要な電圧を発生する。

図２は、本実施形態によるメモリセルＭＣの書込み動作を示す説明図である。ＴＭＲ（tunneling magnetoresistive）効果を利用したＭＴＪ素子は、２枚の強磁性層Ｆ，Ｐとこれらに挟まれた非磁性層（トンネル絶縁膜）Ｂとからなる積層構造を有し、スピン偏極トンネル効果による磁気抵抗の変化によりデジタルデータを記憶する。ＭＴＪ素子は、２枚の強磁性層Ｆ，Ｐの磁化配列によって、低抵抗状態と高抵抗状態とを取り得る。例えば、低抵抗状態をデータ“０”と定義し、高抵抗状態をデータ“１”と定義すれば、ＭＴＪ素子に１ビットデータを記録することができる。もちろん、低抵抗状態をデータ“１”と定義し、高抵抗状態をデータ“０”と定義してもよい。

例えば、ＭＴＪ素子は、固定層（ピン層）Ｐ、トンネルバリア層Ｂ、記録層（フリー層）Ｆを順次積層して構成される。ピン層Ｐおよびフリー層Ｆは、強磁性体で構成されており、トンネルバリア層Ｂは、絶縁膜（例えば、Ａｌ_２Ｏ_３，ＭｇＯ）からなる。ピン層Ｐは、磁化配列の向きが固定されている層であり、フリー層Ｆは、磁化配列の向きが可変であり、その磁化の向きによってデータを記憶する。

書込み時に矢印Ａ１の向きに電流を流すと、ピン層Ｐの磁化の向きに対してフリー層Ｆのそれがアンチパラレル状態（ＡＰ状態）となり、高抵抗状態（データ“１”）となる。書込み時に矢印Ａ２の向きに電流を流すと、ピン層Ｐとフリー層Ｆとのそれぞれの磁化の向きがパラレル状態（Ｐ状態）となり、低抵抗状態（データ“０”）となる。このように、ＴＭＪ素子は、電流を流す方向によって異なるデータを書き込むことができる。

本実施形態においてフリー層ＦがセルトランジスタＣＴを介してビット線ＢＬ２に接続されている。ピン層Ｐは、セルトランジスタＣＴを介することなくビット線ＢＬ１に接続されている。この場合、矢印Ａ１に示すように電流Ｉ^Ｐ−ＡＰを流すときに、セルトランジスタＣＴのソースは、ビット線ＢＬ２に接続されている。従って、ソース電圧は上昇せず、かつ、バックバイアス効果も抑制されるので、セルトランジスタＣＴの電流駆動能力は高く維持される。即ち、書込み電流Ｉ^ＡＰ−Ｐよりも大きな書込み電流Ｉ^Ｐ−ＡＰを流すときに、セルトランジスタＣＴの電流駆動能力は高く維持される。これにより、本実施形態によるＭＲＡＭは、ＭＴＪ素子をＰ状態からＡＰ状態へ容易に、短時間にかつ充分に変更することができる。

書込み電流Ｉ^ＡＰ−Ｐは比較的小さくてよいので、セルトランジスタＣＴの電流駆動能力が多少劣化しても、ＭＴＪ素子をＡＰ状態からＰ状態へ変更するのには差し支えない。

図３は、第１の実施形態によるＭＲＡＭの断面図である。半導体基板１０にアクティブエリアＡＡおよび素子分離領域ＳＴＩ（Shallow Trench Isolation）が交互に形成されている。アクティブエリアＡＡには、セルトランジスタＣＴが形成されているが、図３ではソースまたはドレインの拡散層のみが現れている。

ＭＴＪ素子は、ピン層Ｐ上にトンネル絶縁膜Ｂが設けられ、トンネル絶縁膜Ｂ上にフリー層Ｆが設けられている。即ち、ピン層Ｐ、トンネル絶縁膜Ｂおよびフリー層Ｆのうち、半導体基板１０に最も近くにピン層Ｐが設けられ、トンネル絶縁膜Ｂおよびフリー層Ｆの順番に積層されている。

通常、ＭＴＪ素子の側面は、図３に示すように順テーパー状に形成される。この場合、ＭＴＪ素子の加工時においてマスクに近いフリー層Ｆのサイズ（幅）は、メモリセルＭＣごとにばらつき難い。一方、ＭＴＪ素子の加工時においてマスクから遠いピン層Ｐのサイズ（幅）は、フリー層Ｆに比較するとメモリセルＭＣごとにばらつき易い。フリー層Ｆのサイズのばらつきは、ピン層Ｐのサイズのばらつきに比べて読出し信号に与える影響が大きい。従って、フリー層Ｆのサイズのばらつきを小さくすることによって、メモリセルＭＣごとに信号のばらつきを抑制することができる。

もし、半導体基板１０に最も近くにフリー層Ｆが設けられ、トンネル絶縁膜Ｂおよびピン層Ｐの順番に積層した場合、フリー層Ｆのばらつきが大きくなるので、メモリセルＭＣごとに信号のばらつきが大きくなるおそれがある。本実施形態では、このような信号のばらつきを抑制することができる。

第１の配線としてのメタル配線Ｍ１は、ピン層Ｐに電気的に接続されている。上部電極ＵＥは、フリー層Ｆに電気的に接続されている。上部電極ＵＥは、第１のコンタクトとしてのビアコンタクトＶ１に接続されている。ビアコンタクトＶ１は、コンタクトプラグＣＢ１を介して、アクティブエリアＡＡに形成されたセルトランジスタＣＴの一端の拡散層（例えば、ドレイン）に接続されている。これにより、フリー層Ｆは、上部電極ＵＥ、ビアコンタクトＶ１、コンタクトプラグＣＢ１を介してセルトランジスタＣＴの一端の拡散層に電気的に接続されている。

第２の配線としてのメタル配線Ｍ０は、第２のコンタクトとしてのビアコンタクトＶ０に接続されている。ビアコンタクトＶ０は、コンタクトプラグＣＢ０を介してセルトランジスタＣＴの他端の拡散層（例えば、ソース）に電気的に接続されている。これにより、第２の配線Ｍ０は、ビアコンタクトＶ０およびコンタクトプラグＣＢ０を介してセルトランジスタＣＴの他端の拡散層に電気的に接続されている。

第２の配線Ｍ０は、第１の配線Ｍ１の下方に設けられており、両者は層間絶縁膜ＩＬＤによって電気的に絶縁されている。第１の配線Ｍ１は、半導体基板１０の表面上方（アクティブエリアＡＡの表面上方）から見たときに、第２の配線Ｍ０に重複する。ＭＴＪ素子も、半導体基板１０の表面上方から見たときに、第１おより第２の配線Ｍ１、Ｍ０に重複する。

図３においてビット線ＢＬは省略されているが、上部電極ＵＥの上方に図３の紙面に対して垂直方向に延伸している。

図４は、第１の実施形態によるＭＲＡＭの平面レイアウト図である。図３の断面は、図４の３−３線に沿った断面に対応する。本実施形態では、複数のアクティブエリアＡＡがセルトランジスタＣＴごとに分離されており、セルトランジスタＣＴのゲート電極ＧＣ（ワード線ＷＬ）の延伸方向に対してほぼ直交するカラム方向（第１の方向）に延伸している。セルトランジスタＣＴは、アクティブエリアＡＡとゲート電極ＧＣ（ワード線ＷＬ）との交点にチャネルを有するように形成されている。また、複数のアクティブエリアＡＡは、カラム方向に配列され、複数のアクティブエリア列ＣＡＡを構成する。ゲートＧＣの延伸方向にほぼ平行なロウ方向（第２の方向）に隣接する２つのアクティブエリア列ＣＡＡにおいて、アクティブエリアＡＡは、カラム方向に半ピッチずつずれて配置されている。アクティブエリアＡＡの周囲には、素子分離領域ＳＴＩが形成されている。

ＭＴＪ素子は、半導体基板１０の表面上方から見たときに（平面レイアウトにおいて）、アクティブエリアＡＡの一端に重複するように配置されている。図４では、ＭＴＪ素子は、各アクティブエリアＡＡの右端部に重複している。ビアコンタクトＶ０は、図３に示すようにＭＴＪ素子の下方に設けられている。従って、ビアコンタクトＶ０は、平面レイアウトにおいて、ＭＴＪ素子に重複している。図３に示すビアコンタクトＶ０の下に設けられたコンタクトプラグＣＢ０もＭＴＪ素子に重複している。

ビアコンタクトＶ１は、平面レイアウトにおいて、アクティブエリアＡＡの他端に重複するように配置されている。図４では、ビアコンタクトＶ１は、各アクティブエリアＡＡの左端部に重複している。図３に示すビアコンタクトＶ１の下に設けられたコンタクトプラグＣＢ１もアクティブエリアＡＡの他端に重複している。

コンタクトプラグＣＢ０とＣＢ１との間にセルトランジスタＣＴのゲート電極ＧＣが設けられている。ゲート電極ＧＣは、アクティブエリアＡＡ上に設けられたゲート絶縁膜（図示せず）上に設けられている。ゲート電極ＧＣは、ロウ方向に延伸しており、ワード線ＷＬとしても機能する。

互いに隣接する２つのアクティブエリア列ＣＡＡにおいてアクティブエリアＡＡはカラム方向に半ピッチずれているので、ＭＴＪ素子は、ロウ方向において、ビアコンタクトＶ１と隣接する。従って、上部電極ＵＥは、ロウ方向に延伸することによって、ロウ方向に互いに隣接するＭＴＪ素子のフリー層ＦとビアコンタクトＶ１とを接続することができる。即ち、上部電極ＵＥは、第１のアクティブエリアＡＡに重複するＭＪＴ素子のフリー層と、第１のアクティブエリアＡＡに対してカラム方向に隣接する第２のアクティブエリアＡＡに重複するビアコンタクトＶ１とを接続する。これにより、上部電極ＵＥは、第１の配線Ｍ１と第２の配線Ｍ０との間においてＭＴＪ素子およびセルトランジスタＣＴを直列に接続することができる。

第１および第２の配線Ｍ１、Ｍ０は、互いに隣接する２つのアクティブエリア列のＭＴＪ素子に交互に重複するようにカラム方向およびロウ方向に対して傾斜する方向に折り返しながら延伸している。即ち、第１および第２の配線Ｍ１、Ｍ０は、互いに隣接する２つのアクティブエリア列の間を、Ｗ形状を繰り返しながら、ジグザグ状に延伸している。第１および第２の配線Ｍ１、Ｍ０の延伸方向は、ロウ方向またはカラム方向に対して約４５度傾斜した方向である。

以上のように、ＭＴＪ素子の下側に位置するピン層Ｐは、第１の配線Ｍ１を介してビット線ＢＬ１に接続される。ＭＴＪ素子の上側に位置するフリー層Ｆは、上部電極ＵＥを介してロウ方向に隣接するビアコンタクトＶ１に接続され、ビアコンタクトＶ１およびコンタクトプラグＣＢ１を介してセルトランジスタＣＴの一端の拡散層に電気的に接続する。即ち、或るアクティブエリア列に重複するように設けられたＭＴＪ素子は、そのアクティブエリア列に隣接する他のアクティブエリア列に形成されたセルトランジスタＣＴに上部電極ＵＥを介して接続されている。

第２の配線Ｍ０は、第１の配線Ｍ１の直下に重複しており、ビアコンタクトＶ０およびコンタクトプラグＣＢ０を介してセルトランジスタＣＴの他端の拡散層に電気的に接続されている。セルトランジスタＣＴの他端の拡散層は、第２の配線Ｍ０を介してビット線ＢＬ２に接続される。

これにより、ビット線対ＢＬ１とＢＬ２との間にセルトランジスタＣＴおよびＭＴＪ素子が直列に接続される。互いに直列に接続された１つのセルトランジスタＣＴおよび１つのＭＴＪ素子は１つのメモリセルＭＣを構成する。図４に示すように、メモリセルＭＣは、ロウ方向に隣接する２つのアクティブエリア列ＣＡＡに亘ってＬ字型に設けられている。複数のメモリセルＭＣは、隣接する２つのアクティブエリア列ＣＡＡに亘って連続して配列されることによって、平面レイアウトにおいてカラム方向に延伸するように凹凸状に設けられる。

本実施形態によるメモリセルＭＣの一単位のサイズ（ユニットセルＵＣのサイズ）は、８Ｆ^２（４Ｆ×２Ｆ）となる。ここで、Ｆは、リソグラフィ技術およびエッチング技術を用いた最小加工寸法である。

データ書込みまたは読出し動作では、或るメモリセルＭＣを選択するために、そのメモリセルＭＣに対応するゲート電極ＧＣ（ワード線ＷＬ）を駆動させる。これにより、そのワード線ＷＬに接続されロウ方向に配列された複数のセルトランジスタＣＴが導通状態になる。そして、或るカラムのビット線対ＢＬ１、ＢＬ２に電圧差を与えることによって、選択ワード線ＷＬと選択ビット線対ＢＬ１、ＢＬ２との交点に対応するメモリセルＭＣが選択され、その選択メモリセルＭＣのＭＴＪ素子にセルトランジスタＣＴを介して電流を流すことができる。

本実施形態によるＭＲＡＭは、ＭＴＪ素子のフリー層ＦがセルトランジスタＣＴに接続されている。これにより、比較的大きな書込み電流Ｉ^Ｐ−ＡＰを流すときに、セルトランジスタＣＴの電流駆動能力は高く維持されるので、ＭＴＪ素子をＰ状態からＡＰ状態へ容易に、短時間にかつ充分に変更することができる。

また、本実施形態によるＭＴＪ素子は、ピン層Ｐ、トンネル絶縁膜Ｂおよびフリー層Ｆのうち、半導体基板１０に最も近くにピン層Ｐが設けられ、トンネル絶縁膜Ｂおよびフリー層Ｆの順番に積層されている。これにより、複数のメモリセルＭＣにおけるフリー層Ｆのサイズのばらつきを小さくすることができるので、メモリセルＭＣ間の信号のばらつきを抑制することができる。

さらに、本実施形態によるＭＲＡＭは、図４に示すようなレイアウト構成にすることによって、ユニットセルＵＣのサイズを８Ｆ^２と小さくすることができる。第１および第２の配線Ｍ１、Ｍ０が平面レイアウトにおいて重複しているので、ＭＲＡＭのサイズを小さくできる。

本実施形態によるＭＲＡＭでは、複数のＭＴＪ素子は、平面レイアウトにおいて正方格子状に均一に配置されている。即ち、ＭＴＪ素子は、カラム方向およびロウ方向に等間隔で二次元配置されている。従って、複数のＭＴＪ素子は、リソグラフィ技術およびエッチング技術によって加工しやすく、ＭＴＪ素子のサイズのばらつきを抑制することができる。ビアコンタクトＶ１、Ｖ０も平面レイアウトにおいて正方格子状に均一に配置されている。従って、ビアコンタクトＶ１、Ｖ０も、リソグラフィ技術およびエッチング技術によって加工しやすい。

尚、本実施形態は、セルトランジスタＣＴとしてＦｉｎＦＥＴ等の完全空乏型トランジスタを採用したＭＲＡＭにも適用することができる。

（第２の実施形態）
図５は、第２の実施形態によるＭＲＡＭの平面レイアウト図である。図３の断面は、図５の３−３線に沿った断面に対応する。ＭＲＡＭ全体の構成およびメモリセルＭＣの構成は、それぞれ図１および図２に示した構成でよい。

第２の実施形態では、複数のアクティブエリアＡＡは、セルトランジスタＣＴごとに分離されており、カラム方向およびロウ方向に対して傾斜した方向に延伸している。アクティブエリアＡＡの延伸方向は、カラム方向またはロウ方向に対して約４５度傾斜した方向である。

複数のアクティブエリアＡＡは、カラム方向に配列されて複数のアクティブエリア列ＣＡＡを構成している。ロウ方向に隣接する２つのアクティブエリア列ＣＡＡにおいて、アクティブエリアＡＡは、カラム方向に揃っており、ずれていない。

半導体基板１０の表面上方から見たときに、ＭＴＪ素子は各アクティブエリアＡＡの一端に重複するように配置されている。図５では、ＭＴＪ素子は、各アクティブエリアＡＡの左上端部に重複している。ビアコンタクトＶ０は、図３に示すようにＭＴＪ素子の下方に設けられている。従って、ビアコンタクトＶ０は、平面レイアウトにおいて、ＭＴＪ素子に重複している。図３に示すビアコンタクトＶ０の下に設けられたコンタクトプラグＣＢ０もＭＴＪ素子に重複している。

ビアコンタクトＶ１は、平面レイアウトにおいて、アクティブエリアＡＡの他端に重複するように配置されている。図５では、ビアコンタクトＶ１は、各アクティブエリアＡＡの右下端部に重複している。図３に示すビアコンタクトＶ１の下に設けられたコンタクトプラグＣＢ１もアクティブエリアＡＡの他端に重複している。

セルトランジスタＣＴのゲート電極ＧＣ（ワード線ＷＬ）の構成は、第１の実施形態のそれと同様である。

同一アクティブエリア列ＣＡＡにおいて隣接する２つのアクティブエリアＡＡは、一方のアクティブエリアＡＡの一端が他方のアクティブエリアＡＡの他端に対してロウ方向に隣接するように配置されている。例えば、ＭＴＪ素子が重複する第１のアクティブエリアＡＡの左上端は、第１のアクティブエリアＡＡに対してカラム方向に隣接する第２のアクティブエリアＡＡの右下端と隣接する。従って、ロウ方向に隣接する２つのアクティブエリア列ＣＡＡにおいてアクティブエリアＡＡは半ピッチずれておらず、かつ、上部電極ＵＥは傾斜せずにロウ方向に延伸しているにもかかわらず、上部電極ＵＥは、第１のアクティブエリアＡＡに重複するＭＪＴ素子のフリー層と、第２のアクティブエリアＡＡに重複するビアコンタクトＶ１とを接続することができる。これにより、上部電極ＵＥは、第１の配線Ｍ１と第２の配線Ｍ０との間においてＭＴＪ素子およびセルトランジスタＣＴを直列に接続することができる。

さらに、第２の実施形態のようにアクティブエリアＡＡをロウ方向およびカラム方向に対して傾斜させるように形成することによって、ＭＴＪ素子およびビアコンタクトＶ０がカラム方向に直線状に配列され得る。これにより、第１および第２の配線Ｍ１およびＭ０は、カラム方向に延伸するように直線状に形成すれば足りる。即ち、第１および第２の配線Ｍ１、Ｍ０は、各アクティブエリア列ＣＡＡのＭＴＪ素子に重複するようにカラム方向に直線状に形成されればよい。これにより、第１および第２の配線Ｍ１、Ｍ０は、製造工程において加工し易い。

第１の実施形態と第２の実施形態とを比較すると、第１の実施形態では、アクティブエリアＡＡおよび上部電極ＵＥがそれぞれカラム方向およびロウ方向に延伸し（互いに直交し）、かつ、第１および第２の配線Ｍ１、Ｍ０が傾斜することによって、メモリセルＭＣがビット線対ＢＬ１、ＢＬ２の間に接続されるように構成されている。

これに対し、第２の実施形態では、第１および第２の配線Ｍ１、Ｍ０および上部電極ＵＥがそれぞれカラム方向およびロウ方向に延伸し（互いに直交し）、かつ、アクティブエリアＡＡが傾斜することによって、メモリセルＭＣがビット線対ＢＬ１、ＢＬ２の間に接続されるように構成されている。

このように、第１の実施形態および第２の実施形態は、平面レイアウトにおいて傾斜させる構成要素を変更しているものの、等価回路では同じに構成されている。

第２の実施形態では、メモリセルＭＣは、略Ｖ字型に設けられている。第２の実施形態のユニットセルＵＣのサイズも８Ｆ^２である。

第２の実施形態によるＭＲＡＭの動作は、第１の実施形態のそれと同様であるので、その説明を省略する。

第２の実施形態によれば、第１および第２の配線Ｍ１、Ｍ０は、各アクティブエリア列ＣＡＡのＭＴＪ素子に重複するようにカラム方向に直線状に延伸している。これにより、第１および第２の配線Ｍ１、Ｍ０は、製造工程において加工がし易い。さらに、第２の実施形態は、第１の実施形態の効果も有する。

（第３の実施形態）
図６は、第３の実施形態によるＭＲＡＭの平面レイアウト図である。図７は、図６の７−７線に沿った断面図であり、図８は、図６の８−８線に沿った断面図であり、図９は、図６の９−９線に沿った断面図である。図１０は、図６の１０−１０線に沿った断面図である。図１１は、図６の１１−１１線に沿った断面図である。

アクティブエリアＡＡは、複数のセルトランジスタＣＴごとに分離されており、カラム方向またはロウ方向に対して傾斜する方向に延伸している。第３の実施形態において、アクティブエリアＡＡは、平面レイアウトにおいて、カラム方向またはロウ方向に対して傾斜する方向に連続的に延伸しており、複数のメモリセルＭＣのセルトランジスタＣＴがその上に形成されている。セルトランジスタＣＴは、アクティブエリアＡＡとゲート電極ＧＣ（ワード線ＷＬ）との交点にチャネルを有するように形成されている。

ＭＴＪ素子は、平面レイアウトにおいて、上部電極ＵＥとセルトランジスタＣＴの一端との間を接続するビアコンタクトＶ１からロウ方向またはカラム方向に対して傾斜する方向に配置されている。第３の実施形態では、ＭＴＪ素子は、カラム方向またはロウ方向に対してビアコンタクトＶ１から約４５度の方向に位置する。これに伴い、上部電極ＵＥは、ＭＴＪ素子のフリー層ＦとビアコンタクトＶ１との間を接続するためにロウ方向またはカラム方向に対して傾斜する方向に延伸している。例えば、上部電極ＵＥの延伸方向は、カラム方向またはロウ方向に対して約４５度傾斜した方向である。

ロウ方向に隣接する２つのＭＴＪ素子は、それらのＭＴＪ素子を含む２つのメモリセルＭＣに共有されている１つのビアコンタクトＶ０の両側に配置されている。従って、その２つのメモリセルＭＣに含まれている２つのセルトランジスタＣＴは、１つのビアコンタクトＶ０を共有しており、該ビアコンタクトＶ０を介して第２の配線Ｍ０に電気的に接続されている。

アクティブエリアＡＡの延伸方向の傾斜角度は、上部電極ＵＥの延伸方向の傾斜角度よりもカラム方向に近い。アクティブエリアＡＡの延伸方向は、ロウ方向に対して約６３．４３５度（６３．４３５度＝９０度−atan（１／２））傾斜した方向である。アクティブエリアＡＡがこのように傾斜する理由は以下の通りである。２つのＭＴＪ素子が１つのビアコンタクトＶ０を共有して２つのメモリセルＭＣを構成している。この２つのメモリセルＭＣは、アクティブエリアＡＡに沿って繰り返し配置されている。この繰り返しの最小単位の長さは、ゲート電極ＧＣの配線スペースピッチの３ピッチ分である。また、この２つのメモリセルＭＣは、ゲート電極ＧＣに沿って繰り返し配置されている。この繰り返しの最小単位長さは、配線Ｍ０およびＭ１の配線スペースピッチの１．５ピッチ分である。ここで、ゲート電極ＧＣの配線スペースピッチと配線Ｍ０およびＭ１の配線スペースピッチとは同じ値であるため、アクティブエリアＡＡとゲート電極ＧＣの角度は、９０度−atan（１×１．５／３）＝９０度−atan（１／２）となる。

従って、図７に示すように、ＭＴＪ素子は、アクティブエリアＡＡの上方からロウ方向に多少ずれた位置に設けられている。一方、図８に示すように、ビアコンタクトＶ０は、アクティブエリアＡＡの上方にあり、平面レイアウトにおいてアクティブエリアＡＡと重複している。これにより、２つの隣接するＭＴＪ素子が共通のビアコンタクトＶ０の両側にカラム方向に沿って配置され得る。つまり、図１１に示すように、ビアコンタクトＶ０およびその両側にある２つのＭＴＪ素子がカラム方向に沿って直線状に配列されている。従って、該２つのＭＴＪ素子およびビアコンタクトＶ０が設けられている平面レイアウトの領域においては、第１および第２の配線Ｍ１、Ｍ０は、該２つのＭＴＪ素子およびビアコンタクトＶ０に重複しつつ、カラム方向に直線状に延伸することができる。

一方、図１０に示すように、ビアコンタクトＶ１は、アクティブエリアＡＡの延伸方向に他のビアコンタクトＶ１と隣接する。隣接する２つのビアコンタクトＶ１の間には、ダミーゲート電極ＤＧＣ（ダミーワード線ＤＷＬ）が設けられている。そして、ダミーゲート電極ＤＧＣおよびその両側にあるビアコンタクトＶ１の平面レイアウト領域において、第１および第２の配線Ｍ１、Ｍ０は、ロウ方向に隣接する２つのビアコンタクトＶ１の間を通過するように、ロウ方向またはカラム方向に対して傾斜する方向に延伸している。図９を参照すると、第１および第２の配線Ｍ１、Ｍ０がロウ方向に隣接する２つのビアコンタクトＶ１の間を通過する様子が理解できる。該２つのビアコンタクトＶ１およびダミーゲート電極ＧＣの平面レイアウト領域において、第１および第２の配線Ｍ１、Ｍ０の延伸方向は、アクティブエリアＡＡの延伸方向と同じであるか、あるいは、アクティブエリアＡＡの延伸方向を、カラム方向を軸に反転させた方向である。

以上から、第１および第２の配線Ｍ１、Ｍ０は、ビアコンタクトＶ０およびその両側に隣接する２つのＭＴＪ素子がある領域ではカラム方向に延伸し、それ以外の領域（ダミーゲート電極ＧＣおよびその両側に２つのビアコンタクトＶ１がある領域）では傾斜している。その結果、第１および第２の配線Ｍ１、Ｍ０は、図６に示すように蛇行している。

第３の実施形態のユニットセルＵＣのサイズは、６Ｆ^２（３Ｆ×２Ｆ）である。従って、第３の実施形態による平面レイアウトにより、ＭＲＡＭは、ＤＲＡＭと同程度の微細化が可能になる。従って、本実施形態によるＭＲＡＭは、ＤＲＡＭの代替として用いることができる。また、ＭＲＡＭは不揮発性メモリであるので、ＥＥＰＲＯＭとしても用いることができる。

第３の実施形態によるＭＲＡＭの基本的な構成は、図１および図２に示したものと同じである。よって、第３の実施形態のその他の構成は、それらに対応する第１の実施形態の構成と同様でよい。

第３の実施形態では、ＭＴＪ素子は、平面レイアウトにおいて、正方格子状には配置されていない。しかし、第３の実施形態は、それ以外の点において第１の実施形態の効果を得ることができる。

（第４の実施形態）
図１２は、第４の実施形態によるＭＲＡＭの平面レイアウト図である。図１２の７−７線に沿った断面は、図７に対応し、図１２の８−８線に沿った断面は、図８に対応し、図１２の９−９線に沿った断面は、図９に対応する。図１２の１１−１１線に沿った断面は、図１１に対応する。さらに、図１３は、図１２の１３−１３線に沿った断面図である。

第４の実施形態では、アクティブエリアＡＡは、カラム方向またはロウ方向に対して傾斜する方向に延伸しているが、連続していない。図１３に示すように、アクティブエリアＡＡは、１つのビアコンタクトＶ０を共有し互いに隣接する２つのメモリセルＭＣごとに分離されている。つまり、アクティブエリアＡＡは、１つのビアコンタクトＶ０に共通に接続された２つのセルトランジスタＣＴごとに分離されている。

各アクティブエリアＡＡの延伸方向は、ロウ方向に対して約６３．４３５度（６３．４３５度＝９０度−atan（１／２））傾斜した方向である。これは、第３の実施形態において説明したように以下の通りである。上記２つのメモリセルＭＣは、アクティブエリアＡＡに沿って繰り返し配置されている。この繰り返しの最小単位の長さは、ゲート電極ＧＣの配線スペースピッチの３ピッチ分である。また、この２つのメモリセルＭＣは、ゲート電極ＧＣに沿って繰り返し配置されている。この繰り返しの最小単位長さは、配線Ｍ０およびＭ１の配線スペースピッチの１．５ピッチ分である。

また、複数のアクティブエリアＡＡは、それぞれカラム方向に６Ｆ、ロウ方向に２Ｆずらされて配置されている。

これにより、第１および第２の配線Ｍ１、Ｍ０は、平面レイアウトにおいて、ビアコンタクトＶ０およびその両側に隣接する２つのＭＴＪ素子が設けられた領域、並びに、ダミーゲート電極ＧＣおよびその両側に２つのビアコンタクトＶ１が設けられた領域の両方において、カラム方向に直線状に延伸することができる。

第４の実施形態のその他の構成は、それらに対応する第３の実施形態の構成と同様でよい。

第４の実施形態によれば、第１および第２の配線Ｍ１、Ｍ０を直線状に形成できるので、製造工程において加工がし易い。さらに、第４の実施形態は、第３の実施形態の効果も有する。尚、第４の実施形態におけるユニットセルＵＣのサイズも６Ｆ^２である。

（第５の実施形態）
図１４は、第５の実施形態によるＭＲＡＭの平面レイアウト図である。図１４の７−７線に沿った断面は、図７に示す断面に対応する。図１５は、図１４の１５−１５線に沿った断面図である。図１６は、図１４の１６−１６線に沿った断面図である。図１７は、図１４の１７−１７線に沿った断面図である。

第５の実施形態では、アクティブエリアＡＡは、カラム方向またはロウ方向に対して傾斜する方向に延伸しているが、連続していない。アクティブエリアＡＡは、１つのビアコンタクトＶ０を共有し互いに隣接する２つのメモリセルＭＣごとに分離されている。つまり、図１６に示すように、アクティブエリアＡＡは、１つのビアコンタクトＶ０に共通に接続された２つのセルトランジスタＣＴごとに分離されている。

アクティブエリアＡＡの延伸方向は、ロウ方向に対して約６３．４３５度（６３．４３５度＝９０度−atan（１／２））傾斜した方向である。アクティブエリアＡＡがこのように傾斜する理由は以下の通りである。２つのＭＴＪ素子が１つのビアコンタクトＶ０を共有して２つのメモリセルＭＣを構成している。この２つのメモリセルＭＣは、アクティブエリアＡＡに沿って繰り返し配置されている。この繰り返しの最小単位の長さは、ゲート電極ＧＣの配線スペースピッチの３ピッチ分である。また、この２つのメモリセルＭＣは、ゲート電極ＧＣに沿って繰り返し配置されている。この繰り返しの最小単位長さは、配線Ｍ０およびＭ１の配線スペースピッチの１．５ピッチ分である。従って、アクティブエリアＡＡとゲート電極ＧＣの角度は、９０度−atan（１×１．５／３）＝９０度−atan（１／２）となる。

カラム方向に隣接する複数のアクティブエリアＡＡは、カラム方向に４Ｆずらされて配置されている。カラム方向に隣接する複数のアクティブエリアＡＡは、ロウ方向においてずらされておらず、揃っている。

これにより、図１７に示すように、第１および第２の配線Ｍ１、Ｍ０は、平面レイアウトにおいて、ビアコンタクトＶ０およびその両側に隣接する２つのＭＴＪ素子が設けられた領域（Ｒ０）、並びに、それ以外の領域（Ｒ１）の両方において、カラム方向に直線状に延伸することができる。

さらに、第５の実施形態において、上部電極ＵＥは、カラム方向に隣接する２つのＭＴＪ素子のフリー層Ｆと、ロウ方向に隣接する２つのビアコンタクトＶ１とを電気的に接続する。

例えば、図１４に示すように、第１のアクティブエリアＡＡ１に重複する第１のＭＴＪ素子ＭＴＪ１と、第１のＭＴＪ素子ＭＴＪ１のフリー層Ｆを第１のアクティブエリアＡＡに接続するビアコンタクトＶ１と、第１のアクティブエリアＡＡ１に隣接する第２のアクティブエリアＡＡ２に重複する第２のＭＴＪ素子ＭＴＪ２と、第２のＭＴＪ素子ＭＴＪ２のフリー層Ｆを第２のアクティブエリアＡＡ２に接続するビアコンタクトＶ１とを電気的に接続する。

尚、第５の実施形態では、ダミーゲート電極ＤＧＣ（ダミーワード線ＤＷＬ）が設けられていない。第５の実施形態のその他の構成は、対応する第４の実施形態の構成と同様でよい。

このように、上部電極ＵＥは、２つのＭＴＪ素子および２つのビアコンタクトＶ１を接続するので、レイアウト面積が大きくなる。さらに、上部電極ＵＥは、平面レイアウトにおいてカラム方向およびロウ方向に等間隔で均等に配置されている。これにより、上部電極ＵＥの加工の際に、上部電極ＵＥは、リソグラフィ技術およびエッチング技術によって加工し易くなる。

さらに、第５の実施形態によれば、第１および第２の配線Ｍ１、Ｍ０を直線状に形成できるので、製造工程において加工がし易い。さらに、第５の実施形態は、第４の実施形態の効果も有する。尚、第５の実施形態におけるユニットセルＵＣのサイズも６Ｆ^２である。

（第６の実施形態）
図１８は、第６の実施形態によるＭＲＡＭの平面レイアウト図である。図１８の７−７線に沿った断面は、図７に示す断面に対応する。図１８の８−８線に沿った断面は、図８に示す断面に対応する。図１８の９−９線に沿った断面は、図９に示す断面に対応する。さらに、図１９は、図１８の１９−１９線に沿った断面図である。図２０は、図１８の２０−２０線に沿った断面図である。

第６の実施形態では、アクティブエリアＡＡがカラム方向に直線状に延伸している。アクティブエリアＡＡがカラム方向に直線状に延伸しているので、図２０に示すように、ビアコンタクトＶ０、Ｖ１は、カラム方向に直線状に配列されている。

これに伴い、ＭＴＪ素子は、ビアコンタクトＶ１からカラム方向またはロウ方向に対して傾斜する方向に配置され、かつ、ビアコンタクトＶ０からカラム方向またはロウ方向に対して傾斜する方向に配置されている。例えば、ＭＴＪ素子は、カラム方向またはロウ方向に対してビアコンタクトＶ０、Ｖ１から約４５度傾斜した方向に配置されている。

上部電極ＵＥは、ＭＴＪ素子のフリー層ＦとビアコンタクトＶ１とを接続するために、カラム方向またはロウ方向に対して傾斜する方向に延伸している。例えば、上部電極ＵＥは、カラム方向またはロウ方向に対して約４５度傾斜する方向に延伸している。

図２０に示すように、ビアコンタクトＶ０の両側に隣接する２つのメモリセルＭＣは、ビアコンタクトＶ０を共有している。従って、ビアコンタクトＶ０の両側に隣接するセルトランジスタＣＴは、ビアコンタクトＶ０に共通に接続されている。

ビアコンタクトＶ０およびそれに対して斜め方向に隣接する２つのＭＴＪ素子が設けられている平面レイアウトの領域において、第１および第２の配線Ｍ１、Ｍ０は、該ビアコンタクトＶ０および２つのＭＴＪ素子に重複しつつ、カラム方向またはロウ方向に傾斜する方向に延伸する。

一方、隣接する２つのビアコンタクトＶ１の間には、ダミーゲート電極ＤＧＣ（ダミーワード線ＤＷＬ）が設けられている。そして、ダミーゲート電極ＤＧＣおよびその両側にあるビアコンタクトＶ１の平面レイアウト領域においては、第１および第２の配線Ｍ１、Ｍ０は、ロウ方向に隣接する２つのビアコンタクトＶ１の間を通過するように、カラム方向に直線状に延伸している。

以上から、第１および第２の配線Ｍ１、Ｍ０は、ビアコンタクトＶ０およびその両側に隣接する２つのＭＴＪ素子がある領域ではカラム方向またはロウ方向に傾斜するように延伸し、それ以外の領域（ダミーゲート電極ＧＣおよびその両側に２つのビアコンタクトＶ１がある領域）ではカラム方向に直線状に延伸している。その結果、第１および第２の配線Ｍ１、Ｍ０は、図１３に示すように蛇行している。

このような平面レイアウトにより、アクティブエリアＡＡとゲート電極ＧＣとは、互いに直交する。この場合、アクティブエリアＡＡとゲート電極ＧＣとが傾斜して交差する場合に比べて、セルトランジスタＣＴとして完全空乏層型ＦｉｎＦＥＴを用いた場合に、ゲート電極ＧＣが被覆するチャネル領域の面積が広くなる。これにより、セルトランジスタＣＴのチャネル電位を良好に制御することができ、かつ、電流駆動能力を向上させることができる。

さらに、第６の実施形態は、第４の実施形態の効果も有する。尚、第６の実施形態におけるユニットセルＵＣのサイズも６Ｆ^２である。

上記第２、第４から第６の実施形態において、ＭＴＪ素子が複数のロウおよび複数のカラムの全交点に対応して設けられている。従って、ＭＴＪ素子のエッチング加工時に、ロウ方向およびカラム方向に形成された複数の側壁をマスクとして用いてＭＴＪ素子を形成してもよい。これにより、リソグラフィ技術を用いること無く、ＭＴＪ素子を加工することができるので、ＭＲＡＭの製造工程が短縮される。また、側壁は、最小加工寸法Ｆよりも狭くすることができる。従って、この側壁マスク加工技術を用いることによって、ＭＴＪ素子をさらに微細化することができる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

１０・・・半導体基板、ＡＡ・・・アクティブエリア、ＣＡＡ・・・アクティブエリア列、ＳＴＩ・・・素子分離領域、ＭＴＪ・・・ＭＴＪ素子、ＣＴ・・・セルトランジスタ、Ｐ・・・ピン層、Ｂ・・・トンネル絶縁膜、Ｆ・・・フリー層、Ｍ１、Ｍ０・・・第１、第２の配線、ＵＥ・・・上部電極、Ｖ１、Ｖ０・・・第１、第２のコンタクト、ＣＢ１、ＣＢ０・・・コンタクトプラグ、ＧＣ・・・ゲート電極（ＷＬ・・・ワード線）

Claims (9)

1. 磁化配列が固定された固定層と、前記固定層上に設けられたトンネル絶縁膜と、前記バリア膜上に設けられ磁化配列を変更可能な記録層とを備えた磁気トンネル接合素子と、
   前記固定層に電気的に接続された第１の配線と、
   前記記録層に電気的に接続された上部電極と、
   一端が前記上部電極を介して前記記録層に電気的に接続されたセルトランジスタと、
   前記セルトランジスタの他端に電気的に接続され、前記第１の配線と電気的に絶縁するように該第１の配線の下方に設けられた前記第２の配線とを備え、
   複数の前記磁気トンネル接合素子および複数の前記セルトランジスタが設けられており、
   前記セルトランジスタごとに分離されており、前記セルトランジスタのゲートの延伸方向に対してほぼ直交する第１の方向に延伸している複数のアクティブエリアをさらに備え、
   複数の前記アクティブエリアは、前記第１の方向に配列されて複数のアクティブエリア列を構成し、
   前記セルトランジスタのゲートの延伸方向にほぼ平行な第２の方向に隣接する２つの前記アクティブエリア列は、前記第１の方向に半ピッチずつずれて配置され、
   前記アクティブエリアの表面上方から見たときに、前記磁気トンネル接合素子は各前記アクティブエリアの一端に重複するように配置され、前記第１および前記第２の配線は、互いに隣接する２つの前記アクティブエリア列の前記磁気トンネル接合素子に交互に重複するように前記第１および前記第２の方向に対して傾斜する方向に折り返しながら延伸していることを特徴とする半導体記憶装置。
2. 磁化配列が固定された固定層と、前記固定層上に設けられたトンネル絶縁膜と、前記バリア膜上に設けられ磁化配列を変更可能な記録層とを備えた磁気トンネル接合素子と、
   前記固定層に電気的に接続された第１の配線と、
   前記記録層に電気的に接続された上部電極と、
   一端が前記上部電極を介して前記記録層に電気的に接続されたセルトランジスタと、
   前記セルトランジスタの他端に電気的に接続され、前記第１の配線と電気的に絶縁するように該第１の配線の下方に設けられた前記第２の配線とを備え、
   複数の前記磁気トンネル接合素子および複数の前記セルトランジスタが設けられており、
   前記セルトランジスタごとに分離されており、前記セルトランジスタのゲートの延伸方向に対して斜め方向に延伸している複数のアクティブエリアをさらに備え、
   複数の前記アクティブエリアは、前記セルトランジスタのゲートの延伸方向に対してほぼ直交する第１の方向に配列されて複数のアクティブエリア列を構成し、
   前記アクティブエリアの表面上方から見たときに、前記磁気トンネル接合素子は各前記アクティブエリアの一端に重複するように配置され、前記第１および前記第２の配線は、各前記アクティブエリア列の前記磁気トンネル接合素子に重複するように前記第１の方向に直線状に延伸していることを特徴とする半導体記憶装置。
3. 前記上部電極は、第１のアクティブエリアの上方に設けられた前記磁気トンネル接合素子の前記記録層と前記第１のアクティブエリアに隣接する第２のアクティブエリアに形成された前記セルトランジスタの一端とを接続し、前記第１の配線と前記第２の配線との間において前記磁気トンネル接合素子および前記セルトランジスタを直列に接続することを特徴とする請求項１または請求項２に記載の半導体記憶装置。
4. 磁化配列が固定された固定層と、前記固定層上に設けられたトンネル絶縁膜と、前記バリア膜上に設けられ磁化配列を変更可能な記録層とを備えた磁気トンネル接合素子と、
   前記固定層に電気的に接続された第１の配線と、
   前記記録層に電気的に接続された上部電極と、
   一端が前記上部電極を介して前記記録層に電気的に接続されたセルトランジスタと、
   前記セルトランジスタの他端に電気的に接続され、前記第１の配線と電気的に絶縁するように該第１の配線の下方に設けられた前記第２の配線とを備え、
   複数の前記磁気トンネル接合素子および複数の前記セルトランジスタが設けられており、
   複数の前記セルトランジスタごとに分離されており、前記セルトランジスタのゲートの延伸方向に対して傾斜する方向に延伸している複数のアクティブエリアをさらに備え、
   前記磁気トンネル接合素子は、前記上部電極と前記セルトランジスタの一端との間の第１のコンタクトから前記セルトランジスタのゲートの延伸方向に対して傾斜する方向に配置され、
   前記上部電極は、前記磁気トンネル接合素子の前記記録層と前記第１のコンタクトとの間を接続するために前記セルトランジスタのゲートの延伸方向に対して傾斜する方向に延伸し、
   前記セルトランジスタのゲートの延伸方向に対してほぼ直交する方向に隣接する２つの前記磁気トンネル接合素子は、前記第２の配線と前記セルトランジスタの他端との間を接続する第２のコンタクトの両側に配置され、
   前記第２のコンタクトの両側に隣接する２つの前記セルトランジスタは、該第２のコンタクトを共有していることを特徴とする半導体記憶装置。
5. 前記第１および前記第２の配線は、前記アクティブエリアの表面上方から見たときに、前記第２のコンタクトおよび該第２のコンタクトの両側に隣接する２つの前記磁気トンネル接合素子に重複するように前記セルトランジスタのゲートの延伸方向に対してほぼ直交する方向に延伸し、それ以外の領域において前記セルトランジスタのゲートの延伸方向に対して傾斜する方向に延伸していることを特徴とする請求項４に記載の半導体記憶装置。
6. 前記第１および前記第２の配線は、前記アクティブエリアの表面上方から見たときに、前記第２のコンタクトおよび該第２のコンタクトの両側に隣接する２つの前記磁気トンネル接合素子に重複するように前記セルトランジスタのゲートの延伸方向に対してほぼ直交する方向に直線状に延伸していることを特徴とする請求項４に記載の半導体記憶装置。
7. 前記アクティブエリアの表面上方から見たときに、前記上部電極は、第１のアクティブエリアに重複する第１の磁気トンネル接合素子と、前記第１の磁気トンネル接合素子の前記記録層を前記第１のアクティブエリアに接続する前記第１のコンタクトと、前記第１のアクティブエリアに隣接する第２のアクティブエリアに重複する第２の磁気トンネル接合素子と、前記第２の磁気トンネル接合素子の前記記録層を前記第２のアクティブエリアに接続する前記第１のコンタクトとを電気的に接続することを特徴とする請求項４に記載の半導体記憶装置。
8. 前記アクティブエリアの表面上方から見たときに、前記アクティブエリアは、前記セルトランジスタのゲートの延伸方向に対して９０度−atan（１／２）の角度で傾斜することを特徴とする請求項４から請求項７のいずれかに記載の半導体記憶装置。
9. 磁化配列が固定された固定層と、前記固定層上に設けられたトンネル絶縁膜と、前記バリア膜上に設けられ磁化配列を変更可能な記録層とを備えた磁気トンネル接合素子と、
   前記固定層に電気的に接続された第１の配線と、
   前記記録層に電気的に接続された上部電極と、
   一端が前記上部電極を介して前記記録層に電気的に接続されたセルトランジスタと、
   前記セルトランジスタの他端に電気的に接続され、前記第１の配線と電気的に絶縁するように該第１の配線の下方に設けられた前記第２の配線とを備え、
   複数の前記磁気トンネル接合素子および複数の前記セルトランジスタが設けられており、
   前記セルトランジスタのゲートの延伸方向に対して直交する方向に延伸している複数のアクティブエリアをさらに備え、
   前記磁気トンネル接合素子は、前記上部電極と前記セルトランジスタの一端との間の第１のコンタクトから前記セルトランジスタのゲートの延伸方向に対して傾斜する方向に配置され、かつ、前記第２の配線と前記セルトランジスタの他端との間を接続する第２のコンタクトから前記セルトランジスタのゲートの延伸方向に対して傾斜する方向に配置され、
   前記上部電極は、前記磁気トンネル接合素子の前記記録層と前記第１のコンタクトとの間を接続するために前記セルトランジスタのゲートの延伸方向に対して傾斜する方向に延伸し、
   前記第２のコンタクトの両側に隣接する２つの前記セルトランジスタは、該第２のコンタクトを共有していることを特徴とする半導体記憶装置。

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