JP2012129935A

JP2012129935A - Oscillation apparatus

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Publication number: JP2012129935A
Application number: JP2010281939A
Authority: JP
Inventors: Eiichi Hasegawa; 栄一長谷川
Original assignee: KAHO DENSHI KK
Current assignee: KAHO DENSHI KK
Priority date: 2010-12-17
Filing date: 2010-12-17
Publication date: 2012-07-05

Abstract

PROBLEM TO BE SOLVED: To provide an oscillation apparatus allowing a post-stage circuit to operate while reducing power consumption of a crystal oscillation circuit.SOLUTION: A first power source V1 supplies a first supply voltage (3 V) to an amplitude detection circuit 3. A second power source V2 supplies a second supply voltage (1 V) smaller than the first supply voltage (3 V) to a crystal oscillation circuit 2. An amplitude detection circuit 3 includes a comparator 31 provided with an oscillation signal outputted from an output terminal of a CMOS invertor IV1, a reference voltage Vref obtained by dividing the second supply voltage (1 V), and a pair of transistors respectively connected to bases of the comparator.

Description

本発明は、発振装置に係り、特に、発振用ＭＯＳインバータと該発振用ＭＯＳインバータの出力端子−入力端子に接続された水晶振動子とを有する水晶発振回路と、前記水晶発振回路から出力される発振信号が入力される後段回路と、を備えた発振装置に関するものである。 The present invention relates to an oscillation device, and in particular, a crystal oscillation circuit having an oscillation MOS inverter and a crystal resonator connected to an output terminal-input terminal of the oscillation MOS inverter, and output from the crystal oscillation circuit The present invention relates to an oscillation device including a post-stage circuit to which an oscillation signal is input.

上述した発振装置１に用いられる水晶発振回路２として、例えば図１３及び図１４に示すものが知られている。同図に示すように、水晶発振回路２は、発振用ＭＯＳインバータとしてのＣＭＯＳインバータＩＶ１と、このＣＭＯＳインバータＩＶ１の出力端子−入力端子間に接続された水晶振動子ＱＺと、から構成されている。この水晶発振回路２は、ＣＭＯＳインバータＩＶ１の出力端子から発振信号を出力する。 As the crystal oscillation circuit 2 used in the oscillation device 1 described above, for example, those shown in FIGS. 13 and 14 are known. As shown in the figure, the crystal oscillation circuit 2 includes a CMOS inverter IV1 as an oscillation MOS inverter and a crystal resonator QZ connected between an output terminal and an input terminal of the CMOS inverter IV1. . The crystal oscillation circuit 2 outputs an oscillation signal from the output terminal of the CMOS inverter IV1.

上記水晶発振回路２から出力される発振信号は、ＣＰＵなどの発振信号の供給により動作する発振動作回路にそのまま出力されることなく、多くの場合、後段回路により波形整形された後に発振動作回路に出力される。その後段回路の一つとして図１３に示す振幅検出回路３が知られている（特許文献１）。 The oscillation signal output from the crystal oscillation circuit 2 is not directly output to an oscillation operation circuit that operates by supplying an oscillation signal such as a CPU. In many cases, the oscillation signal is output to the oscillation operation circuit after being shaped by a subsequent circuit. Is output. As one of the subsequent circuits, an amplitude detection circuit 3 shown in FIG. 13 is known (Patent Document 1).

上記発振信号は、発振開始時は微少振幅となり、その後、振幅が徐々に大きくなり通常振幅に安定する。上記振幅検出回路３は、水晶発振回路２から出力される発振信号の振幅が第１所定値以上であり通常振幅に安定したことを検出する回路である。この振幅検出回路３により通常振幅に安定したことが検出されない間、発振信号の発振動作回路への出力を停止することにより、微少振幅の発振信号の入力を防止して発振動作回路の動作を安定させている。 The oscillation signal has a very small amplitude at the start of oscillation, and then gradually increases in amplitude and stabilizes at a normal amplitude. The amplitude detection circuit 3 is a circuit that detects that the amplitude of the oscillation signal output from the crystal oscillation circuit 2 is equal to or greater than a first predetermined value and is stabilized at a normal amplitude. While the amplitude detection circuit 3 does not detect that the amplitude is stabilized to the normal amplitude, the output of the oscillation signal to the oscillation operation circuit is stopped, thereby preventing the input of the oscillation signal having a small amplitude and stabilizing the operation of the oscillation operation circuit. I am letting.

上述した振幅検出回路３は、図１３に示すように、カップリングコンデンサＣ３により直流成分が除去され、基準電圧源３５により２．８Ｖレベルシフトされた発振信号がＭＯＳトランジスタＱ１のゲートに出力される。発振信号の振幅が徐々に大きくなり、２．８Ｖレベルシフトされた発振信号がＭＯＳトランジスタＱ２のしきい値電圧を超えると、ＭＯＳトランジスタＱ２が周期的にオンし、そのオン期間が徐々に長くなる。ＭＯＳトランジスタＱ２がオンする毎に、コンデンサＣ２が充電され、コンデンサＣ２の両端電圧が徐々に上がり、あるレベル以上になるとＣＭＯＳインバータＩＶ２の出力がＨレベルからＬレベルに反転して、振幅が大きくなったことを検出する。 In the amplitude detection circuit 3 described above, as shown in FIG. 13, the DC component is removed by the coupling capacitor C3, and an oscillation signal shifted by 2.8V by the reference voltage source 35 is output to the gate of the MOS transistor Q1. . When the amplitude of the oscillation signal gradually increases and the oscillation signal whose level is shifted by 2.8 V exceeds the threshold voltage of the MOS transistor Q2, the MOS transistor Q2 is periodically turned on, and the ON period is gradually increased. . Each time the MOS transistor Q2 is turned on, the capacitor C2 is charged, and the voltage across the capacitor C2 gradually increases. When the voltage exceeds a certain level, the output of the CMOS inverter IV2 is inverted from the H level to the L level and the amplitude increases. Detect that.

また、上記後段回路の一つとして図１４に示す増幅回路４が知られている。増幅回路４は、コンデンサＣ３により直流成分を除去した後にインバータＩＶ４で増幅している。 As one of the subsequent circuits, an amplifier circuit 4 shown in FIG. 14 is known. The amplifier circuit 4 amplifies by the inverter IV4 after removing the DC component by the capacitor C3.

ところで、消費電力の低下を図るために、上述した後段回路である振幅検出回路３、増幅回路４の電源電圧に比べて水晶発振回路２に供給する電源電圧を低くすることが考えられる。図１３及び図１４に示す例では、振幅検出回路３、増幅回路４の電源電圧が３Ｖであるのに対して、水晶発振回路２の電源電圧は１Ｖである。 By the way, in order to reduce the power consumption, it can be considered that the power supply voltage supplied to the crystal oscillation circuit 2 is made lower than the power supply voltages of the amplitude detection circuit 3 and the amplification circuit 4 which are the subsequent circuits described above. In the example shown in FIGS. 13 and 14, the power supply voltage of the amplitude detection circuit 3 and the amplifier circuit 4 is 3V, whereas the power supply voltage of the crystal oscillation circuit 2 is 1V.

しかしながら、水晶発振回路２の電源電圧を低くすると水晶発振回路２から出力される発振信号も非常に小さくなってしまう。このため、後段回路がうまく動作できない、という問題が生じる。詳しく説明すると、振幅検出回路３の場合、水晶発振回路２の振幅が非常に小さくなってしまうため、振幅検出性能が低下してしまう。また、増幅回路４の場合も非常に小さいため、十分、増幅できない、という問題が生じる。 However, when the power supply voltage of the crystal oscillation circuit 2 is lowered, the oscillation signal output from the crystal oscillation circuit 2 is also very small. For this reason, there arises a problem that the latter circuit cannot operate well. More specifically, in the case of the amplitude detection circuit 3, since the amplitude of the crystal oscillation circuit 2 becomes very small, the amplitude detection performance deteriorates. In addition, since the amplifier circuit 4 is very small, there arises a problem that it cannot be sufficiently amplified.

特開２００４−１８７００４号公報JP 2004-187004 A

そこで、本発明は、水晶発振回路の消費電力の低減を図りつつ後段回路を作動させることができる発振装置を提供することを課題とする。 Therefore, an object of the present invention is to provide an oscillation device that can operate a subsequent circuit while reducing power consumption of the crystal oscillation circuit.

上述した課題を解決するためになされた請求項１記載の発明は、発振用ＭＯＳインバータと該発振用ＭＯＳインバータの出力端子−入力端子に接続された水晶振動子とを有する水晶発振回路と、前記水晶発振回路から出力される発振信号が入力される後段回路と、を備えた発振装置において、前記後段回路に対して第１電源電圧を供給する第１電源と、前記水晶発振回路に対して前記第１電源電圧よりも低い第２電源電圧を供給する第２電源と、をさらに備え、前記後段回路が、前記ＭＯＳインバータの出力端子から出力される発振信号が一方に入力される一対のトランジスタが設けられた差動回路を有することを特徴とする発振装置に存する。 The invention according to claim 1, which has been made to solve the above-described problem, includes a crystal oscillation circuit having an oscillation MOS inverter and a crystal resonator connected to an output terminal and an input terminal of the oscillation MOS inverter, and And a post-stage circuit to which an oscillation signal output from the crystal oscillation circuit is input. A first power supply that supplies a first power supply voltage to the post-stage circuit; and A second power supply that supplies a second power supply voltage lower than the first power supply voltage, and the latter circuit includes a pair of transistors to which an oscillation signal output from the output terminal of the MOS inverter is input to one side The present invention resides in an oscillating device having a provided differential circuit.

請求項２記載の発明は、前記一対のトランジスタの他方に前記第２電源電圧を分圧して得た基準電圧が入力され、前記差動回路が、前記一対のトランジスタにそれぞれ入力された前記発振信号と前記基準電圧との比較結果を出力するように設けられ、前記後段回路が、前記差動回路の比較結果に応じて充電又は放電を行う容量素子と、前記容量素子の両端電圧に基づいて前記発振信号の振幅が第１所定値以上になったことを検出する検出回路と、をさらに有することを特徴とする請求項１に記載の発振装置に存する。 According to a second aspect of the present invention, a reference voltage obtained by dividing the second power supply voltage is input to the other of the pair of transistors, and the differential signal is input to the pair of transistors. And a comparison result between the reference voltage and the subsequent circuit is configured to charge or discharge according to the comparison result of the differential circuit, and based on the voltage across the capacitance element 2. The oscillation device according to claim 1, further comprising: a detection circuit configured to detect that the amplitude of the oscillation signal is equal to or greater than a first predetermined value.

請求項３記載の発明は、前記第２電源に互いに直列接続された２つの分圧用ＭＯＳトランジスタから構成される分圧回路をさらに備え、前記２つの分圧用ＭＯＳトランジスタ間の電圧が前記基準電圧として前記差動回路に入力されていることを特徴とする請求項２に記載の発振装置に存する。 The invention according to claim 3 further includes a voltage dividing circuit composed of two voltage dividing MOS transistors connected in series to the second power source, and a voltage between the two voltage dividing MOS transistors is used as the reference voltage. The oscillation device according to claim 2, wherein the oscillation circuit is input to the differential circuit.

請求項４記載の発明は、前記差動回路が、前記ＭＯＳインバータの出力端子から出力される発振信号と前記ＭＯＳインバータの入力端子から出力される前記発振回路と周波数が一致し、位相が異なる発振信号との差分を増幅するように設けられていることを特徴とする請求項１に記載の発振装置に存する。 According to a fourth aspect of the present invention, in the differential circuit, the oscillation signal output from the output terminal of the MOS inverter and the oscillation circuit output from the input terminal of the MOS inverter have the same frequency and have different phases. The oscillation device according to claim 1, wherein the oscillation device is provided so as to amplify a difference from the signal.

請求項５記載の発明は、前記第２電源が、前記第１電源電圧から前記第２電源電圧を生成するように設けられ、前記第２電源からの前記第２電源電圧が第２所定値以上であることを検出する電圧検出回路と、前記電圧検出回路により第２所定値以上であると検出されるまで前記発振回路から出力される発振信号の出力を停止する停止回路と、を備えたことを特徴とする請求項１〜４何れか１項に記載の発振装置に存する。 According to a fifth aspect of the present invention, the second power source is provided so as to generate the second power source voltage from the first power source voltage, and the second power source voltage from the second power source is not less than a second predetermined value. A voltage detection circuit for detecting that the oscillation signal is detected, and a stop circuit for stopping the output of the oscillation signal output from the oscillation circuit until the voltage detection circuit detects that the voltage is greater than or equal to a second predetermined value. The oscillation device according to any one of claims 1 to 4, characterized in that:

以上説明したように請求項１記載の発明によれば、２つの入力電圧の差に応じて動作する一対のトランジスタが設けられた差動回路を後段回路に用いることにより、水晶発振回路のＭＯＳインバータの出力端子から出力される発振信号が小さくても差動回路により第１電源電圧に応じた大きな出力に変換することができ、確実に後段回路を動作させることができる。 As described above, according to the first aspect of the present invention, the differential circuit provided with the pair of transistors that operate in accordance with the difference between the two input voltages is used in the subsequent circuit, whereby the MOS inverter of the crystal oscillation circuit Even if the oscillation signal output from the output terminal is small, it can be converted into a large output corresponding to the first power supply voltage by the differential circuit, and the subsequent circuit can be operated reliably.

請求項２記載の発明によれば、発振信号の振幅（即ち第２電源電圧）に対する比で基準電圧を設定することができるので、水晶発振回路のＭＯＳインバータの出力端子から出力される発振信号が小さくても正確に発振信号の振幅が第１所定値以上になったことを検出することができる。 According to the second aspect of the present invention, since the reference voltage can be set by a ratio to the amplitude of the oscillation signal (that is, the second power supply voltage), the oscillation signal output from the output terminal of the MOS inverter of the crystal oscillation circuit is Even if it is small, it can be accurately detected that the amplitude of the oscillation signal is equal to or greater than the first predetermined value.

請求項３記載の発明によれば、ＭＯＳインバータを構成するＭＯＳトランジスタのしきい値電圧が変動すると水晶発振回路からの発振信号も変動するが、分圧用ＭＯＳトランジスタもＭＯＳインバータを構成するＭＯＳトランジスタと同様のしきい値電圧の変動が生じ、基準電圧が変動するので、ＭＯＳインバータを構成するＭＯＳトランジスタのしきい値電圧の誤差による影響を相殺することができる。 According to the third aspect of the present invention, when the threshold voltage of the MOS transistor constituting the MOS inverter fluctuates, the oscillation signal from the crystal oscillation circuit also fluctuates. However, the voltage dividing MOS transistor also includes the MOS transistor constituting the MOS inverter. Since the same threshold voltage fluctuation occurs and the reference voltage fluctuates, the influence of the threshold voltage error of the MOS transistor constituting the MOS inverter can be offset.

請求項４記載の発明によれば、水晶発振回路のＭＯＳインバータの出力端子から出力される発振信号が小さくても確実に増幅することができる。 According to the invention described in claim 4, even if the oscillation signal output from the output terminal of the MOS inverter of the crystal oscillation circuit is small, it can be reliably amplified.

請求項５記載の発明によれば、第２電源電圧が安定するまで発振信号の出力が停止されるので、より確実に安定した発振信号を供給することができる。 According to the fifth aspect of the invention, since the output of the oscillation signal is stopped until the second power supply voltage is stabilized, a stable oscillation signal can be supplied more reliably.

第１実施形態における本発明の発振装置を示す回路図である。1 is a circuit diagram showing an oscillation device of the present invention in a first embodiment. 図１に示す発振装置を構成するＣＭＯＳインバータの詳細回路図である。FIG. 2 is a detailed circuit diagram of a CMOS inverter constituting the oscillation device shown in FIG. 1. 図２に示すＣＭＯＳインバータの入出力特性を示すグラフである。3 is a graph showing input / output characteristics of the CMOS inverter shown in FIG. 2. 図１に示す発振回路を構成するコンパレータの詳細回路図である。FIG. 2 is a detailed circuit diagram of a comparator constituting the oscillation circuit shown in FIG. （Ａ）〜（Ｄ）はそれぞれ、図１に示す発振装置を構成する水晶発振回路から出力される発振信号、振幅検出回路を構成するコンパレータの出力、振幅検出回路を構成するコンデンサの両端電圧、振幅検出回路を構成するＣＭＯＳインバータの出力を示すタイムチャートである。(A) to (D) are the oscillation signal output from the crystal oscillation circuit constituting the oscillation device shown in FIG. 1, the output of the comparator constituting the amplitude detection circuit, the voltage across the capacitor constituting the amplitude detection circuit, It is a time chart which shows the output of the CMOS inverter which comprises an amplitude detection circuit. 変形例における本発明の発振装置を示す回路図である。It is a circuit diagram which shows the oscillation apparatus of this invention in a modification. 第２実施形態における本発明の発振装置を示す回路図である。It is a circuit diagram which shows the oscillation apparatus of this invention in 2nd Embodiment. 図７に示す発振装置を構成する増幅回路の詳細回路図である。FIG. 8 is a detailed circuit diagram of an amplifier circuit constituting the oscillation device shown in FIG. 7. （Ａ）〜（Ｄ）はそれぞれ、図７に示す発振装置を構成するＣＭＯＳインバータの出力端子及び入力端子からの発振信号、第１差動回路の出力、第２差動回路の出力、増幅回路の出力を示すタイムチャートである。(A)-(D) are the oscillation signal from the output terminal and input terminal of the CMOS inverter which comprises the oscillation apparatus shown in FIG. 7, respectively, the output of a 1st differential circuit, the output of a 2nd differential circuit, and an amplifier circuit It is a time chart which shows the output of. 変形例における本発明の発振装置を示す回路図である。It is a circuit diagram which shows the oscillation apparatus of this invention in a modification. 図１０に示す発振装置の第１電源電圧、第２電源電圧のタイムチャートである。11 is a time chart of a first power supply voltage and a second power supply voltage of the oscillation device shown in FIG. 10. 変形例における本発明の発振装置を示す回路図である。It is a circuit diagram which shows the oscillation apparatus of this invention in a modification. 従来の発振装置の一例を示す回路図である。It is a circuit diagram which shows an example of the conventional oscillation apparatus. 従来の発振装置の一例を示す回路図である。It is a circuit diagram which shows an example of the conventional oscillation apparatus.

第１実施形態
次に、第１実施形態における本発明の発振装置について図１〜図５を参照して以下説明する。同図に示すように、第１実施形態における発振装置１は、水晶発振回路２と、後段回路としての振幅検出回路３と、上記振幅検出回路３に対して３Ｖの第１電源電圧を供給する第１電源Ｖ１と、上記水晶発振回路２に対して１Ｖの第２電源電圧を供給する第２電源Ｖ２と、分圧回路４と、を備えている。 First Embodiment Next, an oscillation device according to a first embodiment of the present invention will be described below with reference to FIGS. As shown in the figure, the oscillation device 1 in the first embodiment supplies a crystal oscillation circuit 2, an amplitude detection circuit 3 as a subsequent circuit, and a first power supply voltage of 3V to the amplitude detection circuit 3. A first power source V 1, a second power source V 2 that supplies a second power source voltage of 1 V to the crystal oscillation circuit 2, and a voltage dividing circuit 4 are provided.

上記水晶発振回路２は、発振用ＭＯＳインバータとしてのＣＭＯＳインバータＩＶ１と、水晶振動子ＱＺと、帰還抵抗Ｒｆと、コンデンサＣ１１及びＣ１２と、から構成されている。上記ＣＭＯＳインバータＩＶ１は、図２に示すように互いに直列に接続されたｎチャンネルのＭＯＳトランジスタＱ１１及びｐチャンネルのＭＯＳトランジスタＴ１２から構成されている。このＣＭＯＳインバータＩＶ１は、第２電源Ｖ２から１Ｖの電源供給を受けていて、図３に示すような入出力特性を有しており、その反転電位（論理しきい値）は０．５Ｖである。ここでいう反転電位とは、入出力特性における立ち上がり開始入力電圧と立ち下がり終了入力電圧との中点の入力電圧であり、通常は第２電源電圧（１Ｖ）の半分（０．５Ｖ）である。 The crystal oscillation circuit 2 is composed of a CMOS inverter IV1 as an oscillation MOS inverter, a crystal resonator QZ, a feedback resistor Rf, and capacitors C11 and C12. As shown in FIG. 2, the CMOS inverter IV1 includes an n-channel MOS transistor Q11 and a p-channel MOS transistor T12 connected in series. The CMOS inverter IV1 is supplied with power of 1V from the second power supply V2, has input / output characteristics as shown in FIG. 3, and its inversion potential (logic threshold value) is 0.5V. . The inversion potential here is an input voltage at the midpoint between the rising start input voltage and the falling end input voltage in the input / output characteristics, and is usually half (0.5 V) of the second power supply voltage (1 V). .

上記水晶振動子ＱＺは、図１に示すように、ＣＭＯＳインバータＩＶ１の出力端子−入力端子間に接続されている。上記帰還抵抗Ｒｆは、水晶振動子ＱＺに対して並列にＣＭＯＳインバータＩＶ１の出力端子−入力端子間に接続されている。コンデンサＣ１１は、ＣＭＯＳインバータＩＶ１の入力端子−グランド間に接続されている。コンデンサＣ１２は、ＣＭＯＳインバータＩＶ１の出力端子−グランド間に接続されている。 As shown in FIG. 1, the crystal resonator QZ is connected between the output terminal and the input terminal of the CMOS inverter IV1. The feedback resistor Rf is connected between the output terminal and the input terminal of the CMOS inverter IV1 in parallel with the crystal resonator QZ. The capacitor C11 is connected between the input terminal of the CMOS inverter IV1 and the ground. The capacitor C12 is connected between the output terminal of the CMOS inverter IV1 and the ground.

上述した構成の水晶発振回路２は、ＣＭＯＳインバータＩＶ１の出力端子から図５（Ａ）に示すような発振信号を出力する。即ち、発振信号は、発振開始時は微少振幅となり、その後、振幅が徐々に大きくなり通常振幅に安定する。図２に示すように、水晶振動回路２は、その消費電力の低下を図るために、後述する振幅検出回路３に供給される第２電源電圧（３Ｖ）よりも低い第１電源電圧（１Ｖ）が第１電源Ｖ１から供給されている。 The crystal oscillation circuit 2 configured as described above outputs an oscillation signal as shown in FIG. 5A from the output terminal of the CMOS inverter IV1. That is, the oscillation signal has a very small amplitude at the start of oscillation, and thereafter, the amplitude gradually increases and stabilizes to the normal amplitude. As shown in FIG. 2, the crystal oscillation circuit 2 has a first power supply voltage (1V) lower than a second power supply voltage (3V) supplied to an amplitude detection circuit 3 described later in order to reduce the power consumption. Is supplied from the first power source V1.

上記振幅検出回路３は、上記発振信号の振幅が第１所定値以上となり安定したことを検出する回路である。上記振幅検出回路３は、図１に示すように、差動回路としてのコンパレータ３１と、ｐチャンネルのＭＯＳトランジスタＱ２と、抵抗Ｒ１と、容量素子としてのコンデンサＣ２と、検出回路としてのＣＭＯＳインバータＩＶ２と、を備えている。上記コンパレータ３１は、図４に示すように、差動対３２と、定電流源３３と、カレントミラー回路３４と、から構成されている。上記差動対３２は、各々のソースが共通接続されたＮチャンネルのＦＥＴＱ３１及びＱ３２を備えている。 The amplitude detection circuit 3 is a circuit that detects that the amplitude of the oscillation signal is equal to or greater than a first predetermined value and is stable. As shown in FIG. 1, the amplitude detection circuit 3 includes a comparator 31 as a differential circuit, a p-channel MOS transistor Q2, a resistor R1, a capacitor C2 as a capacitive element, and a CMOS inverter IV2 as a detection circuit. And. The comparator 31 includes a differential pair 32, a constant current source 33, and a current mirror circuit 34, as shown in FIG. The differential pair 32 includes N-channel FETs Q31 and Q32 whose sources are commonly connected.

ＦＥＴＱ３１のゲートには、分圧回路４からの基準電圧Ｖｒｅｆが入力されている。分圧回路４は、抵抗Ｒ４１及びＲ４２により第２電源Ｖ２からの１Ｖを分圧して基準電圧Ｖｒｅｆを得る回路である。ＦＥＴＱ３２のゲートには、上述した水晶発振回路２から出力される発振信号が入力されている。上記定電流源３３は、ＦＥＴＱ３１及びＱ３２のソースに定電流を供給する。 The reference voltage Vref from the voltage dividing circuit 4 is input to the gate of the FET Q31. The voltage dividing circuit 4 is a circuit that obtains a reference voltage Vref by dividing 1 V from the second power supply V2 by resistors R41 and R42. An oscillation signal output from the above-described crystal oscillation circuit 2 is input to the gate of the FET Q32. The constant current source 33 supplies a constant current to the sources of the FETs Q31 and Q32.

上記カレントミラー回路３４は、各々ソースが第１電源Ｖ１に共通接続され、各々のゲートが共通接続されたＰチャンネルのＦＥＴＱ３３及びＱ３４を備えている。上記ＦＥＴＱ３３及びＱ３４の共通接続されたゲートは、ＦＥＴＱ３３のドレインに接続されている。また、ＦＥＴＱ３３のドレインは、ＦＥＴＱ３１のドレインに接続され、ＦＥＴＱ３４のドレインは、ＦＥＴＱ３２のドレインに接続されている。そして、上述したカレントミラー回路３４を構成するＦＥＴＱ３４のコレクタと差動対３２を構成するＦＥＴＱ３２のドレインとの接続点がコンパレータ３１の出力となる。 The current mirror circuit 34 includes P-channel FETs Q33 and Q34 each having a source commonly connected to the first power supply V1 and each gate commonly connected. The commonly connected gates of the FETs Q33 and Q34 are connected to the drain of the FET Q33. The drain of the FET Q33 is connected to the drain of the FET Q31, and the drain of the FET Q34 is connected to the drain of the FET Q32. The connection point between the collector of the FET Q34 constituting the current mirror circuit 34 and the drain of the FET Q32 constituting the differential pair 32 is an output of the comparator 31.

上述した構成のコンパレータ３１においては、差動回路３２のＦＥＴＱ３１、Ｑ３２はソースが共通接続されているので、各々のゲートソース間電圧はゲート電圧に対応する。まず、ＦＥＴＱ３１のゲートに供給される基準電圧ＶｒｅｆよりもＦＥＴＱ３２のゲートに供給される発振信号の方が小さい場合（発振信号<<Ｖｒｅｆ）、ＦＥＴＱ３１のゲートソース間電圧がＦＥＴＱ３２のゲートソース間電圧よりも大きく、従って、定電流源３３の供給電流の殆んどがＦＥＴＱ３１に流れる。一方、ＦＥＴＱ３２に流れる電流は殆んど０となる。 In the comparator 31 configured as described above, since the sources of the FETs Q31 and Q32 of the differential circuit 32 are commonly connected, each gate-source voltage corresponds to the gate voltage. First, when the oscillation signal supplied to the gate of the FET Q32 is smaller than the reference voltage Vref supplied to the gate of the FET Q31 (oscillation signal << Vref), the gate-source voltage of the FET Q31 is higher than the gate-source voltage of the FET Q32. Therefore, most of the supply current of the constant current source 33 flows to the FET Q31. On the other hand, the current flowing through the FET Q32 is almost zero.

また、カレントミラー回路３４のＦＥＴＱ３３及びＱ３４は各々ゲートソースが共通接続されているから、互いに同じ電流が流れるように動作する。このため、ＦＥＴＱ３４のドレインから供給される電流よりＦＥＴＱ３２のドレインに引き込む電流が小さくなり、コンパレータ３１の出力は第１電源Ｖ１の３Ｖとほぼ等しくなる。 Further, since the gates and sources of the FETs Q33 and Q34 of the current mirror circuit 34 are commonly connected, they operate so that the same current flows. For this reason, the current drawn into the drain of the FET Q32 is smaller than the current supplied from the drain of the FET Q34, and the output of the comparator 31 is substantially equal to 3 V of the first power supply V1.

一方、ＦＥＴＱ３１のゲートに供給される基準電圧ＶｒｅｆよりもＦＥＴＱ３２のゲートに供給される発振信号の方が大きい場合（発振信>>Ｖｒｅｆ）、ＦＥＴＱ３１のゲートソース間電圧がＦＥＴＱ３２のゲートソース間電圧よりも小さく、従って、定電流源３３の供給電流の殆んどがＦＥＴＱ３２に流れる。一方、ＦＥＴＱ３１に流れる電流はほとんど０となる。 On the other hand, when the oscillation signal supplied to the gate of the FET Q32 is larger than the reference voltage Vref supplied to the gate of the FET Q31 (oscillation signal >> Vref), the gate-source voltage of the FET Q31 is higher than the gate-source voltage of the FET Q32. Therefore, most of the supply current of the constant current source 33 flows to the FET Q32. On the other hand, the current flowing through the FET Q31 is almost zero.

また、同様にカレントミラー回路３４のＦＥＴＱ３３及びＱ３４は各々ゲートソースが共通接続されているから、互いに同じ電流が流れるように動作する。このため、ＦＥＴＱ３４のドレインから供給される電流よりＦＥＴＱ３２のドレインに引き込む電流が大きくなり、コンパレータ３１の出力は０となる。即ち、コンパレータ３１は、図５（Ｂ）に示すように、発振信号が基準電圧Ｖｒｅｆよりも小さい間、Ｈレベル（３．０Ｖ）を出力し、発振信号が基準電圧Ｖｒｅｆよりも大きくなると、Ｌレベル（０Ｖ）を出力する。 Similarly, the FETs Q33 and Q34 of the current mirror circuit 34 have gates and sources connected in common, so that the same current flows. For this reason, the current drawn into the drain of the FET Q32 becomes larger than the current supplied from the drain of the FET Q34, and the output of the comparator 31 becomes zero. That is, as shown in FIG. 5B, the comparator 31 outputs an H level (3.0 V) while the oscillation signal is smaller than the reference voltage Vref, and when the oscillation signal becomes larger than the reference voltage Vref, Outputs level (0V).

図１に示すｐチャンネルのＭＯＳトランジスタＱ２は、ゲートがコンパレータ３１の出力に接続され、ソースが第１電源Ｖ１に接続され、ドレインが抵抗Ｒ１を介してグランドに接続されている。コンデンサＣ２は、上記抵抗Ｒ１に並列に接続されている。以上の構成により、コンパレータ３１の出力がＨレベルときは、ＭＯＳトランジスタＱ２がオフしてコンデンサＣ２と第１電源Ｖ１との接続が切り離されるため、コンデンサＣ２は抵抗Ｒ１により放電される。一方、コンパレータ３１の出力がＬレベルのときは、ＭＯＳトランジスタＱ２がオンしてコンデンサＣ２と第１電源Ｖ１とが接続されるため、コンデンサＣ２が充電される。 The p-channel MOS transistor Q2 shown in FIG. 1 has a gate connected to the output of the comparator 31, a source connected to the first power supply V1, and a drain connected to the ground via the resistor R1. The capacitor C2 is connected in parallel with the resistor R1. With the above configuration, when the output of the comparator 31 is at the H level, the MOS transistor Q2 is turned off and the connection between the capacitor C2 and the first power supply V1 is disconnected, so that the capacitor C2 is discharged by the resistor R1. On the other hand, when the output of the comparator 31 is L level, the MOS transistor Q2 is turned on and the capacitor C2 and the first power supply V1 are connected, so that the capacitor C2 is charged.

従って、図５（Ｃ）に示すように、コンデンサＣ１は、発振信号の振幅が小さい間、充電されずその両端電圧は０Ｖとなる。その後、発振信号の振幅が徐々に大きくなり基準電圧Ｖｒｅｆを超えると、コンパレータ３１の出力がＬレベル、Ｈレベルを繰り返し、これに応じてコンデンサＣ２も充電、放電を繰り返す。発振信号の振幅が大きくなるに従ってコンパレータ３１が出力するＬレベルの期間が長くなり、コンデンサＣ２の充電期間も長くなるため、コンデンサＣ２の両端電圧は増減を繰り返しながら増加する。 Therefore, as shown in FIG. 5C, the capacitor C1 is not charged while the amplitude of the oscillation signal is small, and the voltage at both ends thereof is 0V. Thereafter, when the amplitude of the oscillation signal gradually increases and exceeds the reference voltage Vref, the output of the comparator 31 repeats the L level and the H level, and the capacitor C2 is repeatedly charged and discharged accordingly. As the amplitude of the oscillation signal increases, the L level period output from the comparator 31 becomes longer and the charging period of the capacitor C2 also becomes longer. Therefore, the voltage across the capacitor C2 increases while repeatedly increasing and decreasing.

図１に示すＣＭＯＳインバータＩＶ２は、第１電源Ｖ１から３Ｖの電源電圧を受けていて、その反転電位（論理しきい値）は１．５Ｖである。従って、ＣＭＯＳインバータＩＶ２は、図５（Ｄ）に示すように、コンデンサＣ２の両端電圧が増加して１．５Ｖを超えると、Ｈレベル（３Ｖ）からＬレベル（０Ｖ）に反転して、発振信号の振幅が第１所定値以上になったことを検出する。 The CMOS inverter IV2 shown in FIG. 1 receives a power supply voltage of 3V from the first power supply V1, and its inversion potential (logic threshold value) is 1.5V. Accordingly, as shown in FIG. 5D, when the voltage across the capacitor C2 increases and exceeds 1.5V, the CMOS inverter IV2 inverts from the H level (3V) to the L level (0V) and oscillates. It is detected that the amplitude of the signal has exceeded the first predetermined value.

上述した第１実施形態によれば、振幅検出回路３に対して電源供給を行う第１電源Ｖ１と、水晶発振回路２に対して電源供給を行う第２電源Ｖ２と、を別々に設け、さらに、水晶発振回路２に対して供給する第２電源電圧（１Ｖ）を振幅検出回路３に対して供給する第１電源電圧（３Ｖ）よりも小さくすることにより、水晶発振回路２の消費電力の低減を図っている。 According to the first embodiment described above, the first power supply V1 that supplies power to the amplitude detection circuit 3 and the second power supply V2 that supplies power to the crystal oscillation circuit 2 are provided separately, and The power consumption of the crystal oscillation circuit 2 is reduced by making the second power supply voltage (1 V) supplied to the crystal oscillation circuit 2 smaller than the first power supply voltage (3 V) supplied to the amplitude detection circuit 3. I am trying.

このため、水晶発振回路２から出力される発振信号の振幅も小さくなってしまうが、第１実施形態においては、発振信号と第２電源Ｖ２の第２電源電圧（１Ｖ）を分圧した基準電圧Ｖｒｅｆとの比較結果を出力するコンパレータ３１を振幅検出回路３として用いる。これにより、水晶発振回路２から出力される発振信号が小さくても基準電圧Ｖｒｅｆをその小さい発振信号の振幅（＝第２電源電圧（１Ｖ））に対する比で設定することができるので、正確に発振信号の振幅が第１所定値以上になったことを検出することができる。 For this reason, the amplitude of the oscillation signal output from the crystal oscillation circuit 2 is also reduced. However, in the first embodiment, the reference voltage obtained by dividing the oscillation signal and the second power supply voltage (1 V) of the second power supply V2 is used. A comparator 31 that outputs a comparison result with Vref is used as the amplitude detection circuit 3. As a result, even if the oscillation signal output from the crystal oscillation circuit 2 is small, the reference voltage Vref can be set by a ratio to the amplitude of the small oscillation signal (= second power supply voltage (1V)). It can be detected that the amplitude of the signal is equal to or greater than the first predetermined value.

また、上記コンパレータ３１は、一対のトランジスタＱ３１及びＱ３２に流れる電流比が２つのベース入力電圧の比となり、トランジスタＱ３２とトランジスタＱ３４とで第１電源電圧（３Ｖ）を分圧した値を出力としているので、振幅の小さい発振信号を入力してもコンパレータ３１により第１電源電圧（３Ｖ）に応じた大きな出力に変換することができ、確実に振幅検出回路３を動作させることができる。 The comparator 31 outputs a value obtained by dividing the first power supply voltage (3 V) between the transistor Q32 and the transistor Q34, with the ratio of the current flowing through the pair of transistors Q31 and Q32 being the ratio of the two base input voltages. Therefore, even if an oscillation signal having a small amplitude is input, it can be converted into a large output corresponding to the first power supply voltage (3V) by the comparator 31, and the amplitude detection circuit 3 can be operated reliably.

なお、上述した第１実施形態では、第１電源電圧（１Ｖ）を抵抗Ｒ４１及びＲ４２で分圧していたが、本発明はこれに限ったものではない。例えば、図６に示すように、第２電源電圧（３Ｖ）とグランド間に互いに直列接続された２つの分圧用のＭＯＳトランジスタＱ４１及びＱ４２で第１電源電圧（１Ｖ）を分圧して基準電圧Ｖｒｅｆを得るようにしてもよい。上記ＭＯＳトランジスタＱ４１は、ｎチャンネルであり、そのゲートはグランドに接続されている。ＭＯＳトランジスタＱ４２は、ｐチャンネルであり、そのゲートは第１電源電圧（１Ｖ）に接続されている。 In the first embodiment described above, the first power supply voltage (1 V) is divided by the resistors R41 and R42, but the present invention is not limited to this. For example, as shown in FIG. 6, the first power supply voltage (1V) is divided by two voltage-dividing MOS transistors Q41 and Q42 connected in series between the second power supply voltage (3V) and the ground, and the reference voltage Vref. May be obtained. The MOS transistor Q41 is n-channel, and its gate is connected to the ground. The MOS transistor Q42 is a p-channel, and its gate is connected to the first power supply voltage (1V).

ところで、図２に示すように、上述したＣＭＯＳインバータＩＶ１も同様に互いに直列接続されたＭＯＳトランジスタＱ１１及びＱ１２から構成されている。このＣＭＯＳインバータＩＶ１の反転電位は、ＣＭＯＳインバータＩＶ１の入力端子と出力端子との電圧が同じとなり、ＭＯＳトランジスタＱ１１に流れる電流ＩｄｓｐとＭＯＳトランジスタＱ１２に流れる電流Ｉｄｓｎが等しくなるときの出力端子の電圧である。例えば、第２電源電圧が１Ｖの場合、その半分の０．５Ｖが反転電位となる。ＣＭＯＳインバータＩＶ１から出力される発振信号は、図５（Ａ）に示すように、この反転電位０．５Ｖを中心に振幅する。 As shown in FIG. 2, the above-described CMOS inverter IV1 is also composed of MOS transistors Q11 and Q12 connected in series in the same manner. The inversion potential of the CMOS inverter IV1 is the voltage at the output terminal when the voltage at the input terminal and the output terminal of the CMOS inverter IV1 is the same, and the current Idsp flowing through the MOS transistor Q11 and the current Idsn flowing through the MOS transistor Q12 are equal. is there. For example, when the second power supply voltage is 1 V, 0.5 V that is half of the second power supply voltage is the inversion potential. As shown in FIG. 5A, the oscillation signal output from the CMOS inverter IV1 swings around the inversion potential 0.5V.

ところが、この反転電位は、製造工程でゲート電極の長さや幅、ゲート電極の下の絶縁膜の厚さなどが変動すると、ＭＯＳトランジスタＱ１１のしきい値電圧Ｖｔｈｐ、ＭＯＳトランジスタＱ１２のしきい値電圧Ｖｔｈｎが変動し、それに応じて変わってしまう。例えば、ＭＯＳトランジスタＱ１１のしきい値電圧Ｖｔｈｐが増加方向に、ＭＯＳトランジスタＱ１２のしきい値電圧Ｖｔｈｎが減少方向に変動すると、反転電位は増加方向に変化して、発振信号は０．５Ｖ＋ΔＶを中心に振幅する。このため、図１に示すように単に抵抗Ｒ４１、Ｒ４２で分圧すると、基準電圧Ｖｒｅｆは変わらないので、このＭＯＳトランジスタＱ１１のしきい値電圧Ｖｔｈｐ、ＭＯＳトランジスタＱ１２のしきい値電圧Ｖｔｈｎの変動分が誤差となってしまう。 However, when the length and width of the gate electrode and the thickness of the insulating film under the gate electrode fluctuate in the manufacturing process, the inversion potential is changed between the threshold voltage Vthp of the MOS transistor Q11 and the threshold voltage of the MOS transistor Q12. Vthn fluctuates and changes accordingly. For example, when the threshold voltage Vthp of the MOS transistor Q11 varies in the increasing direction and the threshold voltage Vthn of the MOS transistor Q12 varies in the decreasing direction, the inversion potential changes in the increasing direction, and the oscillation signal is centered at 0.5V + ΔV. Amplitude to. Therefore, as shown in FIG. 1, when the voltage is simply divided by the resistors R41 and R42, the reference voltage Vref does not change. Therefore, the variation of the threshold voltage Vthp of the MOS transistor Q11 and the threshold voltage Vthn of the MOS transistor Q12. Becomes an error.

一方、図６に示す変形例のようにＭＯＳトランジスタＱ４１及びＱ４２で分圧すると、ＭＯＳトランジスタＱ４１及びＱ４２もＣＭＯＳインバータＩＶ１を構成するＭＯＳトランジスタＱ１１及びＱ１２と同様のＭＯＳトランジスタＱ４１のしきい値電圧Ｖｔｈｐ、ＭＯＳトランジスタＱ４２のしきい値電圧Ｖｔｈｎの変動が発生する。即ち、同様にＭＯＳトランジスタＱ４１のしきい値電圧Ｖｔｈｐが増加方向に、ＭＯＳトランジスタＱ４２のしきい値電圧Ｖｔｈｎが減少方向に変動する。これにより、分圧値である基準電圧Ｖｒｅｆも増加方向に変動するため、誤差を相殺することができる。 On the other hand, when the voltage is divided by the MOS transistors Q41 and Q42 as in the modification shown in FIG. 6, the MOS transistors Q41 and Q42 are also the threshold voltage Vthp of the MOS transistor Q41 similar to the MOS transistors Q11 and Q12 constituting the CMOS inverter IV1. Therefore, the threshold voltage Vthn of the MOS transistor Q42 varies. That is, similarly, threshold voltage Vthp of MOS transistor Q41 varies in the increasing direction, and threshold voltage Vthn of MOS transistor Q42 varies in the decreasing direction. As a result, the reference voltage Vref, which is a divided value, also fluctuates in the increasing direction, so that the error can be canceled out.

なお、図４に示すコンパレータ３１は一実施形態に過ぎず、差動回路を構成するコンパレータであれば他の周知のものであってもよい。また、図４に示すコンパレータ３１はＦＥＴＱ３１、Ｑ３２から構成されていたが、本発明はこれに限ったものではない。コンパレータとしては、一対のバイポーラトランジスタから構成されていてもよい。 Note that the comparator 31 shown in FIG. 4 is merely an embodiment, and any other known comparator may be used as long as it is a comparator constituting a differential circuit. Further, although the comparator 31 shown in FIG. 4 is composed of the FETs Q31 and Q32, the present invention is not limited to this. The comparator may be composed of a pair of bipolar transistors.

第２実施形態
次に、第２実施形態について図７〜図９を参照して説明する。第１実施形態と第２実施形態とで大きく異なる点は、水晶発振回路２の後段に接続された後段回路が増幅回路５である点である。同図に示すように、第２実施形態における発振装置１は、水晶発振回路２と、後段回路としての増幅回路５と、上記増幅回路５に対して３Ｖの第１電源電圧を供給する第１電源Ｖ１と、上記水晶発振回路２に対して１Ｖの第２電源電圧を供給する第２電源Ｖ２と、を備えている。上記水晶発振回路２は、第１実施形態と同様であるためここでは詳細な説明を省略する。 Second Embodiment Next, a second embodiment will be described with reference to FIGS. A significant difference between the first embodiment and the second embodiment is that the subsequent circuit connected to the subsequent stage of the crystal oscillation circuit 2 is the amplifier circuit 5. As shown in the figure, the oscillation device 1 according to the second embodiment includes a crystal oscillation circuit 2, an amplification circuit 5 as a subsequent circuit, and a first power supply voltage of 3V that is supplied to the amplification circuit 5. A power supply V1 and a second power supply V2 for supplying a second power supply voltage of 1 V to the crystal oscillation circuit 2 are provided. Since the crystal oscillation circuit 2 is the same as that of the first embodiment, detailed description thereof is omitted here.

上記増幅回路５は、第１差動回路５１と、第２差動回路５２と、ｐチャンネルのＭＯＳトランジスタＱ５１と、ｎチャンネルのＭＯＳトランジスタＱ５２と、を備えている。第１差動回路５１は、図８に示すように、差動対５１Ａと、カレントミラー回路５１Ｂと、から構成されている。上記差動対５１Ａは、各々のソースがグランドに共通接続されたｎチャンネルのＭＯＳトランジスタＱ５３及びＱ５４を備えている。 The amplifier circuit 5 includes a first differential circuit 51, a second differential circuit 52, a p-channel MOS transistor Q51, and an n-channel MOS transistor Q52. As shown in FIG. 8, the first differential circuit 51 includes a differential pair 51A and a current mirror circuit 51B. The differential pair 51A includes n-channel MOS transistors Q53 and Q54 whose sources are commonly connected to the ground.

今、ＣＭＯＳインバータＩＶ１の入力端子から出力される発振信号を発振信号ＸＴ、出力端子から出力される発振信号を発振信号ＸＴＮとする。上記ＭＯＳトランジスタＱ５３のゲートには、発振信号ＸＴが供給され、ＭＯＳトランジスタＱ５４のゲートには、発振信号ＸＴＮが接続されている。この発振信号ＸＴ、ＸＴＮは、図９（Ａ）に示すように、互いに周期は一致しているが、位相は異なっている。また、発振信号ＸＴよりも発振信号ＸＴＮの振幅の方が大きい。 Now, an oscillation signal output from the input terminal of the CMOS inverter IV1 is an oscillation signal XT, and an oscillation signal output from the output terminal is an oscillation signal XTN. An oscillation signal XT is supplied to the gate of the MOS transistor Q53, and an oscillation signal XTN is connected to the gate of the MOS transistor Q54. As shown in FIG. 9A, the oscillation signals XT and XTN have the same period but different phases. Further, the amplitude of the oscillation signal XTN is larger than that of the oscillation signal XT.

上記カレントミラー回路５１Ｂは、各々のソースが第１電源Ｖ１に共通接続され、各々のゲートが共通接続されたｐチャンネルのＭＯＳトランジスタＱ５５及びＱ５６を備えている。上記ＭＯＳトランジスタＱ５５及びＱ５６の共通接続されたゲートは、ＭＯＳトランジスタＱ５５のドレインに接続されている。また、ＭＯＳトランジスタＱ５５のドレインは、ＭＯＳトランジスタＱ５３のドレインに接続され、ＭＯＳトランジスタＱ５６のドレインは、ＭＯＳトランジスタＱ５４のドレインに接続されている。そして、上述したカレントミラー回路５１Ｂを構成するＭＯＳトランジスタＱ５６のドレインと差動対５１Ａを構成するＭＯＳトランジスタＱ５４のドレインとの接続点が第１差動回路５１の出力Ｖ_out1となる。 The current mirror circuit 51B includes p-channel MOS transistors Q55 and Q56 whose sources are commonly connected to the first power supply V1 and whose gates are commonly connected. The commonly connected gates of the MOS transistors Q55 and Q56 are connected to the drain of the MOS transistor Q55. The drain of the MOS transistor Q55 is connected to the drain of the MOS transistor Q53, and the drain of the MOS transistor Q56 is connected to the drain of the MOS transistor Q54. The connection point between the drain of the MOS transistor Q56 constituting the current mirror circuit 51B and the drain of the MOS transistor Q54 constituting the differential pair 51A is the output _Vout1 of the first differential circuit 51.

上述した構成の第１差動回路５１において、発振信号ＸＴ、発振信号ＸＴＮの電圧が等しい場合、ＭＯＳトランジスタＱ５３及びＱ５４のゲートソース電圧が互いに等しくなる。従って、ＭＯＳトランジスタＱ５６のドレインから供給される電流とＭＯＳトランジスタＱ５４のドレインに引き込まれる電流とが等しくなり、ＭＯＳトランジスタＱ５４及びＱ５６間の電位（即ち第１差動回路５１の出力Ｖ_out1）が第１電源電圧（３Ｖ）の中点（１．５Ｖ）となる。 In the first differential circuit 51 configured as described above, when the voltages of the oscillation signal XT and the oscillation signal XTN are equal, the gate-source voltages of the MOS transistors Q53 and Q54 are equal to each other. Therefore, the current supplied from the drain of the MOS transistor Q56 is equal to the current drawn into the drain of the MOS transistor Q54, and the potential between the MOS transistors Q54 and Q56 (that is, the output V _out1 of the first differential circuit 51) is the first. One power supply voltage (3V) becomes the midpoint (1.5V).

これに対して、発振信号ＸＴが発振信号ＸＴＮに比べて大きくなると(ＸＴ＞ＸＴＮ)、ＭＯＳトランジスタＱ５３のゲートソース電圧がＭＯＳトランジスタＱ５４のゲートソース電圧よりも高くなり、ＭＯＳトランジスタＱ５４のドレイン電流がＭＯＳトランジスタＱ５３のドレイン電流よりも小さくなる。カレントミラー回路５１ＡのＭＯＳトランジスタＱ５５及びＱ５６は各々ゲートソースが共通接続されているから、互いに同じ電流が流れるように動作する。 On the other hand, when the oscillation signal XT becomes larger than the oscillation signal XTN (XT> XTN), the gate source voltage of the MOS transistor Q53 becomes higher than the gate source voltage of the MOS transistor Q54, and the drain current of the MOS transistor Q54 is reduced. It becomes smaller than the drain current of the MOS transistor Q53. Since the MOS transistors Q55 and Q56 of the current mirror circuit 51A have their gates and sources connected in common, they operate so that the same current flows.

従って、ＭＯＳトランジスタＱ５６のドレインから供給される電流がＭＯＳトランジスタＱ５４のドレインに引き込まれる電流よりも大きくなり、第１差動回路５１の出力Ｖ_out1が中点から第１電源Ｖ１側にシフトする。このシフト量は、発振信号ＸＴと発振信号ＸＴＮとの差（ＸＴ−ＸＴＮ）が大きくなるに従って大きくなる。 Therefore, the current supplied from the drain of the MOS transistor Q56 becomes larger than the current drawn into the drain of the MOS transistor Q54, and the output V _out1 of the first differential circuit 51 shifts from the middle point to the first power supply V1 side. This shift amount increases as the difference (XT−XTN) between the oscillation signal XT and the oscillation signal XTN increases.

逆に、発振信号ＸＴＮが発振信号ＸＴに比べて大きくなると（ＸＴ＜ＸＴＮ）、ＭＯＳトランジスタＱ５３のゲートソース電圧がＭＯＳトランジスタＱ５４のゲートソース電圧よりも低くなり、ＭＯＳトランジスタＱ５４のドレイン電流がＭＯＳトランジスタＱ５３のドレイン電流よりも大きくなる。従って、ＭＯＳトランジスタＱ５６のドレインから供給される電流がＭＯＳトランジスタＱ５４のドレインに引き込まれる電流よりも小さくなり、第１差動回路５１の出力Ｖ_out1がグランド側にシフトする。このシフト量は、発振信号ＸＴＮと発振信号ＸＴとの差（ＸＴ−ＸＴＮ）が大きくなるに従って大きくなる。 On the contrary, when the oscillation signal XTN becomes larger than the oscillation signal XT (XT <XTN), the gate source voltage of the MOS transistor Q53 becomes lower than the gate source voltage of the MOS transistor Q54, and the drain current of the MOS transistor Q54 becomes the MOS transistor. It becomes larger than the drain current of Q53. Therefore, the current supplied from the drain of the MOS transistor Q56 is smaller than the current drawn into the drain of the MOS transistor Q54, and the output V _out1 of the first differential circuit 51 is shifted to the ground side. This shift amount increases as the difference (XT−XTN) between the oscillation signal XTN and the oscillation signal XT increases.

従って、上述した第１差動回路５１の出力Ｖ_out1は、図９（Ｂ）に示すように、ＸＴ＞ＸＴＮの場合、その差（ＸＴ−ＸＴＮ）が大きくなるに従って中心（１．５Ｖ）よりも第１電源電圧（３Ｖ）に近づき、ＸＴ＜ＸＴＮの場合、その差分（ＸＴＮ−ＸＴ）が大きくなるに従って中心（１．５Ｖ）よりもグランドに近づく。 Therefore, as shown in FIG. 9B, the output V _out1 of the first differential circuit 51 described above becomes larger from the center (1.5 V) as the difference (XT−XTN) becomes larger when XT> XTN. Also approaches the first power supply voltage (3V), and in the case of XT <XTN, as the difference (XTN−XT) becomes larger, it approaches the ground than the center (1.5V).

上記第２差動回路５２は、図８に示すように、差動対５２Ａと、カレントミラー回路５２Ｂと、から構成されている。上記差動対５２Ａは、各々のソースが第１電源Ｖ１に共通接続されたｐチャンネルのＭＯＳトランジスタＱ５７及びＱ５８を備えている。上記ＭＯＳトランジスタＱ５７のゲートには、発振信号ＸＴが供給され、ＭＯＳトランジスタＱ５８のゲートには、発振信号ＸＴＮが供給されている。 As shown in FIG. 8, the second differential circuit 52 includes a differential pair 52A and a current mirror circuit 52B. The differential pair 52A includes p-channel MOS transistors Q57 and Q58 whose sources are commonly connected to the first power supply V1. An oscillation signal XT is supplied to the gate of the MOS transistor Q57, and an oscillation signal XTN is supplied to the gate of the MOS transistor Q58.

上記カレントミラー回路５２Ｂは、各々のソースがグランドに共通接続され、各々のゲートが共通接続されたｎチャンネルのＭＯＳトランジスタＱ５９及びＱ６０を備えている。上記ＭＯＳトランジスタＱ５９及びＱ６０の共通接続されたゲートは、ＭＯＳトランジスタＱ５９のドレインに接続されている。また、ＭＯＳトランジスタＱ５７のドレインは、ＭＯＳトランジスタＱ５９のドレインに接続され、ＭＯＳトランジスタＱ５８のドレインは、ＭＯＳトランジスタＱ６０のドレインに接続されている。そして、上述したカレントミラー回路５２Ｂを構成するトランジスタＱ６０のドレインと差動対５２Ａを構成するＭＯＳトランジスタＱ５８のドレインとの接続点が第２差動回路５２の出力Ｖ_out2となる。 The current mirror circuit 52B includes n-channel MOS transistors Q59 and Q60 each having a common source connected to the ground and each gate commonly connected. The commonly connected gates of the MOS transistors Q59 and Q60 are connected to the drain of the MOS transistor Q59. The drain of the MOS transistor Q57 is connected to the drain of the MOS transistor Q59, and the drain of the MOS transistor Q58 is connected to the drain of the MOS transistor Q60. The connection point between the drain of the transistor Q60 constituting the current mirror circuit 52B and the drain of the MOS transistor Q58 constituting the differential pair 52A is the output V _out2 of the second differential circuit 52.

上述した構成の第２差動回路５２において、発振信号ＸＴ、発振信号ＸＴＮが等しい場合、ＭＯＳトランジスタＱ５９及びＱ６０のゲートソース電圧が互いに等しくなる。従って、ＭＯＳトランジスタＱ５９のドレインから供給される電流とＭＯＳトランジスタＱ６０のドレインに引き込まれる電流とが等しくなり、ＭＯＳトランジスタＱ５８及びＭＯＳトランジスタＱ６０間の電位（即ち第２差動回路５２の出力Ｖ_out2）が第１電源電圧（３Ｖ）の中点（１．５Ｖ）となる。 In the second differential circuit 52 configured as described above, when the oscillation signal XT and the oscillation signal XTN are equal, the gate-source voltages of the MOS transistors Q59 and Q60 are equal to each other. Therefore, the current supplied from the drain of the MOS transistor Q59 is equal to the current drawn into the drain of the MOS transistor Q60, and the potential between the MOS transistor Q58 and the MOS transistor Q60 (that is, the output V _out2 of the second differential circuit 52). Becomes the midpoint (1.5V) of the first power supply voltage (3V).

これに対して、発振信号ＸＴが発振信号ＸＴＮに比べて大きくなると(ＸＴ＞ＸＴＮ)、ＭＯＳトランジスタＱ５７のゲートソース電圧がＭＯＳトランジスタＱ５８のゲートソース電圧よりも低くなり、ＭＯＳトランジスタＱ５８のドレイン電流がＭＯＳトランジスタＱ５７のドレイン電流よりも大きくなる。 On the other hand, when the oscillation signal XT becomes larger than the oscillation signal XTN (XT> XTN), the gate source voltage of the MOS transistor Q57 becomes lower than the gate source voltage of the MOS transistor Q58, and the drain current of the MOS transistor Q58 is reduced. It becomes larger than the drain current of the MOS transistor Q57.

従って、ＭＯＳトランジスタＱ５８のドレインから供給される電流がＭＯＳトランジスタＱ６０のドレインに引き込まれる電流よりも大きくなり、第２差動回路５２の出力Ｖ_out2が第１電源Ｖ１側にシフトする。このシフト量は、第１差動回路５１と同様に、発振信号ＸＴと発振信号ＸＴＮとの差（ＸＴ−ＸＴＮ）が大きくなるに従って大きくなる。 Therefore, the current supplied from the drain of the MOS transistor Q58 is larger than the current drawn into the drain of the MOS transistor Q60, and the output V _out2 of the second differential circuit 52 is shifted to the first power supply V1 side. Similar to the first differential circuit 51, this shift amount increases as the difference (XT−XTN) between the oscillation signal XT and the oscillation signal XTN increases.

逆に、発振信号ＸＴＮが発振信号ＸＴに比べて大きくなると（ＸＴ＜ＸＴＮ）、ＭＯＳトランジスタＱ５７のゲートソース電圧がＭＯＳトランジスタＱ５８のゲートソース電圧よりも高くなり、ＭＯＳトランジスタＱ５８のドレイン電流がＭＯＳトランジスタＱ５７のドレイン電流よりも小さくなる。従って、ＭＯＳトランジスタＱ５８のドレインから供給される電流がＭＯＳトランジスタＱ６０のドレインに引き込まれる電流よりも小さくなり、第２差動回路５２の出力Ｖ_out2がグランド側にシフトする。このシフト量は、第１差動回路５１と同様に、発振信号ＸＴＮと発振信号ＸＴとの差（ＸＴ−ＸＴＮ）が大きくなるに従って大きくなる。 On the contrary, when the oscillation signal XTN becomes larger than the oscillation signal XT (XT <XTN), the gate source voltage of the MOS transistor Q57 becomes higher than the gate source voltage of the MOS transistor Q58, and the drain current of the MOS transistor Q58 becomes the MOS transistor. It becomes smaller than the drain current of Q57. Accordingly, the current supplied from the drain of the MOS transistor Q58 is smaller than the current drawn into the drain of the MOS transistor Q60, and the output V _out2 of the second differential circuit 52 is shifted to the ground side. Similar to the first differential circuit 51, this shift amount increases as the difference (XT−XTN) between the oscillation signal XTN and the oscillation signal XT increases.

上述した第２差動回路５２の出力Ｖ_out2は、図９（Ｂ）に示すように、出力Ｖ_outo1と同様に、ＸＴ＞ＸＴＮの場合、その差（ＸＴ−ＸＴＮ）が大きくなるに従って中心（１．５Ｖ）よりも第１電源電圧（３Ｖ）に近づき、ＸＴ＜ＸＴＮの場合、その差分（ＸＴＮ−ＸＴ）が大きくなるに従って中心（１．５Ｖ）よりもグランドに近づく。即ち、第１差動回路５１及び第２差動回路５２はそれぞれ、２つの入力である発振信号ＸＴ、ＸＴＮの差分に応じて動作する。 As shown in FIG. 9B, the output V _out2 of the second differential circuit 52 described above is _centered as the difference (XT−XTN) increases in the case of XT> XTN, similarly to the output V _outo1. If it is closer to the first power supply voltage (3V) than 1.5V) and XT <XTN, the difference (XTN-XT) becomes closer to the ground than the center (1.5V) as the difference (XTN-XT) increases. That is, the first differential circuit 51 and the second differential circuit 52 operate in accordance with the difference between the two input oscillation signals XT and XTN.

図７に示すＭＯＳトランジスタＱ５１のゲートは、上述した第１差動回路５１の出力Ｖ_out1が入力されていて、ソースが第１電源Ｖ１に接続され、ドレインが後述するＭＯＳトランジスタＱ５２のドレインに接続されている。また、上記ＭＯＳトランジスタＱ５２のゲートは、上述した第２差動回路５２の出力Ｖ_out2が入力され、ソースがグランドに接続され、ドレインがＭＯＳトランジスタＱ５１のドレインに接続されている。従って、このＭＯＳトランジスタＱ５１とＭＯＳトランジスタＱ５２との接続点である増幅回路の出力Ｖ_outは、図９（Ｃ）に示すように、矩形波に近づく。 The gate of the MOS transistor Q51 shown in FIG. 7 receives the output _Vout1 of the first differential circuit 51 described above, the source is connected to the first power supply V1, and the drain is connected to the drain of the MOS transistor Q52 described later. Has been. The gate of the MOS transistor Q52 receives the output V _out2 of the second differential circuit 52, the source is connected to the ground, and the drain is connected to the drain of the MOS transistor Q51. Accordingly, the output V _out of the amplifier circuit, which is a connection point between the MOS transistor Q51 and the MOS transistor Q52, approaches a rectangular wave as shown in FIG. 9C.

上述した第２実施形態によれば、増幅回路５に対して電源供給を行う第１電源Ｖ１と、水晶発振回路２に対して電源供給を行う第２電源Ｖ２と、を別々に設け、さらに、水晶発振回路２に対して供給する第２電源電圧（１Ｖ）を振幅検出回路５に対して供給する第１電源電圧（３Ｖ）よりも小さくすることにより、水晶発振回路２の消費電力の低減を図っている。 According to the second embodiment described above, the first power source V1 that supplies power to the amplifier circuit 5 and the second power source V2 that supplies power to the crystal oscillation circuit 2 are separately provided. By making the second power supply voltage (1V) supplied to the crystal oscillation circuit 2 smaller than the first power supply voltage (3V) supplied to the amplitude detection circuit 5, the power consumption of the crystal oscillation circuit 2 can be reduced. I am trying.

このため、水晶発振回路２から出力される発振信号の振幅も小さくなってしまうが、第２実施形態においては、ＣＭＯＳインバータＩＶ１の入力端子からの発振信号ＸＴ、出力端子からの発振信号ＸＴＮが入力される第１、２差動回路５１、５２を増幅回路５に用いている。これにより、水晶発振回路２から出力される発振信号ＸＴ、ＸＴＮが小さくてもその差に応じて動作する第１、第２差動回路５１、５２を用いることにより、第１電源電圧（３Ｖ）に応じた大きな出力に変換することができ、確実に増幅することができる。 For this reason, the amplitude of the oscillation signal output from the crystal oscillation circuit 2 is also reduced, but in the second embodiment, the oscillation signal XT from the input terminal of the CMOS inverter IV1 and the oscillation signal XTN from the output terminal are input. The first and second differential circuits 51 and 52 used in the amplifier circuit 5 are used. Thereby, even if the oscillation signals XT and XTN output from the crystal oscillation circuit 2 are small, by using the first and second differential circuits 51 and 52 that operate according to the difference, the first power supply voltage (3 V) is obtained. Can be converted to a large output according to the above, and can be reliably amplified.

なお、上述した第２実施形態では、互いに導電型の異なる一対のトランジスタＱ５３及びＱ５４、Ｑ５７及びＱ５８からなる２つの差動回路５１、５２で増幅回路５を構成して出力Ｖ_out1、Ｖ_out2の動作点電位の変動を相殺していたが、本発明はこれに限ったものではない。例えば、１つの差動回路で増幅回路５を構成するようにしてもよい。 In the second embodiment described above, the amplifier circuit 5 is constituted by the two differential circuits 51 and 52 including the pair of transistors Q53 and Q54, Q57 and Q58 having different conductivity types, and the outputs V _out1 and V _out2 are output. Although the fluctuation of the operating point potential is offset, the present invention is not limited to this. For example, the amplifier circuit 5 may be configured by one differential circuit.

また、上述した第１及び第２実施形態では、第２電源Ｖ２としては第１電源Ｖ１と別のものを用意していたが、本発明はこれに限ったものではない。例えば、図１０に示すように、第１電源Ｖ１の第１電源電圧（３Ｖ）から第２電源電圧（１Ｖ）を生成する定電圧回路Ｖ２´を第２電源Ｖ２としてもよい。しかしながら、定電圧回路Ｖ２´は第１電源電圧（３Ｖ）が印加されてから第２電源電圧（１Ｖ）を生成するため、図１１に示すように、第１電源電圧（１Ｖ）の立ち上がりが遅くなる。このように、第２電源電圧（１Ｖ）が１Ｖで安定しない状態では、水晶発振回路２から出力される発振信号が安定しない。 In the first and second embodiments described above, the second power source V2 is different from the first power source V1, but the present invention is not limited to this. For example, as shown in FIG. 10, a constant voltage circuit V2 ′ that generates the second power supply voltage (1V) from the first power supply voltage (3V) of the first power supply V1 may be used as the second power supply V2. However, since the constant voltage circuit V2 ′ generates the second power supply voltage (1V) after the first power supply voltage (3V) is applied, the rise of the first power supply voltage (1V) is slow as shown in FIG. Become. Thus, when the second power supply voltage (1V) is not stable at 1V, the oscillation signal output from the crystal oscillation circuit 2 is not stable.

そこで、図１０に示すように、定電圧回路Ｖ２´が生成する第２電源電圧（１ｖ）が第２所定値以上で安定したことを検出する電圧検出回路６と、水晶発振回路２から出力される発振信号及び電圧検出回路６からの検出信号とを入力する停止回路としてのＮＡＮＤ回路７と、をさらに設けることが考えられる。ＮＡＮＤ回路７は、Ｈレベルの検出信号が出力されるまで、発振信号を出力しないので、第２電源電圧（１Ｖ）が安定するまで水晶発振回路２から出力される発振信号を停止することができる。 Therefore, as shown in FIG. 10, the voltage detection circuit 6 that detects that the second power supply voltage (1v) generated by the constant voltage circuit V2 ′ is stable at a second predetermined value or more, and the crystal oscillation circuit 2 are output. It is conceivable to further provide a NAND circuit 7 as a stop circuit for inputting the oscillation signal and the detection signal from the voltage detection circuit 6. Since the NAND circuit 7 does not output an oscillation signal until an H level detection signal is output, the oscillation signal output from the crystal oscillation circuit 2 can be stopped until the second power supply voltage (1 V) is stabilized. .

次に、電圧検出回路６を図６に示す発振装置に適用した例について図１２を参照して説明する。同図に示すように、電圧検出回路６は、ｎチャンネルのＭＯＳトランジスタＱ６と、抵抗Ｒ２と、ＣＭＯＳインバータＩＶ４と、から構成されている。また、コンパレータ３１の電源ライン上にスイッチＳＷが設けられている。ＭＯＳトランジスタＱ６は、ゲートに定電圧回路Ｖ２´からの第２電源電圧が供給され、ソースがグランドに接続され、ドレインが抵抗Ｒ６を介して第１電源電圧Ｖ１に接続されている。上記ＣＭＯＳインバータＩＶ４の入力は、抵抗Ｒ２とＭＯＳトランジスタＱ６との接続点が接続され、出力は、停止回路としてのスイッチＳＷに接続されている。 Next, an example in which the voltage detection circuit 6 is applied to the oscillation device shown in FIG. 6 will be described with reference to FIG. As shown in the figure, the voltage detection circuit 6 includes an n-channel MOS transistor Q6, a resistor R2, and a CMOS inverter IV4. A switch SW is provided on the power supply line of the comparator 31. In the MOS transistor Q6, the second power supply voltage from the constant voltage circuit V2 ′ is supplied to the gate, the source is connected to the ground, and the drain is connected to the first power supply voltage V1 via the resistor R6. The input of the CMOS inverter IV4 is connected to the connection point of the resistor R2 and the MOS transistor Q6, and the output is connected to a switch SW as a stop circuit.

以上の構成によれば、第２電源電圧が低い間はＭＯＳトランジスタＱ６はオフとなり、ＣＭＯＳインバータＩＶ４の出力がＬとなり、スイッチＳＷがオフ状態となる。これにより、コンパレータ３１よりも後段の回路に水晶振動回路２からの発振信号が供給されることがない。その後、第２電源電圧が上昇するとＭＯＳトランジスタＱ６がオンして、ＣＭＯＳインバータＩＶ４の出力がＬからＨに反転し、スイッチＳＷがオンしてコンパレータ３１に電源電圧が供給されるようになる。そして、このスイッチＳＷのオンによって水晶発振回路２からの発振信号がコンパレータ３１よりも後段の回路に供給される。 According to the above configuration, the MOS transistor Q6 is turned off while the second power supply voltage is low, the output of the CMOS inverter IV4 is L, and the switch SW is turned off. As a result, the oscillation signal from the crystal oscillation circuit 2 is not supplied to the circuit subsequent to the comparator 31. Thereafter, when the second power supply voltage rises, the MOS transistor Q6 is turned on, the output of the CMOS inverter IV4 is inverted from L to H, the switch SW is turned on, and the power supply voltage is supplied to the comparator 31. When the switch SW is turned on, the oscillation signal from the crystal oscillation circuit 2 is supplied to the circuit subsequent to the comparator 31.

なお、上述した第１及び第２実施形態によれば、発振用ＭＯＳインバータとして、互いに直列接続されたｎチャンネルのＭＯＳトランジスタＱ１１及びｐチャンネルのＭＯＳＦＥＴＱ１２から構成されたＣＭＯＳインバータＩＶ１を用いていたが、本発明はこれに限ったものではない。発振用ＭＯＳインバータとしては、例えば、互いに直列接続されたＮチャンネルのＭＯＳトランジスタ及び電流源から構成されたＮＭＯＳインバータを用いてもよいし、互いに直列接続されたＰチャンネルのＭＯＳトランジスタ及び電流源から構成されたＰＭＯＳインバータを用いてもよい。 According to the first and second embodiments described above, the CMOS inverter IV1 including the n-channel MOS transistor Q11 and the p-channel MOSFET Q12 connected in series is used as the oscillation MOS inverter. The present invention is not limited to this. As the oscillation MOS inverter, for example, an NMOS inverter composed of an N-channel MOS transistor and a current source connected in series with each other may be used, or composed of a P-channel MOS transistor and a current source connected in series with each other. A PMOS inverter may be used.

また、上述した第１及び第２実施形態によれば、水晶発振回路２は、コンデンサＣ１１がＣＭＯＳインバータＩＶ１の入力端子−グランド間に接続され、コンデンサＣ１２がＣＭＯＳインバータＩＶ２の出力端子−グランド間に接続され、グランドが基準となっていたが、本発明はこれに限ったものではない。例えば、コンデンサＣ１１をＣＭＯＳインバータＩＶ１の入力端子−第２電源Ｖ２間に設け、コンデンサＣ１２をＣＭＯＳインバータＩＶ１の出力端子−第２電源Ｖ２間に設けることにより、第２電源Ｖ２側を基準にしてもよい。 Further, according to the first and second embodiments described above, in the crystal oscillation circuit 2, the capacitor C11 is connected between the input terminal of the CMOS inverter IV1 and the ground, and the capacitor C12 is connected between the output terminal of the CMOS inverter IV2 and the ground. Although connected and grounded as a reference, the present invention is not limited to this. For example, the capacitor C11 is provided between the input terminal of the CMOS inverter IV1 and the second power supply V2, and the capacitor C12 is provided between the output terminal of the CMOS inverter IV1 and the second power supply V2, so that the second power supply V2 side is used as a reference. Good.

また、前述した実施形態は本発明の代表的な形態を示したに過ぎず、本発明は、実施形態に限定されるものではない。即ち、本発明の骨子を逸脱しない範囲で種々変形して実施することができる。 Further, the above-described embodiments are merely representative forms of the present invention, and the present invention is not limited to the embodiments. That is, various modifications can be made without departing from the scope of the present invention.

１発振装置
２水晶発振回路
３振幅検出回路（後段回路）
４分圧回路
５増幅回路（後段回路）
６電圧検出回路
７ＮＡＮＤ回路（停止回路）
３１コンパレータ（差動回路）
５１第１差動回路（差動回路）
５２第２差動回路（差動回路）
Ｃ２コンデンサ（容量素子）
ＩＶ１ＣＭＯＳインバータ（発振用ＣＭＯＳインバータ）
ＩＶ２ＣＭＯＳインバータ（検出回路）
Ｑ４１ＭＯＳトランジスタ（分圧用ＭＯＳトランジスタ）
Ｑ４２ＭＯＳトランジスタ（分圧用ＭＯＳトランジスタ）
ＱＺ水晶振動子
ＳＷスイッチ（停止回路）
Ｖ１第１電源
Ｖ２第２電源 DESCRIPTION OF SYMBOLS 1 Oscillator 2 Crystal oscillation circuit 3 Amplitude detection circuit (rear circuit)
4 Voltage divider circuit 5 Amplifier circuit (second stage circuit)
6 Voltage detection circuit 7 NAND circuit (stop circuit)
31 Comparator (differential circuit)
51 First differential circuit (differential circuit)
52 Second differential circuit (differential circuit)
C2 capacitor (capacitance element)
IV1 CMOS inverter (oscillation CMOS inverter)
IV2 CMOS inverter (detection circuit)
Q41 MOS transistor (voltage dividing MOS transistor)
Q42 MOS transistor (voltage dividing MOS transistor)
QZ crystal unit SW switch (stop circuit)
V1 1st power supply V2 2nd power supply

Claims

A crystal oscillation circuit having an oscillation MOS inverter and a crystal resonator connected to an output terminal and an input terminal of the oscillation MOS inverter, and a subsequent circuit to which an oscillation signal output from the crystal oscillation circuit is input, In the provided oscillation device,
A first power supply for supplying a first power supply voltage to the subsequent circuit;
A second power supply for supplying a second power supply voltage lower than the first power supply voltage to the crystal oscillation circuit;
The oscillating device, wherein the post-stage circuit includes a differential circuit provided with a pair of transistors to which an oscillation signal output from an output terminal of the MOS inverter is input.

A reference voltage obtained by dividing the second power supply voltage is input to the other of the pair of transistors.
The differential circuit is provided so as to output a comparison result between the oscillation signal input to the pair of transistors and the reference voltage;
The subsequent circuit detects that the amplitude of the oscillation signal is equal to or greater than a first predetermined value based on a capacitance element that charges or discharges according to a comparison result of the differential circuit and a voltage across the capacitance element. The oscillation device according to claim 1, further comprising: a detection circuit configured to detect the oscillation circuit.

A voltage dividing circuit comprising two voltage dividing MOS transistors connected in series to the second power supply;
The oscillation device according to claim 2, wherein a voltage between the two voltage dividing MOS transistors is input to the differential circuit as the reference voltage.

The differential circuit amplifies a difference between the oscillation signal output from the output terminal of the MOS inverter and the oscillation signal output from the input terminal of the MOS inverter and having the same frequency and a different phase. The oscillation device according to claim 1, wherein the oscillation device is provided.

The second power source is provided to generate the second power source voltage from the first power source voltage;
A voltage detection circuit for detecting that the second power supply voltage from the second power supply is greater than or equal to a second predetermined value;
A stop circuit for stopping the output of the oscillation signal output from the oscillation circuit until it is detected by the voltage detection circuit to be not less than a second predetermined value;
The oscillation device according to any one of claims 1 to 4, wherein the oscillation device is provided.