JP2012129570A

JP2012129570A - チップの製造方法

Info

Publication number: JP2012129570A
Application number: JP2012084641A
Authority: JP
Inventors: S Rin M; エム・エス・リン
Original assignee: Megica Corp
Current assignee: Megica Corp
Priority date: 2012-04-03
Filing date: 2012-04-03
Publication date: 2012-07-05

Abstract

【課題】相互接続ラインを形成するための新規な方法を提供する。
【解決手段】細線相互接続部（６０）は基体（１０）の表面内又はその上に形成された半導体回路（４２）の上に位置する第１の誘電体層（１２）内に設けられる。パシベーション層（１８）は誘電体層の上に付着され、第２の厚い誘電体層（２０）はパシベーション層の表面上に形成される。厚くて幅広い相互接続ラインは第２の厚い誘電体層内に形成される。第１の誘電体層はまた、基体の表面上に付着されたパシベーション層の表面上に幅広くて厚い相互接続ネットワークを形成するように、省略することができる。
【選択図】図３

Description

この出願は本出願人に係る１９９８年１２月２１日付けで出願された特許出願番号第０９／２１６，７９１号の一部継続出願である１９９９年２月１７日付けの特許出願第０９／２５１，１８３号に関連する。

本発明は集積回路デバイスの製造に関し、特に、導電性の相互接続を生じさせるための後不働態化処理即ち後パシベーション処理の方法に関する。

半導体デバイスの性能の改善は、典型的には、集積回路の幾何学的寸法を縮小することにより得られ、この結果、ダイス当りのコストが減少し、それと同時に、半導体デバイスの性能のいくつかの面が改善される。集積回路を他の回路又はシステム即ち系の素子に接続する金属接続部は相対的に一層重要となっているが、ＩＣ（集積回路）の更なる小型化に対しては、回路の性能への悪影響を増大させる。金属相互接続部の寄生的なキャパシタンス及び抵抗が増大し、これがチップの性能を大幅に劣化させる。この点に関して最も重要なことは、給電及び接地バス（母線）や電気信号経路のＲＣ遅延部に沿った電圧降下である。一層幅広い金属ライン（線）を使用して抵抗を減少させようとすると、これらのワイヤのキャパシタンスが増大してしまう。

この問題を解決するため、信号ライン間で低誘電材料を使用した状態でワイヤのための低抵抗金属（例えば、銅）を開発する１つの試みがなされた。現在の慣行は、不働態化層即ちパシベーション層の下に金属相互接続ネットワークを形成することであるが、この試みは相互接続ネットワークを細線相互接続部に制限し、これに関連して、寄生キャパシタンス及び高いライン抵抗率を与えてしまう。後者２つのパラメータは、その値が比較的大きいため、デバイスの性能を低下させ、その効果は、一層高周波数の応用にとって及び例えばクロック配線ラインに使用される長い相互接続ラインにとって一層厳しくさえなる。また、細線相互接続金属は、典型的には接地母線及び給電母線を必要とする大きな電流値を運搬できない。

先に述べたように、半導体分野にとっての関心事は、相互接続ワイヤに課せられる典型的な制限（例えば、望ましくない寄生キャパシタンス及び高い相互接続ライン抵抗）を除去するような相互接続ライン形成方法を提供することである。本発明はこのような方法を提供する。これに関し、パシベーション層の下に形成される現在使用されている（従来の）細線相互接続体系は都市の街路に類似するものと指摘することができる。本発明の後パシベーション相互接続体系は都市間の高速道路と見做すことができる。

ここで、従来技術を示す図面について述べると、図１は、その上に導電性の相互接続ネットワークが形成された表面を有するケイ素基体の横断面図である。図１で横断面にて示す構造体は従来の給電及び接地配線ネットワークのみを取り扱うものであり、これに制限される。図１で強調された種々の特徴は次の通りである。

符号４０：その上に相互接続ネットワークが形成された表面を有するケイ素基体
符号４２：基体４０の表面内又はその上に形成された例示的な数の半導体回路
符号４４：基体４０の表面内又はその上に形成された２つの静電放電（ＥＳＤ）回路であり、各ＥＳＤ回路は外部接続部のために接近できる各ピン（ピン５２；後述）に対して設けられる
符号４６：相互接続ラインの層；これらの相互接続ラインは基体４０の表面の上方及びパシベーション層４８の下方にあり、従来の細線相互接続部の典型的な応用を表す；層４６のこれらの細線相互接続部は、典型的には、高い抵抗率及び高い寄生キャパシタンスを有する
符号４８：相互接続ラインの層４６の表面上に付着されたパシベーション層
符号５０：層４６内に設けられた細線相互接続ラインを介して回路４２に接続する給電又は接地母線；この給電又は接地母線は、典型的には、この給電又は接地母線が蓄積された電流を運搬し、または、デバイス４２のための接地接続部となるので、幅広い金属である
符号５２：パシベーション層４８を貫通し、給電又は接地母線５０に接続された給電又は接地ピン。

上記のことから、次のように要約できる：回路がケイ素基体内又はその上に形成され、外部の回路への更なる相互接続のために、相互接続ラインがこれらの回路に対して形成され、Ｉ／Ｏ（入出力）ピン毎に、回路がＥＳＤ回路を具備し、それぞれのＥＳＤ回路を備えたこれらの回路がパシベーション層に侵入する給電又は接地ピンに接続される。パシベーション層は形成された相互接続ライン構造体の上に位置する最終的な層であり、パシベーション層の下側の相互接続ラインは細線相互接続部であり、細線相互接続部のすべての電気的な欠点（例えば、高い抵抗率及び高い寄生キャパシタンス）を有する。

図１に示す横断面に関連して、次のような説明が行える。当業界で既知のように、ＥＳＤ回路は予期せぬ電気チャージに対して半導体回路を保護するために設けられる。この理由のため、半導体回路に接続する各ピンはＥＳＤ回路を具備しなければならない。

図２は図１に示す横断面に似た従来の形状の横断面図である。しかし、図２で横断面にて示す構造体はクロック及び信号配線ネットワークのみを取り扱うものであり、これに制限される。図２は（図１の先に強調された特徴に加えて）次の特徴を示す。

符号４５：基体４０の表面内又はその上に設けられた２つのＥＳＤ回路；ＥＳＤ回路は入力／出力（Ｉ／Ｏ）ピンへの任意の外部接続にとって常に必要である
符号４５′：それぞれ入力（レシーバ）又は出力（ドライバ）又はＩ／Ｏのためのレシーバ又はドライバ又はＩ／Ｏ回路とすることのできる回路
符号５４：クロック母線
符号５６：パシベーション層４８を貫通して延びたクロック又は信号ピン。

図１に関連して先に述べたものと同じ説明を図２に示す横断面に適用するが、パシベーション層が形成された構造体の上に存在する最終の層であるという概要説明として、パシベーション層の下側の相互接続ラインは細線相互接続部であり、細線相互接続部の電気的な欠点（例えば、高い抵抗率及び高い寄生キャパシタンス）をすべて有する。

ピン５６が信号又はクロックピンである場合には、図２に示す横断面に更に適用されるものは次の通りである：ピン５６はＥＳＤ及びドライバ／レシーバ又はＩ／Ｏ回路４５に接続しなければならない信号又はクロックピン５６については、これらのピンは、ＥＳＤ回路のみならず、図２において回路４５′として強調されるドライバ又はレシーバ又はＩ／Ｏ回路にも接続しなければならない（クロック及び信号の）刺激がＥＳＤ及びドライバ／レシーバ又はＩ／Ｏ回路を通過した後、これらの刺激は、従来の方法の下で、細線相互接続ワイヤを使用して更に送られる。パシベーション層は相互接続ネットワークを形成した誘電体層上に付着される。

それ故、半導体分野にとっての関心事は、相互接続ワイヤに加えられる典型的な制限（例えば、望ましくない寄生キャパシタンス及び相互接続ラインの高い抵抗率）を排除した相互接続ラインを形成する方法を提供することである。

本発明の主な目的は、厚くて幅広い金属の使用を可能にする相互接続金属形成方法を提供することである。

本発明の別の目的は、ポリマーの如き厚い誘電体層を使用する相互接続金属形成方法を提供することである。本発明の更に別の目的は、高い抵抗を有しないか又は高い寄生キャパシタンスを生じさせない長い相互接続ラインの形成を可能にする方法を提供することである。

本発明の他の目的は、給電及び接地配線ネットワークの形成のために大きな値の電流を運ぶことのできる相互接続ラインを形成することである。本発明の更に他の目的は、パシベーション層を付着した後の層の表面上に相互接続金属を形成することにより、安価な製造方法を使用して形成できる相互接続金属を形成することである。

本発明の目的に従えば、相互接続ラインを形成するための新規な方法が提供される。細線相互接続部が、基体の表面内又はその上に形成された半導体回路の上に位置する第１の誘電体層として設けられる。パシベーション層が誘電体層上に付着され、厚い第２の誘電体層がパシベーション層の表面上に形成される。厚くて幅広い相互接続ラインが厚い第２の誘電体層内に形成される。

ケイ素基体であって、その上に従来の細線相互接続ネットワークが形成され、その上にパシベーション層が付着され、外部との接続のためにパシベーション層を貫通して給電及び（又は）接地ピンを設けたようなケイ素基体の横断面図である。図１で横断面にて示す構造体は従来の給電及び接地配線ネットワークのみを取り扱うものであり、これに制限される。ケイ素基体であって、その上に従来の細線相互接続ネットワークが形成され、その上にパシベーション層が付着され、外部との接続のためにパシベーション層を貫通してクロック及び（又は）信号ピンを設けたようなケイ素基体の横断面図である。図２で横断面にて示す構造体は従来のクロック及び信号配線ネットワークのみを取り扱うものであり、これに制限される。図３ａは、本発明に係る相互接続ネットワークを上に形成したケイ素基体の横断面図である。給電及び（又は）接地ピンが外部との接続のために誘電体層の表面を貫通して設けられている。図３ａ及び図３ｂで横断面にて示す構造体は本発明の給電及び接地配線ネットワークのみを取り扱うものであり、これに制限される。図３ｂは、パシベーション層の下にある給電及び接地配線ラインと、パシベーション層の上にある給電及び接地配線ラインとの間の違いを示す図である。図４ａは、本発明に係る相互接続ネットワークを上に形成したケイ素基体の横断面図である。ＥＳＤ及び（又は）ドライバ及び（又は）レシーバ回路接近ピンが外部との接続のために誘電体層の表面を貫通して設けられている。図４ａ及び図４ｂで横断面にて示す構造体は本発明のクロック及び信号配線ネットワークのみを取り扱うものであり、これに制限される。図４ｂは、パシベーション層の下にあるクロック及び信号配線ラインと、パシベーション層の上にあるクロック及び信号配線ラインとの間の違いを示す図である。図５ａは、本発明に係る相互接続ネットワークを上に形成したケイ素基体の横断面図である。外部との接続のために誘電体層の表面を貫通するＩ／Ｏ接続ピンは設けられていない。図５ａ及び図５ｂで横断面にて示す構造体は本発明のクロック及び信号配線ネットワークのみを取り扱うものであり、これに制限される。図５ｂは、パシベーション層の下にあるクロック及び信号配線ラインと、パシベーション層の上にあるクロック及び信号配線ラインとの間の違いを示す図である。上記で参照した一部継続出願の発明に係る相互接続体系の横断面図である。図７ａは、簡単化したバージョンの基体、及び、上記で参照した一部継続出願のプロセスにより基体の表面上に形成された層の横断面図である。図７ｂは、誘導子がパシベーション層の上に付加された状態での図７ａの横断面図である。

実施の形態

参照の目的のため及び明確な理解のために、関連する特許出願第０９／２５１，１８３号（以下、参照出願という）を図６で参照する。

特に図６を参照すると、参照出願の１つの実施の形態の横断面を示す。ケイ素基体１０の表面はトランジスタ及び他のデバイス（図６には示さない）を具備している。基体１０の表面は誘電体層１２で覆われ、それ故、誘電体層１２は基体の表面内及び基体１０上に設けられたデバイス上に付着される。導電性の相互接続ライン１１は層１２の内部に設けられ、基体１０の表面内に設けた半導体デバイスに接続する。

層１４（２つの例を示す）は典型的には誘電体層１２の頂部に形成された金属層及び誘電体層のすべてを表し、それ故、図６に示す層１４は誘電体又は絶縁体等の複数の層、及び、層１４の全体にわたって形成された電気接続部のネットワークを構成する導電性の相互接続ライン１３を含むことができる。電気接点１６が層１４の表面上に位置する。これらの電気接点１６は、例えば、基体１０の表面内に設けられたトランジスタ及び他のデバイスへの電気的な相互接続を確立する結合パッドとすることができる。これらの接点１６は周辺の回路に更に接続する必要のあるＩＣ構成体内の相互接続点である。例えば窒化ケイ素で形成されるパシベーション層１８が層１４の表面上に付着され、湿気、汚染等から下側の層を保護する。

上述の参照出願の主要な工程は層１８の表面に付着されるポリイミドの薄い層２０の付着から始まる。電気接点１６へ接近できるようにしなければならず、この理由のために、ポリイミド層２０及びパシベーション層１８を通して開口２２、３６、３８のパターンをエッチングし、開口２２、３６、３８のパターンは電気接点１６のパターンと整合する。ポリイミドの層２０内に形成された開口２２／３６／３８を介して、接点１６は層２０の表面へ電気的に延びる。

層２０の付着のために使用される上記で参照した材料はポリイミドであるが、この層のために使用できる材料はポリイミドに限定されず、任意の既知のポリマー（ＳｉＣｌxＯy）を含むことができる。示されたポリイミドはポリマーの厚い層２０のための本発明のプロセスのために使用するのに好ましい材料である。使用できるポリマーの例は、ケイ素系、炭素系、フッ化物、塩化物系、酸素系、シリコーンエラストマー、パリレン又はテフロン（登録商標）、ポリカーボネート（ＰＣ）、ポリスチレン（ＰＳ）、ポリオキサイド（ＰＯ）、ポリポロオキサイド（ＰＰＯ）、ベンゾシクロブテン（ＢＣＢ）である。

ここでは、接触点１６を備えた電気接点は導電性材料で開口２２／３６／３８を充填することにより形成できる。ここでは、開口２２／３６／３８内に含まれるこれらの金属導体の頂表面２４は周辺へのＩＣの接続のため及び周囲の電気回路内への更なる組み込みのために使用できる。この後者の記述は、基体１０の表面に設けられた半導体デバイスが開口２２／３６／３８内に含まれる導電性の相互接続体を介して周囲の素子及び回路に更に接続できるということと同じである。相互接続パッド２６、２８は開口２２／３６／３８内に含まれる金属相互接続体の表面２４の頂部に形成される。これらのパッド２６、２８は特定の回路設計要求を満たすために幅及び厚さを任意に設計できる。例えば、パッドはフリップチップパッドとして使用することができる。他のパッドは電力配給のために、及び、接地又は信号母線として使用できる。次の接続部は、例えば、図６に示すパッドに形成することができる：パッド２６はフリップチップパッドとして作用することができ、パッド２８はフリップチップパッドとして作用することができるか、或いは、電源又は電気接地点又は電気信号母線に接続できる。図６に示す寸法のパッドと、このパッドを使用できるようにする提案された可能な電気接続部との間の接続は無い。パッドの寸法、並びに、電気回路設計の標準の規則及び制限が、一定のパッド自体に役立つ電気接続体を決定する。

次の説明は接点１６（図６）の寸法及び数に関連する。これらの接点１６が薄い誘電体（層１４、図６）の頂部に位置するので、パッドの寸法を過剰に大きくできない。その理由は、大きなパッド寸法が大きなキャパシタンスを生じさせるからである。更に、大きなパッド寸法は金属のその層の配線能力と抵触する。それ故、パッド１６の寸法を比較的小さく保つのが好ましい。しかし、パッド１６の寸法はまた、ビア(vias)（開口）２２／３６／３８のアスペクト比に直接関連する。ビア(via)エッチング及びビア充填を考慮すれば、約５のアスペクト比が許容可能である。これらの考察に基づき、接点パッド１６の寸法は０．５μｍないし３０μｍ程度とすることができ、正確な寸法は層１８、２０の厚さに依存する。

一層大きなアスペクト比のビアに対しては、金属層２６、２８の付着前に、ビアはビアプラグで充填される。しかし、一層小さなアスペクト比（例えば、２よりも小さい）を有するビアに対しては、ビアプラグは不要となり、この場合、層２６、２８の金属はパッド１６との接触を直接確立できる。

参照出願は設計に含むことのできる接点パッドの数に制限を与えず、この数はパッケージ設計要求に依存するのみならず、パッケージの内部回路設計要求に大半依存する。図６の層１８は典型的なＩＣパシベーション層とすることができる。

当分野における現在の状態で最も頻繁に使用されるパシベーション層はプラズマ強調ＣＶＤ（ＰＥＣＶＤ）酸化物及び窒化物である。パシベーション層１８の形成において、約０．５μｍのＰＥＣＶＤ酸化物の層を最初に付着することができ、次いで、約０．７μｍの窒化物の層を付着することができる。パシベーション層１８は極めて重要である。その理由は、この層がデバイスウエファーを湿気及び外部イオン汚染から保護するからである。（集積回路の）サブミクロンのプロセスと（相互接続用の金属化構造体の）テンズ・ミクロン(tens-micron)のプロセスとの間でのこの層の位置決めは極めて重要である。その理由は、これが、相互接続用の金属化構造体の形成プロセスのための厳重なクリーンルームの要求を少なくできる一層安価なプロセスを可能にするからである。

層２０は（硬化後に）２μｍを越える厚さを有する厚いポリマー（例えば、ポリイミド）の誘電体層である。ポリマーの厚さの範囲は、電気的な設計要求に応じて、２μｍから１５０μｍまで変化することができる。

層２０の付着のために、例えば、日立デュポン社製のポリイミドＨＤ２７３２又は２７３４を使用できる。ポリイミドはスピン・オン(spin-on)被覆及び硬化できる。スピン・オン被覆（コーティング）後、真空環境又は窒素環境内において４００℃の温度で１時間だけポリイミドを硬化させる。一層厚いポリイミドに対しては、ポリイミドフィルムを多重に被覆して硬化させることができる。

層２０を形成するために使用できる別の材料はポリマー・ベンゾシクロブテン（ＢＣＢ）である。このポリマーは、現在、例えばダウケミカル社により商業的に製造されており、近年、典型的なポリイミド応用の代わりに使用できる許諾を得ている。

開口２２、３６、３８の寸法については先に説明した。開口の寸法は、誘電体の厚さと協同して、開口のアスペクト比を決定する。アスペクト比はビアエッチングプロセス及び金属充填能力を促す。これは、開口２２／３６／３８の直径を約０．５μｍないし３０μｍの範囲にし、開口２２／３６／３８のための高さは約２μｍないし１５０μｍの範囲にすることができる。開口２２／３６／３８のアスペクト比は、金属でのビアの充填が達成できるように設計される。ビアは、ＣＶＤタングステン又はＣＶＤ銅の如きＣＶＤ金属、無電気(electro-less)ニッケル、波形模様の金属充填プロセス、電気メッキ銅等で充填することができる。既述のように、低アスペクト比のビアに対しては、ビアの充填は余分な処理工程として必要ではない。金属層２６、２８と接点パッド１６との間の直接接触を達成できる。

参照出願は複数の（ポリイミドの如き）ポリマーの層を適用することにより更に拡張することができ、それ故、一層種々の応用に適合できる。図６に関連して説明した構造体の機能は、先に付着した層２０の頂部上に第２のポリイミド層を付着し、パッド２６、２８の上に位置させることにより、更に拡張することができる。選択的なエッチング及び金属付着又は金属電気メッキは、パッド２６、２８と相互接続できる第２のポリイミド層の表面上に付加的な接点を更に形成することができる。付加的なポリイミド層及びその上に形成された接点パッドは特定の応用に対して特注作成でき、複数のポリイミド層の与えられた拡張は参照一部継続出願の融通性及び有用性を大幅に向上させる。

図６は参照一部継続出願の基本設計の利点を示す。この利点は、金属層１４及び接点１６のすぐ近傍を通過するサブミクロン線即ち細線が金属相互接続部を通って上方向３０に延長することを可能にし、この延長は金属相互接続部２８の水平面内で方向３２に続行し、金属相互接続部３８を通って下方向３４へ戻り下降する。パシベーション層１８及び絶縁層２０の機構及び構造は先に強調したように残っている。本発明のこの基本設計の利点は、細線相互接続部を「持ち上げる」即ち「扇形に広げる」ことであり、また、これらの相互接続部をミクロ及びサブミクロレベルから、著しく大きな寸法を有し、それ故、一層小さな抵抗及びキャパシタンスを有し、容易で安価に製造できる金属相互接続レベルへと移すことである。参照出願のこの面はパッド再配線のいかなる面をも含まず、それ故、固有の簡単化特性を有する。それ故、これは、幅広くて厚い金属レベルでミクロ及びサブミクロ配線に接近できるようにすることを参照出願の重要性に更に付加する。相互接続部２２、３６、３８は、パシベーション層及びポリマー即ちポリイミド誘電体層を通って上方に進み、幅広くて厚い金属レベル上である距離だけ続き、パシベーション層及びポリマー即ちポリイミド誘電体層を通って再度下方へ進むことによって幅広くて厚い金属レベルから下降して細線金属レベルへ下がるように続くことにより、細線レベル金属を相互接続する。この方法で達成される延長は、幅広くて厚い金属ライン２６、２８での信号又は給電又は接地の如き任意の特定の型式の細線金属相互接続点１６の延長に制限される必要はない。物理学及び電子学の法則は、もしあるならば、この方法で確立できる相互接続の型式に関して制限を与え、制限因子は抵抗、伝播遅延、ＲＣ定数等の普通の電気的な制限因子である。参照出願が重要であるのは、参照一部継続出願がこれらの法則を適用できることについて一層広い自由範囲を提供するからであり、そうすることにより、一層広範囲の集積回路の応用及び用途、並びに、幅広くて厚い金属環境へのこれらの回路の適用を提供する。

これで図６に参照の目的で示した構成の説明を完了する。更に続いて、図７ａ及び図７ｂに示す横断面を説明する。

図７ａは、図を明瞭にする理由で、基体及び本発明のプロセスによりこの基体の表面上に形成された層の簡単化した横断面を示し、図示の強調された部分は次のように先に特定されたものである：
符号１０：ケイ素基体
符号１２：基体の表面上に付着された誘電体層
符号１４：相互接続ライン、ビア及び接点を含む相互接続層
符号１６：相互接続層１４の表面上の接点
符号１８：接点１６に接近できる開口を形成したパシベーション層
符号２０：ポリマーの厚い層
符号２１：ポリイミドの層２０を通して設けられた導電性プラグポリマーの厚い層２０はパシベーション層１８の表面上に液体の形で被覆することができ、または、乾燥フィルムの適用によりパシベーション層１８の表面上で積層することができる。導電性プラグ２１の形成に必要なビアは普通のフォトリソグラフィープロセスにより画定することができ、または、レーザー（穴明け）技術を使用して形成することができる。

先の説明から、図７ａに横断面にて示す一連の層は、誘導子やコンデンサ等の如き付加的な電気素子をポリイミドの層２０の表面上に形成でき、導電性プラグ２１と電気的に接触するように、形成されたこと明らかである。図７ａに示す横断面においては、誘電体層１２は層１４の一部とすることができる。その理由は、層１４が層１２を容易に組み込むことのできるレベル内誘電体（ＩＬＤ）層だからである。

図７ｂに示す横断面に関しては、図７ａで特定されたものと同じ層がこの横断面内にも設けられる。更に示すものは、能動半導体デバイスを含むケイ素基体１０の上層１７である。また、パシベーション層１８の表面上に形成された誘導子１９の横断面も示される。誘導子１９のために使用される金属のオーム抵抗率を出来る限り小さくしなければならないことを強調しなければならない。この理由のため、誘導子１９の形成のために、例えば金の厚い層を使用するのが好ましく、誘導子１９のＱ値を大幅に改善する２．４ＧＨｚの応用に対して金の厚い層が誘導子１９のＱ値を約５から約２０へと増大させることを示した。

ここで、特に図３ａを参照すると、この図面は給電及び接地ピンのみを言及し、信号又はクロックピンを取り扱わない。図３ａには、本発明に係る相互接続ネットワークを上に形成したケイ素基体４０の横断面図を示し、幅広くて厚いワイヤ相互接続ネットワークはパシベーション層の上に位置する厚い誘電体層内に形成される。給電及び（又は）接地ピンは外部との接続のために厚い誘電体層の表面を貫通して設けられる。次のものは図３ａに示す種々の特徴である：
符号４０：本発明に従って相互接続ラインが上に形成された表面を有するケイ素基体
符号４２：基体４０の表面内又はその上に形成された半導体回路
符号４４：回路４２をパシベーションするために設けられたＥＳＤ回路
符号５８：基体４０の表面内又はその上に形成された、半導体デバイス４２への接続パッド
符号６０：半導体デバイス４２への接続パッド５８の上に位置するように形成された細線相互接続部の層
符号６１：層６０内に設けられたビアの１つ；一層多数のこのようなビアが図３ａに示されているが、図を明瞭にする理由で、その符号を省略してある
符号６２：細線相互接続部の層６０の上に位置するように付着されたパシベーション層
符号６３：パシベーション層６２を貫通するビアの１つ；一層多数のこのようなビアが図３ａに示されているが、図を明瞭にする理由で、その符号を省略してある
符号６４：後パシベーション処理としてその中に相互接続部を形成した誘電体層
符号６５：層６４内から出発し、層６２、６０を貫通してＥＳＤ回路に接続された給電又は接地母線
符号６６：（層５８内の複数の接続パッドのための）給電又は接地母線の組み合わせ
符号６７：パシベーション層６２の上に位置するように形成されたビア；一層多数のこのようなビアが図３ａに示されているが、図を明瞭にする理由で、その符号を省略してある
符号６８：層５８内の多数の半導体デバイスのための給電又は接地ピン
図３ａに示す横断面から、最も重要なことは、基体の表面内又はその上に形成された半導体デバイスへの相互接続部を形成する能力が、層６０内の細線相互接続部内にこれらの相互接続部を形成することのみならず、パシベーション層の上に位置する幅広くて厚い相互接続ネットワークを形成することによって延長させることにより、拡大されたことが明らかである。これは、パシベーション層の上に位置するように形成された相互接続ネットワークが頑丈な物即ち一層厚くて一層幅広い相互接続ラインを含むことができる状態で、これらのラインが（基体の表面内又はその上に形成された半導体デバイス上の相互接続ラインによる寄生的な影響を減少させるように）基体の表面から更に除去されるという点で、即時的で有意義な利点を提供する。厚くて幅広い金属相互接続部は給電及び接地配線のために使用することができ、この配線はパシベーション層の上方で生じ、部分的に取り替えられ、この目的のためにパシベーション層の下側の細線配線相互接続ネットワークを有する従来の方法を拡張させる。あるいくつかの関心事を従来の方法及び本発明に関連してここに列挙することができる。

従来技術：
外部の入力／出力相互接続のために使用される各ピンに対してＥＳＤ回路を提供する；
ＥＳＤ刺激がＥＳＤ回路を通過した後、給電及び接地刺激の更なる配給のための細線相互接続ネットワークを提供する；及び
細線給電及び接地配線ネットワークがパシベーション層の下側に形成される。

これに関し及び上述の説明に関連して、給電及び接地ピンがドライバ及び（又は）レシーバ回路を必要としないことを心に留めておかなければならない。

本発明：
外部の入力／出力相互接続のために使用される各ピンに対してＥＳＤ回路を形成する必要がない；これは、ＥＳＤ回路を駆動する一層強健な配線を考慮し、相互接続ラインにわたる予期せぬ動力サージによる動力損失を減少させ、一層多くの動力をＥＳＤ回路へ送給するものである；
給電及び接地相互接続部を半導体デバイスの内部回路へ直接接続できるようにする；これはＥＳＤ回路を伴わないか又は（既述したような）標準のＥＳＤ回路よりも一層小さなＥＳＤ回路を伴う。

図３ａに横断面にて示す相互接続ネットワークを形成するために使用される方法は給電及び接地接続部の使用のみを取り扱い、クロック及び信号相互接続ラインには適用しない。図３ａは次のように要約することができる：ケイ素基体が半導体デバイス及び少なくとも１つの静電放電（ＥＳＤ）回路をその中に形成した表面を具備し、第１の誘電体層が基体上に付着され、細線相互接続ネットワークが第１の誘電体層内に形成されて能動回路及びＥＳＤ回路と接触する。パシベーション層が第１の誘電体層の表面上に付着され、金属プラグ（又は、低アスペクト比のビアに対しては、先に指摘したように、上側に位置する金属層間の直接相互接続部）のパターンがパシベーション層内に形成されて、第１の誘電体層の表面内に形成された接点と整合する。第２の誘電体層がパシベーション層の表面上に付着され、幅広くて厚いライン相互接続ネットワークが第２の誘電体層内に形成され、ＥＳＤ回路と接触する。給電又は接地接点からなる電気接点が第２の誘電体層の表面内に設けられる。

図３ｂは本発明の給電及び接地相互接続ラインの形成への更なる洞察を提供し、これらの相互接続ラインは相互接続ライン６６及び相互接続ライン６６′として示されている。相互接続ライン６６はパシベーション層６２の上方に形成され、包括的な給電及び接地相互接続ラインとして作用する。相互接続ライン６６′はパシベーション層６２の下方に形成され、局部的な給電及び接地相互接続ラインとして作用する。

ここで図４ａを参照すると、図４ａは信号及びクロックラインの相互接続を取り扱う。図４ａには、ケイ素基体４０の横断面が示され、本発明に係る相互接続ネットワークが基体上に形成される。ＥＳＤ回路又はドライバ回路又はレシーバ回路又はＩ／Ｏ回路への接近ピンは外部接続のために誘電体層の表面を貫通して設けられる。ＥＳＤ回路はＩ／Ｏ接続を確立するすべての回路に対して必要であるが、Ｉ／Ｏ接続を確立する回路の型式とは独立に、Ｉ／Ｏ接続はまたレシーバ回路又はドライバ回路又はＩ／Ｏ回路に対して設けることができる。

図４ａに示され、先に強調されなかった特徴は次の通りである：
本発明はクロック及び信号刺激を配給するための幅広くて厚い相互接続ラインを備えた相互接続ネットワークを提供する；
本発明はパシベーション層の上に位置し、クロック及び信号刺激のための厚くて幅広い相互接続ラインを形成する；
符号７０：ＥＳＤ回路４５のために及びドライバ／レシーバ／Ｉ／Ｏ回路４５′のために設けられた外部接続（ピン）；ピン７０は回路４５、４５′に対するクロック及び信号刺激のための外部接近を提供する；
符号７２：相互接続ラインのための厚くて幅広いワイヤを使用して相互接続層６４内に形成されたクロック又は信号母線；クロック及び信号相互接続ライン配線は、Ｉ／Ｏ相互接続の外部接点を設けることなく層６４内に全体的に含まれることに留意すべきである。

図４ａに横断面にて示す相互接続ネットワークを形成するために使用される方法は次のように要約することができる。ケイ素基体が設けられ、ＥＳＤ、レシーバ、ドライバ及びＩ／Ｏ回路を含む能動回路が基体の表面に形成されている。無機材料の第１の誘電体層が基体上に付着され、細線相互接続ネットワークが誘電体層内に形成されて、能動回路と接触する。パシベーション層が第１の薄い誘電体層上に付着され、金属プラグのパターンがパシベーション層内に形成され（または、低アスペクト比の開口に対しては、介在する誘電体層内の開口を介して上側の金属層間に直接接触が確立され）、金属相互接続部が第１の誘電体層の表面内の電気接点と整合する。１又はそれ以上の一層厚い誘電体層が典型的には有機材料のパシベーション層の表面上に付着され、１つのＥＳＤ、レシーバ、ドライバ又はＩ／Ｏ回路を含む幅広くて厚いライン相互接続ネットワークが一層厚い誘電体層内に形成されて、パシベーション層内又はその下の金属プラグ又は金属パッドと電気的に接触する。

図４ｂは本発明の信号及びクロック相互接続ラインの形成への更なる洞察を提供し、これらの相互接続ラインは相互接続ライン７１及び相互接続ライン７１′として示されている。相互接続ライン７１はパシベーション層６２の上方に形成され、包括的な信号及びクロック相互接続ラインとして作用する。相互接続ライン７１′はパシベーション層６２の下方に形成され、局部的な信号及びクロック相互接続ラインとして作用する。

図５ａは本発明に係る相互接続ネットワークが上に形成されたケイ素基体４０の横断面を示し、相互接続ネットワークはパシベーション層の上に位置する厚い誘電体層内に形成され、厚い誘電体層に対して内部に位置する。外部接続のためのＥＳＤ、レシーバ、ドライバ又はＩ／Ｏ回路接近ピンは誘電体層の表面を貫通して設けられていない。図５ａに示すが、先に強調されていないものは、クロック又は信号相互接続ライン７４であり、これは、外部Ｉ／Ｏ接続部が設けられていないパシベーション層上に位置する厚くて幅広いラインの相互接続体系を提供する。パシベーション層の上に位置するように形成された相互接続ネットワークの厚くて幅広いラインのため、クロック及び信号配給は相互接続層６４内で全体的に生じることができ、これは、クロック及び信号配線ラインに対して、（使用された場合の）各厚くて幅広い相互接続ラインがオフ・チップ接続のための少なくとも１つのＩ／Ｏ接続点を具備しなければならないような従来技術の方法とは異なる。

図５ａに横断面にて示す幅広くて厚いライン相互接続を形成するために使用される方法は次のように要約することができ、図４ａに関連して上述したものと類似する。ケイ素基体が設けられ、能動デバイスが基体の表面内に設けられる。第１の薄い誘電体層が基体の表面上に付着され、細線相互接続ラインを備えた細線相互接続ネットワークが第１の誘電体層内に形成されて、基体の表面内の電気接点と接触する。パシベーション層が第１の誘電体層の表面上に付着され、導電性相互接続部のパターンがパシベーション層内に形成され、第１の誘電体層の表面内の電気接点と整合する。１又はそれ以上の第２の誘電体層がパシベーション層の表面上に付着され、パシベーション層内の導電性相互接続部と電気的に接触する。

図５ｂは本発明の信号及びクロック相互接続ラインの形成への更なる洞察を提供し、これらの相互接続ラインは相互接続ライン７４及び相互接続ライン７４′として示されている。相互接続ライン７４はパシベーション層６２の上方に形成され、包括的な信号及びクロック相互接続ラインとして作用する。相互接続ライン７４′はパシベーション層６２の下方に形成され、局部的な信号及びクロック相互接続ラインとして作用する。

図３−５がパシベーション層６２の下側に位置する細線相互接続ネットワーク６０を示す場合、本発明はまた可能であり、細線相互接続ネットワーク６０を完全に排除し、厚くて幅広いワイヤのみを使用する相互接続ネットワーク６４を形成するように更に拡張できることを更に強調しておかなければならない。本発明のこの応用に対しては、第１の誘電体層６０は適用されず、パシベーション層６２は基体４０の表面内又はその上に形成された半導体デバイス５８の表面上に直接付着される。

細線相互接続ラインと幅広くて厚い相互接続ラインとの間の上述した区別を簡単に説明しておくことは更に価値がある。次の点がこれに当てはまる。

従来の細線相互接続ラインはパシベーション層の下側に形成されるが、本発明の幅広くて厚い相互接続ラインはパシベーション層の上に形成される；
細線相互接続ラインは典型的には無機誘電体層内に形成され、厚くて幅広い相互接続ラインは典型的にはポリマーからなる誘電体層内に形成される。その理由は、誘電体層が結果として裂け目や割れ目を生じさせるので、無機材料を厚い誘電体層として付着できないからである；
細線相互接続金属は典型的には抵抗エッチングでのスパッタリング法又は電気メッキでの酸化エッチングを使用する波形模様処理を使用して形成され、その後にＣＭＰを施す。これら２つの方法のいずれも、高価であるため又は酸化ひび割れのため、厚い金属を形成できない；
厚くて幅広い相互接続ラインは、最初に薄い金属ベース層をスパッタリングし、フォトレジストの厚い層をコーティングしパターン化し、電気メッキにより金属の厚い層を施し、パターン化されたフォトレジストを除去し、（スパッタリングされた薄い金属ベースの）金属ベースエッチングを遂行することにより、形成することができる。この方法は極めて厚い金属のパターンの形成を可能にし、この方法において、厚い金属相互接続ラインを中に形成した誘電体層の厚さが２μｍを越えられる状態で、１μｍを越える金属厚さを達成できる。

特定の例示的な実施の形態につき本発明を説明し、図示したが、これらは本発明をこれらの例示的な実施の形態に限定することを意図するものではない。当業者なら、本発明の要旨を逸脱することなく種々の変形及び修正が可能であることを認識できよう。それ故、本発明の要旨内に含まれるすべてのこのような変形及び修正並びにその等価のものは本発明に含まれる。

１０、４０ケイ素基体
１２誘電体層
１４相互接続層
１６電気接点
１８、６２パシベーション層
２０厚い層
２１導電性プラグ
２２、３６、３８開口（ビア）
２６、２８パッド
４２半導体デバイス
４４、４５ＥＳＤ回路
６０細線相互接続層（ネットワーク）
６１、６３、６７ビア
６４誘電体層
６５給電又は接地母線
６８給電又は接地ピン
７２クロック又は信号母線

特定の例示的な実施の形態につき本発明を説明し、図示したが、これらは本発明をこれらの例示的な実施の形態に限定することを意図するものではない。当業者なら、本発明の要旨を逸脱することなく種々の変形及び修正が可能であることを認識できよう。それ故、本発明の要旨内に含まれるすべてのこのような変形及び修正並びにその等価のものは本発明に含まれる。
以下に、本願出願時の特許請求の範囲に記載された発明を付記する。
［１］後パシベーション相互接続構造体において、
半導体基体内及びその上に形成された１又はそれ以上の能動デバイスを備えた１又はそれ以上の内部回路と；
上記半導体基体内及びその上に形成された１又はそれ以上のＥＳＤ回路と；
１又はそれ以上の薄い誘電体層として上記半導体基体上に形成された細線金属化系と；
上記細線金属化系上のパシベーション層と；
１又はそれ以上の厚い誘電体層として上記パシベーション層の上方に形成された厚くて幅広い金属化系と；
を有し、
上記厚い誘電体層が上記薄い誘電体層よりも厚く、上記厚くて幅広い金属化系が電気的な刺激のための配線ネットワークとして使用され、当該厚くて幅広い金属化系が上記１又はそれ以上のＥＳＤ回路、上記１又はそれ以上の内部回路及び少なくとも１つのオフ・チップ接点ピンに接続されていることを特徴とする相互接続構造体。
［２］上記配線ネットワークが、上記１又はそれ以上の厚い誘電体層、上記パシベーション層及び上記１又はそれ以上の薄い誘電体層を通して形成されたビアにより、上記ＥＳＤ回路及び上記１又はそれ以上の内部回路に接続されることを特徴とする前記［１］に記載の相互接続構造体。
［３］上記電気的な刺激が給電又は接地電圧からなることを特徴とする前記［２］に記載の相互接続構造体。
［４］上記ＥＳＤ回路が上記配線ネットワークを介して上記１又はそれ以上の内部回路に並列に接続されることを特徴とする前記［３］に記載の相互接続構造体。
［５］上記配線ネットワークが上記給電又は接地電圧のための包括的な配線として作用し、上記ビアが更に上記細線金属化系内に形成された局部的な給電／接地配線ネットワークに接続されることを特徴とする前記［３］に記載の相互接続構造体。
［６］上記電気的な刺激がクロック又は信号電圧からなることを特徴とする前記［２］に記載の相互接続構造体。
［７］上記１又はそれ以上のオフ・チップ接点ピンと上記配線ネットワークとの間で直列に接続されたドライバ、レシーバ又はＩ／Ｏ回路を更に有することを特徴とする前記［６］に記載の相互接続構造体。
［８］上記ＥＳＤ回路が上記ドライバ、レシーバ又はＩ／Ｏ回路に並列に接続されることを特徴とする前記［７］に記載の相互接続構造体。
［９］上記配線ネットワークが上記クロック又は信号電圧のための包括的な配線として作用し、上記ビアが更に上記細線金属化系内に形成された局部的なクロック／信号配線ネットワークに接続されることを特徴とする前記［６］に記載の相互接続構造体。
［１０］上記厚くて幅広い金属化系内の金属が約１μｍよりも大きな厚さを有することを特徴とする前記［１］に記載の相互接続構造体。
［１１］上記１又はそれ以上の厚い誘電体層が各々約２μｍよりも大きな厚さを有することを特徴とする前記［１］に記載の相互接続構造体。
［１２］後パシベーション相互接続構造体において、
半導体基体内及びその上に形成された１又はそれ以上の能動デバイスを備えた１又はそれ以上の内部回路と；
上記半導体基体内及びその上に形成された１又はそれ以上のＥＳＤ回路と；
１又はそれ以上の薄い誘電体層として上記半導体基体上に形成された細線金属化系と；
上記細線金属化系上のパシベーション層と；
１又はそれ以上の厚い誘電体層として上記パシベーション層の上方に形成された厚くて幅広い金属化系と；
を有し、
上記厚い誘電体層が上記薄い誘電体層よりも厚く、上記厚くて幅広い金属化系がそれぞれ給電又は接地入力のための給電又は接地配線ネットワークとして使用され、当該厚くて幅広い金属化系が上記１又はそれ以上の内部回路及び少なくとも１つのオフ・チップ接点ピンに接続されていることを特徴とする相互接続構造体。
［１３］上記半導体基体内及びその上に形成され、上記配線ネットワークに接続され、上記１又はそれ以上の内部回路に並列に接続された１又はそれ以上のＥＳＤ回路を更に有することを特徴とする前記［１２］に記載の相互接続構造体。
［１４］上記配線ネットワークが、上記１又はそれ以上の厚い誘電体層、上記パシベーション層及び上記１又はそれ以上の薄い誘電体層を通して形成されたビアにより、上記ＥＳＤ回路及び上記１又はそれ以上の内部回路に接続されることを特徴とする前記［１３］に記載の相互接続構造体。
［１５］上記配線ネットワークが上記給電又は接地入力のための包括的な配線として作用し、上記ビアが更に上記細線金属化系内に形成された局部的な給電／接地配線ネットワークに接続されることを特徴とする前記［１２］に記載の相互接続構造体。
［１６］各上記オフ・チップ接点ピンに対して１又はそれ以上のＥＳＤ回路が存在することを特徴とする前記［１３］に記載の相互接続構造体。
［１７］上記厚くて幅広い金属化系内の金属が約１μｍよりも大きな厚さを有することを特徴とする前記［１２］に記載の相互接続構造体。
［１８］上記１又はそれ以上の厚い誘電体層が各々約２μｍよりも大きな厚さを有することを特徴とする前記［１２］に記載の相互接続構造体。
［１９］後パシベーション相互接続構造体において、
半導体基体内及びその上に形成された１又はそれ以上の能動デバイスを備えた１又はそれ以上の内部回路と；
１又はそれ以上の薄い誘電体層として上記半導体基体上に形成された細線金属化系と；
上記細線金属化系上のパシベーション層と；
１又はそれ以上の厚い誘電体層として上記パシベーション層の上方に形成された厚くて幅広い金属化系と；
を有し、
上記厚い誘電体層が上記薄い誘電体層よりも厚く、上記厚くて幅広い金属化系がクロック又は信号電圧のための配線ネットワークとして使用され、当該厚くて幅広い金属化系が上記１又はそれ以上の内部回路に接続されていることを特徴とする相互接続構造体。
［２０］上記配線ネットワークが、上記１又はそれ以上の厚い誘電体層、上記パシベーション層及び上記１又はそれ以上の薄い誘電体層を通して形成されたビアにより、上記１又はそれ以上の内部回路に接続されることを特徴とする前記［１９］に記載の相互接続構造体。
［２１］上記配線ネットワークが上記クロック又は信号電圧のための包括的な配線として作用し、上記ビアが更に上記細線金属化系内に形成された局部的なクロック又は信号配線ネットワークにそれぞれ接続されることを特徴とする前記［２０］に記載の相互接続構造体。
［２２］上記厚くて幅広い金属化系内の金属が約１μｍよりも大きな厚さを有することを特徴とする前記［１９］に記載の相互接続構造体。
［２３］上記１又はそれ以上の厚い誘電体層が各々約２μｍよりも大きな厚さを有することを特徴とする前記［１９］に記載の相互接続構造体。
［２４］後パシベーション相互接続体を形成する方法において、
半導体基体内及びその上に１又はそれ以上の能動デバイスを備えた１又はそれ以上の内部回路を形成する工程と；
上記半導体基体内及びその上に形成される１又はそれ以上のＥＳＤ回路を形成する工程と；
１又はそれ以上の薄い誘電体層として上記半導体基体上に細線金属化系を形成する工程と；
上記細線金属化系上にパシベーション層を付着する工程と；
１又はそれ以上の厚い誘電体層として上記パシベーション層の上方に厚くて幅広い金属化系を形成する工程と；
を有し、
上記厚い誘電体層が上記薄い誘電体層よりも厚く、上記厚くて幅広い金属化系が電気的な刺激のための配線ネットワークとして使用され、当該厚くて幅広い金属化系が上記１又はそれ以上のＥＳＤ回路、上記１又はそれ以上の内部回路及び少なくとも１つのオフ・チップ接点ピンに接続されることを特徴とする方法。
［２５］上記配線ネットワークが、上記１又はそれ以上の厚い誘電体層、上記パシベーション層及び上記１又はそれ以上の薄い誘電体層を通して形成されたビアにより、上記ＥＳＤ回路及び上記１又はそれ以上の内部回路に接続されることを特徴とする前記［２４］に記載の方法。
［２６］上記電気的な刺激が給電又は接地電圧からなることを特徴とする前記［２５］に記載の方法。
［２７］上記ＥＳＤ回路が上記配線ネットワークを介して上記１又はそれ以上の内部回路に並列に接続されることを特徴とする前記［２６］に記載の方法。
［２８］上記配線ネットワークが上記給電又は接地電圧のための包括的な配線として作用し、上記ビアが更に上記細線金属化系内に形成された局部的な給電／接地配線ネットワークに接続されることを特徴とする前記［２６］に記載の方法。
［２９］上記電気的な刺激がクロック又は信号電圧からなることを特徴とする前記［２５］に記載の方法。
［３０］上記１又はそれ以上のオフ・チップ接点ピンと上記配線ネットワークとの間でドライバ、レシーバ又はＩ／Ｏ回路を直列に接続する工程を更に有することを特徴とする前記［２９］に記載の方法。
［３１］上記ＥＳＤ回路が上記配線ネットワークを介して上記ドライバ、レシーバ又はＩ／Ｏ回路に並列に接続されることを特徴とする前記［３０］に記載の方法。
［３２］上記配線ネットワークが上記クロック又は信号電圧のための包括的な配線として作用し、上記ビアが更に上記細線金属化系内に形成された局部的なクロック／信号配線ネットワークに接続されることを特徴とする前記［２９］に記載の方法。
［３３］上記厚くて幅広い金属化系内の金属が約１μｍよりも大きな厚さを有することを特徴とする前記［２４］に記載の方法。
［３４］上記１又はそれ以上の厚い誘電体層が各々約２μｍよりも大きな厚さを有することを特徴とする前記［２４］に記載の方法。
［３５］後パシベーション相互接続体を形成する方法において、
半導体基体内及びその上に１又はそれ以上の能動デバイスを備えた１又はそれ以上の内部回路を形成する工程と；
上記半導体基体内及びその上に１又はそれ以上のＥＳＤ回路を形成する工程と；
１又はそれ以上の薄い誘電体層として上記半導体基体上に細線金属化系を形成する工程と；
上記細線金属化系上にパシベーション層を付着する工程と；
上記薄い誘電体層よりも厚い１又はそれ以上の厚い誘電体層として上記パシベーション層の上方に厚くて幅広い金属化系を形成する工程と；
を有し、
上記厚くて幅広い金属化系がそれぞれ給電又は接地入力のための給電又は接地配線ネットワークとして使用され、当該厚くて幅広い金属化系が上記１又はそれ以上の内部回路及び少なくとも１つのオフ・チップ接点ピンに接続されることを特徴とする方法。
［３６］上記半導体基体内及びその上に、上記配線ネットワークに接続され、かつ、上記１又はそれ以上の内部回路に並列に接続された１又はそれ以上のＥＳＤ回路を形成する工程を更に有することを特徴とする前記［３５］に記載の方法。
［３７］上記配線ネットワークが、上記１又はそれ以上の厚い誘電体層、上記パシベーション層及び上記１又はそれ以上の薄い誘電体層を通して形成されたビアにより、上記ＥＳＤ回路及び上記１又はそれ以上の内部回路に接続されることを特徴とする前記［３６］に記載の方法。
［３８］上記配線ネットワークが上記給電又は接地入力のための包括的な配線として作用し、上記ビアが更に上記細線金属化系内に形成された局部的な給電／接地配線ネットワークに接続されることを特徴とする前記［３５］に記載の方法。
［３９］各上記オフ・チップ接点ピンに対して１又はそれ以上のＥＳＤ回路が存在することを特徴とする前記［３６］に記載の方法。
［４０］上記厚くて幅広い金属化系内の金属が約１μｍよりも大きな厚さを有することを特徴とする前記［３５］に記載の方法。
［４１］上記１又はそれ以上の厚い誘電体層が各々約２μｍよりも大きな厚さを有することを特徴とする前記［３５］に記載の方法。
［４２］後パシベーション相互接続体を形成する方法において、
半導体基体内及びその上に１又はそれ以上の能動デバイスを備えた１又はそれ以上の内部回路を形成する工程と；
１又はそれ以上の薄い誘電体層として上記半導体基体上に細線金属化系を形成する工程と；
上記細線金属化系上にパシベーション層を付着する工程と；
上記薄い誘電体層よりも厚い１又はそれ以上の厚い誘電体層として上記パシベーション層の上方に厚くて幅広い金属化系を形成する工程と；
を有し、
上記厚くて幅広い金属化系がクロック又は信号電圧のための配線ネットワークとして使用され、当該厚くて幅広い金属化系が上記１又はそれ以上の内部回路に接続されることを特徴とする方法。
［４３］上記配線ネットワークが、上記１又はそれ以上の厚い誘電体層、上記パシベーション層及び上記１又はそれ以上の薄い誘電体層を通して形成されたビアにより、上記１又はそれ以上の内部回路に接続されることを特徴とする前記［４２］に記載の方法。
［４４］上記配線ネットワークが上記クロック又は信号電圧のための包括的な配線として作用し、上記ビアが更に上記細線金属化系内に形成された局部的なクロック又は信号配線ネットワークにそれぞれ接続されることを特徴とする前記［４３］に記載の方法。
［４５］上記厚くて幅広い金属化系内の金属が約１μｍよりも大きな厚さを有することを特徴とする前記［４２］に記載の方法。
［４６］上記１又はそれ以上の厚い誘電体層が各々約２μｍよりも大きな厚さを有することを特徴とする前記［４２］に記載の方法。

Claims

後パシベーション相互接続構造体において、
半導体基体内及びその上に形成された１又はそれ以上の能動デバイスを備えた１又はそれ以上の内部回路と；
上記半導体基体内及びその上に形成された１又はそれ以上のＥＳＤ回路と；
１又はそれ以上の薄い誘電体層として上記半導体基体上に形成された細線金属化系と；
上記細線金属化系上のパシベーション層と；
１又はそれ以上の厚い誘電体層として上記パシベーション層の上方に形成された厚くて幅広い金属化系と；
を有し、
上記厚い誘電体層が上記薄い誘電体層よりも厚く、上記厚くて幅広い金属化系が電気的な刺激のための配線ネットワークとして使用され、当該厚くて幅広い金属化系が上記１又はそれ以上のＥＳＤ回路、上記１又はそれ以上の内部回路及び少なくとも１つのオフ・チップ接点ピンに接続されていることを特徴とする相互接続構造体。
上記配線ネットワークが、上記１又はそれ以上の厚い誘電体層、上記パシベーション層及び上記１又はそれ以上の薄い誘電体層を通して形成されたビアにより、上記ＥＳＤ回路及び上記１又はそれ以上の内部回路に接続されることを特徴とする請求項１に記載の相互接続構造体。
上記電気的な刺激が給電又は接地電圧からなることを特徴とする請求項２に記載の相互接続構造体。
上記ＥＳＤ回路が上記配線ネットワークを介して上記１又はそれ以上の内部回路に並列に接続されることを特徴とする請求項３に記載の相互接続構造体。
上記配線ネットワークが上記給電又は接地電圧のための包括的な配線として作用し、上記ビアが更に上記細線金属化系内に形成された局部的な給電／接地配線ネットワークに接続されることを特徴とする請求項３に記載の相互接続構造体。
上記電気的な刺激がクロック又は信号電圧からなることを特徴とする請求項２に記載の相互接続構造体。
上記１又はそれ以上のオフ・チップ接点ピンと上記配線ネットワークとの間で直列に接続されたドライバ、レシーバ又はＩ／Ｏ回路を更に有することを特徴とする請求項６に記載の相互接続構造体。
上記ＥＳＤ回路が上記ドライバ、レシーバ又はＩ／Ｏ回路に並列に接続されることを特徴とする請求項７に記載の相互接続構造体。
上記配線ネットワークが上記クロック又は信号電圧のための包括的な配線として作用し、上記ビアが更に上記細線金属化系内に形成された局部的なクロック／信号配線ネットワークに接続されることを特徴とする請求項６に記載の相互接続構造体。
上記厚くて幅広い金属化系内の金属が約１μｍよりも大きな厚さを有することを特徴とする請求項１に記載の相互接続構造体。
上記１又はそれ以上の厚い誘電体層が各々約２μｍよりも大きな厚さを有することを特徴とする請求項１に記載の相互接続構造体。
後パシベーション相互接続構造体において、
半導体基体内及びその上に形成された１又はそれ以上の能動デバイスを備えた１又はそれ以上の内部回路と；
上記半導体基体内及びその上に形成された１又はそれ以上のＥＳＤ回路と；
１又はそれ以上の薄い誘電体層として上記半導体基体上に形成された細線金属化系と；
上記細線金属化系上のパシベーション層と；
１又はそれ以上の厚い誘電体層として上記パシベーション層の上方に形成された厚くて幅広い金属化系と；
を有し、
上記厚い誘電体層が上記薄い誘電体層よりも厚く、上記厚くて幅広い金属化系がそれぞれ給電又は接地入力のための給電又は接地配線ネットワークとして使用され、当該厚くて幅広い金属化系が上記１又はそれ以上の内部回路及び少なくとも１つのオフ・チップ接点ピンに接続されていることを特徴とする相互接続構造体。
上記半導体基体内及びその上に形成され、上記配線ネットワークに接続され、上記１又はそれ以上の内部回路に並列に接続された１又はそれ以上のＥＳＤ回路を更に有することを特徴とする請求項１２に記載の相互接続構造体。
上記配線ネットワークが、上記１又はそれ以上の厚い誘電体層、上記パシベーション層及び上記１又はそれ以上の薄い誘電体層を通して形成されたビアにより、上記ＥＳＤ回路及び上記１又はそれ以上の内部回路に接続されることを特徴とする請求項１３に記載の相互接続構造体。
上記配線ネットワークが上記給電又は接地入力のための包括的な配線として作用し、上記ビアが更に上記細線金属化系内に形成された局部的な給電／接地配線ネットワークに接続されることを特徴とする請求項１２に記載の相互接続構造体。
各上記オフ・チップ接点ピンに対して１又はそれ以上のＥＳＤ回路が存在することを特徴とする請求項１３に記載の相互接続構造体。
上記厚くて幅広い金属化系内の金属が約１μｍよりも大きな厚さを有することを特徴とする請求項１２に記載の相互接続構造体。
上記１又はそれ以上の厚い誘電体層が各々約２μｍよりも大きな厚さを有することを特徴とする請求項１２に記載の相互接続構造体。
後パシベーション相互接続構造体において、
半導体基体内及びその上に形成された１又はそれ以上の能動デバイスを備えた１又はそれ以上の内部回路と；
１又はそれ以上の薄い誘電体層として上記半導体基体上に形成された細線金属化系と；
上記細線金属化系上のパシベーション層と；
１又はそれ以上の厚い誘電体層として上記パシベーション層の上方に形成された厚くて幅広い金属化系と；
を有し、
上記厚い誘電体層が上記薄い誘電体層よりも厚く、上記厚くて幅広い金属化系がクロック又は信号電圧のための配線ネットワークとして使用され、当該厚くて幅広い金属化系が上記１又はそれ以上の内部回路に接続されていることを特徴とする相互接続構造体。
上記配線ネットワークが、上記１又はそれ以上の厚い誘電体層、上記パシベーション層及び上記１又はそれ以上の薄い誘電体層を通して形成されたビアにより、上記１又はそれ以上の内部回路に接続されることを特徴とする請求項１９に記載の相互接続構造体。
上記配線ネットワークが上記クロック又は信号電圧のための包括的な配線として作用し、上記ビアが更に上記細線金属化系内に形成された局部的なクロック又は信号配線ネットワークにそれぞれ接続されることを特徴とする請求項２０に記載の相互接続構造体。
上記厚くて幅広い金属化系内の金属が約１μｍよりも大きな厚さを有することを特徴とする請求項１９に記載の相互接続構造体。
上記１又はそれ以上の厚い誘電体層が各々約２μｍよりも大きな厚さを有することを特徴とする請求項１９に記載の相互接続構造体。
後パシベーション相互接続体を形成する方法において、
半導体基体内及びその上に１又はそれ以上の能動デバイスを備えた１又はそれ以上の内部回路を形成する工程と；
上記半導体基体内及びその上に形成される１又はそれ以上のＥＳＤ回路を形成する工程と；
１又はそれ以上の薄い誘電体層として上記半導体基体上に細線金属化系を形成する工程と；
上記細線金属化系上にパシベーション層を付着する工程と；
１又はそれ以上の厚い誘電体層として上記パシベーション層の上方に厚くて幅広い金属化系を形成する工程と；
を有し、
上記厚い誘電体層が上記薄い誘電体層よりも厚く、上記厚くて幅広い金属化系が電気的な刺激のための配線ネットワークとして使用され、当該厚くて幅広い金属化系が上記１又はそれ以上のＥＳＤ回路、上記１又はそれ以上の内部回路及び少なくとも１つのオフ・チップ接点ピンに接続されることを特徴とする方法。
上記配線ネットワークが、上記１又はそれ以上の厚い誘電体層、上記パシベーション層及び上記１又はそれ以上の薄い誘電体層を通して形成されたビアにより、上記ＥＳＤ回路及び上記１又はそれ以上の内部回路に接続されることを特徴とする請求項２４に記載の方法。
上記電気的な刺激が給電又は接地電圧からなることを特徴とする請求項２５に記載の方法。
上記ＥＳＤ回路が上記配線ネットワークを介して上記１又はそれ以上の内部回路に並列に接続されることを特徴とする請求項２６に記載の方法。
上記配線ネットワークが上記給電又は接地電圧のための包括的な配線として作用し、上記ビアが更に上記細線金属化系内に形成された局部的な給電／接地配線ネットワークに接続されることを特徴とする請求項２６に記載の方法。
上記電気的な刺激がクロック又は信号電圧からなることを特徴とする請求項２５に記載の方法。
上記１又はそれ以上のオフ・チップ接点ピンと上記配線ネットワークとの間でドライバ、レシーバ又はＩ／Ｏ回路を直列に接続する工程を更に有することを特徴とする請求項２９に記載の方法。
上記ＥＳＤ回路が上記配線ネットワークを介して上記ドライバ、レシーバ又はＩ／Ｏ回路に並列に接続されることを特徴とする請求項３０に記載の方法。
上記配線ネットワークが上記クロック又は信号電圧のための包括的な配線として作用し、上記ビアが更に上記細線金属化系内に形成された局部的なクロック／信号配線ネットワークに接続されることを特徴とする請求項２９に記載の方法。
上記厚くて幅広い金属化系内の金属が約１μｍよりも大きな厚さを有することを特徴とする請求項２４に記載の方法。
上記１又はそれ以上の厚い誘電体層が各々約２μｍよりも大きな厚さを有することを特徴とする請求項２４に記載の方法。
後パシベーション相互接続体を形成する方法において、
半導体基体内及びその上に１又はそれ以上の能動デバイスを備えた１又はそれ以上の内部回路を形成する工程と；
上記半導体基体内及びその上に１又はそれ以上のＥＳＤ回路を形成する工程と；
１又はそれ以上の薄い誘電体層として上記半導体基体上に細線金属化系を形成する工程と；
上記細線金属化系上にパシベーション層を付着する工程と；
上記薄い誘電体層よりも厚い１又はそれ以上の厚い誘電体層として上記パシベーション層の上方に厚くて幅広い金属化系を形成する工程と；
を有し、
上記厚くて幅広い金属化系がそれぞれ給電又は接地入力のための給電又は接地配線ネットワークとして使用され、当該厚くて幅広い金属化系が上記１又はそれ以上の内部回路及び少なくとも１つのオフ・チップ接点ピンに接続されることを特徴とする方法。
上記半導体基体内及びその上に、上記配線ネットワークに接続され、かつ、上記１又はそれ以上の内部回路に並列に接続された１又はそれ以上のＥＳＤ回路を形成する工程を更に有することを特徴とする請求項３５に記載の方法。
上記配線ネットワークが、上記１又はそれ以上の厚い誘電体層、上記パシベーション層及び上記１又はそれ以上の薄い誘電体層を通して形成されたビアにより、上記ＥＳＤ回路及び上記１又はそれ以上の内部回路に接続されることを特徴とする請求項３６に記載の方法。
上記配線ネットワークが上記給電又は接地入力のための包括的な配線として作用し、上記ビアが更に上記細線金属化系内に形成された局部的な給電／接地配線ネットワークに接続されることを特徴とする請求項３５に記載の方法。
各上記オフ・チップ接点ピンに対して１又はそれ以上のＥＳＤ回路が存在することを特徴とする請求項３６記載の方法。
上記厚くて幅広い金属化系内の金属が約１μｍよりも大きな厚さを有することを特徴とする請求項３５に記載の方法。
上記１又はそれ以上の厚い誘電体層が各々約２μｍよりも大きな厚さを有することを特徴とする請求項３５に記載の方法。
後パシベーション相互接続体を形成する方法において、
半導体基体内及びその上に１又はそれ以上の能動デバイスを備えた１又はそれ以上の内部回路を形成する工程と；
１又はそれ以上の薄い誘電体層として上記半導体基体上に細線金属化系を形成する工程と；
上記細線金属化系上にパシベーション層を付着する工程と；
上記薄い誘電体層よりも厚い１又はそれ以上の厚い誘電体層として上記パシベーション層の上方に厚くて幅広い金属化系を形成する工程と；
を有し、
上記厚くて幅広い金属化系がクロック又は信号電圧のための配線ネットワークとして使用され、当該厚くて幅広い金属化系が上記１又はそれ以上の内部回路に接続されることを特徴とする方法。
上記配線ネットワークが、上記１又はそれ以上の厚い誘電体層、上記パシベーション層及び上記１又はそれ以上の薄い誘電体層を通して形成されたビアにより、上記１又はそれ以上の内部回路に接続されることを特徴とする請求項４２に記載の方法。
上記配線ネットワークが上記クロック又は信号電圧のための包括的な配線として作用し、上記ビアが更に上記細線金属化系内に形成された局部的なクロック又は信号配線ネットワークにそれぞれ接続されることを特徴とする請求項４３に記載の方法。
上記厚くて幅広い金属化系内の金属が約１μｍよりも大きな厚さを有することを特徴とする請求項４２に記載の方法。
上記１又はそれ以上の厚い誘電体層が各々約２μｍよりも大きな厚さを有することを特徴とする請求項４２に記載の方法。