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JP2012123878A - 半導体装置及びその制御方法 - Google Patents

半導体装置及びその制御方法 Download PDF

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伸一 高山
Kazuhiko Kajitani
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Abstract

【課題】ビット線構成が階層化されたメモリセルアレイのプリチャージ動作時に配線レイアウトに起因するプリチャージ速度の低下を防止可能な半導体装置を提供する。
【解決手段】本発明の半導体装置は、ローカルビット線ＬＢＬとグローバルビット線ＧＢＬとに階層化され、階層スイッチＬＳＷによりローカルビット線ＬＢＬとグローバルビット線ＧＢＬとの間の電気的接続が制御され、プリチャージ回路ＬＰＣによりプリチャージ電圧がローカルビット線ＬＢＬに供給される。プリチャージ動作時には、階層スイッチＬＳＷが導通している状態で、グローバルビット線ＧＢＬの側のプリチャージ回路（不図示）によりプリチャージ電圧がグローバルビット線ＧＢＬに供給される。所定時間が経過してローカルビット線ＬＢＬの電位がプリチャージ電圧に収束すると、プリチャージ回路ＬＰＣによりプリチャージ電圧がローカルビット線ＬＢＬに供給される。
【選択図】図５

Description

本発明は、グローバルビット線とローカルビット線とに階層化されたビット線構成を有するメモリセルアレイを備える半導体装置及びその制御方法に関する。
近年、ＤＲＡＭ等の半導体装置では、メモリセルアレイの微細化の進展に伴い、例えば４Ｆ２セル（Ｆは最小加工寸法）の採用など、メモリセルサイズの縮小が要請されている。一方、メモリセルサイズの縮小に伴ってビット線に接続されるメモリセル数が増加し、これによりビット線容量が増加することに起因するメモリセルアレイの性能上の問題を克服するため、グローバルビット線とローカルビット線とに階層化されたビット線構成を有するメモリセルアレイが採用されている。この種の階層化メモリセリアレイにおいてビット線に対してプリチャージ動作を実行する際には、アクセス対象のメモリセルに接続すべきローカルビット線及びグローバルビット線をそれぞれ所定のプリチャージ電圧にプリチャージする必要がある。グローバルビット線の一端に差動型のセンスアンプを接続する場合、プリチャージ電圧は、例えば、読み出し信号のハイの電位及びローの電位の中間電位に設定される。階層化メモリセルアレイにおけるプリチャージ動作の具体例は、例えば、特許文献１に開示されている。
特開平１１−０９６７５０号公報
一般に、階層化メモリセルアレイにおいて、１本のグローバルビット線には複数のローカルビット線が対応し、各々のローカルビット線の配線をグローバルビット線の配線よりも下層の配線層に形成するのが通常の構成である。そして、このような構成を反映して上記プリチャージ電圧を伝送するプリチャージ配線が構成され、プリチャージ電圧を生成するプリチャージ電源回路から上層のグローバルビット線用のプリチャージ配線に接続され、そこからコンタクトや配線を経て複数に分岐して下層のローカルビット線用のプリチャージ配線に接続されるように構成される。この場合、ローカルビット線用のプリチャージ配線を上層に構成することは、本数の多いローカルビット線の配置上の制約からメモリセルアレイの面積増加につながるので好ましくない。
しかしながら、上層の配線層は、例えばアルミニウムや銅などの低抵抗の金属材料を用いて形成できるのに対し、下層の配線層は、例えばタングステンやポリシリコンなどの高抵抗の金属材料を用いて形成せざるを得ず、かつスペースの制約からローカルビット線用のプリチャージ配線の線幅を広げることも困難である。よって、ローカルビット線のプリチャージ動作の際に、グローバルビット線用のプリチャージ配線の寄生抵抗値よりも大きな抵抗値であるローカルビット線用のプリチャージ配線を経由して、ローカルビット線にプリチャージ電圧が供給されるので、プリチャージ電流の供給能力の低下を招くことになる。仮に、ローカルビット線用のプリチャージ配線の線幅を大きくしても、前述のように、ローカルビット線用のプリチャージ配線からの電流供給は、グローバルビット線用のプリチャージ配線からコンタクトを介して供給されるので、そのコンタクト抵抗値も、プリチャージ電流の供給能力の低下につながる。例えば、特許文献１に開示されているプリチャージ動作の例（図７）では、グローバルビット線及びローカルビット線のプリチャージ動作が所定の期間に同時に実行され、そのプリチャージ期間にグローバルビット線とローカルビット線が切り離されていることが明記されている。つまり、プリチャージ期間においては、グローバルビット線及びローカルビット線に対しては、それぞれ対応するグローバルビット線用のプリチャージ配線及びローカルビット線用のプリチャージ配線から、個々にプリチャージ電流が供給される。よって、複数のローカルビット線に対するプリチャージ電流の供給能力の低下は避けられない。そのため、低抵抗のグローバルビット線用のプリチャージ配線からのグローバルビット線のプリチャージ動作に比べ、高抵抗のローカルビット線用のプリチャージ配線からのローカルビット線のプリチャージ動作が遅延することになる。更に、プリチャージ電流の供給能力が低いローカルビット線用のプリチャージ配線のプリチャージ電圧は、それ自身の寄生抵抗により、所定のプリチャージ電圧から大きく変動し、プリチャージ電源回路が生成する所定電圧へのリカバリータイムも増大する。前述のプリチャージ電圧の変動量は、複数のローカルビット線のそれぞれが、リード又はライト動作でどの情報（１または０）であったかに依存する。最も厳しいケースは、複数のローカルビット線のすべてが、１または０のいずれかであった場合である。このように、上記従来のメモリセルアレイのプリチャージ動作時に、配線レイアウトの要因からローカルビット線をプリチャージ電圧に安定化するまでに時間を要するため、プリチャージ動作の速度が低下するという問題がある。
上記課題を解決するために、本発明の半導体装置は、ビット線構成が階層化されたメモリセルアレイを備える半導体装置であって、第１のグローバルビット線と、前記第１のグローバルビット線に対応する第１のローカルビット線と、前記第１のグローバルビット線と前記第１のローカルビット線との間の電気的接続を制御する第１の階層スイッチと、前記第１のグローバルビット線の信号電圧を増幅するセンスアンプと、プリチャージ電圧を発生するプリチャージ電圧発生回路と、プリチャージ電圧発生回路から第１の配線を経由して供給される前記プリチャージ電圧を前記第１のグローバルビット線に供給する第１のプリチャージ回路と、プリチャージ電圧発生回路から第２の配線を経由して供給される前記プリチャージ電圧を前記第１のローカルビット線に供給する第２のプリチャージ回路と、前記第１の階層スイッチと前記第１及び第２のプリチャージ回路とを制御する制御回路と、を備えて構成される。前記制御回路は、前記第１のローカルビット線及び前記第１のグローバルビット線のプリチャージ動作時に、前記第１の階層スイッチを介して前記第１のグローバビット線と前記第１のローカルビット線とが接続されている状態で、前記第１のプリチャージ回路を活性化して前記プリチャージ電圧を前記第１の配線から前記第１のグローバルビット線、並びに前記第１のグローバルビット線及び前記第１の階層スイッチを介して前記第１のローカルビット線に供給し、所定時間の経過後に前記第１のプリチャージ回路を活性化して前記プリチャージ電圧を前記第２の配線から前記第１のローカルビット線に供給する。この場合、前記所定時間は、前記第１のプリチャージ回路を活性化してから前記第１のローカルビット線の電位が前記プリチャージ電圧にほぼ収束するまでに要する時間に設定されている。
本発明の半導体装置によれば、メモリセルアレイにおける選択メモリセルにアクセスするアクティブ期間が終了してプリチャージ期間に移行する際、第１の階層スイッチを導通状態に保持したまま第１のプリチャージ回路を活性化し、かつ第２のプリチャージ回路を非活性に維持することで、プリチャージ電圧が第１のグローバルビット線に供給されるとともに、階層スイッチを介して第１のローカルビット線にも供給される。そして、所定時間が経過して第１のローカルビット線の電位がプリチャージ電圧にほぼ収束すると、第２のプリチャージ回路を活性化することで、第１のローカルビット線に対するプリチャージ電圧は第２のプリチャージ回路により供給される状態になる。第２のプリチャージ回路は、第１のプリチャージ回路のアシスターであり、レベルキーパーでもある。このように、プリチャージ動作時には第１のグローバルビット線と共通の経路で第１のローカルビット線に対してプリチャージ電圧を供給するので、第２のプリチャージ回路の側の第２の配線が第１のプリチャージ回路の側の第１の配線に比べて抵抗が大きい場合であっても、プリチャージ電圧の不安定化（所定のプリチャージ電圧からの変動及びリカバリータイムの増長）を招くことなく、高速なプリチャージ動作を実現することができる。
また、上記課題を解決するために、本発明の半導体装置の制御方法は、少なくとも第１のローカルビット線と第１のグローバルビット線とに階層化されたメモリセルアレイと、前記第１のグローバルビット線と前記第１のローカルビット線との間の電気的接続を制御する第１の階層スイッチと、プリチャージ電圧発生回路から第１の配線を経由して供給されるプリチャージ電圧を前記第１のグローバルビット線に供給する第１のプリチャージ回路と、プリチャージ電圧発生回路から第２の配線を経由して供給される前記プリチャージ電圧を前記第１のローカルビット線に供給する第２のプリチャージ回路と、を備える半導体装置の制御方法である。そして、前記第１のローカルビット線及び前記第１のグローバルビット線に対するプリチャージ期間に先立って、前記第１の階層スイッチを活性化して前記第１のグローバルビット線と前記第１のローカルビット線とを接続し、前記プリチャージ期間に移行後の第１のタイミングで、前記第１のプリチャージ回路を活性化して前記プリチャージ電圧を前記第１の配線から前記第１のグローバルビット線、並びに前記第１のグローバルビット線及び前記第１の階層スイッチを介して前記第１のローカルビット線に供給し、前記第１のタイミングから所定時間が経過した後の第２のタイミングで、前記第２のプリチャージ回路を活性化して前記プリチャージ電圧を前記第２の配線から前記第１のローカルビット線に供給するように制御が行われる。
以上説明したように本発明によれば、メモリセルアレイのローカルビット線に対するプリチャージ動作の際、グローバルビット線の側のプリチャージ回路を活性化し、階層スイッチを経由してローカルビット線に対してプリチャージ電圧を供給し、その後にローカルビット線の側のプリチャージ回路を活性化するようにしたので、従来のようにローカルビット線の側のプリチャージ回路を用いたプリチャージ動作に比べて、高速なプリチャージ動作が可能となる。この場合、ローカルビット線の側のプリチャージ回路は、プリチャージ動作の終了後におけるローカルビット線のレベルキーパーとして有効に利用することができる。特に本発明は、メモリセルアレイの配線レイアウトにおいて、ローカルビット線の側のプリチャージ回路の配線が高抵抗である場合においても、プリチャージ動作の高速化によって大きな効果が得られ、詳細には、ローカルビット線の側のプリチャージ配線の電圧の変動の抑制及びリカバリータイムの増長の抑制が可能である。また、ローカルビット線の側のプリチャージ回路のプリチャージ能力を最小限とすること、及びプリチャージ配線に高抵抗の細い配線を採用することができるので、メモリセルアレイの面積を低減することができる。
本発明の技術思想を示す原理図である。 本実施形態のＤＲＡＭの全体構成を示すブロック図である。 図２の各メモリバンクの構成を示すブロック図である。 図３の部分的な構成を示すブロック図である。 図４のサブアレイの回路構成例を示す図である。 図４のセンスアンプ列の回路構成例を示す図である。 図４のクロスエリアの部分的な回路構成例を示す図である。 本実施形態のＤＲＡＭにおいてプリチャージ電圧を供給するための配線レイアウトの例を示す図である。 本実施形態の制御手法を適用しない場合の動作波形を比較例として示す図である。 本実施形態の制御手法を適用する場合の動作波形を示す図である。 本実施形態の制御手法の具体的な効果に関連するシミュレーションの結果を示す図である。
本発明の課題を解決する技術思想の代表的な例は以下に示される。ただし、本願の請求対象は、この技術思想に限定されるものではなく、本願の特許請求の範囲に記載された内容にあることは言うまでもない。
図１に示すように、本発明の技術思想の一例は、ビット線構成が階層化されたメモリセルアレイを有する半導体装置に対して適用されるものである。図１の半導体装置は、グローバルビット線ＧＢＬと、ローカルビット線ＬＢＬと、グローバルビット線ＧＢＬとローカルビット線ＬＢＬとの間の電気的接続を制御する階層スイッチＳＷと、グローバルビット線ＧＢＬの信号電圧を増幅するセンスアンプＳＡと、配線Ｌ１を経由して伝送されるプリチャージ電圧ＶＢＬＰをグローバルビット線ＧＢＬに供給するプリチャージスイッチＰＳ１（第１のプリチャージ回路）と、配線Ｌ２を経由して伝送されるプリチャージ電圧ＶＢＬＰをローカルビット線ＬＢＬに供給するプリチャージスイッチＰＳ２（第２のプリチャージ回路）と、を備えて構成される。
図１（Ａ）は、メモリセルＭＣにアクセスするアクティブ期間が終了して、プリチャージ期間に移行したときの状態を示している。このとき、階層スイッチＳＷは電気的に導通（オン）の状態に保たれており、よって、グローバルビット線ＧＢＬとローカルビット線ＬＢＬが接続された状態にある。この状態でプリチャージスイッチＰＳ１をオンに制御することで、配線Ｌ１を経由してプリチャージ電圧ＶＢＬＰがグローバルビット線ＧＢＬに供給される。このとき、ローカルビット線ＬＢＬの側のプリチャージスイッチＰＳ２は電気的に非導通（オフ）の状態に保たれている。これにより、グローバルビット線ＧＢＬから、オンの状態の階層スイッチＳＷを経由して、ローカルビット線ＬＢＬにもプリチャージ電圧ＶＢＬＰが供給される。
図１（Ｂ）は、図１（Ａ）の時点から所定時間が経過した後の状態を示している。この所定時間は、図１（Ａ）の時点からローカルビット線ＬＢＬの電位がプリチャージ電圧ＶＢＬＰにほぼ収束するまでに要する時間に設定されている。このとき、階層スイッチＳＷをオフに制御することでグローバルビット線ＧＢＬとローカルビット線ＬＢＬを切り離すとともに、プリチャージスイッチＰＳ２をオンに制御することで、配線Ｌ２を経由してプリチャージ電圧ＶＢＬＰがローカルビット線ＬＢＬに供給される。なお、図１（Ｂ）では、階層スイッチＳＷをオフにする場合を示すが、階層スイッチＳＷをオンに保つ場合であっても本発明の適用は可能である。図１（Ｂ）の時点以降は、プリチャージスイッチＰＳ２がローカルビット線ＬＢＬのアシスター及びレベルキーパーとして機能する。以上の制御を行うことで、ローカルビット線ＬＢＬの側の配線Ｌ２が、グローバルビット線ＧＢＬの側の配線Ｌ１に比べて、配線スペースや配線層の制約によって抵抗値が高い場合であっても、あるいはプリチャージスイッチＰＳ２の電流供給能力がプリチャージスイッチＰＳ１よりも低い場合であっても、プリチャージ動作時にプリチャージスイッチＰＳ２を用いないため配線Ｌ２の抵抗の影響、またはプリチャージスイッチＰＳ２の電流供給能力の影響は受けることなく高速なプリチャージ動作を行うことができる。
以下、本発明の好ましい実施形態について添付図面を参照しながら詳しく説明する。以下では、半導体装置の一例として、ビット線構成が階層化されたＤＲＡＭ（Dynamic Random Access Memory）に対して本発明を適用した実施形態について順次説明する。
図２は、本実施形態のＤＲＡＭの全体構成を示すブロック図である。図２に示すＤＲＡＭは、複数のワード線ＷＬと複数のビット線ＢＬの各交点に配置された複数メモリセルＭＣを含むメモリセルアレイ領域１０と、メモリセルアレイ領域１０に付随するロウ系回路領域１１及びカラム系回路領域１２とを備えている。メモリセルアレイ領域１０は複数のメモリバンクＢＡＮＫに区分されている。なお、後述するように、メモリセルアレイ領域１０内が含むビット線ＢＬは、上位階層のグローバルビット線ＧＢＬと下位階層のローカルビット線ＬＢＬとに階層化されている。ロウ系回路領域１１には、複数のワード線ＷＬに対応して設けられる多数の回路群が含まれ、カラム系回路領域１２には、複数のビット線ＢＬに対応して設けられる多数の回路群が含まれる。また、メモリセルアレイ領域１０は、ビット線ＢＬに関連する階層スイッチＳＷ及びセンスアンプＳＡを含む。
半導体装置の外部から供給されるアドレスにはロウアドレスとカラムアドレスが含まれ、ロウアドレスはロウアドレスバッファ１３に保持されてロウ系回路領域１１に送られ、カラムアドレスはカラムアドレスバッファ１４に保持されてカラム系回路領域１２に送られる。カラム系回路領域１２は、入出力制御回路１５によりデータバッファ１６とのデータ転送が制御され、外部との間でデータ入出力（ＤＱ）が行われる。コマンドデコーダ１７は、半導体装置の外部から入力される制御信号に基づきＤＡＲＭに対するコマンドを判別して制御回路１８に送出する。制御回路１８は、コマンドデコーダ１７により判別されるコマンドの種別に応じてＤＲＡＭの各部の動作を制御する。制御回路１８は、後述の階層スイッチやプリチャージ回路を制御するための制御信号を出力する。また、モードレジスタ１９は、上記アドレスに基づきＤＲＡＭの動作モードを選択的に設定し、その設定情報を制御回路１８に送出する。
図３は、図２の各メモリバンクＢＡＮＫの構成を示すブロック図である。図３の下部には、便宜上、矢印にて互いに直交するＸ方向及びＹ方向を示している。Ｘ方向は、後述のグローバルビット線ＧＢＬ及びローカルビット線ＬＢＬの延伸方向であり、Ｙ方向は、ワード線ＷＬの延伸方向である。メモリバンクＢＮＡＫは、マトリクス状に配置された複数のメモリセリセルアレイＡＲＹが配置されている。各々のメモリセルアレイＡＲＹの周辺には、複数のセンスアンプＳＡ（図４で後述）を含むセンスアンプ列ＳＡＡがＸ方向の端部に配置されるとともに、複数のサブワードライバを含むサブワードドライバ列ＳＷＤＡがＹ方向の端部に配置されている。また、サブワードドライバ列ＳＷＤＡとセンスアンプ列ＳＡＡとが交差する回路領域にはクロスエリアＸＰが配置されている。また。メモリバンクＢＡＮＫの外周付近の領域のうち、Ｘ方向の一端にはＹデコーダＹＤＥＣが配置され、Ｙ方向の一端にはＸデコーダＸＤＥＣ及びアレイ制御回路ＡＣＣが配置されている。これらの構成要素の動作の詳細については後述する。
また、図３に示すようにメモリバンクＢＡＮＫの外側には、センスアンプ列ＳＡＡ等の回路ブロックに供給すべきプリチャージ電圧ＶＢＬＰを発生するＶＢＬＰ発生回路２０が配置されている。ＶＢＬＰ発生回路２０から出力されるプリチャージ電圧ＶＢＬＰは、主配線である配線Ｌａを経由して各々のセンスアンプ列ＳＡＡの領域に設けられたプリチャージ配線に供給される。プリチャージ配線については、図６〜図８を用いて後述する。プリチャージ電圧ＶＢＬＰを用いたプリチャージ動作についても後述する。
図４は、図３の部分的な構成を示すブロック図であり、１個のメモリセルアレイＡＲＹとその周辺部分を含む範囲に対応する。プリチャージ配線については、紙面の都合上表記せず、図６〜図８を用いて後述する。図４に示すように、メモリセルアレイＡＲＹは、Ｘ方向（ビット線延伸方向）に並ぶ複数のサブアレイＳＡＲＹにセグメント化されている。図４の例では、Ｍ＋１本のグローバルビット線ＧＢＬ（ＧＢＬ０〜ＧＢＬＭ）が複数のサブアレイＳＡＲＹを跨って配置されている。つまり、各々のグローバルビット線ＧＢＬは後述の階層スイッチを介して全てのサブアレイＳＡＲＹが有するローカルビット線ＬＢＬに接続可能に構成される。図４の構成は所謂オープンビット線方式である。すなわち、各々のセンスアンプＳＡが、メモリセルアレイＡＲＹの１本のグローバルビット線ＧＢＬ（第１のグローバルビット線）の信号電圧と、センスアンプ列ＳＡＡを挟んで対称配置されるメモリセルアレイＡＲＹの１本のグローバルビット線ＧＢＬ（第２のグローバルビット線）の信号電圧との差電圧を増幅する差動アンプである。後述するように、センスアンプＳＡに入力される１対のグローバルビット線ＧＢＬに対応する１対のローカルビット線ＬＢＬ（第１及び第２のローカルビット線）が選択される。また、Ｍ＋１本のグローバルビット線ＧＢＬは、その配置順に両側のセンスアンプ列ＳＡＡの各センスアンプＳＡと交互に接続される（所謂、千鳥配置）。なお、両側のセンスアンプ列ＳＡＡには多様な信号群が供給されるが、これらの信号群の具体的な役割については後述する。
次に図５は、図４のサブアレイＳＡＲＹの回路構成例を示す図である。サブアレイＳＡＲＹには、上位階層のＭ＋１本のグローバルビット線ＧＢＬ（ＧＢＬ０〜ＧＢＬＭ）に対応する下位階層のＭ＋１本のローカルビット線ＬＢＬ（ＬＢＬ０〜ＬＢＬＭ）が配置されている。通常、半導体基板上の多層構造においては、グローバルビット線ＧＢＬの配線層がローカルビット線ＬＢＬの配線層の上層に配置される。各々のローカルビット線ＬＢＬには、Ｎ＋１本のワード線ＷＬ（ＷＬ０〜ＷＬＮ）との各交点に形成されたＮ＋１個のメモリセルＭＣが接続されている。よって、図５の例では、サブアレイＳＡＲＹに、（Ｍ＋１）×（Ｎ＋１）個のメモリセルＭＣが配置されている。各々のメモリセルＭＣは、ワード線ＷＬによって選択的に導通制御される選択トランジスタＱ０と、情報蓄積ノードＳＮの電荷として情報を保持するキャパシタＣＳとからなり、キャパシタＣＳにはプレート電圧ＶＰＬＴが供給される。
スイッチ回路ＬＳＷは、Ｍ＋１本のローカルビット線ＬＢＬとＭ＋１本のグローバルビット線ＧＢＬとの間に配置されたＭ＋１個のＮＭＯＳトランジスタから構成される。スイッチ回路ＬＳＷ内の各ＮＭＯＳトランジスタは、ゲートに印加される接続制御信号ＬＳＷＣに応じてグローバルビット線ＧＢＬとローカルビット線ＬＢＬの間に接続状態を制御する階層スイッチとして機能する。接続制御信号ＬＳＷＣはＸデコーダＸＤＥＣにて生成され、サブワードドライバ列ＳＷＤＡ内のリピータを介してスイッチ回路ＬＳＷに伝送される。そして、接続制御信号ＬＳＷＣがハイに制御されると、スイッチ回路ＬＳＷ内の各ＮＭＯＳトランジスタがオンし、Ｍ＋１本のローカルビット線ＬＢＬとＭ＋１本のグローバルビット線ＧＢＬが接続される。なお、各１本のグローバルビット線ＧＢＬに対し、Ｙ方向に並ぶ複数のサブアレイＳＡＲＹのうち選択されたサブアレイＳＡＲＹに属する１本のローカルビット線ＬＢＬが選択的にグローバルビット線ＧＢＬに接続される。
プリチャージ回路ＬＰＣ（第２のプリチャージ回路）は、Ｍ＋１本のローカルビット線ＬＢＬとの間に配置されたＭ＋１個のＮＭＯＳトランジスタから構成される。プリチャージ回路ＬＰＣ内の各ＮＭＯＳトランジスタは、ゲートに印加されるプリチャージ信号ＬＰＣＣに応じてローカルビット線ＬＢＬをプリチャージ電圧ＶＢＬＰにプリチャージするプリチャージスイッチとして機能する。プリチャージ信号ＬＰＣＣはＸデコーダＸＤＥＣにて生成され、サブワードドライバ列ＳＷＤＡ内のリピータを介してプリチャージ回路ＬＰＣに伝送される。そして、プリチャージ信号ＬＰＣＣがハイに制御されると、プリチャージ回路ＬＰＣ内の各ＮＭＯＳトランジスタがオンし、Ｍ＋１本のローカルビット線ＬＢＬはプリチャージ電圧ＶＢＬＰにプリチャージされる。なお、プリチャージ電圧ＶＢＬＰは、アクティブ期間においてローカルビット線ＬＢＬのハイレベル（情報１）の電位とローレベル（情報０）の電位との中間電位に設定される。
図６は、図４のセンスアンプ列ＳＡＡの具体的な回路構成例を示す図である。図６の例では、左側の４本のグローバルビット線ＧＢＬ（ＧＢＬＬ０〜ＧＢＬＬ３）と右側の４本のグローバルビット線ＧＢＬ（ＧＢＬＲ０〜ＧＢＬＲ３）が配置され、４個のセンスアンプＳＡが含まれる範囲に対応している。各々のセンスアンプＳＡは、両側の１対のグローバルビット線ＧＢＬに接続されるとともに、プリチャージ回路ＰＣＣ及びクロスカップル回路ＣＣを含んで構成される。プリチャージ電圧ＶＢＬＰは、配線Ｌａを介して供給される。なお、複数のグローバルビット線ＧＢＬを選択的に入出力制御回路１５（図２）へ接続するカラムスイッチ及びデータバスは、不図示である。
プリチャージ回路ＰＣＣ（第１のプリチャージ回路）は、ビット線イコライズ信号ＢＬＥＱＴに応じて、１対のグローバルビット線ＧＢＬのそれぞれをプリチャージ電圧ＶＢＬＰにプリチャージする１対のＮＭＯＳトランジスタから構成される。クロスカップル回路ＣＣは、左側のグローバルビット線ＧＢＬを入力とするインバータ回路と右側のグローバルビット線ＧＢＬを入力とするインバータ回路のそれぞれの入力と出力を互いにクロスカップルして構成され、１対のグローバルビット線ＧＢＬの差電圧を２値判定してラッチする。クロスカップル回路ＣＣにおいて、２個のＰＭＯＳトランジスタの各ソースには共通ソース線ＣＳＰが接続され、２個のＮＭＯＳトランジスタの各ソースには共通ソース線ＣＳＮが接続されている。
図７は、図４のクロスエリアＸＰの部分的な回路構成例を示す図である。図７には、図６のクロスカップル回路ＣＣに供給される１対の共通ソース線ＣＳＰ、ＣＳＮを制御するための回路部分として、ドライバ回路ＣＳＤ及びイコライズ回路ＳＥＱが示されている。ドライバ回路ＣＳＤは、制御信号ＳＡＰＢに応じて共通ソース線ＣＳＰに電源電圧ＶＤＬを供給するＰＭＯＳトランジスタと、制御信号ＳＡＮＴに応じて共通ソース線ＣＳＮにグランド電位ＶＳＳＳＡを供給するＮＭＯＳトランジスタとからなる。また、イコライズ回路ＳＥＱは、ビット線イコライズ信号ＢＬＥＱＴに応じて、１対の共通ソース線ＣＳＰ、ＣＳＮをプリチャージ電圧ＶＢＬＰにプリチャージし、かつ両者を同電位にする３個のＮＭＯＳトランジスタからなる。図７のプリチャージ電圧ＶＢＬＰは、配線Ｌａを介して供給される。
図８は、本実施形態のＤＲＡＭにおいて、プリチャージ電圧ＶＢＬＰを供給するための配線レイアウトの例を示す図である。図８に示すように、メモリセルアレイＡＲＹと、その周囲のセンスアンプ列ＳＡＡ、サブワードドライバ列ＳＷＤＡ、クロスエリアＸＰとの範囲内におけるプリチャージ電圧ＶＢＬＰの配線群は、配線Ｌａ（図３）、配線Ｌｂ、配線Ｌｃによって構成される。配線Ｌａは、図３で説明した通り、ＶＢＬＰ発生回路２０からＹ方向に沿ってセンスアンプ列ＳＡＡに延伸形成される。この配線Ｌａを介して各々のセンスアンプＳＡのプリチャージ回路ＰＣＣ（図６）にプリチャージ電圧ＶＢＬＰが供給される。配線Ｌａは、クロスエリアＸＰ内のコンタクトＣａを介して配線Ｌｂと接続される。配線Ｌｂは、Ｘ方向（グローバルビット線ＧＢＬと平行な方向）に沿ってサブワードドライバ列ＳＷＤＡに延伸して形成される。これらの配線Ｌａ及び配線Ｌｂは、抵抗が低いアルミニウムや銅などの金属材料によって形成される。
一方、配線Ｌｂは、サブワードドライバ列ＳＷＤＡ内の多数のコンタクトＣｂを介して下層の配線Ｌｃと接続される。この配線Ｌｃは、サブワードドライバ列ＳＷＤＡからＹ方向（ワード線ＷＬと平行な方向）に沿って各々のサブアレイＳＡＲＹに延伸して形成される。このように、１本の配線Ｌｂから多数の配線Ｌｃが分岐しているが、各々の配線Ｌｃの配線長は配線Ｌａの配線長よりも短くなっている。配線Ｌｃは、配線Ｌａ及び配線Ｌｂと比べて被抵抗値（単位あたりの寄生抵抗値）が高い材料によって形成され、例えば、タングステン、ポリシリコン、ポリサイド、拡散層、シリサイド、チタン、窒化チタンのいずれか又はそれらの組み合わせの材料が用いられる。よって、プリチャージ回路ＰＣＣから供給されるプリチャージ電圧ＶＢＬＰは、配線Ｌａ、コンタクトＣａ、配線Ｌｂ、コンタクトＣｂ、配線Ｌｃの順に経由して、サブアレイＳＡＲＹ内のプリチャージ回路ＬＰＣ（図５）に伝送される。この場合、サブアレイＳＡＲＹにおいて、プリチャージ電圧ＶＢＬＰの配線Ｌｃは、グローバルビット線ＧＢＬの配線層よりも下層の配線層に形成されるとともに、グローバルビット線ＧＢＬと直交する位置関係にある。
次に図９及び図１０を参照して、本実施形態のＤＲＡＭの制御手法及び動作波形について説明する。図１〜図８の構成を有するＤＲＡＭに関し、図９は、本実施形態の後述の制御手法を適用しない場合の動作波形であり、本実施形態に対する比較例として示すとともに、図１０は、本実施形態の制御手法を適用する場合の動作波形を示している。図９及び図１０には、メモリセルへのアクセス待ちであるスタンバイ状態にあるＤＲＡＭをアクティブ状態に遷移させた後、再びスタンバイ状態に戻すまでの各種制御信号の波形及び階層ビット線の電位の波形が含まれる。
ここで、図９及び図１０においては、アクセス時に駆動される選択ワード線ＷＬを含むメモリセルアレイＡＲＹ（以下、選択メモリセルアレイＡＲＹと呼ぶ）に属するグローバルビット線ＧＢＬＴと、選択メモリセルアレイＡＲＹとセンスアンプ列ＳＡＡを挟んで配置されるメモリセルアレイ（以下、参照メモリセルアレイＡＲＹと呼ぶ）に属するグローバルビット線ＧＢＬＢの各動作波形を示している。選択メモリセルアレイ及び参照メモリセルアレイＡＲＹの間に配置されるセンスアンプ列ＳＡＡ（以下、選択センスアンプ列ＳＡＡと呼ぶ）の各センスアンプＳＡには、上述のグローバルビット線ＧＢＬＴ、ＧＢＬＢが対となって入力される。また、選択メモリセルアレイＡＲＹのうち選択ワード線ＷＬを含むサブアレイＳＡＲＹ（以下、選択サブアレイＳＡＲＹと呼ぶ）に属するローカルビット線ＬＢＬＴと、参照メモリセルアレイＡＲＹのうち選択サブアレイＡＲＹと対称位置に配置されるサブアレイＳＡＲＹ（以下、参照サブアレイＳＡＲＹと呼ぶ）に属するローカルビット線ＬＢＬＢの各動作波形を示している。
図９及び図１０では、タイミングｔ１からタイミングｔ７に至るまでの動作波形は同様であるため、以下の説明は両図面に対して共通である。まず、ＤＲＡＭがスタンバイ状態にあるタイミングｔ１には、グローバルビット線ＧＢＬＴ、ＧＢＬＢ及びローカルビット線ＬＢＬＴ、ＬＢＬＢはいずれもプリチャージ電圧ＶＢＬＰにプリチャージされた状態にある。その後、タイミングｔ２において、ビット線イコライズ信号ＢＬＥＱＴがハイからローに制御され、グローバルビット線ＧＢＬＴ、ＧＢＬＢのプリチャージが解除される。同時に、プリチャージ信号ＬＰＣＣがハイからローに制御され、ローカルビット線ＬＢＬＴ、ＬＢＬＢのプリチャージが解除される。このとき、グローバルビット線ＧＢＬＴ、ＧＢＬＢ及びローカルビット線ＬＢＬＴ、ＬＢＬＢは、いずれもプリチャージ電圧ＶＢＬＰを保ったままフローティング状態になる。
次いで、タイミングｔ３において、選択ワード線ＷＬがロー（負電位の電圧ＶＫＫ）からハイ（外部電位よりも高い高電位の電圧ＶＰＰ）に駆動される。同時に、接続制御信号ＬＳＷＣがローからハイに制御され、スイッチ回路ＬＳＷを介して、選択メモリセルアレイＡＲＹのローカルビット線ＬＢＬＴとグローバルビット線ＧＢＬＴが接続された状態になるとともに、参照メモリセルアレイＡＲＹのローカルビット線ＬＢＬＢとグローバルビット線ＧＢＬＢが接続された状態になる。そして、選択ワード線ＷＬに接続されるメモリセルＭＣの情報蓄積ノードＳＮに保持される情報がチャージシェアによってローカルビット線ＬＢＬＴに読み出され、ローカルビット線ＬＢＬＴの電位がプリチャージ電圧ＶＢＬＰから所定電位まで上昇し、１対のローカルビット線ＬＢＬＴ、ＬＢＬＢの間には初期の差電圧Ｖａが発生する。この差電圧Ｖａは、ローカルビット線ＬＢＬＴの電位レベルからローカルビット線ＬＢＬＢの電位レベルを引いた値である。このとき、１対のグローバルビット線ＧＢＬＴ、ＧＢＬＢの電位も同様に変化し、同様の差電圧Ｖａが発生する。
次いで、タイミングｔ４において、クロスエリアＸＰのドライバ回路ＣＳＤ（図７）に供給される制御信号ＳＡＰＢ、ＳＡＮＴを反転することで、センスアンプ列ＳＡＡの各センスアンプＳＡが活性化される。センスアンプＳＡのクロスカップル回路ＣＣでは、上述の差電圧Ｖａが正の値である場合はグローバルビット線ＧＢＬＴが電源電圧ＶＤＬに駆動され、かつグローバルビット線ＧＢＬＢがグランド電位ＶＳＳＳＡに駆動される。一方、上述の差電圧Ｖａが負の値である場合はグローバルビット線ＧＢＬＴがグランド電位ＶＳＳＳＡに駆動され、かつグローバルビット線ＧＢＬＢが電源電圧ＶＤＬに駆動される。このとき、ローカルビット線ＬＢＬＴ、ＬＢＬＢについても同様に駆動される。
なお、図９及び図１０では、選択メモリセルアレイＡＲＹ内の全てのグローバルビット線ＧＢＬＴと、選択サブアレイＳＡＲＹ内の全てのローカルビット線ＬＢＬＴがそれぞれ電源電圧ＶＤＬに駆動される場合を想定する。
次いで、プリチャージ期間内のタイミングｔ５において、選択ワード線ＷＬがハイからローに戻される。その結果、選択ワード線ＷＬに接続されるメモリセルＭＣがローカルビット線ＬＢＬＴから切り離される。続いて、プリチャージ期間内のタイミングｔ６において、制御信号ＳＡＰＢ、ＳＡＮＴを再び反転することで、センスアンプ列ＳＡＡの各センスアンプＳＡが非活性の状態に戻り、クロスカップル回路ＣＣによるグローバルビット線ＧＢＬＴ、ＧＢＬＢの駆動状態が解除される。
次いで、プリチャージ期間内のタイミングｔ７において、ビット線イコライズ信号ＢＬＥＱＴがローからハイに戻される。これにより、フローティング状態のグローバルビット線ＧＢＬＴ、ＧＢＬＢは、センスアンプＳＡのプリチャージ回路ＰＣＣにより導通状態となり、チャージシェアによって再びプリチャージ電圧ＶＢＬＰにプリチャージされる。一方、タイミングｔ７におけるプリチャージ信号ＬＰＣＣに関しては、図９と図１０では異なる制御が適用されるので、これ以降の動作は別々に説明する。
まず、図９（比較例）の動作波形の場合は、タイミングｔ７において、プリチャージ信号ＬＰＣＣは、ビット線イコライズ信号ＢＬＥＱＴと同様、ローからハイに戻される。これにより、ローカルビット線ＬＢＬＴ、ＬＢＬＢがプリチャージ回路ＬＰＣによりプリチャージ電圧ＶＢＬＰの配線Ｌｃ（図８）に接続される。このとき、ビット線イコライズ信号ＢＬＥＱＴとプリチャージ信号ＬＰＣが極めて近いタイミングでローからハイに変化する場合、図８を参照して説明したように、抵抗が高い配線Ｌｃにプリチャージ電圧ＶＢＬＰが供給されるので、その電位レベルがローカルビット線ＬＢＬＴ、ＬＢＬＢとのチャージシェアによって不安定になるという問題がある。すなわち、図９に示すように、プリチャージ電圧ＶＢＬＰを伝送する配線Ｌｃの電位は、一方のローカルビット線ＬＢＬＴの側では若干上方に遷移し、他方のローカルビット線ＬＢＬＢの側では若干下方に遷移していることがわかる。
次いで、タイミングｔ８において、接続制御信号ＬＳＷＣがハイからローに戻される。これにより、スイッチ回路ＬＳＷが非導通になってローカルビット線ＬＢＬＴ（ＬＢＬＢ）とグローバルビット線ＧＢＬＴ（ＧＢＬＢ）が切り離される。一方、タイミングｔ８では、上述したようにプリチャージ電圧ＶＢＬＰの電位レベルが不安定であることから、ローカルビット線ＬＢＬの電位がプリチャージ電圧ＶＢＬＰに収束していない状態にある。すなわち、プリチャージ電圧ＶＢＬＰの配線Ｖｃの電位変動に起因して、ローカルビット線ＬＢＬをプリチャージ電圧ＶＢＬＰに安定させるまでに時間を要し、プリチャージ速度の低下を招くことになる。
これに対し、図１０（本実施形態）の動作波形の場合は、タイミングｔ７においてはビット線イコライズ信号ＢＬＥＱＴのみがローからハイに戻され、プリチャージ信号ＬＰＣＣはローに保たれる。よって、この時点ではグローバルビット線ＧＢＬＴ、ＧＢＬＢのプリチャージ動作が行われる一方、プリチャージ回路ＬＰＣによるローカルビット線ＬＢＬＴ、ＬＢＬＢのプリチャージ動作は行われない。そして、ローカルビット線ＬＢＬＴ、ＬＢＬＢの各電位は、導通状態にあるスイッチ回路ＬＳＷを介してグローバルビット線ＧＢＬＴ、ＧＢＬＢを経由するチャージシェアによってプリチャージ電圧ＶＢＬＰにプリチャージされる。すなわち、タイミングｔ７以降のローカルビット線ＬＢＬＴ、ＬＢＬＢの電位変化は、グローバルビット線ＧＢＬＴ、ＧＢＬＢの電位変化と同様になることがわかる。抵抗が低い配線Ｌａにプリチャージ電圧ＶＢＬＰが流れるので、プリチャージ時間は、図９（比較例）の時間よりも短い。この場合、プリチャージ回路ＬＰＣが非導通であるため、プリチャージ電圧ＶＢＬＰを供給する配線Ｌｃの電位レベルが図９のようにチャージシェアによって不安定になる現象を防止することができる。
次いで、タイミングｔ８（図１０（本実施形態）の動作波形）において、接続制御信号ＬＳＷＣをハイからローに戻すことで、ローカルビット線ＬＢＬＴ（ＬＢＬＢ）とグローバルビット線ＧＢＬＴ（ＧＢＬＢ）が切り離される。このとき、図９（比較例）とは異なり、プリチャージ電圧ＶＢＬＰを供給する配線Ｖｃとのチャージシェアに起因する電位変動が生じていないことから配線Ｖｃの電位は所望のプリチャージ電圧ＶＢＬＰであり、プリチャージ回路ＬＰＣは、プリチャージ電圧ＶＢＬＰにほぼ収束しているローカルビット線ＬＢＬＴ、ＬＢＬＢを、所望のプリチャージ電圧ＶＢＬＰまでプリチャージする。よって、プリチャージ回路ＬＰＣはプリチャージ回路ＰＣＣのアシスターであり、ほぼ収束しているローカルビット線ＬＢＬＴ、ＬＢＬＢを、所望のプリチャージ電圧ＶＢＬＰまでプリチャージするアシスト作用を有する。その後、タイミングｔ９において、プリチャージ信号ＬＰＣＣがローからハイに戻され、ローカルビット線ＬＢＬＴ、ＬＢＬＢがプリチャージ回路ＬＰＣによりプリチャージ電圧ＶＢＬＰの配線Ｌｃ（図８）に接続される。この時点でローカルビット線ＬＢＬＴ、ＬＢＬＢが所望のプリチャージ電圧ＶＢＬＰに収束しているため、これ以降はスタンバイ状態におけるローカルビット線ＬＢＬのレベルキーパーとしてプリチャージ電圧ＶＢＬＰを供給するものである。
このように、本実施形態の制御手法によれば、プリチャージ信号ＬＰＣＣをローからハイに戻すタイミングは、図９（比較例）ではタイミングｔ７であるの対し、図１０（本実施形態）ではタイミングｔ７から所定時間が経過したタイミングｔ９まで遅らせる点に特徴がある。しかし、ローカルビット線ＬＢＬＴ、ＬＢＬＢが所望のプリチャージ電圧ＶＢＬＰに到達する時間は早い。この場合、ローカルビット線ＬＢＬＴ、ＬＢＬＢがプリチャージ電圧ＶＢＬＰにほぼ収束するまでは、スイッチ回路ＬＳＷが導通の状態に保たれる。このような制御により、図９（比較例）に示す電位変動の問題を回避することができる。従って、高抵抗の配線Ｖｃを用いてプリチャージ電圧ＶＢＬＰを供給する場合であっても、ローカルビット線ＬＢＬのプリチャージ動作を図９（比較例）よりも高速に行うことが可能となる。
次に、本実施形態の制御手法の具体的な効果に関し、図１１に示すシミュレーションの結果を参照して説明する。図１１では、メモリセルアレイ１０のプリチャージ動作の開始時におけるプリチャージ電圧ＶＢＬの振る舞いに関し、シミュレーションにより得られたプリチャージ電圧ＶＢＬＰ（配線Ｌｃ）の３通りの動作波形を示している。図１１のシミュレーションでは、本実施形態の制御手法との比較のための第１及び第２の制御手法を想定している。第１の制御手法は、図１０のタイミングｔ７で、接続制御信号ＬＳＷＣをローに制御し（スイッチ回路ＬＳＷがオフ状態）、ビット線イコライズ信号ＢＬＥＱＴ及びプリチャージ信号ＬＰＣＣをともにハイに制御する（グローバルビット線ＧＢＬのプリチャージ回路ＰＣＣ及びローカルビット線ＬＢＬのプリチャージ回路ＬＰＣがともに活性化状態）手法である。第２の制御手法は、図１０のタイミングｔ７で、接続制御信号ＬＳＷＣをハイに保ち（スイッチ回路ＬＳＷがオン）、ビット線イコライズ信号ＢＬＥＱＴ及びプリチャージ信号ＬＰＣＣをともにハイに制御する手法（図９に対応する制御）である。
図１１では、プリチャージ電圧ＶＢＬＰを０．４Ｖに設定する場合において、第１の制御手法に対応する波形Ｗ１と、第２の制御手法に対応する波形Ｗ２と、本実施形態の制御手法に対応する波形Ｗ３とを重ねて示している。いずれの場合も、プリチャージ動作の開始時点Ｐ０（図１０のタイミングｔ７）から若干遅れて、プリチャージ回路ＬＰＣのオン制御に伴う一瞬の電圧低下が現れる。その後、プリチャージ電圧ＶＢＬＰが元のレベルに戻るリカバリーの際、波形Ｗ１、Ｗ２には電位の浮きが生じるのに対し、波形Ｗ３は電位の浮きがほとんどないことがわかる。これは、図９及び図１０を用いて説明したチャージシェアによる電位変動の相違であり、プリチャージ電圧ＶＢＬＰの安定化のためには本実施形態の制御手法を採用することが有利であることが確認された。
なお、本発明は、上記実施形態で示したメモリセルアレイＡＲＹに限定されることなく、多様な構成のメモリセルアレイＡＲＹに対して適用することができる。例えば、上記実施形態では、１個のプリチャージスイッチ（プリチャージ回路ＬＰＣ内の１個のＮＭＯＳトランジスタ）が、１本のローカルビット線ＬＢＬの端に設置されているが、１本のローカルビット線ＬＢＬの中央に設置されていてもよい。１個の階層スイッチ（スイッチ回路ＬＳＷ内の１個のＮＭＯＳトランジスタ）も、同様である。すなわち、１個の階層スイッチ（スイッチ回路ＬＳＷ内の１個のＮＭＯＳトランジスタ）と１個のプリチャージスイッチ（プリチャージ回路ＬＰＣ内の１個のＮＭＯＳトランジスタ）は、それぞれ１本のローカルビット線ＬＢＬの任意の位置に配置してもよい。また、例えば、図５では、１本のローカルビット線ＬＢＬに対し、１個の階層スイッチ（スイッチ回路ＬＳＷ内の１個のＮＭＯＳトランジスタ）と１個のプリチャージスイッチ（プリチャージ回路ＬＰＣ内の１個のＮＭＯＳトランジスタ）がそれぞれ設けられているが、これに限らず、１本のローカルビット線ＬＢＬに対し２個以上の階層スイッチと２個以上のプリチャージスイッチを設けてもよい。この場合、ローカルビット線ＬＢＬの両端にそれぞれ１個ずつの階層スイッチ及びプリチャージスイッチを設けることもできる。更にまた、１本のローカルビット線ＬＢＬの一端に１個のローカルセンスアンプを配置してもよい。例えば、このように配置したローカルセンスアンプは、メモリセルＭＣに対する再書き込み時のローカルビット線ＬＢＬの信号電圧を増幅するために用いることができる。
以上、本実施形態に基づき説明した本発明の技術思想は、揮発性及び不揮発性のメモリセルに限定されない階層化ビット線構成を有する半導体装置に対して広く適用することができる。また、本発明を適用する場合の各種回路については、上記実施形態と添付図面で開示された回路形式に限られることなく、多様な回路形式を採用することができる。
また本発明は、上記各実施形態で開示した半導体装置に限られることなく、多様な半導体装置に適用することができる。本発明は、例えば、ＣＰＵ（Central Processing Unit）、ＭＣＵ（Micro Control Unit）、ＤＳＰ（Digital Signal Processor）、ＡＳＩＣ（Application Specific Integrated Circuit）、ＡＳＳＰ（Application Specific Standard Product）等の半導体装置全般に対して適用可能である。また、本発明を適用可能な半導体装置の製品形態としては、例えば、ＳＯＣ（System on Chip）、ＭＣＰ（Multi Chip Package）、ＰＯＰ（Package on Package）など、多様なパッケージ形態を有する半導体装置を挙げることができる。
本発明のトランジスタとしては、電界効果トランジスタ（Field Effect Transistor: FET）であればよく、ＭＯＳ（Metal Oxide Semiconductor）以外にもＭＩＳ（Metal-Insulator Semiconductor）、ＴＦＴ(Thin Film Transistor)等の様々なＦＥＴに適用できる。また、装置内に一部のバイポーラ型トランジスタを有してもよい。さらに、ＮＭＯＳトランジスタ（Ｎチャネル型ＭＯＳトランジスタ）は、第１導電型の電界効果トランジスタの代表例であり、ＰＭＯＳトランジスタ（Ｐチャネル型ＭＯＳトランジスタ）は、第２導電型の電界効果トランジスタの代表例である。なお、本発明の技術思想及び各実施形態で開示された第１導電型のトランジスタ（ＮＭＯＳトランジスタ）を第２導電型のトランジスタ（ＰＭＯＳトランジスタ）で置き換える場合は、それらを制御する信号線の電位関係の上下が逆になることに留意する必要がある。
本発明の適用対象には、種々の開示要素の多様な組み合わせ又は選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想に従って当業者であればなし得るであろう各種変形、修正を含むことは言うまでもない。
１０…メモリセルアレイ領域
１１…ロウ系回路領域
１２…カラム系回路領域
１３…ロウアドレスバッファ
１４…カラムアドレスバッファ
１５…入出力制御回路
１６…データバッファ
１７…コマンドデコーダ
１８…制御回路
１９…モードレジスタ
２０…ＶＢＬＰ発生回路
ＡＣＣ…アレイ制御回路
ＡＲＹ…メモリセルアレイ
ＢＡＮＫ…メモリバンク
ＧＢＬ…グローバルビット線
ＬＢＬ…ローカルビット線
ＬＰＣ、ＰＣＣ…プリチャージ回路
ＬＳＷ…スイッチ回路
ＭＣ…メモリセル
ＳＡ…センスアンプ
ＳＡＡ…センスアンプ列
ＳＡＲＹ…サブアレイ
ＳＷＤＡ…サブワードドライバ列
ＶＢＬＰ…プリチャージ電圧
ＷＬ…ワード線
ＸＤＥＣ…Ｘデコーダ
ＸＰ…クロスエリア
ＹＤＥＣ…Ｙデコーダ

Claims (19)

  1. ビット線構成が階層化されたメモリセルアレイを備える半導体装置であって、
    第１のグローバルビット線と、
    前記第１のグローバルビット線に対応する第１のローカルビット線と、
    前記第１のグローバルビット線と前記第１のローカルビット線との間の電気的接続を制御する第１の階層スイッチと、
    前記第１のグローバルビット線の信号電圧を増幅するセンスアンプと、
    プリチャージ電圧を発生するプリチャージ電圧発生回路と、
    前記プリチャージ電圧発生回路から第１の配線を経由して供給される前記プリチャージ電圧を前記第１のグローバルビット線に供給する第１のプリチャージ回路と、
    前記プリチャージ電圧発生回路から第２の配線を経由して供給される前記プリチャージ電圧を前記第１のローカルビット線に供給する第２のプリチャージ回路と、
    前記第１の階層スイッチと前記第１及び第２のプリチャージ回路とを制御する制御回路と、
    を備え、
    前記制御回路は、
    前記第１のローカルビット線及び前記第１のグローバルビット線のプリチャージ動作時に、前記第１の階層スイッチを介して前記第１のグローバルビット線と前記第１のローカルビット線とが接続されている状態で、前記第１のプリチャージ回路を活性化して前記プリチャージ電圧を前記第１の配線から前記第１のグローバルビット線、並びに前記第１のグローバルビット線及び前記第１の階層スイッチを介して前記第１のローカルビット線に供給し、所定時間の経過後に前記第１のプリチャージ回路を活性化して前記プリチャージ電圧を前記第２の配線から前記第１のローカルビット線に供給し、
    前記所定時間は、前記第１のプリチャージ回路を活性化してから前記第１のローカルビット線の電位が前記プリチャージ電圧に収束するまでに要する時間に設定されている、ことを特徴とする半導体装置。
  2. 前記制御回路は、前記所定時間の経過後に、前記第２のプリチャージ回路の活性化に先立って前記第１の階層スイッチを非活性にして、前記第１のグローバルビット線と前記第１のローカルビット線とを電気的に切り離す、ことを特徴とする請求項１に記載の半導体装置。
  3. 前記第２の配線の抵抗値は、前記第１の配線の抵抗値よりも大きい、ことを特徴とする請求項１に記載の半導体装置。
  4. 前記第２の配線は、前記第１の配線を含む、ことを特徴とする請求項３に記載の半導体装置。
  5. 前記第２の配線は、前記第１の配線の下層に形成される、ことを特徴とする請求項３に記載の半導体装置。
  6. 前記第１の配線を形成する材料は、単位あたりの面積の抵抗値を示す第１のシート抵抗値を有し、
    前記第２の配線を形成する材料は、前記第１のシート抵抗値よりも高い、単位あたりの面積の抵抗値を示す第２のシート抵抗値を有する、ことを特徴とする請求項５に記載の半導体装置。
  7. 前記プリチャージ電圧は、前記第１のローカルビット線に供給される信号のハイレベル及びローレベルの中間電位に設定される、ことを特徴とする請求項１に記載の半導体装置。
  8. １本の前記第１のグローバルビット線に対応して、Ｎ（Ｎは自然数）本の前記第１のローカルビット線と、Ｎ本の前記第１の階層スイッチが設けられ、
    前記制御回路は、前記Ｎ本の前記第１の階層スイッチのうちの１個を選択的に活性化する、ことを特徴とする請求項１に記載の半導体装置。
  9. 前記第１及び第２のプリチャージ回路の各々は、ゲート電位に応じて導通制御される第１導電型の電界効果トランジスタである、ことを特徴とする請求項１に記載の半導体装置。
  10. 前記第１の階層スイッチは、ゲート電位に応じて導通制御される第１導電型の電界効果トランジスタである、ことを特徴とする請求項１に記載の半導体装置。
  11. 前記第１のグローバルビット線と対をなす第２のグローバルビット線を更に備え、
    前記センスアンプは、前記第１のグローバルビット線の信号電圧と前記第２のグローバルビット線の信号電圧とを差動増幅する、ことを特徴とする請求項１に記載の半導体装置。
  12. 前記第１のローカルビット線と対をなす第２のローカルビット線と、
    前記第２のグローバルビット線と前記第２のローカルビット線との間の電気的接続を制御する第２の階層スイッチと、
    を更に備え、
    前記制御回路は、前記第２の階層スイッチの活性状態を前記第１の階層スイッチと同様に制御する、ことを特徴とする請求項１１に記載の半導体装置。
  13. 前記第１の配線と同一の構造の第３の配線を経由して供給される前記プリチャージ電圧を、前記第２のローカルビット線に供給する第３のプリチャージ回路と、
    前記第２の配線と同一の構造の第４の配線を経由して供給される前記プリチャージ電圧を、前記第２のグローバルビット線に供給する第４のプリチャージ回路と、
    を更に備え、
    前記制御回路は、前記第３及び第４のプリチャージ回路の活性状態を、それぞれ前記第１及び第２のプリチャージ回路と同様に制御する、ことを特徴とする請求項１２に記載の半導体装置。
  14. 少なくとも第１のローカルビット線と第１のグローバルビット線とに階層化されたメモリセルアレイと、前記第１のグローバルビット線と前記第１のローカルビット線との間の電気的接続を制御する第１の階層スイッチと、プリチャージ電圧発生回路から第１の配線を経由して供給されるプリチャージ電圧を前記第１のグローバルビット線に供給する第１のプリチャージ回路と、前記プリチャージ電圧発生回路から第２の配線を経由して供給される前記プリチャージ電圧を前記第１のローカルビット線に供給する第２のプリチャージ回路と、を備える半導体装置の制御方法であって、
    前記第１のローカルビット線及び前記第１のグローバルビット線に対するプリチャージ期間に先立って、前記第１の階層スイッチを活性化して前記第１のグローバルビット線と前記第１のローカルビット線とを接続し、
    前記プリチャージ期間に移行後の第１のタイミングで、前記第１のプリチャージ回路を活性化して前記プリチャージ電圧を前記第１の配線から前記第１のグローバルビット線、並びに前記第１のグローバルビット線及び前記第１の階層スイッチを介して前記第１のローカルビット線に供給し、
    前記第１のタイミングから所定時間が経過した後の第２のタイミングで、前記第２のプリチャージ回路を活性化して前記プリチャージ電圧を前記第２の配線から前記第１のローカルビット線に供給する、
    ことを特徴とする半導体装置の制御方法。
  15. 前記所定時間は、前記第１のプリチャージ回路を活性化してから、前記第１のローカルビット線の電位が前記プリチャージ電圧に収束するまでに要する時間に予め設定されている、ことを特徴とする請求項１４に記載の半導体装置の制御方法。
  16. 前記所定時間の経過後に、前記第２のタイミングに先立って、前記第１の階層スイッチを非活性にして前記第１のグローバルビット線と前記第１のローカルビット線とを電気的に切り離す、ことを特徴とする請求項１４に記載の半導体装置の制御方法。
  17. 前記メモリセルアレイは、前記第１のグローバルビット線と対をなす第２のグローバルビット線と前記第１のローカルビット線と対をなす第２のローカルビット線とに更に階層化され、
    前記半導体装置は、前記第２のグローバルビット線と前記第２のローカルビット線との間の電気的接続を制御する第２の階層スイッチと、前記第１のグローバルビット線の信号電圧と前記第２のグローバルビット線の信号電圧とを差動増幅するセンスアンプとを更に備え、
    前記第２の階層スイッチを前記第１の階層スイッチと同様に制御する、ことを特徴とする請求項１４に記載の半導体装置の制御方法。
  18. 前記半導体装置は、前記第１の配線と同一の構造の第３の配線を経由して供給される前記プリチャージ電圧を、前記第２のローカルビット線に供給する第３のプリチャージ回路と、前記第２の配線と同一の構造の第４の配線を経由して供給される前記プリチャージ電圧を、前記第２のグローバルビット線に供給する第４のプリチャージ回路とを更に備え、
    前記第３及び第４のプリチャージ回路の活性状態を、それぞれ前記第１及び第２のプリチャージ回路と同様に制御する、ことを特徴とする請求項１７に記載の半導体装置の制御方法。
  19. 前記半導体装置のスタンバイ時に、前記第２のプリチャージ回路の活性化状態を保持することにより、前記第１のグローバルビット線と電気的に切り離された前記第１ローカルビット線を前記プリチャージ電圧に保つ、ことを特徴とする請求項１６に記載の半導体装置の制御方法。
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