JP2012119034A - メモリシステム - Google Patents

Abstract

【課題】
実施形態は、ＳＲＡＭ記憶部からデータを読み出すときの消費電力を低減可能なメモリシステムを提供する。
【解決手段】
本実施形態のメモリシステムによれば、ワード線が活性化されるとビット線対に電気的に接続されるノード対を有するメモリセルが複数個配置されたメモリセルアレイと、前記ワード線に電気的に接続された複数のビット線対それぞれに接続されたラッチ部と、複数のラッチ部に接続されたセンスアンプと、選択された前記ワード線に接続された全メモリセルのデータを対応するラッチ部が一括して保持するよう前記ラッチ部を制御する制御回路とを備えることを特徴とする。
【選択図】図１

Description

本発明の実施形態は、メモリシステムに関し、例えば、複数種類のメモリを１チップに集積した半導体記憶装置等に適用されるものである。

複数種類のメモリを１チップに集積した半導体記憶装置として、例えばＮＡＮＤ型フラッシュメモリと、ＳＲＡＭ（Static Random Access Memory）とを１チップで集積された半導体記憶装置がある。

特開２０１０−９１４１号公報

実施形態は、ＳＲＡＭ記憶部からデータを読み出すときの消費電力を低減可能なメモリシステムを提供する。

本実施形態のメモリシステムによれば、ワード線が活性化されるとビット線対に電気的に接続されるノード対を有するメモリセルが複数個配置されたメモリセルアレイと、前記ワード線に電気的に接続された複数のビット線対それぞれに接続されたラッチ部と、複数のラッチ部に接続されたセンスアンプと、選択された前記ワード線に接続された全メモリセルのデータを対応するラッチ部が一括して保持するよう前記ラッチ部を制御する制御回路とを備えることを特徴とする。

第１の実施形態のメモリシステムを示すブロック図。 第１の実施形態のメモリセルアレイを示す回路図。 第１の実施形態のメモリシステムにおけるデータＲＡＭ、バーストバッファ、インターフェースの接続関係の一例を示すブロック図。 第１の実施形態のメモリシステムにおけるセンスアンプに１６本のビット線対が接続された例の回路図。 図５（ａ）は第１の実施形態のメモリシステムの動作方法を示すタイミングチャート図であり、図５（ｂ）は変形例２のメモリシステムの動作方法を示すタイミングチャート図である。

（第１の実施形態）
次に、第１の実施形態について図面を参照しながら説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。また、図面の寸法比率は、図示の比率に限定されるものではない。

［メモリシステムの構成］
第１の実施形態に係るメモリシステムについて、図１のブロック図を用いて説明する。

図１に示すように、メモリシステム１は、ＮＡＮＤ型フラッシュメモリ２、ＲＡＭ部３、コントローラ部４を備える。例えば、メモリシステム１では、ＮＡＮＤ型フラッシュメモリ２、ＲＡＭ部３、及びコントローラ部４は、同一の半導体基板上に形成され１つのチップに集積される。

＜ＮＡＮＤ型フラッシュメモリ＞
まず、ＮＡＮＤ型フラッシュメモリ２について、図１及び図２の回路図を用いて説明する。

ＮＡＮＤ型フラッシュメモリ２は、メモリシステム１の主記憶部として機能する。図１に示すように、ＮＡＮＤ型フラッシュメモリ２は、ＮＡＮＤメモリセルアレイ１０、ロウデコーダ１１、ページバッファ１２、カラムデコーダ（図示略）、電圧発生回路１３、シーケンサ（図１のNAND Sequencer）１４、及びオシレータ１５、１６を備えている。

＜＜メモリセルアレイ＞＞
図２に示すように、メモリセルアレイ１０は、マトリックス状に配置された複数のＮＡＮＤストリングＮＳで構成される。また、メモリセルアレイ１０は、通常データが保存される第１領域と、第１領域のスペア領域として用いられデータが保存される第２領域を含む。第２領域には、例えばエラーを訂正するパリティを保存する。

複数のビット線ＢＬ０乃至ＢＬｍ（ｍは自然数とする）は、ＮＡＮＤストリングＮＳが延在する方向（第１の方向）に延在して配置され、半導体基板（図示略）上のＮＡＮＤストリングＮＳの上方に配置され、ＮＡＮＤストリングＮＳの端部と電気的に接続されている。

一方、複数のワード線ＷＬ０乃至ＷＬ３１は、ＮＡＮＤストリングＮＳが延在する第１の方向（活性領域の延びる方向でもある）に対して直交する方向（第２の方向）に延び、且つ第１の方向に所定の間隔をおいて配置されている。

複数の選択ゲート線ＳＧＳ，ＳＧＤが、この複数のワード線ＷＬ０乃至ＷＬ３１を挟むように、ワード線ＷＬ０とワード線ＷＬ３１の両端にそれぞれ平行に配置されている。

ＮＡＮＤストリングＮＳは、複数のメモリセルＭＴ０乃至ＭＴ３１と、第１及び第２の選択ゲートトランジスタＳＴ１、ＳＴ２とで構成される。メモリセルＭＴは、半導体基板上にゲート絶縁膜を介在して形成された電荷蓄積層と、電荷蓄積層上にゲート間絶縁膜を介在して形成された制御ゲートとを有する積層ゲート構造を備えている。なお、メモリセルＭＴの個数は３２個に限られず、８個や１６個、３４個、１２８個、２５６個等であってもよく、その数は限定されるものではない。また、メモリセルトランジスタＭＴは、窒化膜に電子をトラップさせる方式を用いたＭＯＮＯＳ（Metal Oxide Nitride Oxide Silicon）構造であっても良い。

複数のメモリセルＭＴ０乃至ＭＴ３１は、上記の各ワード線ＷＬと各ビット線ＢＬとの交点のそれぞれ対応する部分にそれぞれ形成され、各活性領域（図示略）の延びる方向に直列接続されている。

また、図２に示すように、ビット線ＢＬ側の第１の選択ゲートトランジスタＳＴ１は、メモリセルＭＴ３１と直列接続され、ソース線ＳＬ側の第２の選択ゲートトランジスタＳＴ２は、メモリセルＭＴ０と直列接続されている。ソース線ＳＬは各ＮＡＮＤストリングＮＳに共通に接続されている。

図２に示すように、各ＮＡＮＤストリングＮＳにおいて、第２の方向に配列された対応するメモリセルＭＴの制御ゲートがそれぞれ共通のワード線ＷＬに接続されている。また、第２の方向に配列された対応する第１の選択ゲートトランジスタＳＴ１の制御ゲートは、第１の選択ゲート線ＳＧＤに接続されている。第２の方向に配列された対応する第２の選択ゲートトランジスタＳＴ２の制御ゲートは、第２の選択ゲート線ＳＧＳに接続されている。

複数のＮＡＮＤストリングＮＳは、メモリセルアレイ１０内にマトリックス状に形成されており、１つのワード線ＷＬを共有する各ＮＡＮＤストリングＮＳ内のメモリセルＭＴの集合は、データ読み出し及び書き込みの単位となるページを構成する。また、ワード線ＷＬを共有する複数のＮＡＮＤストリングＮＳの集合は、データ消去の単位となるブロックを構成する。

＜＜ページバッファ＞＞
ページバッファ１２は１ページ分のデータを保持可能とされ、データの書き込み動作時には、ＲＡＭ部３から与えられるデータを一時的に保持し、メモリセルアレイ１０にデータを書き込む。一方で、データの読み出し動作時には、メモリセルアレイ１０から読み出されたデータを一時的に保持し、ＲＡＭ部３へ転送する。

ページバッファ１２の一部の領域がメインデータ保持用として使用され、残りがパリティ等の保持用として使用される。

＜＜ロウデコーダ及びカラムデコーダ＞＞
ロウデコーダ１１は、メモリセルアレイ１０における所望のワード線ＷＬを選択する。また、カラムデコーダ（図示略）は、メモリセルアレイ１０における所望のカラム、すなわちビット線ＢＬを選択する。

＜＜電圧発生回路＞＞
電圧発生回路１３は、外部から与えられる電圧を昇圧または降圧することにより、データの書き込み、読み出し、及び消去に必要な電圧を発生する。そして発生した電圧を、例えばロウデコーダ１１に供給する。電圧発生回路１３で発生された電圧が、ワード線ＷＬに印加される。

＜＜シーケンサ＞＞
シーケンサ１４は、ＮＡＮＤ型フラッシュメモリ２全体の動作を司る。シーケンサ１４は、コントローラ部４からＮＡＮＤインターフェースコマンド（図１では、NAND I/F Commandを示す）を受けると、このＮＡＮＤインターフェースコマンドに対応するシーケンス（例えば、データのプログラムを実行するためのシーケンス）を実行する。シーケンサ１４は、このシーケンスにしたがってページバッファ１２、電圧発生回路１３等の動作を制御する。このシーケンサ１４は、後述するオシレータ１５から転送される内部クロックＩＣＬＫに同期して動作する。

＜＜オシレータ＞＞
オシレータ１５（クロック生成器）は内部クロックＩＣＬＫを生成する。オシレータ１５は、この生成した内部クロックＩＣＬＫをシーケンサ１４に転送する。

オシレータ１６（クロック生成器）は内部クロックＡＣＬＫを生成する。そして、オシレータ１６は、生成した内部クロックＡＣＬＫを、コントローラ部４などに転送する。この内部クロックＡＣＬＫは、コントローラ部４などが同期して動作する基準となるクロックである。

＜ＲＡＭ部＞
図１に示すようにＲＡＭ部３は、ＥＣＣ部２０、ＳＲＡＭ３０、インターフェース部（Ｉ／Ｆ部）４０、アクセスコントローラ５０を備える。

＜＜ＥＣＣ部＞＞
ＥＣＣ部２０は、データの読み出し時には、ＮＡＮＤ型フラッシュメモリ１０から読み出されたデータについてエラーの検出及び訂正を行う。他方、ＥＣＣ部２０は、データの書き込み時には、プログラムすべきデータについてパリティの生成を行う。

ＥＣＣ部２０は、ＥＣＣバッファ２１、ＥＣＣエンジン２２を備える。ここで、ＥＣＣバッファ２１は、ＮＡＮＤバスを介してページバッファ１２と接続される。ＥＣＣバッファ２１はＥＣＣバスを介してＳＲＡＭ３０と接続される。

ＥＣＣバッファ２１は、データの読み出し時には、ページバッファ１２から転送されるデータを保持すると共に、ＥＣＣ処理済み（データロード時は誤り訂正済み）のデータをＳＲＡＭ３０に転送する。他方、データの書き込み時に、ＳＲＡＭ３０から転送されるデータを保持すると共に、ＳＲＡＭ３０から転送されたデータとパリティとをページバッファ１２に転送する。

ＥＣＣエンジン２２は、ＥＣＣバッファ２１に保持されるデータを用いてＥＣＣ処理を行う。ＥＣＣエンジン２２は、例えばハミングコードを用いた１ビット訂正方式を用いる。そして、訂正処理に必要な最小限のパリティデータを使用する。

＜＜ＳＲＡＭ＞＞
図１に示すように、ＳＲＡＭ３０は、ＤＱバッファ３１、複数のデータＲＡＭ、ブートＲＡＭを備える。データＲＡＭとブートＲＡＭそれぞれは、メモリセルアレイ３２、センスアンプユニット３３、ロウデコーダ３４を有する。これらのデータＲＡＭの容量は例えば２Ｋバイトであり、ブートＲＡＭの容量は１Ｋバイトである。

複数のデータＲＡＭは、複数のバンクを有する。各バンク内には、複数のＳＲＡＭメモリセルを有する。このＳＲＡＭメモリセルに接続されたワード線（例えば、３２本）はロウデコーダ３４に接続される。また、ＳＲＡＭメモリセルに接続されたビット線対（例えば、２５６対）はセンスアンプユニット３３に接続される。

センスアンプユニット３３は、複数のセンスアンプを有する。図３の例示に示すように、センスアンプユニット３３が２５６対のビット線対に接続される場合に、センスアンプユニット３３は１６個のセンスアンプ（Ｓ／Ａ０からＳ／Ａ１５）を有し、各センスアンプには、１６対のビット線対が接続される。

このデータＲＡＭのメモリセルアレイ３２も、メモリセルアレイ１０と同様に、メインデータを保持する領域と、パリティ等を保持する領域とを備えている。

このデータＲＡＭのセンスアンプユニット３３は、ＳＲＡＭセルからビット線対ＢＬ，／ＢＬに読み出したデータをセンス・増幅する。このロウデコーダ３４は、このデータＲＡＭのメモリセルアレイ３２におけるワード線ＷＬを選択する。

＜＜ＳＲＡＭ３０とインターフェース部４０との間の構成＞＞
次に、ＳＲＡＭ３０とインターフェース部４０との間の構成について、図３の例を用いて説明する。なお、図３では、図１で示したＤＱバッファ３１について、その記載を省略している。また、図３では、バンク１乃至バンク３に入力されるクロックＣＬＫを省略した。

図３に示すように、バンクが４個ある場合には、２個のバンクのセンスアンプユニット３３の出力端が共通に接続されており、パラレル信号としてバーストバッファ４１，４２に転送される。センスアンプユニット３３の出力端が共通に接続された２個のバンク（例えばバンク０、バンク１）からデータを読み出すとき、あるクロックがバンク０に入力され、データが出力される。バンク０にクロックが入力されたのち１６クロック以降に、バンク１にクロックが入力される。これにより、バンク０及びバンク１のデータが交互にバーストバッファ４１，４２に出力される。

各バンクのＳＲＡＭメモリセルは、センスアンプＳ／Ａ０〜Ｓ／Ａ１５に接続される。各バンクにはアドレスが設定されており、図３の場合では、バンク０及びバンク１には、アドレスＡ０が０と設定されており、バンク３及びバンク４には、アドレスＡ０が１と設定されている。

図３に示すように、データラッチＡ及びＢは、メモリセルアレイ３２からＲＡＭ／Ｒｅｇｉｓｔｅｒデータバスに出力されたデータを格納するための回路である。また、データラッチセレクタは、データラッチＡとデータラッチＢとの接続を切り替えるための回路であり、バーストセレクタは、データラッチセレクタから入力されたデータを例えば１ページずつマスターラッチに転送するための機能を有する回路である。

このデータセレクタやバーストセレクタには、いずれのアドレスを選択するかを決める選択アドレス信号やクロックがバーストリード制御回路（図示略）から入力されて、制御される。

マスターラッチ及びスレーブラッチは、１ページのデータを保持可能なラッチ回路である。スレーブラッチにバーストリード制御回路からクロックが入力されて、インタフェース４３にデータが出力される。

＜＜ＳＲＡＭメモリセルとセンスアンプの接続構成＞＞
次に、ＳＲＡＭメモリセルとセンスアンプの接続構成について、図４の一例の回路図を用いて説明する。図４は、センスアンプに１６対のビット線対が接続された例の回路図を示す。なお、説明の便宜上、ワード線ＷＬは１本を代表として記載した。

図４に示すように、ＳＲＡＭメモリセルは、電源ＶＤＤと接地電位ＧＮＤとの間に、ＰチャネルＭＯＳトランジスタＰ１とＮチャネルＭＯＳトランジスタＮ１とを有する第１のＣＭＯＳインバータ回路と、ＰチャネルＭＯＳトランジスタＰ２とＮチャネルＭＯＳトランジスタＮ２とを有する第２のＣＭＯＳインバータ回路とを並列に設け、第１及び第２のＣＭＯＳインバータ回路の入力端と出力端とを交差接続して２つの記憶ノードＫ１，Ｋ２を持つフリップフロップ回路を構成し、ワード線ＷＬの２値レベルによって入り切り動作を行うＮチャネルＭＯＳトランジスタＮ３，Ｎ４の一方を記憶ノードＫ２とビット線ＢＬとの間に設け、ＮチャネルＭＯＳトランジスタＮ３，Ｎ４の他方を記憶ノードＫ１と反転ビット線／ＢＬとの間に設けた構成である。

また、ＳＲＡＭメモリセルアレイには、イコライズ線／ＥＱＬがバンク内のビット線対ＢＬ，／ＢＬに対して共通して接続される。このイコライズ線／ＥＱＬとビット線対ＢＬ，／ＢＬとの交差位置に、それぞれ、ビット線対ＢＬ，／ＢＬの電位をＶＤＤ電源によりプリチャージするためのビット線プリチャージ用トランジスタ（ＰチャネルＭＯＳトランジスタ）Ｐ３，Ｐ４、および、イコライズ用トランジスタ（ＰチャネルＭＯＳトランジスタ）Ｐ５が設けられている。

さらに、ＳＲＡＭメモリセルアレイには、各ビット線対ＢＬ，／ＢＬにラッチ回路（ラッチ部）が接続されている。このラッチ回路は以下のような構成をする。

このラッチ回路は、図４に示すように、電源ＶＤＤと接地電位ＧＮＤとの間に、ＰチャネルＭＯＳトランジスタＰ６とＮチャネルＭＯＳトランジスタＮ５とを有する第３のＣＭＯＳインバータ回路と、ＰチャネルＭＯＳトランジスタＰ７とＮチャネルＭＯＳトランジスタＮ６とを有する第４のＣＭＯＳインバータ回路とを並列に設け、第３及び第４のＣＭＯＳインバータ回路の入力端と出力端とを交差接続して２つの記憶ノードＫ３，Ｋ４を持つフリップフロップ回路を構成であり、第３及び第４のインバータ回路の入力端をビット線対ＢＬ，／ＢＬに接続する。そして、第３のインバータ回路のＮチャネルＭＯＳトランジスタＮ５と第４のインバータ回路のＮチャネルＭＯＳトランジスタＮ６との共通接続点に、ＮチャネルＭＯＳトランジスタＮ７のドレインが接続される。ゲートには、内部制御信号ＳＥＮが入力され、ソースは接地電位ＧＮＤに接続されている。

また、各ビット線対ＢＬ，／ＢＬには、１対のトランスファーゲートが形成されており、この１対のトランスファーゲートを用いてセンスアンプに接続される１６対のビット線対ＢＬ，／ＢＬを選択する。より具体的には、アクセスコンロトーラ５０によって、ビット線ＢＬに接続されたトランスファーゲートのうちＰＭＯＳトランジスタのゲートに内部制御信号ＣＳＬが入力されて、ビット線／ＢＬに接続されたトランスファーゲートのうちＰＭＯＳトランジスタのゲートに内部制御信号／ＣＳＬが入力される。アクセスコントローラ５０によって、選択されるビット線対ＢＬ，／ＢＬに対して、内部制御信号ＣＳＬとして“Ｈ”を、内部制御信号／ＣＳＬとして“Ｌ”を入力する。一方で、非選択のビット線対ＢＬ，／ＢＬに対して、内部制御信号ＣＳＬとして“Ｌ”を、内部制御信号／ＣＳＬとして“Ｈ”を入力する。

ブートＲＡＭは、例えばメモリシステム１を起動するためのブートコード（boot code）を一時的に保持する。ＤＱバッファ３１は、データＲＡＭにデータを書き込む、または読み出す際に、一時的にデータを保持する。

図１に示すように、ＤＱバッファ３１は、ＥＣＣバスを介してＥＣＣバッファ２１と電気的に接続される。その結果、ＤＱバッファ３１とＥＣＣバッファ２１の間で、相互にデータを転送できる。

また、ＤＱバッファ３１は、ＲＡＭ／Ｒｅｇｉｓｔｅｒバスを用いて、後述するバーストバッファ（図１におけるＢurst Ｂuffer）との間で、相互にデータを転送できる。ＤＱバッファ３１は、メインデータを保持する領域と、パリティ等を保持する領域とを備えている。

＜＜インターフェース部＞＞
インターフェース部４０は、バーストバッファ４１，４２、インターフェース（図１のＩ／Ｆ）４３を有する。

バーストバッファ４１，４２は、ＲＡＭ／Ｒｅｇｉｓｔｅｒバスを介してＤＱバッファ３１とコントローラ部４と電気的に接続されている。その結果、バーストバッファ４１，４２は、ＤＱバッファ３１とコントローラ部４との間で、相互にデータを転送できる。

バーストバッファ４１，４２は、ＤＩＮ／ＤＯＵＴバスを介してインターフェース４３と電気的に接続されている。その結果、バーストバッファ４１，４２は、インターフェース４３との間で、相互にデータを転送できる。バーストバッファ４１，４２は、ホスト機器からインターフェース４３を介して与えられるデータ、またはＤＱバッファ３１から与えられるデータを、一時的に保持する。

インターフェース４３は、メモリシステム１外部のホスト機器と接続可能とされ、ホスト機器との間でデータ、制御信号、及びアドレス等、種々の信号の入出力を司る。

制御信号の一例は、メモリシステム１全体をイネーブルにするチップイネーブル信号／ＣＥ、アドレスをラッチさせるためのアドレスバリッド信号／ＡＶＤ、バーストリード（burst read）用のクロックＣＬＫ、書き込み動作をイネーブルにするライトイネーブル信号／ＷＥ、データの外部への出力をイネーブルにするアウトプットイネーブル信号／ＯＥ、などである。

インターフェース４３は、ＤＩＮ／ＤＯＵＴバスを介してバーストバッファ４１，４２と電気的に接続される。インターフェース４３は、ホスト機器からのデータの読み出し要求、ロード要求、書き込み要求等に係る制御信号をアクセスコントローラ５０に転送する。データの読み出し時には、バーストバッファ４１，４２内のデータをホスト機器に出力する。データの書き込み時には、ホスト機器から与えられるデータをバーストバッファ４１，４２に転送する。

＜＜アクセスコントローラ＞＞
アクセスコントローラ５０は、インターフェース４３から制御信号及びアドレスを受け
取る。そして、ホスト機器の要求を満たす動作を実行するよう、ＳＲＡＭ３０及びコントローラ部４を制御する。

より具体的には、ホスト機器の要求に応じて、アクセスコントローラ５０は、ＳＲＡＭ３０又はコントローラ部４内のレジスタ６０のいずれかをアクティブ状態とする。そして、ＳＲＡＭ３０に対してデータのライトコマンドまたはリードコマンド（Write/Read）、またはレジスタ６０に対するライトコマンドまたはリードコマンド（Write/Read、以下、これをレジスタライトコマンドまたはレジスタリードコマンドと呼ぶ）を発行する。その結果、バッファ部２１またはコントローラ部４は動作を開始する。

＜コントローラ部＞
図１に示すようにコントローラ部４は、レジスタ６０、ＣＵＩ（Ｃｏｍｍａｎｄ Ｕｓｅｒ Ｉｎｔｅｒｆａｃｅ）６１、ステートマシン６２、アドレス／コマンド発生回路６３、アドレス／タイミング発生回路６４を備える。

＜＜レジスタ＞＞
レジスタ６０は、ファンクションの動作状態を設定するためのものであって、外部アドレス空間の一部を割り当てることにより、インターフェース４３を介して、外部のホスト装置によるアドレス信号またはコマンドなどの制御信号の読み出しまたは書き込みが行われる。

＜＜ＣＵＩ＞＞
ＣＵＩ６１は、レジスタ６０の所定の外部アドレス空間にアドレス信号またはコマンドなどの制御信号が書き込まれることで、ファンクション実行コマンドが与えられたことを認識し、内部コマンド信号を発行する。

＜＜ステートマシン＞＞
ステートマシン６２は、後述するアドレス／コマンド発生回路６３よりコマンドが発行されたこと、または、ＣＵＩ６１からの内部コマンド信号を受けて、コマンドの種類に応じた内部シーケンス動作を制御するものである。

＜＜アドレス／コマンド発生回路＞＞
アドレス／コマンド発生回路６３は、内部シーケンス動作時に、必要に応じてＮＡＮＤ型フラッシュメモリ２に対する、アドレス信号およびコマンドなどの制御信号を生成する役割を担う。

＜＜アドレス／タイミング発生回路＞＞
アドレス／タイミング発生回路６４は、内部シーケンス動作時に、必要に応じてＳＲＡＭ３０を制御するための、アドレス信号およびタイミングなどの制御信号を生成するものである。

［メモリシステムの動作方法］
次に、第１の実施形態に係るメモリシステムの動作方法の一部分として、図３及び図４に示すようなバンク０内の１本のワード線ＷＬに接続されたＳＲＡＭメモリセルのデータをセンスアンプＳ／Ａに読み出すまでの動作を図５（ａ）のタイミングチャート図を用いて説明する。なお、これらのＳＲＡＭメモリセルには予めデータが記憶されているものとして説明する。

まず、ステップＳ１で、アクセスコントローラ５０は、インターフェース４３からコマンド等を受け取り、バンク０内における全てのビット線対ＢＬ，／ＢＬを充電する。例えば、アクセスコントローラ５０は、図４に図示されたＭＤＱ、／ＭＤＱに接続されたトランジスタをオン状態となるよう制御して、ビット線対ＢＬ，／ＢＬを充電する。

そして、ステップＳ２で、アクセスコントローラ５０はＳＲＡＭ３０を制御し、ロウデコーダ３４を介してバンク０にクロックＣＬＫが入力されたときに、バンク０のイコライズ線／ＥＱＬ０を“Ｈ”とする。これにより、イコライズ線／ＥＱＬに接続されたＰチャネルトランジスタがオフ状態となり、ビット線対ＢＬ，／ＢＬをフローティングにする。

ステップＳ３で、アクセスコントローラ５０はＳＲＡＭ３０を制御し、ロウデコーダ３４を介してバンク０内において選択されたワード線ＷＬを“Ｈ”とする。これにより、選択されたワード線ＷＬに接続された全メモリセルのデータ（例えば２５６ビットのデータ）が、フローティングとなっているビット線対ＢＬ，／ＢＬに転送される。その後、図５（ａ）に示すように、アクセスコントローラ５０はＳＲＡＭ３０を制御し、ロウデコーダ３４を介してバンク０に内部制御信号ＦＳを入力し、メモリセルに転送されたデータを確定する。

この内部制御信号ＦＳは、データを確定するために入力される信号であり、ビット線ＢＬとビット線／ＢＬとの間の電位差が所定の電位差を越えると入力されるものである。

例えば、図４に示すＳＲＡＭメモリセルに“１”が保持されていたとする。すなわち、ＳＲＡＭメモリセルのノードＫ１が“Ｌ”であり、ＳＲＡＭメモリセルのノードＫ２が“Ｈ”であるとする。このとき、ＭＯＳトランジスタＰ１はオフ、ＭＯＳトランジスタＰ２はオン、ＭＯＳトランジスタＮ１はオン、ＭＯＳトランジスタＮ２はオフとなる。このＳＲＡＭメモリセルに接続されたワード線ＷＬが選択されると、ＮチャネルＭＯＳトランジスタＮ３，Ｎ４のゲートに“Ｈ”が入力されて、ＮチャネルＭＯＳトランジスタＮ３，Ｎ４がオン状態となる。ワード線ＷＬが選択されると、ビット線対ＢＬ，／ＢＬはフローティング状態では無くなり、ＢＬは充電され、／ＢＬは放電される。ビット線対ＢＬ，／ＢＬの電位差が所定の電位差を越えると、内部制御信号ＦＳにより、データを確定する。その後、アクセスコントローラ５０はＳＲＡＭ３０を制御し、内部制御信号ＳＥＮを“Ｈ”状態としてラッチ回路に入力し、ラッチ回路にデータを保持する。これにより、ビット線対ＢＬ、／ＢＬに保持されたデータをラッチ回路に保持する。すなわち、ノードＫ１，Ｋ２に保持された状態がラッチ回路のノードＫ３，Ｋ４に転送される。したがって、ラッチ回路にＳＲＡＭメモリセルのデータが保持される。ワード線ＷＬに接続された全てのメモリセルのデータがラッチ回路に保持されたのちには、内部制御信号ＦＳを“Ｌ”状態とし、続いてワード線ＷＬを“Ｌ”とする（図５（ａ）参照）。

ステップＳ５で、アクセスコントローラ５０はＳＲＡＭ３０を制御し、内部制御信号ＳＥＮを“Ｈ”状態としたまま、バンク０内のビット線対ＢＬ，／ＢＬに接続されたトランスファーゲート対ＣＳＬ，／ＣＳＬに所望の内部制御信号を入力することにより、ビット線対ＢＬ，／ＢＬを選択する。すなわち、図４の場合では、センスアンプＳ／Ａに１ビットデータが転送され、センスアンプユニット３３では、１６ビットのデータがバーストバッファ４１，４２に転送される。

ここで、選択されたワード線ＷＬに接続されたＳＲＡＭメモリセルのデータを全てバースバッファ４１，４２に転送するまで、内部制御信号ＳＥＮを“Ｈ”としたまま、ビット線対ＢＬ，／ＢＬを順次選択する。例えば、２５６ビットのデータをバンク０内のラッチ回路に保持され場合には、ビット線対ＢＬ，／ＢＬの選択・非選択を１６回行うことになる。

これにより、バンク０内の１本のワード線ＷＬに接続されたＳＲＡＭメモリセルのデータをセンスアンプＳ／Ａに読み出すことができる。

本実施形態では、上記の動作を４回繰り返すことで、図５（ａ）に示すように、バンク０乃至バンク３に保持されたデータをバンク０、バンク１、バンク２、バンク３の順序で読み出しを行う。

［第１の実施形態の効果］
以上により、実施形態は、ＳＲＡＭ記憶部からデータを読み出すときの消費電力を低減可能なメモリシステムを提供できる。具体的には、以下で説明する。

本実施形態のメモリシステムでは、ラッチ回路の内部制御信号ＳＥＮを“Ｈ”としたままで、ビット線対ＢＬ，／ＢＬを順次選択する。これにより、選択されたワード線ＷＬに接続された全てのメモリセルに対応するラッチ回路に保持されたデータを読み出すことができる。例えば、２５６ビットのデータをバンク０内のラッチ回路に保持される場合には、ビット線対ＢＬ，／ＢＬの選択・非選択を１６回行うことになるが、選択・非選択を切り替えるごとにワード線ＷＬの充放電をするのではなく、ワード線ＷＬの充電を１回行うことで、１つの選択されたワード線ＷＬに接続された全てのメモリセルのデータを読み出すことができる。その結果、データを読み出す際のワード線ＷＬの再充電を必要とせず、消費電力を低減できる。また、本実施形態のメモリシステムでは、ラッチ回路の内部制御信号ＳＥＮを“Ｈ”としたままで、ビット線対ＢＬ，／ＢＬを順次選択する。このため、ビット線対ＢＬ，／ＢＬの選択・非選択を変更するたびにイコライズする必要がなく、データを読み出すことができる。その結果、データを読み出す際のビット線対ＢＬ，／ＢＬの充電を必要とせず、消費電力を低減できる。

したがって、本実施形態のメモリシステムは、ＳＲＡＭ記憶部からデータを読み出すときの消費電力を低減できる。

＜変形例１＞
第１の実施形態のメモリシステムでは、ワード線ＷＬに接続された全てのメモリセルのデータがラッチ回路に保持されたのちには、ワード線ＷＬを“Ｌ”とする。また、ラッチ回路からデータを読み出すときに内部制御信号ＳＥＮを“Ｈ”とするが、変形例１では、ワード線ＷＬに接続された全てのメモリセルのデータをバーストバッファ４１，４２に読み出すまで“Ｈ”とし、内部制御信号ＳＥＮを“Ｌ”のままとしてもよい。

＜変形例２＞
第１の実施形態のメモリシステムでは、バンク０乃至バンク３に保持されたデータを、バンク０、バンク１、バンク２、バンク３の順に外部のホスト機器に読み出す動作を行うが、変形例２では、センスアンプユニット３３の出力端を共通接続した２個のバンクが複数組（例えば、図５（ｂ）に示すように２組）ある場合、あるバンクのデータを転送した後に、このバンク０のセンスアンプユニット３３の出力端と共通接続されていないバンクのデータを転送する。例えば、図３のようにメモリシステムにおけるデータＲＡＭ、バーストバッファ、インターフェースが接続されている接続関係の場合には、図５（ｂ）に示すように、バンク０のデータを転送したのちに、バンク２のデータを転送し、バンク１のデータを転送し、バンク３のデータを転送する動作を行う。

これにより、バンク０とバンク２のように、センスアンプユニット３３の出力端と共通接続されていないバンクから順に読み出すことで、バンク０のデータを読み出す際に、バンク２のデータを読み出すためのビット線対ＢＬ，／ＢＬの充電などを行うことができ、第１の実施形態のメモリシステムよりも高速にデータを読み出すことができる。

なお、本実施形態では、ワード線ＷＬの放電をイコライズ線／ＥＱＬの放電の前に行えばよく、ワード線ＷＬの充電時間は適宜変更してもよい。

なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。

１…メモリシステム
２…ＮＡＮＤ型フラッシュメモリ
３…ＲＡＭ部
４…コントローラ部
１０…ＮＡＮＤメモリセルアレイ
１１…ロウデコーダ
１２…ページバッファ
１３…電圧発生回路
１４…シーケンサ
１５ １６…オシレータ
２０…ＥＣＣ部
２１…ＥＣＣバッファ
２２…ＥＣＣエンジン
３０…ＳＲＡＭ
３１…ＤＱバッファ
３２…メモリセルアレイ
３３…センスアンプ
３４…ロウデコーダ
４０…インターフェース部
４１ ４２…バーストバッファ
５０…アクセスコントローラ
６０…レジスタ
６１…ＣＵＩ
６２…ステートマシン
６３…アドレス／コマンド発生回路
６４…アドレス／タイミング発生回路

Claims (5)

1. ワード線が活性化されるとビット線対に電気的に接続されるノード対を有するメモリセルが複数個配置されたメモリセルアレイと、
   前記ワード線に電気的に接続された複数のビット線対それぞれに接続されたラッチ部と、
   複数のラッチ部に接続されたセンスアンプと、
   選択された前記ワード線に接続された全メモリセルのデータを対応するラッチ部が一括して保持するよう前記ラッチ部を制御する制御回路と
   を備えることを特徴とするメモリシステム。
2. 前記メモリセルアレイ、前記ラッチ部、前記センスアンプを含むバンクが複数設けられており、
   前記第１バンク内のセンスアンプと前記第２バンク内のセンスアンプとが共通に接続されたバッファ回路とをさらに備えることを特徴とする請求項１記載のメモリシステム。
3. 第３バンク内のセンスアンプと第４バンク内のセンスアンプとが前記バッファ回路に共通接続されるとき、前記第１バンクまたは前記第２バンク内のデータをバッファ回路に読み出したのちに、前記第３バンクまたは前記第４バンク内のデータをバッファ回路に読み出すことを特徴とする請求項２記載のメモリシステム。
4. 前記第３バンクまたは前記第４バンク内のデータをバッファ回路に読み出したのちに、前記第１バンクまたは前記第２バンク内のデータをバッファ回路に読み出すことを特徴とする請求項３記載のメモリシステム。
5. 前記ラッチ部は、
   第１のＮチャネルＭＯＳトランジスタと第２のＰチャネルＭＯＳトランジスタを有する第１のインバータ回路と、
   第３のＮチャネルＭＯＳトランジスタと第４のＰチャネルＭＯＳトランジスタを有する第２のインバータ回路と、
   を有し、
   前記第１及び第２のインバータ回路の入力端と出力端とを交差接続して２つの記憶ノードを持つフリップフロップ回路を構成し、
   前記第１及び第２のインバータ回路の入力端は前記ビット線対に接続され、
   前記第２のＰチャネルＭＯＳトランジスタと前記第４のＰチャネルＭＯＳトランジスタのソースは共通の電源線に接続され、
   前記第１のＮチャネルＭＯＳトランジスタと前記第３のＮチャネルＭＯＳトランジスタのソースは、第５のＮチャネルＭＯＳトランジスタのドレインに接続され、
   第５のＮチャネルＭＯＳトランジスタのゲートには、前記内部制御信号が入力され、
   前記第５のＮチャネルＭＯＳトランジスタのソースは基準の低電位に接続されていることを特徴とする請求項４記載のメモリシステム。

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