JP2012104760A - 化合物半導体装置及びその製造方法 - Google Patents

Abstract

【課題】ファインゲート構造を採用してゲート電極の微細化を図るも、ゲート電極の周辺における電界集中によるデバイス特性の変動・劣化を防止する、信頼性の高い化合物半導体装置を実現する。
【解決手段】ゲート電極８は、ファインゲート構造の幹状の下方部分８ａと、下方部分８ａの上端から当該上端よりも幅広に傘状（オーバーハング形状）に拡がる上方部分８ｂとが一体形成されており、下方部分８ａは、下端を含む第１の部分８ａａと、第１の部分８ａａ上の第２の部分８ａｂとを有し、保護壁７は、第１の部分８ａａの両側面のみを覆うように形成されている。
【選択図】図５

Description

本発明は、化合物半導体装置及びその製造方法に関し、特に高電子移動度トランジスタ(ＨＥＭＴ：High Electron Mobility Transistor)等を対象とする。

ＨＥＭＴのうち、特に高出力で高周波用途のものは、高周波特性を向上させるべく、ゲート電極の微細化が要求される。そのため、いわゆるオーバーハング形状の断面Ｔ字型のゲート電極を有するＨＥＭＴが案出されている。このＨＥＭＴでは、ゲート電極の下部位が幅狭のいわゆるファインゲート構造とされており、ゲート電極の微細化に寄与する。

特開２０００−１２４２２８号公報 特開平６−１６８９６２号公報 特開平１１−２３３５２７号公報 特開２００１−８５４４８号公報

しかしながら、ゲート電極の微細化は、ゲート電極の周辺における電界強度を増大させ、デバイス特性の劣化を惹起するという問題がある。ゲート電極の周辺で電界集中が発生すると、ゲート電極及び化合物半導体層の化学的・物理的変化が助長され、デバイス特性が変動・劣化する。従って、ファインゲート構造を用いたＨＥＭＴの高速動作化には、デバイス特性の劣化を防止する技術を確立することが必須である。

本発明は、上記の課題に鑑みてなされたものであり、ファインゲート構造を採用してゲート電極の微細化を図るも、ゲート電極の周辺における電界集中によるデバイス特性の変動・劣化を防止する、信頼性の高い化合物半導体装置及びその製造方法を提供することを目的とする。

化合物半導体装置の一態様は、化合物半導体層と、前記化合物半導体層の上方に形成されたゲート電極とを含み、前記ゲート電極は、幹状の下方部分と、前記下方部分の上端から当該上端よりも幅広に傘状に拡がる上方部分とが一体形成されてなり、前記下方部分は、下端を含む第１の部分と、前記第１の部分上の第２の部分とを有し、前記第１の部分の側面のみを覆う保護壁が形成されている。

化合物半導体装置の製造方法の一態様は、化合物半導体層の上方に保護壁を形成する工程と、前記保護壁間の空隙を埋め込むようにゲート電極を形成する工程とを含み、前記ゲート電極は、幹状の下方部分と、前記下方部分の上端から当該上端よりも幅広に傘状に拡がる上方部分とが一体形成されてなり、前記下方部分は、下端を含む第１の部分と、前記第１の部分上の第２の部分とを有し、前記保護壁が前記第１の部分の側面のみを覆う。

上記の各態様によれば、ファインゲート構造を採用してゲート電極の微細化を図るも、ゲート電極の周辺における電界集中によるデバイス特性の変動・劣化を防止して、信頼性の高い化合物半導体装置が実現する。

第１の実施形態によるショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。 図１に引き続き、第１の実施形態によるショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。 図２に引き続き、第１の実施形態によるショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。 比較例によるショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを示す概略断面図である。 第１の実施形態によるショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを示す概略断面図である。 比較例及び第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴについて、高温通電実験を行った結果を示す特性図である。 第１の実施形態の変形例１によるショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法の主要工程を示す概略断面図である。 第１の実施形態の変形例１によるショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを示す概略断面図である。 第１の実施形態の変形例２によるショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法の主要工程を示す概略断面図である。 第１の実施形態の変形例２によるショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを示す概略断面図である。 第１の実施形態の変形例３によるショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法の主要工程を示す概略断面図である。 第１の実施形態の変形例３によるショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを示す概略断面図である。 第１の実施形態の変形例４によるショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法の主要工程を示す概略断面図である。 第１の実施形態の変形例４によるショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを示す概略断面図である。 第１の実施形態の変形例３を変形例１と組み合わせたショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを示す概略断面図である。 第２の実施形態によるＭＩＳ型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法の主要工程を示す概略断面図である。 第２の実施形態によるＭＩＳ型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを示す概略断面図である。 第２の実施形態の諸変形例によるＭＩＳ型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを示す概略断面図である。 第３の実施形態による高周波増幅器の概略構成を示す結線図である。

以下、諸実施形態について図面を参照して詳細に説明する。以下の諸実施形態では、化合物半導体装置として、ＧａＮを電子走行層とし、ＡｌＧａＮを電子供給層として用いたいわゆるＡｌＧａＮ／ＧａＮ・ＨＥＭＴを開示し、その構成について製造方法と共に説明する。なお、以下の図面において、図示の便宜上、相対的に正確な大きさ及び厚みに示していない構成部材がある。

（第１の実施形態）
本実施形態では、ショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを開示する。
図１〜図３は、第１の実施形態によるショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。

先ず、図１（ａ）に示すように、成長用基板として例えば半絶縁性のＳｉＣ基板１上に、化合物半導体層２を形成する。化合物半導体層２は、バッファ層２ａ、電子走行層２ｂ、電子供給層２ｃ、及び表面層２ｄを有して構成される。ＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、電子走行層２ｂの電子供給層２ｃとの界面近傍に２次元電子ガス（２ＤＥＧ）が生成される。

詳細には、ＳｉＣ基板１上に、例えば有機金属気相成長（ＭＯＶＰＥ：Metal Organic Vapor Phase Epitaxy）法により、以下の各化合物半導体を成長する。ＭＯＶＰＥ法の代わりに、分子線エピタキシー（ＭＢＥ：Molecular Beam Epitaxy）法等を用いても良い。

ＳｉＣ基板１上に、ＡｌＮ、ＧａＮ、ＡｌＧａＮ、及びＧａＮを順次堆積し、バッファ層２ａ、電子走行層２ｂ、電子供給層２ｃ、及び表面層２ｄを積層形成する。ＡｌＮ、ＧａＮ、ＡｌＧａＮ、及びＧａＮの成長条件としては、原料ガスとしてトリメチルアルミニウムガス、トリメチルガリウムガス、及びアンモニアガスの混合ガスを用いる。成長する化合物半導体層に応じて、Ａｌ源であるトリメチルアルミニウムガス、Ｇａ源であるトリメチルガリウムガスの供給の有無及び流量を適宜設定する。共通原料であるアンモニアガスの流量は、１００ｃｃｍ〜１０ＬＭ程度とする。また、成長圧力は５０Torr〜３００Torr程度、成長温度は１０００℃〜１２００℃程度とする。

ＧａＮ、ＡｌＧａＮをｎ型として成長する際には、ｎ型不純物として例えばＳｉを含む例えばＳｉＨ₄ガスを所定の流量で原料ガスに添加し、ＧａＮ及びＡｌＧａＮにＳｉをドーピングする。Ｓｉのドーピング濃度は、１×１０¹⁸／ｃｍ³程度〜１×１０²⁰／ｃｍ³程度、例えば５×１０¹⁸／ｃｍ³程度とする。
ここで、バッファ層２ａは膜厚０．１μｍ程度、電子走行層２ｂは膜厚２μｍ程度、電子供給層２ｂは膜厚３０ｎｍ程度で例えばＡｌ比率０．２〜０．３程度、表面層５は膜厚１０ｎｍ程度に形成する。

続いて、図１（ｂ）に示すように、素子分離構造３を形成する。
詳細には、化合物半導体層２の素子分離領域に例えばアルゴン（Ａｒ）を注入する。これにより、化合物半導体層２及びＳｉＣ基板１の表層部分に素子分離構造３が形成される。素子分離構造３により、化合物半導体層２上で活性領域が画定される。

続いて、レジストマスクを形成し、表面層２ｄの表面におけるソース電極およびドレイン電極形成予定位置の表面層２ｄを除去する。
レジストマスクを用いて表面層２ｄをドライエッチングし、表面層２ｄを除去する。除去の量は、表面層２ｄを完全に除去してもよいし、電子供給層2ｃの一部までも除去しても良い。ドライエッチングには、Ａｒ等の不活性ガス及びＣｌ₂等の塩素系ガスをエッチングガスとして用いる。表面層２ｄのエッチングの深さは表面層２ｄの膜厚と必ずしも一致する必要はない。

続いて、図１（ｃ）に示すように、ソース電極４及びドレイン電極５を形成する。
詳細には、電極材料として例えばＴｉ／Ａｌを用いる。電極形成には、蒸着・リフトオフ法に適した庇構造２層レジスト開口を用いる。このレジスト開口をマスクとして、Ｔｉ／Ａｌを堆積する。Ｔｉの厚みは２０ｎｍ程度、Ａｌの厚みは２００ｎｍ程度とする。リフトオフ法により、庇構造のレジストマスク及びその上に堆積したＴｉ／Ａｌを除去する。その後、ＳｉＣ基板１を、例えば窒素雰囲気中において５５０℃程度で熱処理し、残存したＴｉ／Ａｌを電子供給層２ｃ（又は表面層２ｄ上）とオーミックコンタクトさせる。以上により、電子供給層２ｃ上（又は表面層２ｄ上）に、ソース電極４及びドレイン電極５が形成される。

続いて、図２（ａ）に示すように、絶縁膜６を形成する。
詳細には、例えばＰＥＣＶＤ法により、ソース電極４上及びドレイン電極５上を含むＳｉＣ基板１上の全面を覆うように、例えばＳｉＮ膜を膜厚５０ｎｍ程度に堆積する。これにより、絶縁膜６が形成される。

続いて、図２（ｂ）に示すように、絶縁膜６に開口６ａを形成する。
詳細には、絶縁膜６上にレジストを塗付する。レジストとしては、電子線レジストである例えば米国マイクロケム社製のポリメチルメタクリレート（ＰＭＭＡ）レジスト等を用いる。電子線描画法により、レジストに例えば８０ｎｍ長の開口用描画を行い、例えばＭＩＢＫ／ＩＰＡ混合液を用いて現像する。これにより、レジストに開口が形成される。このレジストをマスクとして、絶縁膜６をドライエッチングする。このドライエッチングには、ＳＦ₆をエッチングガスとして用いる。これにより、絶縁膜６に、表面層２ｄの表面の一部を露出させる例えば１００ｎｍ幅の開口６ａが形成される。

続いて、図２（ｃ）に示すように、保護壁７を形成する。
詳細には、絶縁膜６上に、絶縁膜として、例えばＨＳＱ(Hydrogen silsequioxane)化合物である電子線感光型のＳＯＤ（Spin On Dielectric）膜をスピンコーティング法により、例えば１００ｎｍの厚みに成膜する。ＳＯＤ膜に対して、開口６ａの開口端からソース電極４側及びドレイン電極５側にそれぞれ例えば１０ｎｍ程度後退した位置をそれぞれ一端として、例えば１００ｎｍ幅の各矩形状領域に電子線をドーズする。ＳＯＤ膜を現像及びキュアする。以上により、ＳＯＤ膜からなる保護壁７が形成される。保護壁７は、開口６ａの開口端からソース電極４側及びドレイン電極５側にそれぞれ例えば１０ｎｍ程度後退した位置を一端とする、１００ｎｍ幅の絶縁構造体である。保護壁７間には、絶縁膜６の開口６ａと連通する１２０ｎｍ幅の空隙７ａが形成される。

なお、保護壁７を１００ｎｍ幅に形成する場合を例示したが、保護壁７の幅は後述するゲート電極の傘状の上方部分の幅以下とすることが望ましい。保護壁７の幅がゲート電極の傘状の上方部分の幅よりも大きいと、寄生容量が大きくなるという問題がある。従って、保護壁７の幅をゲート電極の傘状の上方部分の幅以下とすることで、寄生容量を増大させることなくデバイス特性の劣化を十分に抑止することができる。

続いて、図３（ａ）に示すように、ゲート電極を形成するための３層レジストマスク１２を形成する。
ＳｉＣ基板１上の全面に、下層レジスト２１、中間レジスト２２、及び上層レジスト２３を順次塗布する。下層レジスト２１としては、例えばＰＭＭＡレジスト(米国マイクロケム社製)を用いる。中間レジスト２２としては、例えばポリメチルグルタルイミド（ＰＭＧＩ）レジスト(米国マイクロケム社製)を用いる。上層レジスト２３としては、例えば商品名ＺＥＰ５２０−Ａ(日本ゼオン社製)を用いる。

上層レジスト２３に開口２３ａを形成する。具体的には、電子線描画法により上層レジスト２３に例えば０．８μｍ長の描画を行い、ＭＥＫ／ＭＩＢＫ混合液により上層レジスト２３を現像する。これにより、上層レジスト２３に開口２３ａが形成される。

次に、中間レジスト２２に開口２２ａを形成する。具体的には、開口２３ａの形成された上層レジスト２３をマスクとして、ＴＭＡＨを用いて中間レジスト２２を開口２３ａの開口端から片側０．２μｍ程度後退した位置までウェットエッチングする。これにより、中間レジスト２２に開口２３ａよりも幅広の開口２２ａが形成される。上層レジスト２３の開口２３ａは、中間レジスト２２の開口２２ａの存在によって、その開口端が開口２２ａの開口端よりも内側に突出した庇形状となる。

次に、下層レジスト２１に開口２１ａを形成する。具体的には、電子線描画法により下層レジスト２１を描画する。この描画は、保護壁７間に形成された空隙７ａと略同一の幅、ここでは１２０ｎｍ長となるように行う。ＭＥＫ／ＭＩＢＫ混合液により下層レジスト２１を現像する。これにより、下層レジスト２１に空隙７ａと略同一の幅の開口２１ａが形成される。開口２１ａの内壁面には、保護壁７の側面が露出している。
以上により、下層レジスト２１、中間レジスト２２、及び上層レジスト２３が積層されてなり、連通する開口２１ａ，２２ａ，２３ａを有する３層レジストマスク１２が形成される。

続いて、図３（ｂ）に示すように、ゲート電極８を形成する。
詳細には、電極材料として例えばＮｉ／Ａｕを用い、蒸着法等により、絶縁膜６の開口６ａ内及び開口２１ａ内を電極材料で埋め込み、開口２２ａ内に電極材料が存するように、電極材料を堆積する。電極材料は、上層レジスト２３上にも堆積する。電極材料として、Ｎｉ／Ａｕの代わりにＰｔ／Ａｕを堆積するようにしても良い。

加温した有機溶剤を用いたリフトオフ法により、３層レジストマスク１２及び不要な電極材料、ここでは上層レジスト２３上に堆積する電極材料を除去する。以上により、開口６ａ内と共に空隙７ａ内を電極材料で埋め込み、保護壁７の上方に突出するように、表面層２ｄ上にオーバーハング形状のゲート電極８が形成される。

しかる後、ソース電極４、ドレイン電極５、及びゲート電極８と導通する配線の形成等の諸工程を行う。高周波デバイスに用いる場合では、ゲート電極８を覆う層間絶縁膜は形成されない。以上により、本実施形態によるショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴが形成される。

以下、比較例との比較に基づいて、本実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの優位性について説明する。
図４は、比較例によるショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを示す概略断面図である。図５は、本実施形態によるショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを示す概略断面図である。図４では、本実施形態に対応する構成部材について同一の符号を付す。図４及び図５では、図示の便宜上、化合物半導体層２上の部位のみを示し、ＳｉＣ基板及び素子分離構造３の図示を省略する。

比較例によるショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴは、図４に示すように、従来のファインゲート構造のゲート電極１０１を有しており、保護壁７は設けられていない。この場合、ゲート電極１０１の下端であるゲート電極１０１と絶縁膜６との接合部位は大気と接触しており、当該接合部位で電界集中が発生した際に、大気構成元素及び水分と反応し易く、デバイス特性が劣化するという問題がある。

これに対して、本実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、図５に示すように、ゲート電極８の側面に保護壁７が配置されている。ゲート電極８は、ファインゲート構造の幹状の下方部分８ａと、下方部分８ａの上端から当該上端よりも幅広に傘状（オーバーハング形状）に拡がる上方部分８ｂとが一体形成されている。下方部分８ａは、下端を含む第１の部分８ａａと、第１の部分８ａａ上の第２の部分８ａｂとを有している。保護壁７は、第１の部分８ａａの両側面のみを覆うように形成されている。

保護壁７は、ゲート電極８の下端であるゲート電極８と絶縁膜６との接合部位を覆い、当該接合部位は外部に対して非露出状態とされる。これにより、当該接合部位は大気構成元素及び水分と接触することなく、電界集中に起因するデバイス特性の劣化が可及的に防止される。

保護壁７は、下方部分８ａの第１の部分８ａａの側面のみを覆うように設けられる。高周波特性を良好に保つ観点からは、ゲート電極８の周辺に存する誘電体物質の量を最低限に留めて寄生容量を抑える必要がある。本実施形態では、デバイス特性の劣化を防止して信頼性を維持するためにキーとなる部位、即ち第１の部分８ａａの側面のみに保護壁７が配置される。保護壁７は、第２の部分８ａｂ及び上方部分８ｂには配置されず、第２の部分８ａｂの存する部位である保護壁７と上方部分８ｂとの間には空隙（層間絶縁膜を形成する場合には、その絶縁物）が形成されることになる。空隙の大気又は層間絶縁膜の絶縁物は、通常の誘電体物質に比して誘電率が低い。従って、寄生容量が最小限に抑制されて良好な高周波特性を得ることができる。

上記の比較例及び本実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴについて、高温通電実験を行った。この実験では、１６０℃でＡｌＧａＮ／ＧａＮ・ＨＥＭＴにピンチオフ通電し、ゲートリーク電流（Ｉｇ）及びピンチオフ電流（Ｉｄ）の割合（％）の通電時間（分）との関係について調べた。実験結果を図６に示す。

比較例によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、図６（ｂ）に示すように、通電開始後の４０分間程度で、ゲートリーク電流が増加に転じ、その後は増減を繰り返しながら全体として高いゲートリーク電流が維持された。この結果から、比較例では変動しながらもゲートリーク電流が高いことを明示しており、デバイス特性に劣化が生じることが判る。

これに対して本実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、図６（ａ）に示すように、ゲートリーク電流は通電時間に対して略単調に減少しており、ゲートリーク電流の増加傾向は見られなかった。この結果から、本実施形態ではゲートリーク電流が低いことを明示しており、デバイス特性の劣化がなく高い信頼性が得られることが判る。

以上説明したように、本実施形態によれば、ファインゲート構造を採用してゲート電極８の微細化を図るも、ゲート電極８の周辺における電界集中によるデバイス特性の変動・劣化を防止して、信頼性の高いショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴが実現する。

［変形例］
以下、本実施形態の諸変形例について説明する。これらの変形例では、第１の実施形態と同様にショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを開示する。各変形例において、第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの構成部材等と同一のものについては同符号を付す。

（変形例１）
本例では、ゲート電極の形状が異なる点で第１の実施形態と相違する。
図７は、第１の実施形態の変形例１によるショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法の主要工程を示す概略断面図である。

先ず、第１の実施形態と同様に、図１（ａ）〜図２（ｂ）の各工程を実行する。

続いて、図７（ａ）に示すように、保護壁３１を形成する。本例では、絶縁膜６の開口６ａの開口端からの距離が、ソース電極４側よりもドレイン電極５側の方が大きくなるように保護壁３１が形成される。
詳細には、絶縁膜６上に、絶縁膜として、例えばＨＳＱ化合物である電子線感光型のＳＯＤ膜をスピンコーティング法により、例えば１００ｎｍの厚みに成膜する。ＳＯＤ膜に対して電子線をドーズする。このドーズは、ソース電極４側では開口６ａの一方の開口端から例えば１０ｎｍ程度後退した位置を一端とし、ドレイン電極５側では開口６ａの他方の開口端から例えば１００ｎｍ程度後退した位置を一端として、例えば１００ｎｍ幅の各矩形状領域に行われる。その後、ＳＯＤ膜を現像及びキュアする。

以上により、ＳＯＤ膜からなる絶縁構造体である保護壁３１が形成される。保護壁３１は、ソース電極４側では、開口６ａの開口端から１０ｎｍ程度後退した位置を一端として１００ｎｍ幅に形成される。ドレイン電極５側では、開口６ａの開口端から１００ｎｍ程度後退した位置を一端として１００ｎｍ幅に形成される。保護壁３１間には、絶縁膜６の開口６ａを包含する２１０ｎｍ幅の空隙３１ａが形成される。

続いて、第１の実施形態の図３（ａ）と同様に、ゲート電極を形成するための３層レジストマスク１２を形成する。

続いて、図７（ｂ）に示すように、ゲート電極３２を形成する。
詳細には、電極材料として例えばＮｉ／Ａｕを用い、蒸着法等により、絶縁膜の開口６ａ内及び開口２１ａ内を電極材料で埋め込み、開口２２ａ内に電極材料が存するように、電極材料を堆積する。電極材料は、上層レジスト２３上にも堆積する。電極材料として、Ｎｉ／Ａｕの代わりにＰｔ／Ａｕを堆積するようにしても良い。

加温した有機溶剤を用いたリフトオフ法により、３層レジストマスク１２及び不要な電極材料、ここでは上層レジスト２３上に堆積する電極材料を除去する。以上により、開口６ａ内と共に空隙３１ａ内を電極材料で埋め込み、保護壁３１の上方に突出するように、表面層２ｄ上にオーバーハング形状のゲート電極３２が形成される。

しかる後、ソース電極４、ドレイン電極５、及びゲート電極３２と導通する配線の形成等の諸工程を行う。高周波デバイスに用いる場合では、ゲート電極３２を覆う層間絶縁膜は形成されない。以上により、本例によるショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴが形成される。

図８に、本例によるショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを示す。図８では、図示の便宜上、化合物半導体層２上の部位のみを示し、ＳｉＣ基板及び素子分離構造３の図示を省略する。

このＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、ゲート電極３２の側面に保護壁３１が配置されている。ゲート電極３２は、ファインゲート構造の幹状の下方部分３２ａと、下方部分３２ａの上端から当該上端よりも幅広に傘状（オーバーハング形状）に拡がる上方部分３２ｂとが一体形成されている。下方部分３２ａは、下端を含む第１の部分３２ａａと、第１の部分３２ａａ上の第２の部分３２ａｂとを有している。第１の部分３２ａａは、開口６ａを埋め込み絶縁膜６上に乗り上げるように形成されており、ドレイン電極５側の乗り上げ幅Ｗ１の方がソース電極４側の乗り上げ幅Ｗ２よりも大きい。本例では、乗り上げ幅Ｗ１が１００ｎｍ程度、乗り上げ幅Ｗ２が１０ｎｍ程度とされる。保護壁３１は、第１の部分３２ａａの両側面のみを覆うように形成されている。

本例の保護壁３１は、ゲート電極３２の下端であるゲート電極３２と絶縁膜６との接合部位を覆い、当該接合部位は外部に対して非露出状態とされる。保護壁３１は、ドレイン電極５側の乗り上げ幅Ｗ１の方がソース電極４側の乗り上げ幅Ｗ２よりも大きく形成されている。ＨＥＭＴのゲート電極の近傍における電界集中は、特にドレイン電極で発生する。本例では、ゲート電極３２のドレイン電極５側の乗り上げ幅Ｗ１が大きく、従ってゲート電極３２と絶縁膜６との接合部位から保護壁３１の露出面までの距離も大きくなる。これにより、当該接合部位の大気構成元素及び水分との接触がより確実に抑止され、電界集中に起因するデバイス特性の劣化が可及的に防止される。

保護壁３１は、下方部分３２ａの第１の部分３２ａａの側面のみを覆うように設けられる。高周波特性を良好に保つ観点からは、ゲート電極３２の周辺に存する誘電体物質の量を最低限に留めて寄生容量を抑える必要がある。本実施形態では、デバイス特性の劣化を防止して信頼性を維持するためにキーとなる部位、即ち第１の部分３２ａａの側面のみに保護壁３１が配置される。保護壁３１は、第２の部分３２ａｂ及び上方部分３２ｂには配置されず、第２の部分３２ａｂの存する部位である保護壁３１と上方部分３２ｂとの間には空隙（層間絶縁膜を形成する場合には、その絶縁物）が形成されることになる。空隙の大気又は層間絶縁膜の絶縁物は、通常の誘電体物質に比して誘電率が低い。従って、寄生容量が最小限に抑制されて良好な高周波特性を得ることができる。

以上説明したように、本例によれば、ファインゲート構造を採用してゲート電極３２の微細化を図るも、ゲート電極３２の周辺における電界集中によるデバイス特性の変動・劣化を防止して、信頼性の高いショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴが実現する。

（変形例２）
本例では、保護壁の形状が異なる点で第１の実施形態と相違する。
図９は、第１の実施形態の変形例２によるショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法の主要工程を示す概略断面図である。

先ず、第１の実施形態と同様に、図１（ａ）〜図２（ｂ）の各工程を実行する。

続いて、図９（ａ）に示すように、保護壁３３を形成する。本例では、ソース電極４側よりもドレイン電極５側の方が幅広となるように保護壁３３が形成される。
詳細には、絶縁膜６上に、絶縁膜として、例えばＨＳＱ化合物である電子線感光型のＳＯＤ膜をスピンコーティング法により、例えば１００ｎｍの厚みに成膜する。ＳＯＤ膜に対して、開口６ａの開口端からソース電極４側及びドレイン電極５側にそれぞれ例えば１０ｎｍ程度後退した位置をそれぞれ一端として、各矩形状領域に電子線をドーズする。ソース電極４側の矩形状領域は例えば１００ｎｍ幅、ドレイン電極５側の矩形状領域はソース電極４側よりも幅広に例えば２００ｎｍ幅とされる。ＳＯＤ膜を現像及びキュアする。以上により、ＳＯＤ膜からなる絶縁構造体である保護壁３３が形成される。保護壁３３は、開口６ａの開口端からソース電極４側及びドレイン電極５側にそれぞれ例えば１０ｎｍ程度後退した位置を一端し、ソース電極４側では１００ｎｍ幅、ドレイン電極５側では２００ｎｍ幅に形成される。保護壁３３間には、絶縁膜６の開口６ａを包含する１２０ｎｍ幅の空隙３３ａが形成される。

続いて、第１の実施形態の図３（ａ）と同様に、ゲート電極を形成するための３層レジストマスク１２を形成する。

続いて、図９（ｂ）に示すように、ゲート電極３４を形成する。
詳細には、電極材料として例えばＮｉ／Ａｕを用い、蒸着法等により、絶縁膜の開口６ａ内及び開口２１ａ内を電極材料で埋め込み、開口２２ａ内に電極材料が存するように、電極材料を堆積する。電極材料は、上層レジスト２３上にも堆積する。電極材料として、Ｎｉ／Ａｕの代わりにＰｔ／Ａｕを堆積するようにしても良い。

加温した有機溶剤を用いたリフトオフ法により、３層レジストマスク１２及び不要な電極材料、ここでは上層レジスト２３上に堆積する電極材料を除去する。以上により、開口６ａ内と共に空隙３３ａ内を電極材料で埋め込み、保護壁３３の上方に突出するように、表面層２ｄ上にオーバーハング形状のゲート電極３４が形成される。

しかる後、ソース電極４、ドレイン電極５、及びゲート電極３４と導通する配線の形成等の諸工程を行う。高周波デバイスに用いる場合では、ゲート電極３４を覆う層間絶縁膜は形成されない。以上により、本例によるショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴが形成される。

図１０に、本例によるショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを示す。図１０では、図示の便宜上、化合物半導体層２上の部位のみを示し、ＳｉＣ基板及び素子分離構造３の図示を省略する。

このＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、ゲート電極３４の側面に保護壁３１が配置されている。ゲート電極３４は、ファインゲート構造の幹状の下方部分３４ａと、下方部分３４ａの上端から当該上端よりも幅広に傘状（オーバーハング形状）に拡がる上方部分３４ｂとが一体形成されている。下方部分３４ａは、下端を含む第１の部分３４ａａと、第１の部分３４ａａ上の第２の部分３４ａｂとを有している。第１の部分３４ａａは、開口６ａを埋め込み絶縁膜６上に乗り上げるように形成されている。保護壁３３は、第１の部分３４ａａの両側面のみを覆うように形成されている。

保護壁３３は、ゲート電極３４の下端であるゲート電極３４と絶縁膜６との接合部位を覆い、当該接合部位は外部に対して非露出状態とされる。本例の保護壁３３は、ドレイン電極５側の方がソース電極４側よりも幅広に形成されている。ここでは、前者が２００ｎｍ程度の幅、後者が１００ｎｍ程度の幅とされている。ＨＥＭＴのゲート電極の近傍における電界集中は、特にドレイン電極で発生する。本例では、保護壁３３のドレイン電極５側の幅が大きく、従ってゲート電極３４と絶縁膜６との接合部位から保護壁３３の露出面までの距離も大きくなる。これにより、当該接合部位の大気構成元素及び水分との接触がより確実に抑止され、電界集中に起因するデバイス特性の劣化が可及的に防止される。

保護壁３３は、下方部分３４ａの第１の部分３４ａａの側面のみを覆うように設けられる。高周波特性を良好に保つ観点からは、ゲート電極３４の周辺に存する誘電体物質の量を最低限に留めて寄生容量を抑える必要がある。本実施形態では、デバイス特性の劣化を防止して信頼性を維持するためにキーとなる部位、即ち第１の部分３４ａａの側面のみに保護壁３３が配置される。保護壁３３は、第２の部分３４ａｂ及び上方部分３４ｂには配置されず、第２の部分３４ａｂの存する部位である保護壁３３と上方部分３４ｂとの間には空隙（層間絶縁膜を形成する場合には、その絶縁物）が形成されることになる。空隙の大気又は層間絶縁膜の絶縁物は、通常の誘電体物質に比して誘電率が低い。従って、寄生容量が最小限に抑制されて良好な高周波特性を得ることができる。

以上説明したように、本例によれば、ファインゲート構造を採用してゲート電極３４の微細化を図るも、ゲート電極３４の周辺における電界集中によるデバイス特性の変動・劣化を防止して、信頼性の高いショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴが実現する。

（変形例３）
本例では、ゲート電極の形状が異なる点で第１の実施形態と相違する。
図１１は、第１の実施形態の変形例３によるショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法の主要工程を示す概略断面図である。

先ず、第１の実施形態と同様に、図１（ａ）〜図２（ｃ）の各工程を実行する。絶縁膜６上に保護壁７が形成される。

続いて、図１１（ａ）に示すように、ゲート電極を形成するための３層レジストマスク３５を形成する。
第１の実施形態と同様に、化合物半導体基板２上の全面に、下層レジスト２１、中間レジスト２２、及び上層レジスト２３を順次塗布する。上層レジスト２３には開口２３ａを、中間レジスト２２には開口２２ａを、順次形成する。上層レジスト２３の開口２３ａは、中間レジスト２２の開口２２ａの存在によって、その開口端が開口２２ａの開口端よりも内側に突出した庇形状となる。

次に、下層レジスト２１に開口２１ｂを形成する。具体的には、電子線描画法により下層レジスト２１を描画する。この描画は、保護壁７間に形成された空隙７ａ（１２０ｎｍ幅）よりも幅広に、ここでは２２０ｎｍ長となるように行う。ＭＥＫ／ＭＩＢＫ混合液により下層レジスト２１を現像する。これにより、下層レジスト２１に空隙７ａよりも幅広の開口２１ｂが形成される。開口２１ｂの内壁面は、保護壁７のソース電極４側及びドレイン電極５側の対向する側面から５０ｎｍ程度ずつ後退した箇所に位置する。従って、開口２１ａの内壁面では、保護壁７の側面が５０ｎｍ程度ずつ内方へ突出して露出する。
以上により、下層レジスト２１、中間レジスト２２、及び上層レジスト２３が積層されてなり、連通する開口２１ｂ，２２ａ，２３ａを有する３層レジストマスク３５が形成される。

続いて、図１１（ｂ）に示すように、ゲート電極３６を形成する。
詳細には、電極材料として例えばＮｉ／Ａｕを用い、蒸着法等により、絶縁膜の開口６ａ内及び開口２１ｂ内を電極材料で埋め込み、開口２２ｂ内に電極材料が存するように、電極材料を堆積する。電極材料は、上層レジスト２３上にも堆積する。電極材料として、Ｎｉ／Ａｕの代わりにＰｔ／Ａｕを堆積するようにしても良い。

加温した有機溶剤を用いたリフトオフ法により、３層レジストマスク３５及び不要な電極材料、ここでは上層レジスト２３上に堆積する電極材料を除去する。以上により、開口６ａ内と共に空隙７ａ内を電極材料で埋め込み、保護壁７の上方に突出するように、表面層２ｄ上にオーバーハング形状のゲート電極３６が形成される。

しかる後、ソース電極４、ドレイン電極５、及びゲート電極３６と導通する配線の形成等の諸工程を行う。高周波デバイスに用いる場合では、ゲート電極３６を覆う層間絶縁膜は形成されない。以上により、本例によるショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴが形成される。

図１２に、本例によるショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを示す。図１２では、図示の便宜上、化合物半導体層２上の部位のみを示し、ＳｉＣ基板及び素子分離構造３の図示を省略する。

このＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、ゲート電極３６の側面に保護壁７が配置されている。ゲート電極３６は、ファインゲート構造の幹状の下方部分３６ａと、下方部分３６ａの上端から当該上端よりも幅広に傘状（オーバーハング形状）に拡がる上方部分３６ｂとが一体形成されている。下方部分３６ａは、下端を含む第１の部分３６ａａと、第１の部分３６ａａ上の第２の部分３６ａｂとを有している。第１の部分３６ａａと第２の部分３６ａｂとの境界には、第２の部分３６ａｂが第１の部分３６ａａよりも幅広、ここでは左右それぞれに５０ｎｍ程度幅広の段差が形成されている。即ち、第２の部分３６ａｂは、保護壁７上に乗り上げ幅が５０ｎｍ程度で乗り上げるように形成されている。保護壁７は、第１の部分３６ａａの両側面のみを覆うように形成されている。

保護壁３１は、ゲート電極３６の下端であるゲート電極３６と絶縁膜６との接合部位を覆い、当該接合部位は外部に対して非露出状態とされる。本例では、第１の部分３６ａａと第２の部分３６ａｂとの境界に段差が形成されており、言わば形状的変曲点が増加している。これにより、大気構成元素及び水分の当該接合部位への浸入による、ゲート電極３６の多層金属構造及び半導体結晶の化学的・物理的変化がより確実に抑止され、電界集中に起因するデバイス特性の劣化が可及的に防止される。

保護壁７は、下方部分３６ａの第１の部分３６ａａの側面のみを覆うように設けられる。高周波特性を良好に保つ観点からは、ゲート電極３６の周辺に存する誘電体物質の量を最低限に留めて寄生容量を抑える必要がある。本実施形態では、デバイス特性の劣化を防止して信頼性を維持するためにキーとなる部位、即ち第１の部分３６ａａの側面のみに保護壁７が配置される。保護壁７は、第２の部分３６ａｂ及び上方部分３６ｂには配置されず、第２の部分３６ａｂの存する部位である保護壁７と上方部分３６ｂとの間には空隙（層間絶縁膜を形成する場合には、その絶縁物）が形成されることになる。空隙の大気又は層間絶縁膜の絶縁物は、通常の誘電体物質に比して誘電率が低い。従って、寄生容量が最小限に抑制されて良好な高周波特性を得ることができる。

以上説明したように、本例によれば、ファインゲート構造を採用してゲート電極３６の微細化を図るも、ゲート電極３６の周辺における電界集中によるデバイス特性の変動・劣化を防止して、信頼性の高いショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴが実現する。

（変形例４）
本例では、化合物半導体層の表面を覆う絶縁膜の形状が異なる点で第１の実施形態と相違する。
図１３は、第１の実施形態の変形例４によるショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法の主要工程を示す概略断面図である。

先ず、第１の実施形態と同様に、図１（ａ）〜図１（ｃ）の各工程を実行する。

続いて、図１３（ａ）に示すように、絶縁膜３７を形成する。
詳細には、例えばＰＥＣＶＤ法により、ソース電極４上及びドレイン電極５上を含むＳｉＣ基板１上の全面を覆うように、例えばＳｉＮ膜を膜厚５０ｎｍ程度に堆積する。これにより、絶縁膜３７が形成される。

続いて、図１３（ｂ）に示すように、絶縁膜３７をパターニングする。
詳細には、絶縁膜３７上にレジストを塗付する。リソグラフィーによりレジストを加工し、絶縁膜３７の表面を、ソース電極４上及びドレイン電極５上を露出し、ゲート電極の形成予定部位を含む１μｍ程度の幅で覆うレジストマスクを形成する。このレジストマスクを用いて、絶縁膜３７をドライエッチングする。これにより、化合物半導体層２の表面層２ｄの表面でゲート電極の形成予定部位を含む１μｍ程度の幅に絶縁膜３７を残存させる。

続いて、図１３（ｃ）に示すように、絶縁膜３７に開口３７ａを形成する。
詳細には、絶縁膜３７上にレジストを塗付する。レジストとしては、電子線レジストである例えば米国マイクロケム社製のポリメチルメタクリレート（ＰＭＭＡ）レジスト等を用いる。電子線描画法により、レジストに例えば８０ｎｍ長の開口用描画を行い、例えばＭＩＢＫ／ＩＰＡ混合液を用いて現像する。これにより、レジストに開口が形成される。このレジストをマスクとして、絶縁膜３７をドライエッチングする。このドライエッチングには、ＳＦ₆をエッチングガスとして用いる。これにより、絶縁膜３７に、表面層２ｄの表面の一部を露出させる例えば１００ｎｍ幅の開口３７ａが形成される。

しかる後、第１の実施形態と同様に、図２（ｄ）〜図３（ｂ）の各工程を実行し、ソース電極４、ドレイン電極５、及びゲート電極８と導通する配線の形成等の諸工程を行う。高周波デバイスに用いる場合では、ゲート電極８を覆う層間絶縁膜は形成されない。以上により、本例によるショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴが形成される。

図１４に、本例によるショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを示す。図１４では、図示の便宜上、化合物半導体層２上の部位のみを示し、ＳｉＣ基板及び素子分離構造３の図示を省略する。

このＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、保護壁７は、ゲート電極８の下端であるゲート電極８と絶縁膜３７との接合部位を覆い、当該接合部位は外部に対して非露出状態とされる。これにより、当該接合部位は大気構成元素及び水分と接触することなく、電界集中に起因するデバイス特性の劣化が可及的に防止される。

保護壁７は、下方部分８ａの第１の部分８ａａの側面のみを覆うように設けられる。高周波特性を良好に保つ観点からは、ゲート電極８の周辺に存する誘電体物質の量を最低限に留めて寄生容量を抑える必要がある。本例では、デバイス特性の劣化を防止して信頼性を維持するためにキーとなる部位、即ち第１の部分８ａａの側面のみに保護壁７が配置される。保護壁７は、第２の部分８ａｂ及び上方部分８ｂには配置されず、第２の部分８ａｂの存する部位である保護壁７と上方部分８ｂとの間には空隙（層間絶縁膜を形成する場合には、その絶縁物）が形成されることになる。空隙の大気又は層間絶縁膜の絶縁物は、通常の誘電体物質に比して誘電率が低い。従って、寄生容量が最小限に抑制されて良好な高周波特性を得ることができる。

更に、本例によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、絶縁膜３７は、ソース電極４及びドレイン電極５を露出し、化合物半導体層２上でゲート電極８の下端及び保護壁７の下面を覆い、上方部分８ｂの下方に包含される領域内のみに存する。ＨＥＭＴにおいては、高周波特性を向上させる観点から、化合物半導体層上の誘電体量を最小限にする必要がある。また、絶縁膜の形成方法によっては、ゲート電極の直近以外に存する絶縁膜の部分がシート抵抗（ソース抵抗）を増大させる原因になる場合もある。本例では、ゲート長を規定する絶縁膜３７をゲート電極８の直近にのみ配置する。これにより、ＡｌＧａＮ／ＧａＮ・ＨＥＭＴの高周波特性及び出力特性の大幅な改善が可能となる。

以上説明したように、本例によれば、ファインゲート構造を採用してゲート電極８の微細化を図るも、ゲート電極８の周辺における電界集中によるデバイス特性の変動・劣化を防止して、信頼性の高いショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴが実現する。

なお、上記した変形例１〜４において、そのうちの任意の２例、任意の３例、又は４例全てを組み合わせ、組み合わされた各変形例の特徴を備えたＡｌＧａＮ／ＧａＮ・ＨＥＭＴを実現するようにしても良い。

一例として、変形例３を変形例１と組み合わせた場合について説明する。
図１５に示すように、ゲート電極３６では、下方部分３６ａの第１の部分３６ａａと第２の部分３６ａｂとの境界には、第２の部分３６ａｂが第１の部分３６ａａよりも幅広の段差が形成されている。即ち、第２の部分３６ａｂは、保護壁３１上に乗り上げ幅が例えば５０ｎｍ程度で乗り上げるように形成されている。更に、ゲート電極３６では、下方部分３６ａの第１の部分３６ａａのドレイン電極５側の乗り上げ幅Ｗ１がソース電極４側の乗り上げ幅Ｗ２よりも大きい。この構成により、電界集中に起因するデバイス特性の劣化がより確実に防止される。

（第２の実施形態）
本実施形態では、ＭＩＳ型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを開示する。
図１６は、第２の実施形態によるＭＩＳ型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法の主要工程を示す概略断面図である。

先ず、第１の実施形態と同様に、図１（ａ）〜図１（ｃ）の各工程を実行する。

続いて、図１６（ａ）に示すように、絶縁膜６を形成する。
詳細には、例えばスパッタ法により、ソース電極４上及びドレイン電極５上を含むＳｉＣ基板１上の全面を覆うように、例えばＡｌ₂Ｏ₃膜を堆積する。これにより、絶縁膜４１が形成される。

続いて、図１６（ｂ）に示すように、保護壁７を形成する。
詳細には、絶縁膜４１上に、絶縁膜として、例えばＨＳＱ化合物である電子線感光型のＳＯＤ膜をスピンコーティング法により、例えば１００ｎｍの厚みに成膜する。ＳＯＤ膜に対して、対向辺間の距離が例えば１００ｎｍ程度となるように、ソース電極４側及びドレイン電極５側にそれぞれ例えば１００ｎｍ幅の各矩形状領域に電子線をドーズする。ＳＯＤ膜を現像及びキュアする。以上により、ＳＯＤ膜からなる保護壁７が形成される。保護壁７は、ソース電極４側の部分とドレイン電極５側の部分とが１００ｎｍ程度離間する、１００ｎｍ幅の絶縁構造体である。保護壁７間には、絶縁膜４１上で１００ｎｍ幅の空隙７ｂが形成される。

続いて、第１の実施形態の図３（ａ）と同様に、ゲート電極を形成するための３層レジストマスク１２を形成する。

続いて、図１６（ｃ）に示すように、ゲート電極４２を形成する。
詳細には、電極材料として例えばＮｉ／Ａｕを用い、蒸着法等により、開口２１ａ内を電極材料で埋め込み、開口２２ａ内に電極材料が存するように、電極材料を堆積する。電極材料は、上層レジスト２３上にも堆積する。電極材料として、Ｎｉ／Ａｕの代わりにＰｔ／Ａｕを堆積するようにしても良い。

加温した有機溶剤を用いたリフトオフ法により、３層レジストマスク１２及び不要な電極材料、ここでは上層レジスト２３上に堆積する電極材料を除去する。以上により、空隙７ｂ内を電極材料で埋め込み、保護壁７の上方に突出するように、ゲート絶縁膜として機能する絶縁膜４１上にオーバーハング形状のゲート電極４２が形成される。

しかる後、ソース電極４、ドレイン電極５、及びゲート電極４２と導通する配線の形成等の諸工程を行う。高周波デバイスに用いる場合では、ゲート電極４２を覆う層間絶縁膜は形成されない。以上により、本実施形態によるＭＩＳ型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴが形成される。

図１７に、本実施形態によるＭＩＳ型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを示す。図１７では、図示の便宜上、化合物半導体層２上の部位のみを示し、ＳｉＣ基板及び素子分離構造３の図示を省略する。

このＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、ゲート電極４２の側面に保護壁７が配置されている。ゲート電極４２は、ファインゲート構造の幹状の下方部分４２ａと、下方部分４２ａの上端から当該上端よりも幅広に傘状（オーバーハング形状）に拡がる上方部分４２ｂとが一体形成されている。下方部分４２ａは、下端を含む第１の部分４２ａａと、第１の部分４２ａａ上の第２の部分４２ａｂとを有している。保護壁７は、第１の部分４２ａａの両側面のみを覆うように形成されている。

保護壁７は、ゲート電極４２の下端であるゲート電極４２と絶縁膜４１との接合部位を覆い、当該接合部位は外部に対して非露出状態とされる。絶縁膜４１は薄く、保護壁７が存しない場合に当該接合部位で電界集中が生じたとき、電界集中に対する耐性は十分であるとは言えない。本実施形態では、上記のように保護壁７を配置することにより、当該接合部位は大気構成元素及び水分と接触することなく、電界集中に起因するデバイス特性の劣化が可及的に防止される。

保護壁７は、下方部分４２ａの第１の部分４２ａａの側面のみを覆うように設けられる。高周波特性を良好に保つ観点からは、ゲート電極４２の周辺に存する誘電体物質の量を最低限に留めて寄生容量を抑える必要がある。本実施形態では、デバイス特性の劣化を防止して信頼性を維持するためにキーとなる部位、即ち第１の部分４２ａａの側面のみに保護壁７が配置される。保護壁７は、第２の部分４２ａｂ及び上方部分４２ｂには配置されず、第２の部分４２ａｂの存する部位である保護壁７と上方部分４２ｂとの間には空隙（層間絶縁膜を形成する場合には、その絶縁物）が形成されることになる。空隙の大気又は層間絶縁膜の絶縁物は、通常の誘電体物質に比して誘電率が低い。従って、寄生容量が最小限に抑制されて良好な高周波特性を得ることができる。

以上説明したように、本実施形態によれば、ファインゲート構造を採用してゲート電極４２の微細化を図るも、ゲート電極４２の周辺における電界集中によるデバイス特性の変動・劣化を防止して、信頼性の高いＭＩＳ型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴが実現する。

なお、図１８に例示するように、本実施形態でも、第１の実施形態の諸変形例を適用しても良い。また、以下の３例のうちの任意の２例、又は３例全てを組み合わせ、組み合わされた各例の特徴を備えたＡｌＧａＮ／ＧａＮ・ＨＥＭＴを実現することもできる。

図１８（ａ）に、第１の実施形態の変形例２を適用した、保護壁３３及びゲート電極３４を有するＭＩＳ型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを示す。
図１８（ｂ）に、第１の実施形態の変形例３を適用した、保護壁７及びゲート電極３６を有するＭＩＳ型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを示す。
図１８（ｃ）に、第１の実施形態の変形例４を適用したＭＩＳ型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを示す。このＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、絶縁膜４１が、ゲート電極４２の下面及び保護壁７の下面を覆い、上方部分８ｂの下方に包含される領域内のみに存する。

（第３の実施形態）
本実施形態では、第１の実施形態及びその諸変形例、並びに第２の実施形態及びその諸変形例から選ばれた１種のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを備えた高周波増幅器を開示する。
図１９は、第３の実施形態による高周波増幅器の概略構成を示す結線図である。

この高周波増幅器は、ディジタル・プレディストーション回路５１と、ミキサー５２ａ，５２ｂと、パワーアンプ５３とを備えて構成される。
ディジタル・プレディストーション回路５１は、入力信号の非線形歪みを補償するものである。ミキサー５２ａは、非線形歪みが補償された入力信号と交流信号をミキシングするものである。パワーアンプ５３は、交流信号とミキシングされた入力信号を増幅するものであり、第１の実施形態及びその諸変形例、並びに第２の実施形態及びその諸変形例から選ばれた１種のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを有している。なお図１９では、例えばスイッチの切り替えにより、出力側の信号をミキサー５２ｂで交流信号とミキシングしてディジタル・プレディストーション回路５１に送出できる構成とされている。

本実施形態では、ファインゲート構造を採用してゲート電極の微細化を図るも、ゲート電極の周辺における電界集中によるデバイス特性の変動・劣化を防止する、信頼性の高いショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを高周波増幅器に適用する。これにより、信頼性の高い高耐圧の高周波増幅器が実現する。

［他の実施形態］
第１の実施形態及びその諸変形例、第２の実施形態及びその諸変形例、並びに第３の実施形態では、化合物半導体装置としてＡｌＧａＮ／ＧａＮ・ＨＥＭＴを例示した。化合物半導体装置としては、ＡｌＧａＮ／ＧａＮ・ＨＥＭＴ以外にも、例えば以下のようなＨＥＭＴにも適用できる。

（その他のＨＥＭＴ例１）
本例では、化合物半導体装置として、ＩｎＡｌＮ／ＧａＮ・ＨＥＭＴを開示する。
ＩｎＡｌＮとＧａＮは、組成によって格子定数が近くすることが可能な化合物半導体である。この場合、上記の諸実施形態及び諸変形例では、電子走行層がＧａＮ、電子供給層がＩｎＡｌＮ、表面層がＧａＮで形成される。また、この場合のピエゾ分極がほとんど発生しないため、２次元電子ガスは主にＩｎＡｌＮの自発分極により発生する。

本例によれば、上述したＡｌＧａＮ／ＧａＮ・ＨＥＭＴと同様に、ファインゲート構造を採用してゲート電極の微細化を図るも、ゲート電極の周辺における電界集中によるデバイス特性の変動・劣化を防止して、信頼性の高いＩｎＡｌＮ／ＧａＮが実現する。

（その他のＨＥＭＴ例２）
本例では、化合物半導体装置として、ＩｎＡｌＧａＮ／ＧａＮ・ＨＥＭＴを開示する。
ＧａＮとＩｎＡｌＧａＮは、後者の方が前者よりも格子定数が小さい化合物半導体である。この場合、上記の諸実施形態及び諸変形例では、電子走行層がＧａＮ、電子供給層がＩｎＡｌＧａＮ、表面層がＧａＮで形成される。

本例によれば、上述したＡｌＧａＮ／ＧａＮ・ＨＥＭＴと同様に、ファインゲート構造を採用してゲート電極の微細化を図るも、ゲート電極の周辺における電界集中によるデバイス特性の変動・劣化を防止して、信頼性の高いＩｎＡｌＧａＮ／ＧａＮ・ＨＥＭＴが実現する。

以下、化合物半導体装置の製造方法及び化合物半導体装置等の諸態様を付記としてまとめて記載する。

（付記１）化合物半導体層と、
前記化合物半導体層の上方に形成されたゲート電極と
を含み、
前記ゲート電極は、幹状の下方部分と、前記下方部分の上端から当該上端よりも幅広に傘状に拡がる上方部分とが一体形成されてなり、
前記下方部分は、下端を含む第１の部分と、前記第１の部分上の第２の部分とを有し、
前記第１の部分の側面のみを覆う保護壁が形成されていることを特徴とする化合物半導体装置。

（付記２）前記下方部分には、前記第１の部分と前記第２の部分との境界に前記第２の部分が前記第１の部分よりも幅広の段差が形成されており、
前記第２の部分は、前記保護壁上に乗り上げるように形成されていることを特徴とする付記１に記載の化合物半導体装置。

（付記３）前記化合物半導体層上の前記ゲート電極の側部に形成されたソース電極及びドレイン電極を更に含み、
前記保護壁は、前記ソース電極側の部分よりも前記ドレイン電極側の部分の方が厚いことを特徴とする付記１又は２に記載の化合物半導体装置。

（付記４）前記化合物半導体層と前記ゲート電極との間に絶縁膜が形成されており、
前記絶縁膜に形成された開口を通じて前記ゲート電極が前記化合物半導体層と直接接続されることを特徴とする付記１〜３のいずれか１項に記載の化合物半導体装置。

（付記５）前記下方部分の前記第１の部分は、前記開口を埋め込み前記絶縁膜上に乗り上げるように形成されており、乗り上げ幅が前記ソース電極側よりも前記ドレイン電極側の方が大きいことを特徴とする付記４に記載の化合物半導体装置。

（付記６）前記化合物半導体層と前記ゲート電極との間に絶縁膜が形成されており、
前記化合物半導体層の上方に前記絶縁膜を介して前記ゲート電極が形成されていることを特徴とする付記１〜３のいずれか１項に記載の化合物半導体装置。

（付記７）前記絶縁膜は、前記保護壁の下面を覆い前記上方部分の下方に包含される領域内のみに形成されていることを特徴とする付記４〜６のいずれか１項に記載の化合物半導体装置。

（付記８）化合物半導体層の上方に保護壁を形成する工程と、
前記保護壁間の空隙を埋め込むようにゲート電極を形成する工程と
を含み、
前記ゲート電極は、幹状の下方部分と、前記下方部分の上端から当該上端よりも幅広に傘状に拡がる上方部分とが一体形成されてなり、
前記下方部分は、下端を含む第１の部分と、前記第１の部分上の第２の部分とを有し、
前記保護壁が前記第１の部分の側面のみを覆うことを特徴とする化合物半導体装置の製造方法。

（付記９）前記下方部分には、前記第１の部分と前記第２の部分との境界に前記第２の部分が前記第１の部分よりも幅広の段差が形成され、
前記第２の部分は、前記保護壁上に乗り上げるように形成されることを特徴とする付記８に記載の化合物半導体装置の製造方法。

（付記１０）前記保護壁を形成する工程の前に、前記化合物半導体層上の前記ゲート電極の側部にソース電極及びドレイン電極を形成する工程を更に含み、
前記保護壁は、前記ソース電極側の部分よりも前記ドレイン電極側の部分の方が厚いことを特徴とする付記８又は９に記載の化合物半導体装置の製造方法。

（付記１１）前記保護壁を形成する工程の前に、前記化合物半導体層上に絶縁膜を形成する工程と、
前記保護壁を形成する工程の後に、前記絶縁膜の保護壁間の部位に前記化合物半導体層の表面の一部を露出する開口を形成する工程と
を更に含み、
前記絶縁膜に形成された開口を通じて前記ゲート電極が前記化合物半導体層と直接接続されることを特徴とする付記８〜１０のいずれか１項に記載の化合物半導体装置の製造方法。

（付記１２）前記下方部分の前記第１の部分は、前記開口を埋め込み前記絶縁膜上に乗り上げるように形成されており、乗り上げ幅が前記ソース電極側よりも前記ドレイン電極側の方が大きいことを特徴とする付記１１に記載の化合物半導体装置の製造方法。

（付記１３）前記保護壁を形成する工程の前に、前記化合物半導体層上に絶縁膜を形成する工程を更に含み、
前記化合物半導体層の上方に前記絶縁膜を介して前記ゲート電極が形成されることを特徴とする付記８〜１０のいずれか１項に記載の化合物半導体装置の製造方法。

（付記１４）前記絶縁膜は、前記保護壁の底面を覆い前記上方部分の下方に包含される領域内のみに形成されていることを特徴とする付記８〜１３のいずれか１項に記載の化合物半導体装置の製造方法。

（付記１５）入力した高周波電圧を増幅して出力する高周波増幅器であって、
トランジスタを有しており、
前記トランジスタは、
化合物半導体層と、
前記化合物半導体層の上方に形成されたゲート電極と
を含み、
前記ゲート電極は、幹状の下方部分と、前記下方部分の上端から当該上端よりも幅広に傘状に拡がる上方部分とが一体形成されてなり、
前記下方部分は、下端を含む第１の部分と、前記第１の部分上の第２の部分とを有し、
前記第１の部分の側面のみを覆う保護壁が形成されていることを特徴とする高周波増幅器。

１ ＳｉＣ基板
２ 化合物半導体層
２ａ バッファ層
２ｂ 電子走行層
２ｃ 電子供給層
２ｄ 表面層
３ 素子分離構造
４ ソース電極
５ ドレイン電極
６，３７，４１ 絶縁膜
６ａ，１１ａ，１１ｂ，２１ａ，２１ｂ，２２ａ，２３ａ，３７ａ 開口
７，３１，３３ 保護壁
７ａ，３１ａ，３３ａ 空隙
８，３２，３４，３６，４２，１０１ ゲート電極
８ａ，３２ａ，３４ａ，３６ａ，４２ａ 下方部分
８ｂ，３２ｂ，３４ｂ，３６ｂ，４２ｂ 上方部分
８ａａ，３２ａａ，３４ａａ，３６ａａ，４２ａａ 第１の部分
８ａｂ，３２ａｂ，３４ａｂ，３６ａｂ，４２ａｂ 第２の部分
１１ レジストマスク
１２，３５ ３層レジストマスク
２１ 下層レジスト
２２ 中間レジスト
２３ 上層レジスト
５１ ディジタル・プレディストーション回路
５２ａ，５２ｂ ミキサー
５３ パワーアンプ

Claims (6)

1. 化合物半導体層と、
   前記化合物半導体層の上方に形成されたゲート電極と
   を含み、
   前記ゲート電極は、幹状の下方部分と、前記下方部分の上端から当該上端よりも幅広に傘状に拡がる上方部分とが一体形成されてなり、
   前記下方部分は、下端を含む第１の部分と、前記第１の部分上の第２の部分とを有し、
   前記第１の部分の側面のみを覆う保護壁が形成されていることを特徴とする化合物半導体装置。
2. 前記下方部分には、前記第１の部分と前記第２の部分との境界に前記第２の部分が前記第１の部分よりも幅広の段差が形成されており、
   前記第２の部分は、前記保護壁上に乗り上げるように形成されていることを特徴とする請求項１に記載の化合物半導体装置。
3. 前記化合物半導体層上の前記ゲート電極の側部に形成されたソース電極及びドレイン電極を更に含み、
   前記保護壁は、前記ソース電極側の部分よりも前記ドレイン電極側の部分の方が厚いことを特徴とする請求項１又は２に記載の化合物半導体装置。
4. 前記化合物半導体層と前記ゲート電極との間に絶縁膜が形成されており、
   前記絶縁膜に形成された開口を通じて前記ゲート電極が前記化合物半導体層と直接接続されており、
   前記下方部分の前記第１の部分は、前記開口を埋め込み前記絶縁膜上に乗り上げるように形成されており、乗り上げ幅が前記ソース電極側よりも前記ドレイン電極側の方が大きいことを特徴とする請求項１〜３のいずれか１項に記載の化合物半導体装置。
5. 化合物半導体層の上方に保護壁を形成する工程と、
   前記保護壁間の空隙を埋め込むようにゲート電極を形成する工程と
   を含み、
   前記ゲート電極は、幹状の下方部分と、前記下方部分の上端から当該上端よりも幅広に傘状に拡がる上方部分とが一体形成されてなり、
   前記下方部分は、下端を含む第１の部分と、前記第１の部分上の第２の部分とを有し、
   前記保護壁が前記第１の部分の側面のみを覆うことを特徴とする化合物半導体装置の製造方法。
6. 前記下方部分には、前記第１の部分と前記第２の部分との境界に前記第２の部分が前記第１の部分よりも幅広の段差が形成され、
   前記第２の部分は、前記保護壁上に乗り上げるように形成されることを特徴とする請求項５に記載の化合物半導体装置の製造方法。

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