JP2012190951A - 固体撮像装置およびカメラ - Google Patents

Abstract

【課題】オーバーフローバリアを低下させ、リセット電圧を低減でき、ピンチ領域にかかる電界を抑制で、また、チャネルでのディップやバリアの形成を抑制し、線形性の劣化を防止しすることが可能な固体撮像装置およびカメラを提供する。
【解決手段】画素セルＣｅｌは、基板１００に形成された第１導電型(ｎ型)の第１ウェル１１０と、第１ウェル１１０より第２基板面１０２側に形成された第２導電型（ｐ型）の第２ウェル１２０とを有し、第１ウェル１１０は光を受光する受光部として機能し、受光した光の光電変換機能および電荷蓄積機能を有し、第２ウェル１２０は、第１ウェル１１０の受光部における蓄積電荷を検出し、閾値変調機能を有するＭＯＳ型トランジスタ１３０が形成され、トランジスタ１３０は、ゲート電極１３１がソース側主ゲート１３１Ｍとドレイン側サブゲート１３１Ｓに分離されている。
【選択図】図２

Description

本技術は、光電変換素子を有する固体撮像装置およびカメラに関するものである。

固体撮像装置、たとえばＣＣＤイメージセンサやＣＭＯＳイメージセンサでは、受光部の光電変換素子であるフォトダイオード中の結晶欠陥や、受光部とその上の絶縁膜との界面における界面準位が暗電流の発生源となることが知られている。

そのうち、界面準位に起因した暗電流の発生を抑制する手法としては、埋め込み型フォトダイオード構造が有効である。
この埋め込み型フォトダイオードは、たとえばｎ型半導体領域を形成し、このｎ型半導体領域の表面すなわち絶縁膜との界面近傍に、暗電流抑制のための浅く不純物濃度の濃いｐ型半導体領域（正孔蓄積領域）を形成して構成される。
その埋め込み型フォトダイオードの作製方法としては、ｐ型不純物となるＢやＢＦ_２をイオン注入し、アニール処理して、フォトダイオードを構成するｎ型半導体領域と絶縁膜との界面近傍にｐ型半導体領域を作製することが一般的である。

また、ＣＭＯＳイメージセンサでは、各画素が、フォトダイオードと読み出し、リセット、増幅などの各種のトランジスタを含んで形成される。フォトダイオードにより光電変換された信号は、これらのトランジスタにより処理される。各画素の上部には多層の金属配線を含む配線層が形成される。配線層上には、フォトダイオードに入射する光の波長を規定するカラーフィルタや、フォトダイオードに光を集光するオンチップレンズが形成される。

このようなＣＭＯＳイメージセンサとしては、種々の特徴を有するデバイス構造が提案されている。

光電変換素子構造にＣＣＤ的な特徴を採用した電荷変調デバイス（ＣＭＤ：Charge Modulation Device、特許文献１，２，３参照）、バルク電荷変調デバイス（ＢＣＭＤ：Bulk Charge Modulation Device、特許文献４参照）等の各種デバイスが提案されている。

なお、これらのＣＭＯＳイメージセンサは、基本的にデバイスの前面側から光を照射する前面照射型の固体撮像装置である。
これに対して、フォトダイオードや各種のトランジスタを形成したシリコン基板の裏側を研磨することにより薄膜化し、基板裏面側から光を入射させて光電変換する裏面（背面）照射型の固体撮像装置が提案されている（特許文献５参照）。

ところで、ＣＭＤ構造の固体撮像装置として、ダブルキャリアＣＭＤ（非特許文献１参照）とシングルキャリアＣＭＤ（特許文献６参照）のものが知られている。
これらのＣＭＤ構造の固体撮像装置では、埋め込み型センサ（光電変換部）の残留電荷の送出(リセット)は次のように行われている。

ダブルキャリアＣＭＤでは、基板に電圧を印加することで、センサ基板間のバリアを低下させ、センサに蓄積された電荷を基板に吐き捨てる形で、リセットを行っている。
シングルキャリアＣＭＤでは、読み出し用トランジスタのゲートを用いて、センサドレイン間のバリア（以下オーバーフローバリア）を変調し、障壁を低下させることでリセット動作を行うことができる。

特許第１９３８０９２号公報 特開平６−１２０４７３号公報 特開昭６０−１４０７５２号公報 特開昭６４−１４９５９号公報 特開平１０−６５１３８号公報 特開２００９−１５２２３４号公報 特開昭６４−７４６０号公報

A NEW MOS IMAGE SENSOR OPERATING IN A NON-DESTRUCTIVE READOUT MODE(IEDM1986)

しかしながら、上記したシングルキャリＣＤＭでは、オーバーフローバリアが大きく、リセットに要する電圧が大きい場合、リセット時に、ピンチオフ領域に高電界がかかり、信頼性的に問題が出てくる可能性がある。

ピンチオフ領域にかかる電界を緩和するために、高耐圧トランジスタ（たとえば特許文献７参照）のように、ゲートを単純に分離した構造を用いると、分離領域にディップやバリアができ、線形性等に悪影響を与える。

本技術は、オーバーフローバリアを低下させ、リセット電圧を低減でき、ピンチ領域にかかる電界を抑制で、また、チャネルでのディップやバリアの形成を抑制し、線形性の劣化を防止しすることが可能な固体撮像装置およびカメラを提供することにある。

本技術の第１の観点の固体撮像装置は、１画素セル毎または複数画素セルを単位として隣接セル群と素子分離層により分離された画素セルを有し、上記画素セルは、第１導電型ウェルと、第２導電型ウェルと、を有し、上記第１導電型ウェルは、光を受光し、受光した光の光電変換機能および電荷蓄積機能を有し、上記第２導電型ウェルは、上記第１導電型ウェルにおける蓄積電荷を検出し、閾値変調機能を有するトランジスタが形成され、上記トランジスタは、ソースおよびドレイン、当該ソースおよびドレイン間のチャネル形成領域上に形成されるゲート電極を有し、上記ゲート電極が、ソース側主ゲートとドレイン側サブゲートに分離されている。

本技術の第２の観点のカメラは、基板の第１基板面側から光を受光する固体撮像装置と、上記固体撮像装置の上記第１基板面側に入射光を導く光学系と、を有し、上記固体撮像装置は、１画素セル毎または複数画素セルを単位として隣接セル群と素子分離層により分離された画素セルを有し、上記画素セルは、第１導電型ウェルと、第２導電型ウェルと、を有し、上記第１導電型ウェルは、光を受光し、受光した光の光電変換機能および電荷蓄積機能を有し、上記第２導電型ウェルは、上記第１導電型ウェルにおける蓄積電荷を検出し、閾値変調機能を有するトランジスタが形成され、上記トランジスタは、ソースおよびドレイン、当該ソースおよびドレイン間のチャネル形成領域上に形成されるゲート電極を有し、上記ゲート電極が、ソース側主ゲートとドレイン側サブゲートに分離されている。

本技術によれば、オーバーフローバリアを低下させ、リセット電圧を低減でき、ピンチ領域にかかる電界を抑制できる。
また、チャネルでのディップやバリアの形成を抑制し、線形性の劣化を防止することができる。

本実施形態に係る固体撮像装置の概略構成を示すブロック図である。 実施形態に係る固体撮像装置の画素部基本構造を示す図である。 本実施形態に係る画素セルの等価回路を示す図である。 前面照射型ＢＭＣＤの場合に対して、入射光の波長がトランジスタの配置とどのような関係になるかを示す図である。 前面照射型の場合で、透明電極／ゲートシリコン酸化膜／シリコン単結晶が形成するエネルギーバンド状態の概略を示す図である。 図２で示される装置の電位状態変化に伴う各領域における半導体基板面と垂直方向の半導体基板内の電子に対する電位の変化を示す図である。 一般的なシングルキャリアＣＭＤを模式的に示す簡略断面図である。 本実施形態に係る固体撮像装置を模式的に示す簡略断面図である。 図８のａ−ａ´間のポテンシャルプロファイルを示す図である。 図２におけるａ−ａ’線におけるポテンシャル分布の一例を示す図である。 本実施形態の信号読み出し処理系の構成を模式的に示す図である。 本実施形態に係る固体撮像素子が適用されるカメラシステムの構成の一例を示す図である。

以下、本実施形態を図面に関連付けて説明する。
なお、説明は以下の順序で行う。
１．固体撮像装置の概略構成
２．画素部のデバイス構造例
３．カメラ

＜１．固体撮像装置の概略構成＞
図１は、本実施形態に係る固体撮像装置の概略構成を示すブロック図である。

本固体撮像装置１は、図１に示すように、センシング部としての画素部２、行方向（Ｙ方向）制御回路３、列方向（Ｘ方向）制御回路４、およびタイミング制御回路５を有する。

画素部２は、後で詳述するように、複数の画素セル２Ａがたとえばマトリクス状（行列状）に配置されて構成される。
本実施形態の画素部２の画素セル２Ａは、裏面（背面）照射で、ダブルウェル構造、閾値変調（ＣＭＤ）方式のイメージセンサとして構成されている。
そして、本実施形態の画素部２は、ダブルウェル構造を採用し、蓄積電荷とチャネル電流が同一キャリアである。また、画素部２は、読み出しトランジスタとリセットトランジスタと選択トランジスタの機能を１トランジスタで共有する１トランジスタアーキテクチャ（構造）を有する。
このトランジスタのゲート電極がドレイン側で主ゲートとサブゲートに分離され、少なくともリセット動作時に、サブゲートには、ソース側の主ゲートへの印加電圧とドレインへの印加電圧間の中間電圧を印加するように構成される。
また、サブゲートは、埋め込みセンサとドレイン間のバリア(オーバーフロバリア)の上部に形成されている。
そして、このＣＭＤにおいて、主ゲートとサブゲート間が狭ギャップ化され、セルフアライン等でギャップにおける基板にイオンの注入（インプランテーション；以下、インプラという)が行われている。
さらに、画素部２においては、画素配列において、同一行に配列された画素セル２Ａが共通の行線Ｈ０，Ｈ１，・・・に接続され、同一列に配列された画素セル２Ａが共通の列線Ｖ０，Ｖ１，・・・に接続されている。

また、固体撮像装置１においては、画素部２の信号を順次読み出すための制御回路として、次の回路が配置される。固体撮像装置１において、制御回路として、内部クロックを生成するタイミング制御回路５、行アドレスや行走査を制御する行方向（Ｙ方向）制御回路３、そして列アドレスや列走査を制御する列方向（Ｘ方向）制御回路４が配置される。

行方向（Ｙ方向）制御回路３は、タイミング制御回路５のタイミング制御パルスを受けて、所定の行線Ｈ０，Ｈ１，・・・を駆動する。

列方向（Ｘ方向）制御回路４は、タイミング制御回路５のタイミング制御パルスを受けて、所定の列線Ｖ０，Ｖ１，・・・に読み出される信号を受けて所定の処理やアナログ・デジタル変換処理等）を行う。所定の処理には、たとえば相関二重サンプリング（ＣＤＳ(Correlated Double Sampling))が含まれる。

＜２．画素部のデバイス構造＞
以下に、本実施形態に係る固体撮像装置の画素部の具体的なデバイス構造について説明する。

図２(Ａ)，(Ｂ)は、本実施形態に係る固体撮像装置の画素部の基本構造を示す図であって、図２（Ａ）は平面図で、図２（Ｂ）は図２（Ａ）におけるａ−ａ’線における簡略断面図である。

固体撮像装置１は、図２に示すように基板（Ｓｉ基板）１００の第１基板面１０１側（裏面側）から光を入射させ、第２基板面１０２側（前面側）にＭＯＳ型トランジスタが形成される素子領域部ＥＡＰを形成した裏面（背面）照射型デバイスとして形成されている。
基板１００は、裏面から光を入射し得るように、シリコンウェハを薄膜化することにより形成される。基板１００の厚さは、固体撮像装置１の種類にもよるが、たとえば可視光用の場合には２〜６μｍであり、近赤外光用では６〜１０μｍとなる。

このように、基板１００は、光が照射される第１基板面１０１側と素子が形成される第２基板面１０２側とを有し、隣接セルと素子分離層により分離された複数の画素セルＣｅｌ（２Ａ）が形成されている。
本実施形態において、基板１００は、１画素セル毎または複数画素セルを単位として隣接セル群と素子分離層により分離された複数の画素セルＣｅｌ（２Ａ）が形成される。

画素セルＣｅｌは、第１基板面１０１側に形成された第１導電型(本実施形態においてはｎ型)ウェル（以下、第１ウェルという）１１０を有する。画素セルＣｅｌは、第１ウェル１１０より第２基板面１０２側に形成された第２導電型（ｐ型）ウェル（以下、第２ウェルという）１２０を有している。

ｎ型の第１ウェル１１０は、第１基板面１０１側からの光を受光する受光部として機能し、受光した光の光電変換機能および電荷蓄積機能を有する。
第２ウェル１２０は、第１ウェル１１０の受光部における蓄積電荷を検出し、閾値変調機能を有するＭＯＳ型のトランジスタ１３０が形成されている。

第１ウェル１１０の側壁にはそれらを囲むように第１導電型（本実施形態ではｎ型）の逆の導電型の第２導電型であるｐ型素子分離層（導電層）１４０が形成され、基板１００の光入射面である第１基板面１０１にｐ^＋層１５０が形成されている。

ｐ^＋層１５０の光入射面側には、たとえば酸化シリコンからなる絶縁膜や保護膜１５１が形成されている。そして、保護膜１５１上には、所望の波長領域の光のみを通過させるカラーフィルタ１５２が形成されている。また、カラーフィルタ１５２上には、入射光を第１ウェル１１０の受光部へ集光させるマイクロレンズ１５３が形成されている。

ｐ型の第２ウェル１２０には、その中央部にｎ^＋層からなるソース領域１２１およびドレイン領域１２２が所定間隔をおいて形成されている。ソース領域１２１とドレイン領域１２２間には、チャネル形成領域１２３が形成される。
また、第２ウェル１２０における第１ウェル１１０と重ならない領域（端部側領域）には、ｐ^＋層からなるウェル(基板)コンタクト領域１２４〜１２７が形成されている。

さらに、ソース領域１２１、ドレイン領域１２２、ウェルコンタクト領域１２４〜１２７が形成される基板１００の第２基板面１０２の表面に所定のプロセスにより酸化シリコン等の絶縁膜１６０が選択的に形成されている。
そして、基板１００の第２基板面１０２側におけるソース領域１２１とドレイン領域１２２間のチャネル形成領域１２３上に絶縁膜１６０を介してトランジスタ１３０のゲート電極１３１が形成されている。
本実施形態では、トランジスタ１３０のゲート電極１３１が、ソース側主ゲート１３１Ｍとドレイン側サブゲート１３１Ｓに分離されている。
そして、少なくともリセット動作時に、サブゲート１３１Ｓには、ソース側主ゲート１３１Ｍへの印加電圧（０〜−１．０Ｖ）とドレインへの印加電圧（３Ｖ以上）間の中間電圧（１Ｖや２Ｖ）が印加される。なお、リセットは、電荷をドレイン領域１２２に捨てる動作である。
サブゲート１３１Ｓは、埋め込みセンサとしての第１導電型ウェル１１０とドレイン領域１３２間のバリアの上部に形成されている。
そして、本実施形態においては、主ゲート１３１Ｍとサブゲート１３１Ｓ間の対向する側壁同士のギャップが狭ギャップ化され、ギャップ間の基板にイオン注入（ｎ型イオンのイオン注入）が行われている。

また、ソース領域１２１上の絶縁膜１６０の一部を開口してソース領域１２１と接続されるトランジスタ１３０のソース電極１３２が形成されている。
同様に、ドレイン領域１２２上の絶縁膜１６０の一部を開口してドレイン領域１２２と接続されるトランジスタ１３０のドレイン電極１３３が形成されている。

さらに、ウェルコンタクト領域１２４〜１２７上の絶縁膜の一部を開口してウェルコンタクト領域１２４〜１２７と接続されてウェルコンタクト電極１７０が形成されている。ウェルコンタクト電極１７０のレベルは、たとえば接地電位ＧＮＤ（０Ｖ）や−１．２Ｖ等に設定される。

以上の構成において、絶縁ゲート型電界効果トランジスタ（ＭＯＳトランジスタ）によるトランジスタ１３０は、第２基板面１０２側の第２ウェル１２０に形成されたソース領域１２１、ドレイン領域１２２、チャネル形成領域１２３を含んで構成されている。
さらにトランジスタ１３０は、第２基板面１０２の表面側に形成されたゲート電極１３１、ソース電極１３２、およびドレイン電極１３３を含んで構成されている。

なお、図２において、Ｓはトランジスタ１３０のソースを、Ｄはトランジスタ１３０のドレインを、Ｇはトランジスタ１３０のゲートを、それぞれ示している。

このように、本実施形態の各画素セルＣｅｌ（２Ａ）は、裏面（背面）照射で、ダブルウェル構造、閾値変調（ＣＭＤ）方式のイメージセンサとして構成されている。

図３は、本実施形態に係る画素セルの等価回路を示す図である。

画素セル２Ａ（Ｃｅｌ）は、図３に示すように、第１ウェル１１０に形成される光電変換および電荷蓄積素子部１１１、および第２ウェル１２０および第２基板面１２０側の電極により形成される１つのトランジスタ１３０により構成される。

このように、本実施形態に係る画素セルＣｅｌは、裏面照射で、ダブルウェル構造を有し、蓄積電荷とチャネル電流が同一キャリアである。また、画素セルＣｅｌは、読み出しトランジスタとリセットトランジスタと選択トランジスタの機能を１トランジスタで共有する１トランジスタアーキテクチャ（構造）を有する。

すなわち、本実施形態において、裏面照射でダブルウェル（Double-Well）構造を採用し、シングルウェル（Single-Well）変調方式を採用していない。その理由を以下に示す。

シングルウェル変調方式を採用すると、リニアリティ改善のためのポケットインプランテーションが必要となり、これにより蓄積面積を減少させるために画素微細化時に飽和電荷Ｑｓが取れなくなる。
シングルウェル構造では、変調度・変換効率が高くとも、欠陥に対して弱く、リニアリティ（猫足）の画素バラツキが多発しやすく、発生した場合には補正が困難である。
また、読み出し中にピニング(Pinning)が外れるために、カラムデジタルＣＤＳと相性が悪い。アナログＣＤＳにした場合は、容量の面積肥大で微細化に障害となる。
裏面照射と組み合わせてもリセットトランジスタが必要で２トランジスタ構成になることで微細化に不利である。

これに対して、本実施形態においては、裏面照射で、ダブルウェル構造を有し、蓄積電荷とチャネル電流が同一キャリアであり、素子分離が独立したキャリアで済む。
このことから、トランジスタ構造がリングである必要がなくなり、通常トランジスタと同じドレイン（Ｄ）/ゲート（Ｇ）/ソース（Ｓ）のいわゆる一方向の構造で構成することが可能となっている。
また、本実施形態においては、信号キャリアをトランジスタ１３０のドレインに排出させるような構造を採用している。
これにより、１トランジスタ読み出し（ピックアップ）トランジスタとリセットトランジスタと選択トランジスタを共有する、完全な１トランジスタで、ラテラルリセット構造が実現されている。

すなわち、本実施形態の画素セル構造によれば、２層ゲート構造ではなく、１層ゲート構造で済むことから、素子分離領域に特殊な細工が不要である。
また、隣接画素と、ドレイン共有やソース共有やゲート共有が可能であり、レイアウト効率を飛躍的に高め、画素微細化が可能となる。
また、トランジスタのドレインによるラテラルリセットを採用していることから、ドレインを横配線とすることと、共有画素単位で別配線にすることで、カラム共有が可能となりカラム回路のシュリンクができる。
また、トランジスタのゲート上に空きスペースができることで、ここに配線のメタルなどを利用したリフレクタ構造を設けることが可能となる。その結果、シリコン（Ｓｉ）基板を透過した光を反射させて再度Ｓｉ中で光電変換させ、たとえば近赤外感度をあげることができる。
また、既存構造では、受光期間中にゲートをオフし、シリコン（Ｓｉ）基板表面をピニングさせることで、界面で発生する暗電流をホール（Hole）と再結合させていたので、完全に再結合しない成分が暗電流ムラや白点欠陥となり問題となっていた。
これに対して、本構造では、ダブルウェルであるがゆえに、Ｓｉ表面で発生する暗電流電子を、チャネルからドレインに排出させることができ、界面で発生する暗電流や白点を完全にシャットアウトできる利点がある。
その結果、カラム読み出し時にゲートをオンしても、暗電流や白点が問題にならないために、信号の非破壊読み出しが可能となる。

ここで、上記構成を有する画素セルにおける動作について説明する。

裏面側である第１基板面（裏面）１０１より画素セル内に光を入射させ、画素セル内のｎ型の第１ウェル１１０内で主に光電効果により電子・ホール対が発生され、生じたホールがセルの壁面を形成するｐ型素子分離層１４０を通じて外部に排出される。
そして、電子のみがｎ型の第１ウェル１１０に蓄領され、ＭＯＳトランジスタとしてのトランジスタ１３０のソース・ドレイン間のゲート領域半導体表面近傍に形成される電位井戸内に蓄積される。そして、トランジスタ１３０を通じて、蓄積電荷の信号が増幅されて検出され、蓄積電荷が適宜排出され、混色や飽和電荷量の制御が行われる。

また、固体撮像装置１のセンサの半導体層の厚さは２〜１０μｍ程度であり、光の波長範囲で光電変換の量子効率が十分発揮される程度の厚みになっている。
これに対し、前面照射型の場合、通常、半導体基板の厚みは素子が割れにくい厚み（〜数百μｍ）に保つ必要があり、そのため、素子の基板を通してソース・ドレイン間のリーク電流が無視できず、問題になる場合がある。
これに対して、本実施形態においては、素子の厚みを十分薄くしているため、基板を通してのリーク電流を減らすことができ、この問題も回避している。

以上、本実施形態に係る固体撮像装置１の構成および機能について説明した。
以下に、本実施形態に係る固体撮像装置１についてさらに詳細に考察する。

図４は、前面照射型ＢＭＣＤの場合に対して、入射光の波長がトランジスタの配置とどのような関係になるかを示す図である。
図４の前面照射型ＢＭＣＤ１０は、基板前面側に絶縁膜１１、透明電極１２、遮光電極１３等が形成されている。また、１４はラテラルドレイン、１５はゲート絶縁膜、１６はシリコン基板を示している。

図４の前面照射の場合、トランジスタが設置されている側から光が進入するが、その際、ラテラルドレイン領域１４は遮光電極１３で覆われている。それ以外の開口部より絶縁膜１１や透明電極１２、ゲート絶縁膜１５などを透過して、シリコン基板１６内に光が侵入する構造になっている。
波長の長い赤色光や近赤外光はシリコンの表面から比較的内部まで入るが、青色光や近紫外光はそれほど深くまで入らない場所で光電変換が行われる。また、波長の短い光は表面の絶縁多層膜を通過する際に、散乱や吸収また層界面での反射などにより、エネルギーの損失を受けやすい。

これに対して、図２の本技術による裏面照射の場合は、トランジスタ１３０が配置されていない側から光が基板（シリコン基板）１００内に侵入する構造になっている。この構造で、波長の長い光の多くはトランジスタ近傍に到達するが、波長の短い光はごく一部しか到達しない。

入射光の波長も含めて量子効率を最大にするために、ソース・ドレインの拡散層やウェル層をどのようにしたら良いかという点に関しては、種々提案されている。
しかし、シリコン酸化膜（絶縁膜）を通過する光がトランジスタ特性に影響を及ぼす可能性についての議論は少ない。本実施形態では、この点について触れ、定性的ではあるがそのメカニズムをある程度明らかにする。

図５は、前面照射型の場合で、透明電極／ゲートシリコン酸化膜／シリコン単結晶が形成するエネルギーバンド状態の概略を示す図である。

ゲート酸化膜は製法や処理により性質が著しく相違する場合があり、あまり制御されていない場合には、酸化膜中に電子やホールを捕獲するようなトラップが残存する。図ではシリコン酸化膜の伝導帯の下、２.０ｅＶの位置に電子を捕獲するようなトラップが存在する場合を示している。
シリコン熱酸化膜の場合、バンドギャップは約８.０ｅＶであり、透明電極としてＩＴＯを使用する場合は、仕事関数は約４.３〜４.７ｅＶであるため、熱酸化膜のエネルギーギャップの真ん中より少し下に透明電極のフェルミレベルが位置することになる。

今、入射光のうちの青色光成分、たとえば波長λ＝４５０ｎｍについて注目してみると、アインシュタインの光量子の式 Ｅ＝ｈνより、 Ｅ＝２.７６ｅＶに相当する。このエネルギーは図示するように、透明電極のフェルミレベルから測った酸化膜中の電子トラップのエネルギーレベルの位置にほぼ等しい。
このとき、シリコン基板に対して透明ゲート電極に比較的大きな負の電圧を印加していると、光電効果により金属表面（透明電極）より飛び出した電子が、酸化膜中に励起してトラップに捕獲される。
トラップに捕獲された電子は電界により再放出され、ホッピング伝導によりシリコン単結晶の伝導帯に流れ込み、ゲート電極とシリコン間を弱い導通状態にし、トランジスタ特性や信号量にバラツキを生じさせる。
本実施形態の裏面照射では、エネルギーの大きな波長の短い光は、トランジスタ領域に到達するまでに殆どシリコン基板内でフォトキャリア生成にそのエネルギーを費やしてしまうので、前面照射のような欠点がないことが、大きな特徴になっている。

図６は、図２で示される装置の電位状態変化に伴う各領域における半導体基板面と垂直方向の半導体基板内の電子に対する電位の変化を示す図である。

いずれの状態においても、ウェルコンタクト電極１７０の電圧ＶＧＮＤは０Ｖに設定される。

（i）ゲート読み出し
トランジスタ１３０のゲート電圧ＶＧを１．０Ｖ、ドレイン電圧ＶＤを１．８Ｖにすると、ソース電圧ＶＳは１．６Ｖ〜１．４Ｖ程度であり、蓄積電荷(電子)は減少し、ソースからドレインに流れるチャネル電子電流がその分変調され、減少する。この電流変化分を測定すれば、蓄積電子の電荷変化量が分かる。この場合、たとえば主ゲート１３１Ｍとサブゲート１３１Ｓは同電圧であってもよい。

（ii）ゲート蓄積（非読み出し状態）
トランジスタ１３０のゲート電圧ＶＧを０Ｖ、ドレイン電圧ＶＤを１．８Ｖにすると、ソース電圧ＶＳは１．２Ｖあるいはそれ以下であり、トランジスタ１３０のソース・ドレイン間のゲート領域における半導体表面近傍に形成される電位井戸内に電子が蓄積される。この場合、たとえば主ゲート１３１Ｍとサブゲート１３１Ｓは同電圧とする。

（iii）ゲート蓄積（非リセット状態、ハードリセット）
トランジスタ１３０のゲート電圧ＶＧを０Ｖ〜−１．０Ｖ、ドレイン電圧ＶＤを１．８Ｖにすると、ソース電圧ＶＳはハイインピーダンスＨｉ−ＺまたはＬＤであり、蓄積された電子がオーバーフロー（ＯＦ）する状態となる。すなわち、画素セルＣｅｌを飽和させる。このとき信号を保持する。この場合、たとえば主ゲート１３１Ｍとサブゲート１３１Ｓは同電圧であってもよい。

（iiii）リセット
トランジスタ１３０の主ゲート電圧ＶＧＭを０〜−１．０Ｖ、サブゲート電圧ＶＧＳを１Ｖ〜２．５Ｖ、ドレイン電圧ＶＤを３．０Ｖ以上、たとえば３．７Ｖにする。ソース電圧ＶＳはハイインピーダンスＨｉ−ＺまたはＬＤであり、蓄積井戸内に存在する電子を、ドレイン電極を通して外部に排出させる。

このように、本実施形態においては、画素信号リセットとして、ドレイン電圧ＶＤ、場合によってはゲート電圧を含めて変調することで、ドレイン電極に蓄積した信号電荷(電子)を排出させる。

このリセット動作についてさらに説明する。ここでは、比較のため一般的なシングルキャリアＣＭＤのリセットについても説明する。

図７は、一般的なシングルキャリアＣＭＤを模式的に示す簡略断面図である。
図８は、本実施形態に係る固体撮像装置を模式的に示す簡略断面図である。
図９は、図２のａ−ａ´間のポテンシャルプロファイルを示す図である。
ここでは、説明を容易にするために、本実施形態の固体撮像装置１と同様の構成には同一符号を付している。

ＣＭＤを図７に示すような構造（シングルキャリア構造）にすることで、読み出し用トランジスタのゲートを用いて、センサとドレイン間のバリア（オーバーフローバリア：ＯＦＢ）を変調し、障壁を低下させることでリセット動作を行うことができる。
しかし、オーバーフローバリアが大きく、リセットに要する電圧が大きい場合、リセット時に、ピンチオフ領域に高電界がかかり、信頼性的に問題が出てくる可能性がある。

これに対して、本実施形態では、図８に示すように、ＯＦＢ（Over Flow Barrier ）上部に新たにリセット用のサブゲート１３１Ｓを形成されている。
このサブゲート１３１Ｓには、ソース側主ゲート１３１Ｍへの印加電圧（０〜−１．０Ｖ）とドレインへの印加電圧（３Ｖ以上）間の中間電圧（１Ｖや２Ｖ）が印加される。
これにより、ゲートとドレイン間にかかっていた電圧が、主ゲート１３１Ｍとサブゲート１３１Ｓ間、サブゲート１３１Ｓとドレイン１２２間に分圧され、ゲート下のピンチオフ領域の電界を緩和される。
また、サブゲート１３１Ｓに中間電圧が印加されることにより、オーバーフローバリアが低減され、リセット時に必要なドレイン電圧を下げることができる。
主ゲート１３１Ｍと、サブゲート１３１Ｓを分離する際、間に電圧の印加されないギャップが生じることになる。そのままの構造では、ギャップ下のチャネル領域に反転層が形成されず、ディップやバリアが生じてしまい、センサの線形性等に悪影響を与える可能性がある。本実施形態では。ギャップ幅を狭くして、非反転領域を少なくするとともに、ギャップにセルフアライン等でイオン注入を行うことで、チャネルのディップ・パリアを低減することができる。

また、本実施形態においては、低照度時に変調度、変換効率が高くなるように、いわゆるガンマ(γ)特性を持たせている。
そして、本実施形態においては、γ特性を高ダイナミックレンジ（ＤＲ）に活用している。
ここで、この画素セルのγ特性について説明する。

図１０は、図２（Ａ）におけるａ−ａ’線におけるポテンシャル分布の一例を示す図である。

ダブルウェルの特徴の一つとして、図１０に示すように、センサ蓄積領域がブロードなポテンシャル形状となる。このために、信号量によって容量が変化し、非線形性（γ特性）をもつことである。
しかし、シングルウェル構造が、リニアリティ（猫足）が非線形性で小信号時に信号が欠落することに対して、小信号時にゲインアップするγ特性の場合は、逆γ補正が可能なうえ低照度時のゲインが−となる。これにより、信号と同時にノイズも圧縮されるために低ノイズ化が可能となる。

このように、本実施形態においては、γ特性を積極的に活用し、図２に示すように、小信号をためるｎ型で深めのガンマポケット１８０を設けている。
このガンマポケット１８０において、信号キャリアと信号電流が１点集中し、小信号変調度が向上する。
また、後段の信号処理を行うＤＳＰで逆ガンマ補正し、全ノイズ圧縮を実現することが可能である。
また、図１０に示すように、画素セルＣｅｌは大信号時に容量が増大する構造を有し、γ特性による高ダイナミックレンジ（ＤＲ）としている。

図１１は、本実施形態の信号読み出し処理系の構成を模式的に示す図である。

列（Ｘ）方向制御回路４は、ＣＤＳ回路４１を含み、信号伝送路ＳＬ、スイッチＳＷを通して、オン状態にある画素セルＣｅｌの蓄積信号が転送される。なお、ＩＳはソースフォロワを形成するための電流源を示す。

以上説明したように、本実施形態によれば、以下の効果を得ることができる。
主ゲート−ドレイン間の電圧が、主ゲート−サブゲート間とサブゲート−ドレイン間に分圧されるのでゲート下のピンチオフ領域にかかる電界を抑制できる。
リセット時にサブゲートに主ゲートとドレイン間の中間電位を与えることで、センサドレイン間に傾斜を形成することができ、サブゲート下にあるオーバーフローバリアを低下させ、リセット電圧を低減できる。
峡ギャップ化しギャップインプラを行うことで、チャネルのディップ・バリアの形成を抑制し、線形性の劣化を防ぐことができる。

また、ドレイン（Ｄ）/ゲート（Ｇ）/ソース（Ｓ）構造の１トランジスタで画素を構成でき、ロジック（Logic）プロセスとの相性の良さから工程数増加が最小で済む。
ドレイン、ソース、ゲート、ウェルのコンタクトが共有できることでレイアウト効率が高く、微細画素が実現できる。
ゲート面積が大きいことから、トランジスタノイズが非常に少ない。
また、画素全体が蓄積領域となるために、飽和信号量が大きく高ダイナミックレンジ（ＤＲ）を実現できる。
また、界面から発生する暗電流がドレインに排出されるために、界面の暗電流画像欠陥が発生しない。
また、逆γ補正機能により低ノイズ化できる。

以上のような特徴を有する固体撮像装置は、デジタルカメラやビデオカメラの撮像デバイスとして適用することができる。

＜３．カメラ＞
図１２は、本実施形態に係る固体撮像素子が適用されるカメラの構成の一例を示す図である。

本カメラ２００は、図１２に示すように、本実施形態に係る固体撮像装置１、が適用可能な撮像デバイス２１０を有する。
カメラ２００は、この撮像デバイス２１０の画素領域に入射光を導く（被写体像を結像する）光学系２２０、たとえば入射光（像光）を撮像面上に結像させるレンズ２２０を有する。
カメラ２００は、撮像デバイス２１０を駆動する駆動回路(ＤＲＶ)２３０と、撮像デバイス２１０の出力信号を処理する信号処理回路(ＰＲＣ)２４０と、を有する。

駆動回路２３０は、撮像デバイス２１０内の回路を駆動するスタートバルスやクロックバルスを含む各種のタイミング信号を生成するタイミングジェネレータ(図示せず)を有し、所定のタイミング信号で撮像デバイス２１０を駆動する。

また、信号処理回路２４０は、撮像デバイス２１０の出力信号に対して所定の信号処理を施す。
信号処理回路２４０で処理された画像信号は、たとえばメモリなどの記録媒体に記録される。記録媒体に記録された画像情報は、プリンタなどによってハードコピーされる。また、信号処理回路２４０で処理された画像信号を液晶ディスプレイ等からなるモニターに動画として映し出される。

上述したように、デジタルスチルカメラ等の撮像装置において、撮像デバイス２１０として、先述した固体撮像装置１を搭載することで、高精度なカメラが実現できる。

本技術は、上記の実施形態の説明に限定されない。
たとえば、本実施形態で挙げた数値や材料は一例であり、これに限定されるものではない。
その他、本技術の要旨を逸脱しない範囲で、種々の変更が可能である。

１・・・固体撮像装置、２・・・画素部、２Ａ・・・画素セル、３・・・行方向（Ｙ方向）制御回路、４・・・列方向（Ｘ方向）制御回路、５・・・タイミング制御回路、１００・・・基板、１０１・・・第１基板面、１０２・・・第２基板面、１１０・・・第１導電型ウェル（第１ウェル）、１２０・・・第２導電型ウェル（第２ウェル）、１２１・・・ソース領域、１２２・・・ドレイン領域、１２３・・・チャネル形成領域、１３０・・・トランジスタ、１３１・・・ゲート電極、１３１Ｍ・・・主ゲート、１３１Ｓ・・・差部ゲート、１３２・・・ソース電極、１３３・・・ドレイン電極、１４０，１４０Ａ・・・第２導電型素子分離層、１５０・・・ｐ^＋層、１５２・・・カラーフィルタ、１５３・・・マイクロレンズ、１６０・・・絶縁膜、１７０・・・ウェル（基板）コンタクト電極、１８０・・・ガンマポケット、２００・カメラ、２１０・・・撮像デバイス、２２０・・・光学系、２３０・・・駆動回路、２４０・・・信号処理回路。

Claims (11)

1. １画素セル毎または複数画素セルを単位として隣接セル群と素子分離層により分離された画素セルを有し、
   上記画素セルは、
   第１導電型ウェルと、
   第２導電型ウェルと、を有し、
   上記第１導電型ウェルは、
   光を受光し、受光した光の光電変換機能および電荷蓄積機能を有し、
   上記第２導電型ウェルは、
   上記第１導電型ウェルにおける蓄積電荷を検出し、閾値変調機能を有するトランジスタが形成され、
   上記トランジスタは、
   ソースおよびドレイン、当該ソースおよびドレイン間のチャネル形成領域上に形成されるゲート電極を有し、
   上記ゲート電極が、
   ソース側主ゲートとドレイン側サブゲートに分離されている
   固体撮像装置。
2. 少なくともリセット動作時に、サブゲートには、ソース側主ゲートへの印加電圧とドレインへの印加電圧間の中間電圧が印加され、
   上記リセットは、電荷を上記ドレインに捨てる動作である
   請求項１記載の固体撮像装置。
3. 上記サブゲートは、
   上記第２導電型ウェルとドレイン間のバリアの上部に形成されている
   請求項１または２記載の固体撮像装置。
4. 上記主ゲートと上記サブゲート間が狭ギャップ化され、ギャップ間の基板にイオン注入が行われている
   請求項１から３のいずれか一に記載の固体撮像装置。
5. 蓄積電荷と信号電荷が同一キャリアである
   請求項１から４のいずれか一に記載の固体撮像装置。
6. 上記トランジスタは、読み出しトランジスタとしての機能と、リセットトランジスタとしての機能と、選択トランジスタとしての機能を含む
   請求項１から５のいずれか一に記載の固体撮像装置。
7. 上記画素セルは、
   光が照射される第１基板面側と素子が形成される第２基板面側とを有する基板に形成され、１画素セル毎または複数画素セルを単位として隣接セル群と素子分離層により分離され、
   上記画素セルは、
   上記第１導電型ウェルが上記第１基板面側に形成され、
   上記第２導電型ウェルが上記第２基板面側に形成され、
   上記第１導電型ウェルは、
   上記第１基板面側からの光を受光し、受光した光の光電変換機能および電荷蓄積機能を有し、
   上記第２導電型ウェルは、
   上記第１導電型ウェルにおける蓄積電荷を検出し、閾値変調機能を有するトランジスタが形成されている
   請求項１から７のいずれか一に記載の固体撮像装置。
8. 基板の第１基板面側から光を受光する固体撮像装置と、
   上記固体撮像装置の上記第１基板面側に入射光を導く光学系と、
   を有し、
   上記固体撮像装置は、
   １画素セル毎または複数画素セルを単位として隣接セル群と素子分離層により分離された画素セルを有し、
   上記画素セルは、
   第１導電型ウェルと、
   第２導電型ウェルと、を有し、
   上記第１導電型ウェルは、
   光を受光し、受光した光の光電変換機能および電荷蓄積機能を有し、
   上記第２導電型ウェルは、
   上記第１導電型ウェルにおける蓄積電荷を検出し、閾値変調機能を有するトランジスタが形成され、
   上記トランジスタは、
   ソースおよびドレイン、当該ソースおよびドレイン間のチャネル形成領域上に形成されるゲート電極を有し、
   上記ゲート電極が、
   ソース側主ゲートとドレイン側サブゲートに分離されている
   カメラ。
9. 少なくともリセット動作時に、サブゲートには、ソース側主ゲートへの印加電圧とドレインへの印加電圧間の中間電圧が印加され、
   上記リセットは、電荷を上記ドレインに捨てる動作である
   請求項８記載のカメラ。
10. 上記サブゲートは、
    上記第２導電型ウェルとドレイン間のバリアの上部に形成されている
    請求項８または９記載のカメラ。
11. 上記主ゲートと上記サブゲート間が狭ギャップ化され、ギャップ間の基板にイオン注入が行われている
    請求項８から１０のいずれか一に記載のカメラ。

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