JP2012164810A

JP2012164810A - 半導体装置の製造方法

Info

Publication number: JP2012164810A
Application number: JP2011023998A
Authority: JP
Inventors: Toshinori Sakanaka; 敏展坂中; Keiji Fujita; 敬次藤田
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2011-02-07
Filing date: 2011-02-07
Publication date: 2012-08-30
Also published as: US20120202346A1

Abstract

【課題】半導体装置の製造方法において、異なる膜特性を有する絶縁膜に形成されるコンタクト形状の制御性を向上させる。
【解決手段】半導体基板に素子領域を形成し、半導体基板の第１の領域上に、第１の絶縁膜を形成し、半導体基板の第２の領域上に、膜応力及びコンタクトの形成の際のエッチング加工時のエッチングレートが、第１の絶縁膜と異なる第２の絶縁膜を形成し、少なくとも第２の絶縁膜において、コンタクトが形成されるコンタクト領域に選択的にＵＶ光を照射し、ＵＶ光を照射した後、第１の絶縁膜及び前記第２の絶縁膜をエッチングして前記コンタクトを形成する。
【選択図】図１

Description

本発明の実施形態は、半導体装置の製造方法に関する。

近年、電子機器などの小型化、高機能化に伴い、例えば、ＳＲＡＭ（ＳｔａｔｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）セルを構成するＣＭＯＳトランジスタなどにおいて、駆動力を向上させるために、キャリア移動度を上げることが要求されている。

キャリア移動度は、素子が形成される基板面方位や軸方向、格子歪みなどによる応力に依存し、その向上・劣化の方向は、キャリアにより異なる。例えば、Ｓｉ基板（１００）面の〈１１０〉軸方向をチャネル長方向としてｎ型トランジスタとｐ型トランジスタを形成する場合、その方向（Ｘ方向）と基板面に垂直方向（Ｚ方向）に、ｎ型トランジスタでは引張応力を、ｐ型トランジスタでは圧縮応力を付与することで、キャリア移動度を向上させることができる。

このような引張応力あるいは圧縮応力は、ゲート電極上に形成されるＳｉＮなどのバリア膜（絶縁膜）の膜特性を、それぞれの素子で異ならせることにより付与される。

特開２００７−１４２１０４号公報

半導体装置の製造方法において、異なる膜特性を有する絶縁膜に形成される基板コンタクト形状の制御性を向上させる。

本発明の実施形態によれば、半導体装置の製造方法が提供される。この半導体装置の製造方法においては、半導体基板に素子領域を形成し、半導体基板の第１の領域上に、第１の絶縁膜を形成し、半導体基板の第２の領域上に、膜応力及びコンタクトの形成の際のエッチング加工時のエッチングレートが、第１の絶縁膜と異なる第２の絶縁膜を形成し、少なくとも第２の絶縁膜において、コンタクトが形成されるコンタクト領域に選択的にＵＶ光を照射し、ＵＶ光を照射した後、第１の絶縁膜及び前記第２の絶縁膜をエッチングして前記コンタクトを形成する、ことを特徴とする。

本発明の一実施形態に係る半導体装置の製造方法のフローチャートを示す図である。本発明の一実施形態に係る半導体装置の製造工程を示す図である。本発明の一実施形態に係る半導体装置の製造工程を示す図である。本発明の一実施形態に係る半導体装置の製造工程におけるＵＶ処理によるエッチングレートの変動を示す図である。本発明の一実施形態に係る半導体装置の製造工程におけるＵＶ処理によるエッチングレートの変動を示す図である。本発明の一実施形態に係る基板コンタクトの加工形状を示す図である。従来の基板コンタクトの加工形状を示す図である。本発明の一実施形態に係る半導体装置の製造方法のフローチャートを示す図である。本発明の一実施形態に係る半導体装置の製造工程を示す図である。本発明の一実施形態に係る半導体装置のＳＴＩ上のゲートコンタクトを示す上面図である。本発明の一実施形態に係る半導体装置のＳＴＩ上のゲートコンタクトを示す部分断面図である。

以下、本発明の実施の形態について、図面を参照して説明する。

＜第１の実施形態＞
図１に、本実施形態の半導体装置の製造方法のフローチャートを示す。先ず、図２Ａ（１）に示すように、半導体基板１１をＳＴＩ（Shallow Trench Isolation）１２によりｎ型トランジスタ領域１１ａとｐ型トランジスタ領域１１ｂを素子分離して、不純物拡散領域１３ａ、シリサイド膜１３ｂ、ゲート電極１４ａ、ゲート側壁１４ｂ、などから構成される素子領域を形成する（Ａｃｔ１−１）。

次いで、図２Ａ（２）に示すように、バリア膜として、例えば平行平板タイプのＰＥ−ＣＶＤ（Plasma-Enhanced Chemical Vapor Deposition）装置を用いて、ｎ型トランジスタ領域１１ａに引張応力を付与するためのＳｉＮ膜１５を、例えば20-500nm程度成膜する（Ａｃｔ１−２）。成膜条件は、例えば圧力：1-10Torr、基板温度：300-500℃、ガス流量：ＳｉＨ_４／ＮＨ_３／Ｎ_２＝10-500／500-5000／50-5000sccm、ＲＦ：13.56MHz/50-1000W、電極間距離：5-10mmとする。

そして、図２Ａ（３）に示すように、引張応力を増大させるために、ＳｉＮ膜１５上にＵＶ光を、例えば300-2000W/cm²で、合計200-1000秒間照射し、ＵＶ処理（１）を施す（Ａｃｔ１−３）。このとき、成膜とUV処理を交互に行ってもかまわない。このようなＵＶ処理により、図３に示すように、後述する基板コンタクト形成の際のエッチング加工時のエッチングレート（以下単にエッチングレートと記す）が低下する。これは、成膜されたＳｉＮ膜１５は、Ｈが多く結合する比較的疎な膜であるが、ＵＶによりＮ−Ｈ結合が切られて再結合するため、より密になるためであると考えられる。

次いで、図２Ａ（４）に示すように、ｐ型トランジスタ領域１１ｂ上のＳｉＮ膜１５を、フォトリソグラフィ・エッチング・プロセス（以下ＰＥＰと記す）などにより除去する（Ａｃｔ１−４）。そして、図２Ａ（５）に示すように、ＰＥ−ＣＶＤ装置を用いて、ｐ型トランジスタ領域１１ｂに圧縮応力を付与するためのＳｉＮ膜１６を、例えば20-500nm程度成膜する（Ａｃｔ１−５）。成膜条件は、例えば圧力：1-10Torr、基板温度：300-500℃、ガス流量：ＳｉＨ_４／ＮＨ_３／Ｎ_２／Ｈ_２／Ａｒ＝10-500／500-5000／100-5000／0―10000／0-5000sccm、ＲＦ：13.56MHz/50-1000W＋300-500kHz/0-100W、電極間距離：5-10mmとする。

このとき、ＳｉＮ膜１６については、膜ストレスが低下するため、ＵＶ処理は行わない。

そして、図２Ａ（６）に示すように、ｎ型トランジスタ領域１１a上のＳｉＮ膜１６を、ＰＥＰなどにより除去し（Ａｃｔ１−６）、図２Ｂ（１）に示すように、ＳｉＮ膜１５、１６上に、バリア膜としてＳｉＯ_２膜１７を成膜する（Ａｃｔ１−７）。

さらに、図２Ｂ（２）に示すように、レジストを塗布し、パターニング処理を行うことにより、基板コンタクトが形成される領域を除く領域を被覆する（基板コンタクト抜きパターンの）マスク１８を形成する（Ａｃｔ１−８）。このとき、レジストはＵＶ光（波長200nm以下）を減衰させる（吸収する）特性を有するもの（例えばＵＶ光の吸収率が10%以上のもの）が用いられる。

次いで、図２Ｂ（３）に示すように、このマスク１８を用いて、ＲＩＥ（Reactive Ion Etching）法などにより、ＳｉＯ_２膜１７の、基板コンタクトが形成される領域（以下コンタクト形成領域と記す）を選択的に除去する（Ａｃｔ１−９）。

そして、図２Ｂ（４）に示すように、マスク１８上にＵＶ光を、例えば300-2000W/cm²で、50-500秒間照射し、ＵＶ処理（２）を施す（Ａｃｔ１−１０）。このとき、ＳｉＮ膜１５、１６のマスク１８が形成されていないコンタクト形成領域１５ａ、１６ａには、ＵＶ光が照射されるが、マスク１８により被覆されたマスク領域１５ｂ、１６ｂには、レジスト（マスク１８）により吸収されるため、ＵＶ光が到達しない。

また、ＳｉＮ膜１５については、既にＵＶ処理が施されているため、図３に示すように、コンタクト形成領域１５ａのエッチングレートは、再度のＵＶ光の照射による変動は小さい。一方、ＵＶ処理が施されていないＳｉＮ膜１６については、図４に示すように、もともとＳｉＮ膜１５（破線で示す）よりエッチングレートが低くなっている。そして、コンタクト形成領域１６ａにおいて、ＵＶ光が照射されることにより、エッチングレートが大きくなり、コンタクト形成領域１５ａのエッチングレートとの差が小さくなる。これは、成膜されたＳｉＮ膜１６は、Ｈの結合が少ない比較的密な膜であるが、ＵＶによりＨが抜けるため、より疎になるためであると考えられる。

そして、このようにコンタクト形成領域１５ａ、１６ａに、ＵＶ処理を施した後、これらコンタクト形成領域１５ａ、１６ａを、ＲＩＥ法などにより除去し、Ｔｉ／Ｗなどのメタル層を埋め込むことにより、図２Ｂ（５）に示すように、基板コンタクト１９ａ、１９ｂを形成する（Ａｃｔ１−１１）。

このようにして、ＳｉＮ膜１５、１６に基板コンタクト１９ａ、１９ｂを形成する前にＵＶ処理を施すことにより、ｎ型トランジスタ領域１１ａとｐ型トランジスタ領域１１ｂにおける基板コンタクト形成時のエッチングレートの差を小さくすることができ、同時にＲＩＥを行っても、図５に示すように、ジャストのエッチング量で加工することができる。

特に、ＳｉＮ膜１６にＵＶ処理を施さない場合、ｐ型トランジスタ領域１１ｂにおいて、ジャストのエッチング量で加工すると、ｎ型トランジスタ領域１１ａにおいてはエッチングオーバーとなり、図６に示すように、サイド（基板面方向）に広がってしまったり、下層のサリサイドがダメージを受けてしまったりし、一方n型トランジスタ領域１１ａにおけるジャストのエッチング量で加工すると、p型トランジスタ領域１１ｂにおいてはエッチングアンダーとなり、SiN膜１６の膜残りが発生するが、このような基板コンタクト１９ａ、１９ｂの形状のばらつきやエッチングばらつきを抑えることができる。そして、除去される基板コンタクトが形成される領域のみにＵＶ処理を施すため、膜応力などの膜特性に影響を与えることはない。

このように、本実施形態によれば、それぞれ引張応力、圧縮応力を有するなど、異なる膜特性を有するＳｉＮ膜に基板コンタクトを形成する際、同時にＲＩＥを行っても、加工形状の変動を抑えることができるため、基板コンタクト形状の制御性を向上させることができる。そして、形状ばらつきを抑え、特性の安定化を図るとともに、微細化によりマージンが削減されることによる歩留りの低下を抑えることが可能となる。

＜第２の実施形態＞
本実施形態は、ＳｉＯ_２膜をＲＩＥする前にＵＶ処理を行う点で、実施形態１と異なっている。

図７に、本実施形態の半導体装置の製造方法のフローチャートを示す。実施形態1と同様に、図８（１）に示すように、半導体基板２１をＳＴＩ２２によりｎ型トランジスタ領域２１ａとｐ型トランジスタ領域２１ｂを素子分離して、素子領域を形成し（Ａｃｔ２−１）、ＳｉＮ膜２５を成膜する（Ａｃｔ２−２）。そして、引張応力を増大させるために、ＳｉＮ膜２５にＵＶ処理を施し（Ａｃｔ２−３）、ｐ型トランジスタ領域２１ｂ上のＳｉＮ膜２５を、ＰＥＰなどにより除去する（Ａｃｔ２−４）。そして、ＳｉＮ膜２６を成膜し（Ａｃｔ２−５）、ｎ型トランジスタ領域２１a上のＳｉＮ膜２６を、ＰＥＰなどにより除去し（Ａｃｔ２−６）、ＳｉＮ膜２５、２６上に、バリア膜としてＵＶ光に対して透明なＳｉＯ_２膜２７を形成する（Ａｃｔ２−７）。さらに、レジストを塗布し、パターニング処理を行うことにより、基板コンタクトが形成される領域を除く領域を被覆するマスク２８を形成する（Ａｃｔ２−８）。

次いで、図８（２）に示すように、マスク２８上にＵＶ光を、例えば300-2000W/cm²で、50-500秒間照射し、ＵＶ処理を行う（Ａｃｔ２−９）。このとき、実施形態１と異なり、ＳｉＯ_２膜２７のコンタクト形成領域２７ａは除去されていないが、ＳｉＯ_２膜はＵＶ光に対して透明であるため、減衰することなくＳｉＮ膜２５、２６に到達し、ＳｉＮ膜２５、２６のコンタクト形成領域２５ａ、２６ａにＵＶ処理が施される。

そして、マスク２８を用いて、ＲＩＥ法などにより、ＳｉＯ_２膜２７のコンタクト形成領域、ＳｉＮ膜２５、２６のコンタクト形成領域２５ａ、２６ａを順次除去し、図８（３）に示すように、実施形態１と同様にＴｉ／Ｗなどのメタル層を埋め込むことにより、基板コンタクト２９ａ、２９ｂを形成する（Ａｃｔ２−１０）。

このようにして、ＳｉＯ_２膜を除去する前にＵＶ処理を行うことにより、ＳｉＯ_２膜のＲＩＥ後に、連続してＳｉＮ膜のＲＩＥを行うことが可能となる。また、実施形態１と同様に、ｎ型トランジスタ領域２１ａとｐ型トランジスタ領域２１ｂにおける基板コンタクト形成時のエッチングレートの差を小さくすることができ、同時にＲＩＥを行っても、ジャストのエッチング量で加工することができる。

特に、ＳｉＮ膜２６にＵＶ処理を施さない場合、ｐ型トランジスタ領域２１ｂにおいて、ＲＩＥを行って、半導体基板２１が露出したとき、ｎ型トランジスタ領域２１ａにおいてはエッチングオーバーとなり、サイド（基板面方向）に広がってしまったり、下層のサリサイドがダメージを受けてしまったりし、一方n型トランジスタ領域21aにおけるジャストのエッチング量で加工すると、p型トランジスタ領域21bにおいてはエッチングアンダーとなり、SiN膜26の膜残りが発生するが、このような基板コンタクト２９ａ、２９ｂの形状のばらつきやエッチングばらつきを抑えることができる。

そして、除去される基板コンタクトが形成される領域のみにＵＶ処理を施すため、膜応力などの膜特性に影響を与えることはない。

このように、本実施形態によれば、実施形態１と同様に、それぞれ引張応力、圧縮応力を有するなど、異なる膜特性を有するＳｉＮ膜に基板コンタクトを形成する際、同時にＲＩＥを行っても、加工形状の変動を抑えることができるため、基板コンタクト形状の制御性を向上させることができる。そして、形状ばらつきを抑え、特性の安定化を図るとともに、微細化によりマージンが削減されることによる歩留りの低下を抑えることが可能となる。

また、図９に上面図を、図１０にそのＡ−Ａ’部分断面図を示すように、ＳＴＩ３２上のゲート電極３４上に形成されるコンタクト３９についても、引張応力を付与するＳｉＮ膜３５と、圧縮応力を付与するＳｉＮ膜３６が重なった領域に形成される場合、ＳｉＮ膜３６のエッチングレートを増大させ、エッチングレートの差を抑えることができるため、安定したコンタクト形状を得ることができるとともに、コンタクト抵抗のばらつきを抑えることができる。

なお、これら実施形態において、異なる膜特性を有する双方のＳｉＮ膜のコンタクト形成領域にＵＶ処理を施しているが、必ずしも双方（全面）にＵＶ処理を施さなくてもよい。予めＵＶ処理が施されていないＳｉＮ膜（圧縮応力を付与するＳｉＮ膜）のコンタクト形成領域にのみＵＶ処理を施してもよい。この場合、予めＵＶ処理が施されたＳｉＮ膜（引張応力を付与するＳｉＮ膜）をマスクしておく必要があるが、同様に異なる膜特性を有する双方のＳｉＮ膜のエッチングレートの差を小さくすることができる。

なお、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

１１、２１…半導体基板、１１ａ、２１ａ…ｎ型トランジスタ領域、１１ｂ、２１ｂ…ｐ型トランジスタ領域、１２、２２、３２…ＳＴＩ、１３ａ…不純物拡散領域、１３ｂ…シリサイド膜、１４ａ、３４…ゲート電極、１４ｂ…ゲート側壁、１５、１６、２５、２６、３５、３６…ＳｉＮ膜、１５ａ、１６ａ、２５ａ、２６ａ…コンタクト形成領域、１５ｂ、１６ｂ…マスク領域、１７、２７…ＳｉＯ_２膜、１８、２８…マスク、１９ａ、１９ｂ、２９ａ、２９ｂ…基板コンタクト、３９…コンタクト。

Claims

半導体基板に素子領域を形成し、
前記半導体基板の第１の領域上に、第１の絶縁膜を形成し、
前記半導体基板の第２の領域上に、膜応力及びコンタクトの形成の際のエッチング加工時のエッチングレートが、前記第１の絶縁膜と異なる第２の絶縁膜を形成し、
少なくとも前記第２の絶縁膜において、前記コンタクトが形成されるコンタクト領域に選択的にＵＶ光を照射し、
前記ＵＶ光を照射した後、前記第１の絶縁膜及び前記第２の絶縁膜をエッチングして前記コンタクトを形成する、
ことを特徴とする半導体装置の製造方法。
前記第１の絶縁膜にも、前記コンタクトが形成されるコンタクト形成領域に選択的に前記ＵＶ光を照射することを特徴とする請求項1に記載の半導体装置の製造方法。
前記第１の絶縁膜及び前記第２の絶縁膜を形成した後、
ＵＶ光を減衰させるレジスト膜により、前記第１の絶縁膜及び前記第２の絶縁膜の前記コンタクト形成領域を除く領域を被覆するマスクを形成し、
前記マスクを介して前記ＵＶ光を照射する、
ことを特徴とする請求項1又は請求項２に記載の半導体装置の製造方法。
前記第１の絶縁膜及び前記第２の絶縁膜上に、ＵＶ光を透過する第３の絶縁膜を形成した後、前記マスクを形成することを特徴とする請求項３に記載の半導体装置の製造方法。
前記第１の絶縁膜及び前記第２の絶縁膜上に、前記第３の絶縁膜を形成した後、前記マスクを形成し、
前記第３の絶縁膜を、前記マスクを用いてパターニングした後、
前記マスクを介して前記ＵＶ光を照射する、
ことを特徴とする請求項３に記載の半導体装置の製造方法。