JP2012160500A - 回路基板、半導体部品、半導体装置、回路基板の製造方法、半導体部品の製造方法及び半導体装置の製造方法 - Google Patents

Abstract

【課題】容易に電極部間のピッチを狭めたり、容易に電極部上に微小な半田バンプ形成したりすることができる回路基板等の技術を提供すること。
【解決手段】回路基板１０は、電極部２１を有する配線部２０を備える。電極部は、銅層２２と、銅層上の酸化銅層２３と、酸化銅層を貫通する孔２４とを有する。孔により露出された銅層露出部２５上には、フリップチップ実装用の半田バンプ１が形成される。半田バンプ形成時には、電極部上にクリーム半田等が塗布されて加熱される。半田は、銅には接着し易いが、酸化銅には接着にくい性質を有しており、この関係が利用される。つまり、クリーム半田加熱時には、半田バンプは、接着し易い銅層露出部上に形成され、酸化銅層上には形成されない。これにより、孔の大きさを調整することで、容易に微小な半田バンプを形成することができ、また、電極部の構造を複雑化する必要もないので、容易にピッチを狭めることができる。
【選択図】図１

Description

本技術は、フリップチップ実装用の半田バンプが形成された回路基板及び半導体部品や、回路基板及び半導体部品を含む半導体装置等の技術に関する。

近年、実装技術として、フリップチップ実装法が注目を集めている。このフリップチップ実装法は、半導体チップ等の半導体部品をフェイスダウン状態で基板に実装したり、半導体部品をフェイスダウン状態で半導体部品上に実装（いわゆる「チップ・オン・チップ」）したりする技術である。このフリップチップ実装法は、ワイヤボンディング法に比べて、実装面積を小さくすることができる等のメリットを有していることから、近年においては、ワイヤボンディング法に代えて広く用いられるようになってきている。

フリップチップ実装法では、例えば、半導体部品にバンプと呼ばれる端子電極が形成され、基板には、半導体部品のバンプに対応する位置に電極が形成される。基板上の電極には半田バンプが形成される。そして、半導体体部品のバンプと、基板の電極が対向配置され、バンプと、電極とが半田バンプによって溶融接合される。

電極上に半田バンプを形成する方法としては、一般的に、半田ボール搭載法や、クリーム半田印刷法等が用いられる。

また、電極上に半田バンプを形成する方法として、下記特許文献１に記載された技術が挙げられる。特許文献１に記載の回路基板は、配線パターンと、接続パットとを有する導体パターンを有する。接続パットは、配線パターンの幅よりも幅が広く形成されている。半田バンプ形成時には、導体パターン上の表面にフラックスと共に半田粉が塗布され、加熱により半田粉が溶融される。半田粉が溶融されると、半田が幅広の接続パット上に集まる現象が生じて、接続パット上に半田バンプが形成される。このようにして、半導体部品のバンプに対応する正確な位置に半田バンプを形成している。

特開２０００−７７４７１号公報（段落［００３２］〜［００４２］、図５、図６）

近年においては、半導体チップ等の半導体部品の高密度化に伴い、半導体部品に設けられるバンプの間のピッチが狭ピッチ化する傾向にある。このバンプ間の狭ピッチ化に対応して、基板側において電極間のピッチを狭めたり、電極上に微小な半田バンプ形成したりする必要性が生じてきている。

しかしながら、特許文献１の技術では、導体パターンの構造が複雑であるため、狭ピッチで導体パターンを形成することが困難である。一方、電極上に微小な半田バンプを形成する場合において、例えば、半田ボール搭載法が用いられる場合、半田ボールが微小になることから、この微小な半田ボールを電極の位置に位置させることが困難となるといった問題がある。

以上のような事情に鑑み、本技術の目的は、容易に電極部間のピッチを狭めたり、容易に電極部上に微小な半田バンプ形成したりすることができる回路基板等の技術を提供することにある。

本技術の一形態に係る回路基板は、電極部と、半田バンプと具備する。
前記電極部は、銅層と、前記銅層上に形成された酸化銅層と、前記銅層の一部が前記酸化銅層から露出するように、前記酸化銅層の一部が除去された除去部とを有する。
前記半田バンプは、前記除去部により露出された前記銅層上に形成されたフリップチップ実装用の半田バンプである。

本技術では、銅層上に酸化銅層が形成され、銅層の一部が酸化銅層から露出するように、酸化銅層の一部が除去されて除去部が形成される。半田バンプは、除去部により露出された銅層上に形成される。この半田バンプの形成時には、まず、除去部により露出された部分の銅層上と、除去部の周囲の酸化銅層上とに、例えば、クリーム半田等が塗布される。その後、このクリーム半田が加熱される。ここで、半田は、銅には接着し易いが、酸化銅には接着にくい性質を有している。本技術では、この関係が利用される。すなわち、クリーム半田加熱時には、半田バンプは、接着し易い銅層（除去部により露出された部分）上に形成され、除去部の周囲の酸化銅層上には形成されない。このように、本技術では、除去部に対応する部分に半田バンプを形成することができるので、除去部の大きさを調整することにより、電極部上に微小な半田を間単に形成することができる。また、電極部の形状を複雑化する必要もないので、間単に電極部間のピッチを狭めることができる。

上記回路基板において、前記酸化銅層は、表面に所定の十点平均粗さＲｚが付与されて前記酸化銅層上に形成されてもよい。

このように、酸化銅層の表面に所定の十点平均粗さを付与することで、回路基板が後に半導体部品等の他の部品とアンダーフィルによって固着されるときに、アンダーフィルと酸化銅層との密着性を向上させることができる。

上記回路基板において、前記十点平均粗さＲｚは、２０ｎｍ以上２００ｎｍ以下であってもよい。

これにより、アンダーフィルと酸化銅層との密着性を効果的に向上させることができる。

上記回路基板において、前記酸化銅層は、前記銅層がウェット処理されることで前記銅層上に形成され、前記ウェット処理による酸化銅層形成時に、前記酸化銅層の表面に前記十点平均粗さＲｚが付与されてもよい。

このように、ウェット処理により酸化銅層を形成することにより、酸化銅形成と同時に、容易に酸化銅層の表面に十点平均粗さＲｚを付与することができる。

上記回路基板において、前記半田バンプは、前記除去部により露出された前記銅層上に形成されてしまう酸化銅の膜を除去するように、かつ、前記十点平均粗さＲｚが付与された前記酸化銅層を除去しないように活性力が調整されたクリーム半田が、前記電極部上に塗布されて形成されてもよい。

これにより、除去部により露出された銅層上に形成されてしまう不要な酸化銅の膜を適切に除去しつつ、アンダーフィルと密着する部分として機能する、十点平均粗さが付与された酸化銅層が除去されてしまうことを防止することができる。

本技術の一形態に係る半導体部品は、電極部と、半田バンプとを具備する。
前記電極部は、銅層と、前記銅層上に形成された酸化銅層と、前記銅層の一部が前記酸化銅層から露出するように、前記酸化銅層の一部が除去された除去部とを有する。
前記半田バンプは、前記除去部により露出された前記銅層上に形成されたフリップチップ実装用の半田バンプである。

本技術の一形態に係る半導体装置は、回路基板と、半導体部品と具備する。
前記回路基板は、電極部と、半田バンプとを具備する。
前記電極部は、銅層と、前記銅層上に形成された酸化銅層と、前記銅層の一部が前記酸化銅層から露出するように、前記酸化銅層の一部が除去された除去部とを有する。
前記半田バンプは、前記除去部により露出された前記銅層上に形成されたフリップチップ実装用の半田バンプである。
前記半導体部品は、前記除去部により露出された銅層と前記半田バンプを介して溶融接合される被接合部を有し、前記回路基板にフリップチップ実装される。

上記半導体装置において、前記酸化銅層は、表面に所定の十点平均粗さＲｚが付与されて前記酸化銅層上に形成されてもよい。
この場合、前記半導体装置は、前記回路基板及び前記半導体部品の間に充填され、前記十点平均粗さＲｚが付与された前記酸化銅層の表面と密着しつつ、前記回路基板及び前記半導体部品を固着するアンダーフィルをさらに具備していてもよい。

この半導体装置では、アンダーフィルが、十点平均粗さＲｚが付与された酸化銅層の表面と密着するので、アンダーフィルと酸化銅層との密着性を向上させることができる。

上記半導体装置において、前記除去部により露出された銅層と被接合部とは、前記半田バンプの表面に形成された酸化被膜を除去するように、かつ、前記十点平均粗さＲｚが付与された前記酸化銅層を除去しないように活性力が調整されたフラックスが前記半田バンプ及び酸化銅層上に塗布された状態で、前記半田バンプを介して溶融接合されてもよい。

このように、フラックスの活性力を調整することで、半田バンプの表面に形成された酸化被膜を適切に除去しつつ、アンダーフィルと密着する部分として機能する、十点平均粗さが付与された酸化銅層がフラックスにより除去されてしまうことを防止することができる。

本技術の他の形態に係る半導体装置は、半導体部品と、回路基板とを具備する。
前記半導体部品は、銅層と、前記銅層上に形成された酸化銅層と、前記銅層の一部が前記酸化銅層から露出するように、前記酸化銅層の一部が除去された除去部とを有する電極部と、前記除去部により露出された前記銅層上に形成されたフリップチップ実装用の半田バンプとを有する。
前記回路基板は、前記除去部により露出された銅層と前記半田バンプを介して溶融接合される被接合部を有し、前記半導体部品がフリップチップ実装される。

本技術の一形態に係る回路基板の製造方法は、回路基板の電極部の銅層上に、酸化銅層を形成することを含む。
前記銅層の一部が前記酸化銅層から露出するように、前記酸化銅層の一部を除去して除去部が形成される。
前記除去部により露出された前記銅層上にフリップチップ実装用の半田バンプが形成される。

上記回路基板の製造方法において、前記酸化銅層を形成するステップは、前記酸化銅層の表面に所定の十点平均粗さＲｚが付与されるように前記酸化銅層を形成してもよい。
請求項１２に記載の回路基板の製造方法であって、

上記回路基板の製造方法において、前記十点平均粗さＲｚは、２０ｎｍ以上２００ｎｍ以下であってもよい。

上記回路基板の製造方法において、前記酸化銅層を形成するステップは、ウェット処理により前記銅層上に酸化銅層を形成し、前記ウェット処理による酸化銅層形成時に、前記酸化銅層の表面に前記十点平均粗さＲｚを付与してもよい。

上記回路基板の製造方法において、前記半田バンプを形成するステップは、前記除去部により露出された前記銅層上に形成されてしまう酸化銅の膜を除去するように、かつ、前記十点平均粗さＲｚが付与された前記酸化銅層を除去しないように活性力が調整されたクリーム半田を、前記電極部上に塗布して前記半田バンプを形成してもよい。

本技術の他の形態に係る半導体部品の製造方法は、半導体部品の電極部の銅層上に、酸化銅層を形成することを含む。
前記銅層の一部が前記酸化銅層から露出するように、前記酸化銅層の一部を除去して除去部が形成される。
前記除去部により露出された前記銅層上にフリップチップ実装用の半田バンプが形成される。

本技術の一形態に係る半導体装置の製造方法は、回路基板の電極部の銅層上に、酸化銅層を形成することを含む。
前記銅層の一部が前記酸化銅層から露出するように、前記酸化銅層の一部を除去して除去部が形成される。
前記除去部により露出された前記銅層上にフリップチップ実装用の半田バンプが形成される。
前記半田バンプを介して、前記除去部により露出された前記銅層と、前記半導体部品の前記被接合部とが溶融接合される。

上記半導体装置の製造方において、前記酸化銅層を形成するステップは、前記酸化銅層の表面に所定の十点平均粗さＲｚが付与されるように、前記酸化銅層を形成してもよい。
この場合、上記半導体装置の製造方法は、さらに、前記回路基板及び前記半導体部品の間にアンダーフィルを充填して、前記アンダーフィルを前記十点平均粗さＲｚが付与された酸化銅層の表面と密着させつつ、前記アンダーフィルにより前記回路基板及び前記半導体部品を固着させてもよい。

上記半導体装置の製造方法において、前記溶融接合するステップは、前記半田バンプの表面に形成された酸化被膜を除去するように、かつ、前記十点平均粗さＲｚが付与された前記酸化銅層の表面を除去しないように活性力が調整されたフラックスを前記半田バンプ及び酸化銅層上に塗布し、前記フラックスが前記半田バンプ及び酸化銅層上に塗布された状態で、前記半田バンプを介して、前記除去部により露出された前記銅層と、前記半導体部品の前記被接合部とを溶融接合してもよい。

本技術の他の形態に係る半導体装置の製造方法は、半導体部品の電極部の銅層上に、酸化銅層を形成することを含む。
前記銅層の一部が前記酸化銅層から露出するように、前記酸化銅層の一部を除去して除去部が形成される。
前記除去部により露出された前記銅層上にフリップチップ実装用の半田バンプが形成される。
前記半田バンプを介して、前記除去部により露出された前記銅層と、回路基板の前記被接合部とが溶融接合される。

以上のように、本技術によれば、容易に電極部間のピッチを狭めたり、容易に電極部上に微小な半田バンプ形成したりすることができる回路基板等の技術を提供することができる。

本技術の一実施形態に係る回路基板を示す平面図である。 図１に示すａ―ａ’間の断面図である。 回路基板の製造方法を説明するための模式図である。 回路基板の製造方法を説明するための模式図である。 回路基板の製造方法を説明するための模式図である。 回路基板の製造方法を説明するための模式図である。 回路基板の製造方法を説明するための模式図である。 ウェット処理により、十点平均粗さＲｚが付与された酸化銅層が形成される様子を示す模式図である。 複数の電極部に対して、それぞれクリーム半田が塗布される場合の一例を示す模式図である。 本技術の一実施形態に係る半導体装置の製造方法を説明するための模式図である。 半導体装置の製造方法を説明するための模式図である。 半導体装置の製造方法を説明するための模式図である。 半導体装置の製造方法を説明するための模式図である。 半導体装置の製造方法を説明するための模式図である。

以下、本技術に係る実施形態を、図面を参照しながら説明する。

［回路基板の構成］
図１は、本実施形態に係る回路基板を示す平面図である。図２は、図１に示すａ―ａ’間の断面図である。

図１及び図２に示す回路基板１０としては、例えば、インターポーザやマザーボード等が挙げられる。なお、図１及び図２では、理解を容易にするために、回路基板１０の構成は、簡略化されている。

図１に示すように、回路基板１０は、例えば、シリコン等により構成された基材１１と、基材１１上に設けられた複数の配線部２０と、基材１１及び配線部２０上に形成されたエポキシ樹脂等で構成されたソルダーレジスト１２とを含む。ソルダーレジスト１２は、開口部１３を有しており、この開口部１３から基材１１の一部と、配線部２０の一部とが回路基板１０の上方から露出している。

配線部２０は、この例では、基材１１上に５つ形成されている。配線部２０は、一方向に長い矩形の形状を有しており、それぞれ平行に並べられるようにして配置されている。配線部２０は、電極部２１を有している。この電極部２１は、後述の半導体部品６０のバンプ６１（図１２〜図１４参照）と電気的に接続される部分である。電極部２１は、バンプ６１と電気的に接続されるために、配線部２０の一部がソルダーレジスト１２から露出されて形成されている。

電極部２１（配線部２０）の幅Ｗは、例えば、２０μｍ〜１００μｍ程度とされ、電極部２１間（配線部２０間）のピッチＰは、例えば、４０μｍ〜２００μｍ程度とされる。

電極部２１は、銅層２２と、銅層２２上に形成された酸化銅層２３とを含む。酸化銅層２３の厚さＴは、典型的には、２０Å〜８０Åの範囲とされる。酸化銅層２３の厚さＴの上限が８０Å程度とされているのは、酸化銅層２３が厚すぎると、後述のように、レーザによって酸化銅層２３を貫通する孔２４（除去部）を形成する際に（図５参照）、孔２４を形成することが困難となるためである。

酸化銅層２３は、表面に所定の十点平均粗さＲｚを有している。この十点平均粗さＲｚは、酸化銅層２３の表面と後述のアンダーフィル７（図１４参照）との密着性を向上させるために、酸化銅層２３の表面に付与されている。十点平均粗さＲｚは、典型的には、２０ｎｍ〜２００ｎｍの範囲とされる。この場合、アンダーフィル７と酸化銅層２３との密着性を効果的に向上させることができる。

酸化銅層２３には、電極部２１の中心部の近傍に孔２４が形成されている。この孔２４は、銅層２２の一部が酸化銅層２３から露出するように、酸化銅層２３を貫通して形成されている。この孔２４の直径φは、例えば、２０μｍ〜１００μｍ程度とされる。

孔２４によって露出された銅層２２上には、フリップチップ実装用の半田バンプ１が形成されている。なお、以降では、孔２４によって露出された銅層２２の一部を銅層露出部２５と呼ぶ。すなわち、半田バンプ１は、銅層露出部２５上において、銅層露出部２５の全体を覆うようにして形成されている。銅層露出部２５の直径φは、孔２４の直径φと同じであり、例えば、２０μｍ〜１００μｍ程度とされる。同様に、半田バンプ１の直径φも例えば、２０μｍ〜１００μｍ程度とされる。半田バンプ１の高さＨは、例えば、１０μｍ〜５０μｍとされる。

［回路基板の製造方法］
次に、回路基板１０の製造方法について説明する。
図３〜図７は、回路基板１０の製造方法を説明するための模式図である。図３（Ａ）〜図７（Ａ）は、それぞれ各工程での回路基板１０を示す平面図である。図３（Ｂ）〜図７（Ｂ）は、それぞれ、図３（Ａ）〜図７（Ａ）に示すａ−ａ’間の断面図である。

図３を参照して、まず、基材１１と、基材１１上に設けられた配線部２０と、基材１１及び配線部２０上に設けられたソルダーレジスト１２とを有する回路基板１０が用意される。ソルダーレジスト１２は、開口部１３を有しており、この開口部１３から基材１１の一部と、配線部２０の一部とが上方から露出している。この例では、配線部２０（電極部２１）の幅Ｗは、３０μｍとされ、配線部２０間（電極部２１間）のピッチＰは、６０μｍとされた。

図４を参照して、次に、ウェット処理を施すことで、ソルダーレジスト１２の開口部１３から露出する銅層２２上に、酸化銅層２３が形成される。この例では、酸化銅層２３の厚さＴは、４０Åとされた。本実施形態では、ウェット処理により、酸化銅層２３が形成されるときに、同時に、酸化銅層２３に、十点平均粗さＲｚが付与される。この例では、十点平均粗さＲｚは、３０ｎｍとされた。

図８は、ウェット処理により、十点平均粗さＲｚが付与された酸化銅層２３が形成される様子を示す模式図である。

酸化銅層２３の形成に用いられるＷＥＴ処理薬品には、例えば、亜塩素酸ナトリウム（ＮａＣｌＯ_２）、亜塩素酸カリウム（ＫＣｌＯ_２）等の酸化剤や、水酸化ナトリウム（ＮａＯＨ）等が含まれる。亜塩素酸ナトリウム、亜塩素酸カリウム等の酸化剤は、酸化銅層２３の生成に用いられ、水酸化ナトリウムは、酸化銅層２３の成長に用いられる。

以下の式（１）〜（３）は、酸化銅の生成用として亜塩素酸ナトリウムが用いられた場合の化学反応式である。
４Ｃｕ＋ＮａＣｌＯ_２→２Ｃｕ_２Ｏ＋ＮａＣｌ・・・（１）
Ｃｕ_２Ｏ＋Ｈ_２Ｏ→Ｃｕ（ＯＨ）_２＋Ｃｕ・・・（２）
Ｃｕ（ＯＨ）_２→ＣｕＯ＋Ｈ_２Ｏ （６０℃＜）・・・（３）

また、以下の式（４）〜（５）は、水酸化ナトリウムにより酸化銅が成長する場合の化学反応式である。
Ｃｕ（ＯＨ）_２＋２ＮａＯＨ→Ｎａ_２ＣｕＯ_２＋２Ｈ_２Ｏ・・・（４）
Ｎａ_２ＣｕＯ_２＋Ｈ_２Ｏ→ＣｕＯ＋２ＮａＯＨ・・・（５）

このようなＷＥＴ処理薬品を用いたＷＥＴ処理により、酸化銅層２３の形成と同時に、容易に、十点平均粗さＲｚを酸化銅層２３に付与することができる。

図５を参照して、ＵＶレーザ（ＵＶ：Ultraviolet）が酸化銅層２３上から照射され、酸化銅層２３の一部が除去されて、酸化銅層２３を貫通する孔２４が形成される。ＵＶレーザとしては、例えば、３６６ｎｍの波長のＵＶレーザが使用される。なお、ＵＶレーザの代わりに、エキシマレーザ等の他のレーザが用いられても構わない。この例では、孔２４の直径φは、３０μｍとされた。酸化銅層２３に孔２４が形成されることで、銅層２２の一部が露出して、銅層露出部２５が形成される。なお、以上の工程により、銅層２２と、銅層２２上の酸化銅層２３と、酸化銅層２３に形成された孔２４とを有する電極部２１が形成される。

図６を参照して、次に、電極部２１上にクリーム半田３が塗布される。このとき、クリーム半田３は、ソルダーレジスト１２の開口部１３に対応する位置において、複数の電極部２１が並べられた方向（Ｙ軸方向）に沿って塗布される。これにより、クリーム半田３は、複数の電極部２１に対して一括して塗布される。クリーム半田３は、孔２４によって露出された部分の銅層２２上（銅層露出部２５上）と、孔２４の周囲の酸化銅層２３上とに塗布される。

この例では、クリーム半田３の幅Ｗ’は、５０μｍとされ、クリーム半田３の厚さＴ’は、４０μｍとされた。

クリーム半田３には、フラックスが含まれる。フラックスは、銅層露出部２５が空気に触れてしまうことで、銅層露出部２５上に自然に形成されてしまう酸化銅の膜（厚さは、１０Åよりも小さい）を除去するように活性力が調整される。また、フラックスは、意図的に銅層２２上に形成された酸化銅層２３（厚さＴは、２０Å〜８０Å程度）を除去しないように、活性力が調整される。これにより、銅層露出部２５上に形成されてしまう不要な酸化銅の膜を適切に除去しつつ、アンダーフィル７（図１４参照）と密着する部分として機能する、十点平均粗さが付与された酸化銅層２３が除去されてしまうことを防止することができる。

クリーム半田３としては、例えば、クリーム半田３に熱が加えられて、半田バンプ１が形成されるときに、この半田バンプ１の大きさ（高さＨ）を任意に調整可能な特殊なクリーム半田３が用いられてもよい。この特種クリーム半田３は、半田バンプ１が、ある一定の大きさ（高さＨ）となると、成長が止まるように構成されている。このような特種クリーム半田３として、タムラ製作所（登録商標）製のピータスが挙げられる。このような特種クリーム半田３を用いることにより、クリーム半田３の厚さＴ’等の印刷精度がそれほど正確でなくても、任意の大きさ（高さＨ）の半田バンプ１の形成が可能となる。

クリーム半田３が電極部２１上に塗布されると、次に、クリーム半田３に、例えば、２７０℃の熱が加えられる。ここで、半田は、銅には接着し易いが、酸化銅には接着にくい性質を有している。本技術では、この関係が利用される。すなわち、クリーム半田３が加熱されると、半田は、接着し易い銅層露出部２５上で成長し、これにより、銅層露出部２５上に半田バンプ１が形成される。一方、半田は、接着しにくい酸化銅上では成長しないので、酸化銅層２３上には半田バンプ１は形成されない。

加熱が終了すると、回路基板１０が洗浄され、不要なクリーム半田３が除去される。図７は、加熱及び洗浄後の回路基板１０を示す図である。図７に示すように、銅層露出部２５上に半田バンプ１（Ｓｎ０．７Ｃｕ）が形成されている。この例では、半田バンプ１の直径φは、３０μｍとされ、半田バンプ１の高さＨは、１５μｍとされた。

このように、本技術では、酸化銅層２３を貫通する孔２４に対応する銅層露出部２５に半田バンプ１を形成することができるので、孔２４の大きさを調整することにより、電極部２１上に微小な半田を容易に形成することができる。また、本技術では、配線部２０の一部を電極部２１とすることができ、電極部２１の形状を複雑化する必要もない。これにより、コストを削減しつつ、容易に電極部２１間のピッチを狭めることができる。以上より、本実施形態に係る回路基板１０は、半導体部品６０のバンプ６１間の狭ピッチ化等にも適切に対応することができる。

図６の説明では、複数の電極部２１上に対して、一括してクリーム半田３を塗布する場合について説明した。しかしながら、複数の電極部２１に対して、それぞれクリーム半田３が塗布されてもよい。図９は、複数の電極部２１に対して、それぞれクリーム半田３が塗布される場合の一例を示す模式図である。図９（Ａ）は、回路基板１０の平面図であり、図９（Ｂ）は、図９（Ａ）に示すａ−ａ’間の断面図である。

［半導体装置の製造方法］
次に、ＩＣチップ（ＩＣ：Integrated Circuit）等の半導体部品６０を回路基板１０にフリップチップ実装することによる半導体装置１００の製造方法について説明する。

図１０〜図１４は、半導体装置１００の製造方法を説明するための模式図である。図１０（Ａ）〜図１４（Ａ）は、それぞれ各工程での回路基板１０（及び半導体部品６０）を示す平面図である。図１０（Ｂ）〜図１４（Ｂ）は、それぞれ、図１０（Ａ）〜図１４（Ａ）に示すａ−ａ’間の断面図である。

なお、ここでの説明では、回路基板１０として、インターポーザ５０が用いられた場合を例に挙げて説明する。

図１０に示すように、インターポーザ５０は、基材３１と、基材３１上に設けられた複数の配線部４０と、基材３１及び配線部４０上に形成されたソルダーレジスト３２とを含む。ソルダーレジスト３２は、中央に、開口部３３を有している。この開口部３３から基材３１の中央部と、配線部４０の一部とがインターポーザ５０の上方から露出している。

この例では、配線部４０は、基材３１上において、上下左右にそれぞれ５つずつ、合計で２０個形成されている。配線部４０は、配線部分４２と、配線部分４２の一端部に設けられた電極部４１と、配線部分４２の他端部に設けられたビア４３とを有している。配線部４０の電極部４１は、ソルダーレジスト３２の開口部３３の四辺に沿って、上下左右にそれぞれ５つずつ形成されている。電極部４１は、開口部３３の四辺よりも中央側に形成されており、インターポーザ５０の上方において露出している。

合計２０個の配線部４０のうち、１群となる５つ配線部４０に着目する。５つの配線部４０のうち４つの配線部４０は、電極部４１から外側に向けて配線部分４２とビア４３が形成されており、配線部分４２とビア４３とがソルダーレジスト３２に覆われている。一方、５つの配線部４０のうち１つの配線部４０は、電極部４１から中央側に向けて配線部分４２とビア４３が形成されており、その全体がインターポーザ５０の上方において露出している。

電極部４１は、銅層２２と、酸化銅層２３と、孔２４とを有しており、孔２４により露出された銅層露出部２５上には、半田バンプ１が形成されている。電極部４１及び半田バンプ１の構成及び製造方法は、図１〜図９を用いて説明した電極部２１及び半田バンプ１の構成及び製造方法と典型的に同じである。

図１１を参照して、電極部４１上にフラックス５が塗布される。フラックス５は、合計２０個の全部の電極部４１を覆うようにして塗布される。フラックス５が塗布されると、半田バンプ１の表面と、酸化銅層２３の表面とがフラックス５により覆われる。このフラックス５は、半田バンプ１の表面に形成された酸化被膜を除去するように、かつ、十点平均粗さＲｚが付与された酸化銅層２３を除去しないように活性力が調整されている。これにより、半田バンプ１の表面に形成された酸化被膜を適切に除去しつつ、アンダーフィル７と密着する部分として機能する、十点平均粗さが付与された酸化銅層２３がフラックス５により除去されてしまうことを防止することができる。

図１２を参照して、フラックス５が塗布された状態で、ＩＣチップ等の半導体部品６０の下面に設けられたバンプ６１（被接続部）が半田バンプ１上に位置合わせされる。そして、熱処理が実行され、これにより、半導体部品６０のバンプ６１と、インターポーザ５０の電極部４１（銅層露出部２５）とが半田バンプ１を介して溶融接合される。これにより、バンプ６１と、電極部４１（銅層露出部２５）とが電気的に接続される。なお、フラックス５は、半導体部品６０のバンプ６１の表面に形成された酸化皮膜（及び半田バンプ１の酸化皮膜）を除去可能で、かつ、酸化銅層２３を除去不能に活性力が調整されていてもよい。

図１３を参照して、熱処理後、洗浄処理が行なわれ、フラックス５が除去される。次に、図１４を参照して、半導体部品６０とインターポーザ５０との間にアンダーフィル７剤が充填され、熱処理が実行される。これにより、半導体部品６０とインターポーザ５０とを固着するアンダーフィル７が半導体部品６０とインターポーザ５０との間に形成される。

これにより、半導体部品６０がインターポーザ５０にフリップチップ実装され、半導体装置１００が製造される。

上述のように、酸化銅層２３は、表面に２０ｎｍ〜２００ｎｍ程度の十点平均粗さＲｚを有している。従って、本実施形態では、アンダーフィル７と酸化銅層２３との密着性を向上させることができる。この場合、酸化銅層２３は、半田バンプ１の周囲でアンダーフィル７と密着している。

ここで、半導体装置１００がマザーボード等に実装される場合等、半導体装置１００に再び熱が加えられて半田バンプ１が再溶融する可能性がある。このような場合において、本実施形態では、酸化銅層２３が、半田バンプ１の周囲でアンダーフィル７と強固に密着しているので、再溶融した半田バンプ１が、酸化銅層２３の表面と、アンダーフィル７との間に流れ込んでしまうような現象を防止することができる。これにより、バンプ６１と、電極部４１（銅層露出部２５）との接合の信頼性、つまり、半導体部品６０と、インターポーザ５０（回路基板１０）との実装の信頼性を向上させることができる。

図１１及び図１２の説明では、半田バンプ１の表面の酸化被膜などを除去する方式として、フラックス５が用いられる場合について説明した。しかしながら、半田バンプ１の表面の酸化被膜などを除去する方式として、必ずしもフラックス５を用いた方式が用いられなくてもよい。この場合、例えば、フォーミングガス（Ｎ_２＝９５％、Ｈ_２＝５％）を用いたガス還元方式が用いられてもよいし、蟻酸（ＨＣＯＯＨ）を用いたＷＥＴ還元方式が用いられてもよい。あるいは、ＭＷプラズマ（ＭＷ：Microwave）を用いたＭＷプラズマ還元方式が用いられてもよい。

以上の説明では、回路基板１０（インターポーザ５０）側に電極部２１（電極部４１）及び半田バンプ１が設けられ、半導体部品６０側に被接合部（バンプ６１）が設けられる場合について説明したが、これは、逆であってもよい。すなわち、半導体部品６０側に電極部２１及び半田バンプ１が設けられ、回路基板１０（インターポーザ５０）側に被接合部が設けられていてもよい。

以上の説明では、回路基板１０（インターポーザ５０）と半導体部品６０とのフリップチップ実装について説明したが、本技術は、これに限られない。本技術は、半導体部品６０と半導体部品６０とのフリップチップ実装（例えば、ＩＣチップとＩＣチップとのフリップチップ実装）にも適用することができるし、回路基板１０と、回路基板１０とのフリップチップ実装（例えば、インターポーザ５０とマザーボードとのフリップチップ実装）にも適用することができる。

なお、本技術は、以下の構成もとることができる。
（１）銅層と、前記銅層上に形成された酸化銅層と、前記銅層の一部が前記酸化銅層から露出するように、前記酸化銅層の一部が除去された除去部とを有する電極部と、
前記除去部により露出された前記銅層上に形成されたフリップチップ実装用の半田バンプと
を具備する回路基板。
（２）前記（１）に記載の回路基板であって、
前記酸化銅層は、表面に所定の十点平均粗さＲｚが付与されて前記酸化銅層上に形成される回路基板。
（３）前記（２）に記載の回路基板であって、
前記十点平均粗さＲｚは、２０ｎｍ以上２００ｎｍ以下である回路基板。
（４）前記（２）又は（３）に記載の回路基板であって、
前記酸化銅層は、前記銅層がウェット処理されることで前記銅層上に形成され、前記ウェット処理による酸化銅層形成時に、前記酸化銅層の表面に前記十点平均粗さＲｚが付与される回路基板。
（５）前記（２）乃至（４）の何れか１つに記載の回路基板であって、
前記半田バンプは、前記除去部により露出された前記銅層上に形成されてしまう酸化銅の膜を除去するように、かつ、前記十点平均粗さＲｚが付与された前記酸化銅層を除去しないように活性力が調整されたクリーム半田が、前記電極部上に塗布されて形成される回路基板。
（６）銅層と、前記銅層上に形成された酸化銅層と、前記銅層の一部が前記酸化銅層から露出するように、前記酸化銅層の一部が除去された除去部とを有する電極部と、
前記除去部により露出された前記銅層上に形成されたフリップチップ実装用の半田バンプと
を具備する半導体部品。
（７）銅層と、前記銅層上に形成された酸化銅層と、前記銅層の一部が前記酸化銅層から露出するように、前記酸化銅層の一部が除去された除去部とを有する電極部と、前記除去部により露出された前記銅層上に形成されたフリップチップ実装用の半田バンプとを有する回路基板と、
前記除去部により露出された前記銅層と前記半田バンプを介して溶融接合される被接合部を有し、前記回路基板にフリップチップ実装される半導体部品と
を具備する半導体装置。
（８）前記（７）に記載の半導体装置であって、
前記酸化銅層は、表面に所定の十点平均粗さＲｚが付与されて前記酸化銅層上に形成され、
前記半導体装置は、前記回路基板及び前記半導体部品の間に充填され、前記十点平均粗さＲｚが付与された前記酸化銅層の表面と密着しつつ、前記回路基板及び前記半導体部品を固着するアンダーフィルをさらに具備する半導体装置。
（９）前記（８）に記載の半導体装置であって、
前記除去部により露出された前記銅層と被接合部とは、前記半田バンプの表面に形成された酸化被膜を除去するように、かつ、前記十点平均粗さＲｚが付与された前記酸化銅層を除去しないように活性力が調整されたフラックスが前記半田バンプ及び酸化銅層上に塗布された状態で、前記半田バンプを介して溶融接合される半導体装置。
（１０）銅層と、前記銅層上に形成された酸化銅層と、前記銅層の一部が前記酸化銅層から露出するように、前記酸化銅層の一部が除去された除去部とを有する電極部と、前記除去部により露出された前記銅層上に形成されたフリップチップ実装用の半田バンプとを有する半導体部品と、
前記除去部により露出された前記銅層と前記半田バンプを介して溶融接合される被接合部を有し、前記半導体部品がフリップチップ実装される回路基板と
を具備する半導体装置。
（１１）回路基板の電極部の銅層上に、酸化銅層を形成し、
前記銅層の一部が前記酸化銅層から露出するように、前記酸化銅層の一部を除去して除去部を形成し、
前記除去部により露出された前記銅層上にフリップチップ実装用の半田バンプを形成する
回路基板の製造方法。
（１２）前記（１１）に記載の回路基板の製造方法であって、
前記酸化銅層を形成するステップは、前記酸化銅層の表面に所定の十点平均粗さＲｚが付与されるように前記酸化銅層を形成する回路基板の製造方法。
（１３）前記（１２）に記載の回路基板の製造方法であって、
前記十点平均粗さＲｚは、２０ｎｍ以上２００ｎｍ以下である回路基板の製造方法。
（１４）前記（１２）又は（１３）に記載の回路基板の製造方法であって、
前記酸化銅層を形成するステップは、ウェット処理により前記銅層上に酸化銅層を形成し、前記ウェット処理による酸化銅層形成時に、前記酸化銅層の表面に前記十点平均粗さＲｚを付与する回路基板の製造方法。
（１５）前記（１２）乃至（１４）のいずれか１つに記載の回路基板の製造方法であって、
前記半田バンプを形成するステップは、前記除去部により露出された前記銅層上に形成されてしまう酸化銅の膜を除去するように、かつ、前記十点平均粗さＲｚが付与された前記酸化銅層を除去しないように活性力が調整されたクリーム半田を、前記電極部上に塗布して前記半田バンプを形成する回路基板の製造方法。
（１６）半導体部品の電極部の銅層上に、酸化銅層を形成し、
前記銅層の一部が前記酸化銅層から露出するように、前記酸化銅層の一部を除去して除去部を形成し、
前記除去部により露出された前記銅層上にフリップチップ実装用の半田バンプを形成する
半導体部品の製造方法。
（１７）回路基板の電極部の銅層上に、酸化銅層を形成し、
前記銅層の一部が前記酸化銅層から露出するように、前記酸化銅層の一部を除去して除去部を形成し、
前記除去部により露出された前記銅層上にフリップチップ実装用の半田バンプを形成し、
前記半田バンプを介して、前記除去部により露出された前記銅層と、半導体部品の前記被接合部とを溶融接合する
半導体装置の製造方法。
（１８）前記（１７）に記載の半導体装置の製造方法であって、
前記酸化銅層を形成するステップは、前記酸化銅層の表面に所定の十点平均粗さＲｚが付与されるように、前記酸化銅層を形成し、
前記半導体装置の製造方法は、さらに、
前記回路基板及び前記半導体部品の間にアンダーフィルを充填して、前記アンダーフィルを前記十点平均粗さＲｚが付与された酸化銅層の表面と密着させつつ、前記アンダーフィルにより前記回路基板及び前記半導体部品を固着させる半導体装置の製造方法。
（１９）前記（１８）に記載の半導体装置の製造方法であって、
前記溶融接合するステップは、前記半田バンプの表面に形成された酸化被膜を除去するように、かつ、前記十点平均粗さＲｚが付与された前記酸化銅層の表面を除去しないように活性力が調整されたフラックスを前記半田バンプ及び酸化銅層上に塗布し、前記フラックスが前記半田バンプ及び酸化銅層上に塗布された状態で、前記半田バンプを介して、前記除去部により露出された前記銅層と、前記半導体部品の前記被接合部とを溶融接合する半導体装置の製造方法。
（２０）半導体部品の電極部の銅層上に、酸化銅層を形成し、
前記銅層の一部が前記酸化銅層から露出するように、前記酸化銅層の一部を除去して除去部を形成し、
前記除去部により露出された前記銅層上にフリップチップ実装用の半田バンプを形成し、
前記半田バンプを介して、前記除去部により露出された前記銅層と、回路基板の前記被接合部とを溶融接合する
半導体装置の製造方法。

１…半田バンプ
５…フラックス
７…アンダーフィル
１０…回路基板
１１、３１…基材
１２、３２…ソルダーレジスト
２０、４０…配線部
２１、４１…電極部
２２…銅層
２３…酸化銅層
２４…孔
２５…銅層露出部
５０…インターポーザ
６０…半導体部品
６１…バンプ
１００…半導体装置

クリーム半田３としては、例えば、クリーム半田３に熱が加えられて、半田バンプ１が形成されるときに、この半田バンプ１の大きさ（高さＨ）を任意に調整可能な特殊なクリーム半田３が用いられてもよい。この特種クリーム半田３は、半田バンプ１が、ある一定の大きさ（高さＨ）となると、成長が止まるように構成されている。このような特種クリーム半田３を用いることにより、クリーム半田３の厚さＴ’等の印刷精度がそれほど正確でなくても、任意の大きさ（高さＨ）の半田バンプ１の形成が可能となる。

Claims (20)

1. 銅層と、前記銅層上に形成された酸化銅層と、前記銅層の一部が前記酸化銅層から露出するように、前記酸化銅層の一部が除去された除去部とを有する電極部と、
   前記除去部により露出された前記銅層上に形成されたフリップチップ実装用の半田バンプと
   を具備する回路基板。
2. 請求項１に記載の回路基板であって、
   前記酸化銅層は、表面に所定の十点平均粗さＲｚが付与されて前記酸化銅層上に形成される
   回路基板。
3. 請求項２に記載の回路基板であって、
   前記十点平均粗さＲｚは、２０ｎｍ以上２００ｎｍ以下である
   回路基板。
4. 請求項２に記載の回路基板であって、
   前記酸化銅層は、前記銅層がウェット処理されることで前記銅層上に形成され、前記ウェット処理による酸化銅層形成時に、前記酸化銅層の表面に前記十点平均粗さＲｚが付与される
   回路基板。
5. 請求項２に記載の回路基板であって、
   前記半田バンプは、前記除去部により露出された前記銅層上に形成されてしまう酸化銅の膜を除去するように、かつ、前記十点平均粗さＲｚが付与された前記酸化銅層を除去しないように活性力が調整されたクリーム半田が、前記電極部上に塗布されて形成される
   回路基板。
6. 銅層と、前記銅層上に形成された酸化銅層と、前記銅層の一部が前記酸化銅層から露出するように、前記酸化銅層の一部が除去された除去部とを有する電極部と、
   前記除去部により露出された前記銅層上に形成されたフリップチップ実装用の半田バンプと
   を具備する半導体部品。
7. 銅層と、前記銅層上に形成された酸化銅層と、前記銅層の一部が前記酸化銅層から露出するように、前記酸化銅層の一部が除去された除去部とを有する電極部と、前記除去部により露出された前記銅層上に形成されたフリップチップ実装用の半田バンプとを有する回路基板と、
   前記除去部により露出された前記銅層と前記半田バンプを介して溶融接合される被接合部を有し、前記回路基板にフリップチップ実装される半導体部品と
   を具備する半導体装置。
8. 請求項７に記載の半導体装置であって、
   前記酸化銅層は、表面に所定の十点平均粗さＲｚが付与されて前記酸化銅層上に形成され、
   前記半導体装置は、前記回路基板及び前記半導体部品の間に充填され、前記十点平均粗さＲｚが付与された前記酸化銅層の表面と密着しつつ、前記回路基板及び前記半導体部品を固着するアンダーフィルをさらに具備する
   半導体装置。
9. 請求項８に記載の半導体装置であって、
   前記除去部により露出された前記銅層と被接合部とは、前記半田バンプの表面に形成された酸化被膜を除去するように、かつ、前記十点平均粗さＲｚが付与された前記酸化銅層を除去しないように活性力が調整されたフラックスが前記半田バンプ及び酸化銅層上に塗布された状態で、前記半田バンプを介して溶融接合される
   半導体装置。
10. 銅層と、前記銅層上に形成された酸化銅層と、前記銅層の一部が前記酸化銅層から露出するように、前記酸化銅層の一部が除去された除去部とを有する電極部と、前記除去部により露出された前記銅層上に形成されたフリップチップ実装用の半田バンプとを有する半導体部品と、
    前記除去部により露出された前記銅層と前記半田バンプを介して溶融接合される被接合部を有し、前記半導体部品がフリップチップ実装される回路基板と
    を具備する半導体装置。
11. 回路基板の電極部の銅層上に、酸化銅層を形成し、
    前記銅層の一部が前記酸化銅層から露出するように、前記酸化銅層の一部を除去して除去部を形成し、
    前記除去部により露出された前記銅層上にフリップチップ実装用の半田バンプを形成する
    回路基板の製造方法。
12. 請求項１１に記載の回路基板の製造方法であって、
    前記酸化銅層を形成するステップは、前記酸化銅層の表面に所定の十点平均粗さＲｚが付与されるように前記酸化銅層を形成する
    回路基板の製造方法。
13. 請求項１２に記載の回路基板の製造方法であって、
    前記十点平均粗さＲｚは、２０ｎｍ以上２００ｎｍ以下である
    回路基板の製造方法。
14. 請求項１２に記載の回路基板の製造方法であって、
    前記酸化銅層を形成するステップは、ウェット処理により前記銅層上に酸化銅層を形成し、前記ウェット処理による酸化銅層形成時に、前記酸化銅層の表面に前記十点平均粗さＲｚを付与する
    回路基板の製造方法。
15. 請求項１２に記載の回路基板の製造方法であって、
    前記半田バンプを形成するステップは、
    前記除去部により露出された前記銅層上に形成されてしまう酸化銅の膜を除去するように、かつ、前記十点平均粗さＲｚが付与された前記酸化銅層を除去しないように活性力が調整されたクリーム半田を、前記電極部上に塗布して前記半田バンプを形成する
    回路基板の製造方法。
16. 半導体部品の電極部の銅層上に、酸化銅層を形成し、
    前記銅層の一部が前記酸化銅層から露出するように、前記酸化銅層の一部を除去して除去部を形成し、
    前記除去部により露出された前記銅層上にフリップチップ実装用の半田バンプを形成する
    半導体部品の製造方法。
17. 回路基板の電極部の銅層上に、酸化銅層を形成し、
    前記銅層の一部が前記酸化銅層から露出するように、前記酸化銅層の一部を除去して除去部を形成し、
    前記除去部により露出された前記銅層上にフリップチップ実装用の半田バンプを形成し、
    前記半田バンプを介して、前記除去部により露出された前記銅層と、半導体部品の前記被接合部とを溶融接合する
    半導体装置の製造方法。
18. 請求項１７に記載の半導体装置の製造方法であって、
    前記酸化銅層を形成するステップは、前記酸化銅層の表面に所定の十点平均粗さＲｚが付与されるように、前記酸化銅層を形成し、
    前記半導体装置の製造方法は、さらに、
    前記回路基板及び前記半導体部品の間にアンダーフィルを充填して、前記アンダーフィルを前記十点平均粗さＲｚが付与された酸化銅層の表面と密着させつつ、前記アンダーフィルにより前記回路基板及び前記半導体部品を固着させる
    半導体装置の製造方法。
19. 請求項１８に記載の半導体装置の製造方法であって、
    前記溶融接合するステップは、前記半田バンプの表面に形成された酸化被膜を除去するように、かつ、前記十点平均粗さＲｚが付与された前記酸化銅層の表面を除去しないように活性力が調整されたフラックスを前記半田バンプ及び酸化銅層上に塗布し、前記フラックスが前記半田バンプ及び酸化銅層上に塗布された状態で、前記半田バンプを介して、前記除去部により露出された前記銅層と、前記半導体部品の前記被接合部とを溶融接合する
    半導体装置の製造方法。
20. 半導体部品の電極部の銅層上に、酸化銅層を形成し、
    前記銅層の一部が前記酸化銅層から露出するように、前記酸化銅層の一部を除去して除去部を形成し、
    前記除去部により露出された前記銅層上にフリップチップ実装用の半田バンプを形成し、
    前記半田バンプを介して、前記除去部により露出された前記銅層と、回路基板の前記被接合部とを溶融接合する
    半導体装置の製造方法。

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