JP2012159370A - 半導体装置及びそのテスト方法 - Google Patents

Abstract

【課題】従来の半導体装置では、電源電圧変動を抑制するために回路規模が大きくなる問題があった。
【解決手段】本発明の半導体装置は、テスト対象回路１１〜１３と、スキャンモード制御信号ＳＭＣと、ノイズ制御信号ＣＮＴと、クロック信号ＣＬＫと、テストパターンＳＩＮとが入力され、テスト対象回路１２に対するテストを行うテスト回路２０と、を有し、テスト回路２０は、ノイズ制御信号ＣＮＴがイネーブルであるダミーノイズ生成期間にテスト回路２０において保持されているテストパターンＳＩＮに基づくテスト値を維持し、ダミーノイズ生成期間にクロック信号ＣＬＫの周期に応じて変動するダミー電源ノイズを生成し、ダミーノイズ生成期間の終了後にテストパターンによりテスト対象回路１２をテストする。
【選択図】図６

Description

本発明は半導体装置及びそのテスト方法に関し、特にスキャンチェーン回路を用いて機能テストを行う半導体装置及びそのテスト方法に関する。

近年、半導体装置の回路規模が増大している。そのため、大規模な回路を効率的にテストするために、スキャンチェーン回路を用いたテスト方法等の様々なテスト手法が提案されている。しかしながら、このようテスト手法では、効率的にテストを行うために、一度に動作させる素子数が通常動作時よりも多くなる。そのため、テスト時の消費電流に起因する電源ノイズは、通常動作時の電源ノイズよりも大きくなる傾向にある。また、ウェハレベルテストを行う場合、半導体装置とテスト装置との接続がプローブ針を介して行われる。このプローブ針と半導体装置との接触抵抗は、ワイヤボンディングの接触抵抗よりも大きくなる。つまり、ウェハレベルテストを行った場合、プローブ針と半導体装置との接触抵抗に起因してパッケージング後の半導体装置よりも大きくなる。

半導体装置は、適切な性能を確保するために、パッケージング後の通常動作における電源ノイズに対しては設計時に対策を講じる。しかし、回路規模の増大、或いは、設計上の制限が大きくなりすぎることから、テスト時の電源ノイズに対する対策は、行われないのが通常である。そのため、テスト時に電源ノイズが大きくなると、通常動作時よりも大きな電源ノイズに起因して本来合格判定となるはずのテストにおいて不良判定がなされる誤判定が生じ、歩留まりが低下する問題がある。そこで、テスト時の電源ノイズの緩和手法が特許文献１及び非特許文献１に開示されている。

半導体装置では、機能試験後にクロック信号の供給を停止すると、内部のトランジスタのゲートが全てオフするため、電流の消費が急激に減少することに伴い、電源電圧が上昇する。特許文献１において開示されているテスト方法では、半導体装置の機能試験後の後処理においてダミーテストデータをさらに供給する。さらに、特許文献１のテスト方法では、後処理を機能試験よりも遅いシステムクロックに基づき行う。特許文献１のテスト方法によるクロック供給手順のタイミングチャートを図１１に示す。これにより、特許文献１では、機能試験後の電源電圧のオーバーシュートを抑制する。

しかし、特許文献１に記載のテスト方法は、機能試験後に発生する電源電圧の変動をダミークロックで削減するものであって、スキャンテスト中の電源電圧の変動を削減することはできない。特許文献１のテスト方法は、機能試験後に半導体装置全体のゲートがオンからオフへ変化する現象に対する対策を行うものであり、その電圧変化の時間は数十μｓｅｃである。一方、スキャンテスト時の電源電圧の変動は、ラウンチクロックとキャプチャクロックの動作と同期して発生するものであり、高速なスキャンテストにおいては電圧変動の時間は数十ｎｓｅｃであることが知られている。

特許文献１のテスト方法は、数十μｓｅｃ程度の時間をかけて動作する際に発生する急激な電源電圧の変動を、動作速度を遅くすることで緩和するものである。つまり、特許文献１のテスト方法では、スキャンテスト時の瞬間的な電源電圧の変動を削減することはできない。スキャンテスト時のクロックの速度はテスト時に決定されるものであり、電源電圧の変動の削減の目的でクロックの速度を下げることはできない。また、特許文献１のテスト方法は、機能試験後の電源電圧の変動を削減することが目的なので、テストを実施している最中に発生する電源電圧の変動の削減はできない。

そこで、非特許文献１においてスキャンテスト中の電源電圧変動を抑制するテスト方法が提案されている。非特許文献１では、電源ノイズの発生回路を半導体装置内に設ける。そして、非特許文献１に記載のテスト方法では、スキャンテストのシフトクロックが入力された後に電源ノイズ発生回路を動作させ、その後キャプチャクロックの入力に合わせて電源ノイズ発生回路動作を止める。これにより、非特許文献１では、キャプチャ時に発生する電源電圧の変動を緩和する。ここで、図１２に非特許文献１に記載のテスト方法によるテスト時のタイミングチャートを示す。

特開２００７−１０８０１６

"Voltage Transient Detection and Induction for Debug and Test", Rex Petersen, Pankaj Pant, Pablo Lopez, Aaron Barton, Jim Ignowski, Doug Josephson, ITC, 2009

しかし、特許文献２に記載の技術では、半導体装置内に電源ノイズ発生回路が必要となる。この電源ノイズ発生回路は、多くのアナログトランジスタで構成される。また、電源ノイズ発生回路の規模或いは個数により、削減可能な電源電圧の変動の量が決まる。

近年、半導体装置では、多機能化により集積化される素子数が増大しており、テスト回路による回路規模の増大はできるだけ抑制しなければならない。一方、非特許文献１では、スキャンテスト時の電源ノイズを低減するために新たに電源ノイズ発生回路を追加しなければならい。つまり、非特許文献１を用いた場合、回路規模が増大する問題がある。

本発明にかかる半導体装置の一態様は、テスト対象回路と、スキャンモード制御信号と、ノイズ制御信号と、クロック信号と、テストパターンとが入力され、前記テスト対象回路に対するテストを行うテスト回路と、を有し、前記テスト回路は、前記ノイズ制御信号がイネーブルであるダミーノイズ生成期間に前記テスト回路において保持されている前記テストパターンに基づくテスト値を維持し、前記ダミーノイズ生成期間に前記クロック信号の周期に応じて変動するダミー電源ノイズを生成し、前記ダミーノイズ生成期間の終了後に前記テストパターンにより前記テスト対象回路をテストする。

本発明にかかる半導体装置のテスト方法の一態様は、テスト対象回路と、スキャンモード制御信号と、ノイズ制御信号と、クロック信号と、テストパターンとが入力され、前記テスト対象回路に対するテストを行うテスト回路と、を有する半導体装置のテスト方法であって、前記ノイズ制御信号がイネーブルであるダミーノイズ生成期間に前記テスト回路において保持されている前記テストパターンに基づくテスト値を維持し、前記ダミーノイズ生成期間に前記クロック信号の周期に応じて変動するダミー電源ノイズを生成し、前記ダミーノイズ生成期間の終了後に前記テストパターンにより前記テスト対象回路をテストする。

本発明にかかる半導体装置及びそのテスト方法では、テストパターンに基づく機能テストを行う前にテストパターンに対応した値を保持したまま、クロック信号の周期に応じた電圧変動を示すダミー電源ノイズを生成する。つまり、本発明にかかる半導体装置及びテスト方法では、ダミー電源ノイズをクロック信号により生成する。そして、ダミー電源ノイズによりテストパターンに基づく機能テストにより生じる電源ノイズの振幅を抑制する。

本発明にかかる半導体装置及びテスト方法によれば、回路規模の増大を抑制しながら、電源ノイズを抑制することができる。

実施の形態１にかかる半導体装置のブロック図である。 実施の形態１にかかるスキャンフリップフロップのブロック図である。 実施の形態１にかかる半導体装置のテスト方法の手順を示すタイミングチャートである。 実施の形態１にかかる半導体装置のテスト時の電源電圧変動をシミュレートするための半導体装置の電源配線についての等価回路である。 図４に示した等価回路によって再現された電源電圧変動を示すグラフである。 実施の形態１にかかる半導体装置と従来の半導体装置の電源電圧変動を比較したグラフである。 実施の形態２にかかる半導体装置のテスト方法の手順を示すタイミングチャートである。 ダミークロックを１つに設定した場合の電源電圧変動を示すグラフである。 ダミークロックを４つに設定した場合の電源電圧変動を示すグラフである。 実施の形態３にかかる半導体装置のスキャンフリップフロップのブロック図である。 特許文献１のテスト方法によるクロック供給手順のタイミングチャートである。 非特許文献１に記載のテスト方法によるテスト時のタイミングチャートである。

実施の形態１
以下、図面を参照して本発明の実施の形態について説明する。実施の形態１にかかる半導体装置１のブロック図を図１に示す。図１に示すように、半導体装置１は、組合せ回路１１〜１３、テスト回路２０を有する。この組合せ回路１１〜１３は、テスト対象回路の一例である。

テスト回路２０は、スキャンモード制御信号ＳＭＣと、ノイズ制御信号ＣＮＴと、クロック信号ＣＬＫと、テストパターンＳＩＮとが入力され、テスト対象回路に対するテストを行う。より具体的には、テスト回路２０は、ノイズ制御信号ＣＮＴがイネーブルであるダミーノイズ生成期間にテスト回路２０において保持されているテストパターンＳＩＮに基づくテスト値を維持し、ダミーノイズ生成期間にクロック信号ＣＬＫの周期に応じて変動するダミー電源ノイズを生成し、ダミーノイズ生成期間の終了後にテストパターンＳＩＮによりテスト対象回路１２をテストする。

ここで、テスト回路２０の詳細な構成について説明する。図１に示すように、テスト回路２０は、スキャンフリップフロップ２１〜２ｎ（ｎは整数、以下同じ）、クロックバッファ群３１〜３ｎを有する。なお、クロックバッファ群３１〜３ｎは、クロック信号ＣＬＫがスキャンフリップフロップ２１〜２ｎに到達するタイミングを制御するために設けられるものであり、クロックバッファ群３１〜３ｎに含まれるクロックバッファの数及びその配置は設計時に適宜設定されるものである。

スキャンフリップフロップ２１〜２ｎは、それぞれスキャンモード制御信号ＳＭＣと、ノイズ制御信号ＣＮＴと、クロック信号ＣＬＫと、テストパターンＳＩＮと、データ入力信号ＤＩＮが入力され、出力信号Ｑを出力する。以下の説明では、スキャンモード制御信号ＳＭＳが入力される入力端子をスキャンモード制御信号入力端子ＳＭＣ、ノイズ制御信号ＣＮＴが入力される入力端子をノイズ制御信号入力端子ＣＮＴ、クロック信号ＣＬＫが入力される入力端子をクロック入力端子ＣＬＫ、テストパターンＳＩＮが入力される入力端子をテストパターン入力端子ＳＩＮ、データ入力信号ＤＩＮが入力される入力端子をデータ入力端子ＤＩＮ、出力信号Ｑが出力される出力端子を出力端子Ｑと称す。

スキャンフリップフロップ２１〜２ｎは、スキャンモード制御信号ＳＭＣが第１のモードを示す状態（例えば、ローレベル）である場合、テストパターンＳＩＮに基づくテスト値をクロック信号ＣＬＫに同期して保持し、出力端子Ｑから出力する。また、スキャンフリップフロップ２１〜２ｎは、スキャンモード制御信号ＳＭＣが第２のモードを示す状態（例えば、ハイレベル）である場合、データ入力信号ＤＩＮに基づくテスト値をクロック信号ＣＬＫに同期して保持するとともに出力信号Ｑとして出力する。さらに、スキャンフリップフロップ２１〜２ｎは、ノイズ制御信号ＣＮＴがイネーブル状態（例えば、ハイレベル）である場合、その時点で記憶している値を保持する。

スキャンフリップフロップ２１〜２ｎは、従属接続され、スキャンチェーン回路を構成する。より具体的には、スキャンフリップフロップは、テストパターン入力端子ＳＩＮが前段に配置されるスキャンフリップフロップの出力端子Ｑと接続される入力される。スキャンフリップフロップ２１〜２ｎのデータ入力端子ＤＩＮは、組合せ回路１１、１２のいずれかに接続される。スキャンフリップフロップ２１〜２ｎの出力端子Ｑは、後段に配置されるスキャンフリップフロップ２１〜２ｎのテストパターン入力端子ＳＩＮと、組合せ回路１２、１３と、に接続される。なお、スキャンチェーン回路の初段に配置されるスキャンフリップフロップ２１のテストパターン入力端子ＳＩＮは、外部からテストパターンＳＩＮの供給を受ける。また、スキャンチェーン回路の最後段に配置されるスキャンフリップフロップ２ｎの出力端子Ｑは、外部に対してテスト結果信号ＳＯＵＴを出力する。

実施の形態１にかかるスキャンフリップフロップ２１〜２ｎは、一般的なスキャンフリップフロップとは異なる構成を有する。具体的には、スキャンフリップフロップ２１〜２ｎは、特徴の１つとしてノイズ制御信号ＣＮＴに応じて保持している値を更新するか維持するかを切り換えることができる構成を有する。そこで、スキャンフリップフロップ２１〜２ｎの構成について詳細に説明する。スキャンフリップフロップ２１〜２ｎは、同一の構成を有するため、以下の説明では、スキャンフリップフロップ２１を例に実施の形態１にかかるスキャンフリップフロップについて説明する。

スキャンフリップフロップ２１の詳細なブロック図を図２に示す。図２に示すように、スキャンフリップフロップ２１は、一般的なスキャンフリップフロップ４０にテストベクタ保持回路５０を有する。テストベクタ保持回路５０は、ノイズ制御信号に応じて、ダミーノイズ生成期間におけるスキャンフリップフロップの値の更新を防止する。

一般的なスキャンフリップフロップ４０は、フリップフロップ回路４１及び第１のセレクタ４２を有する。フリップフロップ回路４１は、クロック入力端子、保持値入力端子Ｄ、出力端子Ｑを有する。フリップフロップ回路４１は、クロック信号ＣＬＫに応じて保持値入力端子Ｄに与えられる信号に基づくテスト値を保持する。第１のセレクタ４２は、テストパターンＳＩＮが第１の入力端子（スキャンモード制御信号ＳＭＣが０のときに選択される端子）に与えられ、テスト対象回路の出力値（例えば、データ入力信号ＤＩＮ）が第２の入力端子（スキャンモード信号が１のときに選択される）に与えられ、スキャンモード制御信号ＳＭＣに応じてフリップフロップ回路の保持値入力端子Ｄに与える値を切り換える。

テストベクタ保持回路５０は、第２のセレクタ５１を有する。第２のセレクタ５１は、テストパターンと、フリップフロップ回路４１の出力値と、が入力され、ノイズ制御信号ＣＮＴに応じて第１のセレクタ４２へのテストパターンとして与える信号を切り換える。

続いて、実施の形態１にかかる半導体装置１のテスト方法について説明する。まず、実施の形態１にかかる半導体装置１のテスト方法の手順を示すタイミングチャートを図３に示す。図３に示すように、半導体装置１のテスト方法は、スキャンテストと呼ばれるものであり、第１のシフト動作（図３のＳＨＩＦＴ１）によりテストパターンをクロック信号に同期して内蔵されたスキャンフリップフロップに入力する。次いで、ダミーノイズ生成期間（ノイズ制御信号ＣＭＴがハイレベルの期間）を設け、当該ダミーノイズ生成期間にクロックを入力してダミー電源ノイズを生成するダミーノイズ生成動作（図３のＤＵＭＭＹ）を行う。次いで、ラウンチ動作（図３のＬＡＵＮＣＨ）によりテストパターンをテスト対象回路に与える。次いで、キャプチャ動作（図３のＣＡＰＴＵＲＥ）によりテスト対象回路からテスト結果を取得する。このキャプチャ動作では、スキャンモード制御信号ＳＭＣがハイレベルとなる。次いで、第２のシフト動作（図３のＳＨＩＦＴ２）においてテスト結果を外部機器に取り出す。

図３に示すように、半導体装置１のテスト方法では、ダミーノイズ生成期間において、ノイズ制御信号ＣＮＴをハイレベルとする。これにより、ダミーノイズ生成期間では、スキャンフリップフロップ２１〜２ｎは、ダミークロックが入力されても保持しているテスト値を更新しない。より具体的には、ノイズ制御信号ＣＮＴがハイレベル、かつ、スキャンモード信号がロウレベルである場合、フリップフロップ回路４１の出力値が第１のセレクタ４２及び第２のセレクタ５１を介してフリップフロップ回路４１に帰還される。

実施の形態１にかかる半導体装置１では、図３で示したクロック信号ＣＬＫを入力し、ノイズ制御信号ＣＮＴによりテスト回路２０を制御することでスキャンテスト中の電源ノイズを低減する。そこで、電源ノイズが低減される動作原理について以下で詳細に説明する。そこで、図４に半導体装置１のテスト時の電源電圧変動をシミュレートするための半導体装置の電源配線についての等価回路を示す。

図４に示す等価回路では、半導体テスターがテスト対象の半導体装置に与える電源が電源ＰＷＲとして示される。そして、半導体テスターから半導体装置内のテスト対象回路に至る電源配線の等価回路が抵抗Ｒ１〜Ｒ３及びコイルＬ１で形成される。また、半導体テスターから半導体装置内のテスト対象回路に至る接地配線の等価回路が抵抗Ｒ４〜Ｒ６及びコイルＬ２で形成される。より具体的には、抵抗Ｒ１、Ｒ２はテスターからプローブ針までの配線の配線抵抗、抵抗Ｒ２、Ｒ５はプローブ針と半導体装置との接触抵抗、抵抗Ｒ３、Ｒ６は半導体装置内の電源配線の配線抵抗、コイルＬ１、Ｌ２は配線に付随するインダクタンス成分である。また、図４に示す等価回路では、プローブ針が設けられるテストボード上に設けられた電源グランド間のバイパスコンデンサが容量Ｃで示される。さらに、図４に示す等価回路では、半導体装置のテスト中の消費電流が電流ＩＤＤとして示される。

そして、図４に示す等価回路においてテスト中の電流ＩＤＤの変動を模擬して得られる電源電圧変動を示すグラフを図５に示す。図５では、上段のグラフに電源変動を示し、中段のグラフに実施の形態１にかかるテスト方法による電流ＩＤＤの変動を示し、下段のグラフに一般的なテスト方法による電流ＩＤＤの変動を示した。また、図５では、実施の形態１にかかるテスト方法による電圧及び電流の変動を実線で示し、従来のテスト方法による電圧及び電流の変動を破線で示した。

図５に示すように、従来のテスト方法では、ラウンチ動作を行うクロック信号ＣＬＫ（以下、ラウンチクロックと称す）に応じて電流ＩＤＤが増加する。そして、電流ＩＤＤの増加に応じて電源電圧ＶＤＤが低下する。その後、電源電圧ＶＤＤは、電源配線とグランド配線の電気的特性により決まる周期に応じて上昇と下降を繰り返しながら予め設定された電圧に収束する。なお、図５では、従来のテスト方法による電源電圧ＶＤＤの変動幅をＶｄｍ０で示した。

一方、実施の形態１にかかるテスト方法では、ダミーノイズ生成期間において入力されるクロック信号ＣＬＫ（以下、ダミークロックと称す）が入力され、ダミークロックに応じて電流ＩＤＤが増加する。そのため、この電流ＩＤＤの増加に応じて、電源電圧ＶＤＤが低下する。このダミークロックに基づく電源電圧変動をダミー電源ノイズと称す。なお、ダミークロックに基づく電流ＩＤＤの変動は、クロック信号ＣＬＫを伝達するクロックバッファ群３１〜３ｎが動作することに起因して生じる。つまり、実施の形態１にかかる半導体装置では、スキャンフリップフロップ２１〜２ｎにクロック信号ＣＬＫを分配するクロックバッファ群３１〜３ｎをノイズ源として利用する。

その後、電源電圧ＶＤＤは、電源配線とグランド配線の電気的特性により決まる周期で上昇する。しかし、実施の形態１にかかるテスト方法では、電源電圧ＶＤＤが上昇するタイミングでラウンチクロックが入力される。そして、ラウンチクロックに応じて電流ＩＤＤが増加する。この電流ＩＤＤの増加が電源電圧ＶＤＤの上昇を抑制し、さらに、電源電圧ＶＤＤを低下させる。その後、電源電圧ＶＤＤは、電源配線とグランド配線の電気的特性により決まる周期で上昇と下降を繰り返す。実施の形態１にかかるテスト方法では、ダミークロックに基づくダミー電源ノイズの変動波形と、ラウンチクロックに基づく電源電圧ＶＤＤの変動波形と、を合成した波形で電源電圧ＶＤＤが変動する。

また、実施の形態１にかかるテスト方法では、ダミークロックに基づくダミー電源ノイズの変動と、ラウンチクロックに基づく電源電圧ＶＤＤの変動と、が互いに振幅を抑制する位相差で生じるようにダミークロックを入力する。これにより、実施の形態１にかかるテスト方法により生じる電源電圧ＶＤＤの変動は、従来のテスト方法による電源電圧ＶＤＤの変動よりも小さくなる。図５に示す例では、実施の形態１にかかるテスト方法における電源電圧ＶＤＤの変動幅Ｖｄｍ１は、従来のテスト方法による電源電圧ＶＤＤの変動幅Ｖｄｍ０よりも小さくなる。

次いで、ラウンチクロックと、キャプチャクロック（キャプチャ動作時に入力されるクロック信号ＣＬＫ）とが入力される場合（実際のテスト時）の電源電圧変動について説明する。図６に半導体装置と従来の半導体装置のテスト時の電源電圧変動を比較したグラフを示す。

図６に示すように、従来のテスト方法（ダミークロックなし）における電源電圧変動は、ラウンチクロックに基づく電源電圧変動の位相とキャプチャクロックに基づく電源電圧変動の位相とが近いと変動幅がより大きくなる。

しかし、図６に示すように、同じ周期でラウンチクロックとキャプチャクロックとが入力された場合であっても、実施の形態１にかかるテスト方法によれば電源電圧変動の振幅を抑制することができる。これは、電源電圧変動が、ダミークロック、ラウンチクロック、キャプチャクロックのそれぞれに基づく電源電圧変動波形の合成波形であり、かつ、ダミークロックによるダミー電源ノイズがラウンチクロックとキャプチャクロックとに起因する電源電圧変動を抑制する位相で生成されるためである。

半導体装置のスキャンテストにおける回路動作は、シフト動作と、ラウンチ・キャプチャ動作とに大別することができる。シフト動作では、テスト回路中のスキャンフリップフロップにテストパターンをセットする動作であり、一度に動作する回路素子は少ない。そのため、消費電流が少なく電源電圧変動が小さい。また、シフト動作では、回路の動作速度を落として電源電圧変動を抑制することが可能である。一方、ラウンチ・キャプチャ動作は、テスト対象回路にテストパターンに基づくテスト値を与える動作（実際のテスト動作）であり、一度に多くの回路素子を動作させることでテスト時間を短く（テストパターン数を少なく）することが求められる。そのため、ラウンチ・キャプチャ動作では、消費電流が多く電源電圧変動が大きくなる。また、ラウンチ・キャプチャ動作時に一度に動作する回路素子数は、テスト対象回路の通常動作時よりも多くなるため、ラウンチ・キャプチャ動作時の電源電圧変動の大きさは、テスト対象回路の通常動作時よりも大きくなる。一般的な設計では通常動作時の電源電圧変動を考慮して回路動作を保証するため、ラウンチ・キャプチャ動作において想定よりも大きな電源電圧変動が生じると、本来正常な半導体装置に対して不良判定がなされる。さらに、ラウンチ・キャプチャ動作では、ラウンチクロックと、キャプチャクロックとの間隔がテスト対象回路の仕様により決められるため、この２つのクロックの間隔を調節することで電源ノイズを低減することは難しい。

しかし、実施の形態１にかかる半導体装置１では、ダミークロックを入力することによりダミー電源ノイズを発生させ、当該ダミー電源ノイズによりテスト動作となるラウンチ・キャプチャ動作時の電源ノイズの振幅を低減する。また、半導体装置１では、ダミー電源ノイズのノイズ源として、スキャンフリップフロップ２１〜２ｎにクロック信号ＣＬＫを分配するクロックバッファ群３１〜３ｎを用いる。そのため、半導体装置１では、電源ノイズ低減のために回路を追加する必要が無く、回路規模の増大を防ぐことができる。

また、スキャンテスト時のクロックに起因して発生する電源電圧の変動の周期は、電源配線とグランド配線の電気的特性に依存するものである。しかし、従来手法ではその周期や位相を考慮して回路動作を制御する手法にはなっていない。それにより、十分な電源電圧の緩和を行うことができない問題があった。しかし、実施の形態１にかかる半導体装置１では、ダミークロックを入力するダミーノイズ生成期間においてスキャンフリップフロップに保持されているテスト値を保持する機能を有する。これにより、ダミークロックを任意のタイミングで入力することができる。つまり、実施の形態１にかかる半導体装置１では、スキャンテスト時のクロック信号に起因して発生する電源電圧に応じて、適切なダミークロックを入力することができる。そして、実施の形態１にかかる半導体装置１では、スキャンテスト中の電源ノイズを効果的に低減することができる。さらに、実施の形態１にかかる半導体装置１では、外部に設けられたテスターによりダミークロックとラウンチクロックとの間隔を自由に設定できるため、より効果的に電源電圧変動を抑制することができる。

実施の形態２
実施の形態２では、ダミークロックの入力方法の別の形態について説明する。なお、実施の形態２にかかるテスト方法を適用する半導体装置は、実施の形態１と同じとする。そのため、実施の形態２ではテスト方法の違いのみに着目して説明を行う。

実施の形態１では、ラウンチクロックの前に入力されるダミークロックを１つとした。一方、実施の形態２にかかるテスト方法におけるダミークロックの入力方法を示すテスト時のタイミングチャートを図７に示す。図７に示すように、実施の形態２では、ラウンチクロックの前にダミークロックを複数個（図７の例では３クロック）入力する。このように、ダミークロックを複数個入力することで、ダミークロックにより生成されるダミー電源ノイズが小さな場合においても効果的にラウンチ・キャプチャ時の電源変動を抑制することができる。

そこで、ダミークロックを複数個入力した場合の電源電圧変動について説明する。まず、比較例として、入力するダミークロックを１つとした場合の電源電圧変動を示すグラフを図８に示す。図８に示す例では、ダミークロックを入力した場合の電源電圧ＶＤＤ及び電流ＩＤＤのグラフを実線で示し、ダミークロックを入力しなかった場合の電源電圧ＶＤＤ及び電流ＩＤＤのグラフを破線で示した。

図８に示す例では、中段のグラフに示すように、ダミークロックにより流れる電流ＩＤＤが、ラウンチクロックにより流れる電流ＩＤＤよりも小さい。そのため、ダミークロックを入力したとしても、ラウンチクロックに起因して生じる電源電圧ＶＤＤの変動幅Ｖｄｍ１は、ダミークロックの入力がなかった場合の電源電圧ＶＤＤの変動幅Ｖｄｍ０よりも若干小さくなるのみである。

続いて、４つのダミークロックを入力した場合の電源電圧変動を示すグラフを図９に示す。図９に示す例では、ダミークロックを入力した場合の電源電圧ＶＤＤ及び電流ＩＤＤのグラフを実線で示し、ダミークロックを入力しなかった場合の電源電圧ＶＤＤ及び電流ＩＤＤのグラフを破線で示した。

図９に示すように、ダミークロックは、ダミー電源ノイズの変動周期に合わせて入力される。そのため、ダミー電源ノイズは、ダミークロックが入力される度にその振幅を大きくする。そして、ダミークロックが４つ入力された後にラウンチクロックが入力される。このとき、最後のダミークロックとラウンチクロックとの間隔は、ラウンチクロックにより生じる電源電圧変動が小さくなるように、調節されている。ここで、図９を参照すると、４つのダミークロックにより抑制された電源電圧ＶＤＤの変動幅Ｖｄｍｎは、ダミークロックが無い場合に生じる電源電圧ＶＤＤの変動幅Ｖｄｍ０よりも明らかに小さくなる。また、図８と図９とを比較すると、複数のダミークロックを入力した方が、ダミークロックが１つであった場合よりも電源電圧ＶＤＤの変動幅が小さくなっていることがわかる。

実施の形態２にかかる半導体装置では、ダミークロックの入力に対してスキャンフリップフロップに格納されているテスト値の更新を行わずに、クロックバッファ群３１〜３ｎをダミークロックにより動作させることでダミー電源ノイズを生成する。そのため、ダミークロックにより生じる電流ＩＤＤの変動は、ラウンチクロックによる電流ＩＤＤの変動幅よりも小さくなることが十分に起こりえる。

しかし、実施の形態２にかかる半導体装置のテスト方法では、ダミークロックにより流れる電流ＩＤＤが、ラウンチクロックにより流れる電流ＩＤＤよりも小さい場合においても、効果的に電源電圧変動を抑制することができる。また、実施の形態２にかかるテスト方法では、入力するダミークロックの個数を調節するのみであり、ダミー電源ノイズの大きさを調節するために回路を追加する必要がない。つまり、実施の形態２にかかるテスト方法によれば、ラウンチクロック及びキャプチャクロックにより生じる電源電圧変動を効果的に抑制できるダミー電源ノイズの大きさを回路を追加することなく制御することができる効果を有する。

実施の形態３
実施の形態３では、スキャンフリップフロップ２１〜２ｎの変形例となるスキャンフリップフロップ２１ａについて説明する。そこで、スキャンフリップフロップ２１ａのブロック図を図１０に示す。図１０に示すように、スキャンフリップフロップ２１ａは、においてもノイズ制御信号ＣＮＴに応じて保持している値を更新するか維持するかを切り換えることができる構成を有する。より具体的には、スキャンフリップフロップ２１ａは、一般的なスキャンフリップフロップ６０とテストベクタ保持回路７０を有する。テストベクタ保持回路７０は、ノイズ制御信号ＣＮＴに応じて、ダミーノイズ生成期間におけるスキャンフリップフロップの値の更新を防止する。

一般的なスキャンフリップフロップ６０は、フリップフロップ回路６１及び第１のセレクタ６２を有する。フリップフロップ回路６１は、クロック入力端子、保持値入力端子Ｄ、出力端子Ｑを有する。フリップフロップ回路６１は、クロック信号ＣＬＫに応じて保持値入力端子Ｄに与えられる信号に基づくテスト値を保持する。第１のセレクタ６２は、テストパターンＳＩＮが第１の入力端子（スキャンモード制御信号ＳＭＣが０のときに選択される端子）に与えられ、テスト対象回路の出力値（例えば、データ入力信号ＤＩＮ）が第２の入力端子（スキャンモード信号が１のときに選択される）に与えられ、スキャンモード制御信号ＳＭＣに応じてフリップフロップ回路の保持値入力端子Ｄに与える値を切り換える。

テストベクタ保持回路７０は、第２のセレクタ７１を有する。第２のセレクタ７１は、クロック信号ＣＬＫと、固定値（例えば、０）と、が入力され、ノイズ制御信号ＣＮＴに応じてフリップフロップ回路６１へクロック信号ＣＬＫを与えるか否かを切り換える。

つまり、実施の形態３にかかるスキャンフリップフロップ２１ａにおいても、第２のセレクタ７１がノイズ制御信号ＣＮＴに応じてフリップフロップ回路６１に固定値を与えることで、スキャンフリップフロップ２１ａに保持されているテスト値の更新が停止される。これにより、実施の形態３にかかるスキャンフリップフロップ２１ａを半導体装置１のスキャンフリップフロップ２１〜２ｎとして利用しても、実施の形態１と実施の形態３とので同じ動作及び効果を得ることができる。

なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。

１ 半導体装置
１１〜１３ 組合せ回路
２０ テスト回路
２１〜２ｎ スキャンフリップフロップ
２１ａ スキャンフリップフロップ
３１〜３ｎ クロックバッファ群
４０、６０ スキャンフリップフロップ
４１、６１ フリップフロップ回路
４２、６２ セレクタ
５０、７０ テストベクタ保持回路
５１、７１ セレクタ

Claims (18)

1. テスト対象回路と、
   スキャンモード制御信号と、ノイズ制御信号と、クロック信号と、テストパターンとが入力され、前記テスト対象回路に対するテストを行うテスト回路と、を有し、
   前記テスト回路は、
   前記ノイズ制御信号がイネーブルであるダミーノイズ生成期間に前記テスト回路において保持されている前記テストパターンに基づくテスト値を維持し、
   前記ダミーノイズ生成期間に前記クロック信号の周期に応じて変動するダミー電源ノイズを生成し、
   前記ダミーノイズ生成期間の終了後に前記テストパターンにより前記テスト対象回路をテストする半導体装置。
2. 前記テスト回路は、前記クロック信号が伝達する経路にクロックバッファ群を有する請求項１に記載の半導体装置。
3. 前記テスト回路は、従属接続される複数のスキャンフリップフロップを有し、
   前記スキャンフリップフロップはそれぞれ、
   前記クロック信号に応じて保持値入力端子に与えられる信号に基づくテスト値を保持するフリップフロップ回路と、
   前記テストパターンと、前記テスト対象回路の出力値と、のいずれを選択して前記フリップフロップ回路の前記保持値入力端子に与えるかを前記スキャンモード制御信号に応じて切り換える第１のセレクタと、
   前記ノイズ制御信号に応じて、前記ダミーノイズ生成期間における前記フリップフロップ回路の値の更新を防止するテストベクタ保持回路と、
   を有する請求項１又は２のいずれか１項に記載の半導体装置。
4. 前記テストベクタ保持回路は、
   前記第１のセレクタに与えるテストパターンとして、前記テストパターンと、前記フリップフロップ回路の出力値と、のいずれを与えるかを前記ノイズ制御信号に応じて切り換える第２のセレクタを有する請求項３に記載の半導体装置。
5. 前記テストベクタ保持回路は、
   前記クロック信号と、予め定められた固定値と、が入力され、前記ノイズ制御信号に応じて前記フリップフロップ回路に対する前記クロック信号の供給と遮断とを切り換える第２のセレクタを有する請求項３に記載の半導体装置。
6. 前記スキャンフリップフロップは、
   前記クロック信号に応じて前記テストパターンにより与えられる値を次段のスキャンフリップフロップにシフトさせるシフト動作と、前記ノイズ制御信号に応じて前記クロック信号によらず前記スキャンフリップフロップに保持されている値を維持するホールド動作と、前記クロック信号に応じて前記テスト対象回路へのテストパターンの印加と当該テストパターンに基づくテスト結果の取得を行うラウンチ・キャプチャ動作を行い、
   前記ラウンチ・キャプチャ動作において与えられる前記クロック信号の周期は、前記テスト対象回路の仕様に応じて設定される請求項３乃至５のいずれか１項に記載の半導体装置。
7. 前記ダミーノイズ生成期間の間に入力される前記クロック信号は、前記ダミー電源ノイズの振幅を徐々に大きくする周期を有する請求項１乃至６のいずれか１項に記載の半導体装置。
8. 前記ダミー電源ノイズは、前記ダミーノイズ生成期間の終了後に前記クロック信号により発生するテスト電源ノイズとは異なる位相を有する請求項１乃至７のいずれか１項に記載の半導体装置。
9. 前記スキャンモード制御信号と、前記ノイズ制御信号と、前記クロック信号と、前記テストパターンとは、外部に設けられるテスト装置により出力される請求項１乃至８のいずれか１項に記載の半導体装置。
10. テスト対象回路と、
    スキャンモード制御信号と、ノイズ制御信号と、クロック信号と、テストパターンとが入力され、前記テスト対象回路に対するテストを行うテスト回路と、を有する半導体装置のテスト方法であって、
    前記ノイズ制御信号がイネーブルであるダミーノイズ生成期間に前記テスト回路において保持されている前記テストパターンに基づくテスト値を維持し、
    前記ダミーノイズ生成期間に前記クロック信号の周期に応じて変動するダミー電源ノイズを生成し、
    前記ダミーノイズ生成期間の終了後に前記テストパターンにより前記テスト対象回路をテストする半導体装置のテスト方法。
11. 前記ダミー電源ノイズは、前記テスト回路において前記クロック信号が伝達する経路に設けられるクロックバッファ群による電流消費に起因して生成される請求項１０に記載の半導体装置のテスト方法。
12. 前記テスト回路は、従属接続される複数のスキャンフリップフロップを有し、
    前記スキャンフリップフロップはそれぞれ、
    前記クロック信号に応じてテスト値を保持し、
    前記スキャンモード制御信号に応じて前記テスト値として前記テストパターンと前記テスト対象回路の出力値とのいずれを保持するかを切り換え、
    前記ノイズ制御信号に応じて、前記ダミーノイズ生成期間における前記テスト値の更新を防止する請求項１０又は１１のいずれか１項に記載の半導体装置のテスト方法。
13. 前記スキャンフリップフロップは、
    前記ダミーノイズ生成期間において出力値を入力信号として帰還させる請求項１２に記載の半導体装置のテスト方法。
14. 前記スキャンフリップフロップは、
    前記ダミーノイズ生成期間において前記テスト値を保持するフリップフロップへの前記クロック信号の供給を停止する請求項１２に記載の半導体装置のテスト方法。
15. 前記スキャンフリップフロップは、
    前記クロック信号に応じて前記テストパターンにより与えられる値を次段のスキャンフリップフロップにシフトさせるシフト動作と、前記ノイズ制御信号に応じて前記クロック信号によらず前記スキャンフリップフロップに保持されている値を維持するホールド動作と、前記クロック信号に応じて前記テスト対象回路へのテストパターンの印加と当該テストパターンに基づくテスト結果の取得を行うラウンチ・キャプチャ動作を行い、
    前記ラウンチ・キャプチャ動作において与えられる前記クロック信号の周期は、前記テスト対象回路の仕様に応じて設定される請求項１２乃至１４のいずれか１項に記載の半導体装置のテスト方法。
16. 前記ダミーノイズ生成期間の間に入力される前記クロック信号は、前記ダミー電源ノイズの振幅を徐々に大きくする周期を有する請求項１０乃至１５のいずれか１項に記載の半導体装置のテスト方法。
17. 前記ダミー電源ノイズは、前記ダミーノイズ生成期間の終了後に前記クロック信号により発生するテスト電源ノイズとは異なる位相を有する請求項１０乃至１６のいずれか１項に記載の半導体装置のテスト方法。
18. 前記スキャンモード制御信号と、前記ノイズ制御信号と、前記クロック信号と、前記テストパターンとは、外部に設けられるテスト装置により出力される請求項１０乃至１７のいずれか１項に記載の半導体装置のテスト方法。

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