JP2012039660A - ヘッド分離式カメラ装置 - Google Patents

Abstract

【課題】ヘッドを分離した場合のクロックの確保（リセット）あるいは遠方に設けたヘッドからの信号の遅れに起因するジッタやスキューの影響を低減可能なヘッド分離式カメラ装置および映像信号処理方法を提供する。
【解決手段】この発明のヘッド分離式カメラ装置および映像信号処理方法は、イメージセンサが取得した映像信号をシリアル変換し、シリアル変換して入力される映像信号をパラレル変換し、パラレル変換された映像信号を後段の映像再生部の特性にあわせて規格化する前段で、規格化する回路への書き込みタイミングを、非同期ＦＩＦＯメモリにより調整することを特徴とする。
【選択図】図１

Description

この発明は、ヘッド分離式カメラ装置に係り、特にヘッド（撮像部）を取り外した場合の信号処理および後段への信号出力等の映像信号処理方法に関する。

ＣＭＯＳ（Complementary Metal-oxide Semiconductor）イメージセンサを用いたカメラ装置が広く普及している。なお、今日、ヘッドすなわち撮像部を分離可能としたもの、あるいはヘッドを遠方に設けたもの等が広く実用化されている。

特許文献１には、非同期ＦＩＦＯを用いるビデオカメラが示されている。

特開２００６−１９１３８９号公報

特許文献１は、ヘッド一体型ビデオカメラにおいて、非同期ＦＩＦＯを備え、駆動処理部の位相調整回路からの駆動信号に基づいて画像信号をＦＩＦＯに書き込み、駆動処理部の基準信号発生回路からの基準信号に基づいて、ＦＩＦＯから読み出しを行うことを開示する。

しかしながら、特許文献１では、ヘッド（撮像部）を分離可能とする構造およびヘッドを分離することに起因する信号処理上の特徴については、言及されていない。

この発明の目的は、ヘッドを分離した場合のクロックの確保（リセット）あるいは遠方に設けたヘッドからの信号の遅れに起因するジッタやスキューの影響を低減可能なヘッド分離式カメラ装置および映像信号処理方法を提供することである。

実施形態において、撮像部と撮像部を制御する制御部とがケーブルにより接続されたヘッド分離式カメラ装置の制御部は、信号処理回路と、ＦＩＦＯメモリと、映像出力回路とを具備する。信号処理回路は、前記撮像部に設けられた画像センサから受信した映像信号に対して信号処理を行う。ＦＩＦＯメモリは、前記信号変換回路の後段に設けられ、信号処理回路の出力信号からジッタを除去して出力する。映像出力回路は、前記ＦＩＦＯメモリから出力された映像信号を、許容するジッタ量が定められている規格化映像信号に変換して出力する。

この発明の一つの実施の形態は、制御部と撮像部（カメラヘッド）との間、あるいは撮像部と制御部との間に実装される部品のバラツキやケーブルの長さによるスキューやジッタ特性に影響を受けることの無いヘッド分離型カメラシステムを得ることができる。

また、フレームメモリのような容量の大きなメモリを必要とせずに、ＤＶＩやＨＤ−ＳＤＩといった規格化された高速デジタル信号を生成する上で、ジッタ性能が改善され安定したデジタル信号の生成が可能となる。

なお、撮像部を分離した場合のＦＩＦＯへのリセット信号は、本実施の形態において、特に有益である。

この発明の実施の形態が適用可能なヘッド分離式カメラ装置の構成の一例を示す概略図。 図１に示したヘッド分離式カメラ装置において、ＦＩＦＯメモリの位置を変更した構成の一例を示す概略図。 図１に示したヘッド分離式カメラ装置において、ＦＩＦＯメモリの位置を変更した別の構成の一例を示す概略図。 図１に示したヘッド分離式カメラ装置において、ＦＩＦＯメモリの位置を変更したさらに別の構成の一例を示す概略図。 図４に示したヘッド分離式カメラ装置において、リセット（状態変化に対するＭＰＵからＦＩＦＯおよび信号処理回路の制御例）タイミングの一例を説明する概略図。 図１ないし図４に示したヘッド分離式カメラ装置において、カメラの出力解像度やフレームレートを切換える際、あるいは撮像部と制御部を接続するケーブルの挿抜（抜き差し）に関連するリセットタイミングを説明する概略図。

以下、図面を参照して、本発明の実施の一形態について説明する。

図１は、この発明を適用したヘッド分離式カメラ装置を示す。なお、以下に「モジュール」と呼称する要素は、ハードウエアで実現するものであってもよいし、ＣＰＵ（マイクロコンピュータ）等を用いてソフトウエアで実現するものであってもよい。

図１に示すヘッド分離式カメラ装置は、撮像部（ヘッド）すなわち撮像モジュール１と制御部（ＣＣＵ）すなわち制御モジュール１１を含む。

撮像モジュール１は、ＣＭＯＳ（Complementary Metal-oxide Semiconductor）イメージセンサ３、パラレル−シリアル変換回路５、パラレル−シリアル変換回路５と並列に用意されたＬＶＤＳ（Low Voltage Differential Signaling）回路７を含む。

制御モジュール１１は、主制御ブロック（ＭＰＵ）１３、シリアル−パラレル変換回路１５、ＬＶＤＳ（Complementary Metal-oxide Semiconductor）回路１７、信号処理部２１、クロック切り替え器（ＳＷ１）２３、タイミングジェネレータ（ＴＧ）すなわちセンサ駆動信号発生回路２５、非同期ＦＩＦＯメモリ２７、トランスミッタ（ＴＲ）すなわち出力ドライバ回路２９、クロック切り替え器（ＳＷ２）３１、第１クロックモジュール（ＣＬＫｂ）３３、および第２クロックモジュール（ＣＬＫａ）３５を、含む。なお、第１および第２クロックモジュール３３、３５は、第２クロックモジュール（ＣＬＫａ）３５の発振周波数が６０Ｈｚである場合、第１クロックモジュール（ＣＬＫｂ）３３の発振周波数が６０×１０００／１００１＝５９．９４Ｈｚである。

クロック切り替え器（ＳＷ１）２３およびクロック切り替え器（ＳＷ２）３１は、ＭＰＵ１３からのＣＴＲＬ（コントロール）信号により、第２クロックモジュール（ＣＬＫａ）３５からのクロックを用いるか、第１クロックモジュール（ＣＬＫｂ）３３からのクロックを用いるかが選択される。なお、同ＣＴＲＬ（コントロール）信号は、制御モジュール１１側のＬＶＤＳ１７およびヘッド（撮像モジュール１）側のＬＶＤＳ７およびヘッド側のパラレル−シリアル変換回路５にも供給される。また、ＣＴＲＬは、例えばｉ２ｃバスや、３線シリアルバス等を用いることを前提としている。

図１に示すヘッド分離式カメラ装置においては、ＬＶＤＳ１７、ＬＶＤＳ７を通じて供給されるＣＬＫ１（ＣＬＫ）とＣＴＲＬ（ＨＳ（水平同期）、ＶＳ（垂直同期））によりセンサ３による撮像開始が指示され、センサ３から映像信号（Ｖｉｄｅｏ）、水平方向制御データ（ＨＤ）および垂直方向制御データ（ＶＤ）が出力される。

センサ３からの映像信号（Ｖｉｄｅｏ）、ＨＤおよびＶＤは、パラレル−シリアル変換回路５でシリアル変換され、制御モジュール１１側のシリアル−パラレル変換回路１５へ入力される。

シリアル−パラレル変換回路１５は、クロック切り替え器（ＳＷ１）２３により選択されたＣＬＫ３（クロック切り替え器（ＳＷ２）３１によりＣＫＬａ３５またはＣＬＫｂ３３の一方からのクロックが選択されたＣＬＫ１とシリアル−パラレル変換回路１５から供給されるＣＬＫ２の一方が選択されたクロック）のもとで、信号処理部２１へ、映像信号（Ｖｉｄｅｏ）、ＨＤおよびＶＤを出力する。

信号処理部２１は、上述のＣＬＫ３のもとで、非同期ＦＩＦＯメモリ回路（先入れ先出しメモリ）２７へ、映像信号（Ｖｉｄｅｏ）、ＨＤおよびＶＤを書き込む。

一方、ＦＩＦＯメモリ２７からトランスミッタ（ＴＲ）すなわち出力ドライバ回路２９へは、クロック切り替え器（ＳＷ２）３１からのＣＬＫ１により、映像信号（Ｖｉｄｅｏ）、ＨＤおよびＶＤが出力される。すなわち、ＦＩＦＯメモリ２７からトランスミッタ（ＴＲ）すなわち出力ドライバ回路２９へ読み出す映像信号（Ｖｉｄｅｏ）、ＨＤおよびＶＤは、信号処理部２１へ供給されるＣＬＫ３とは異なる、撮像部駆動信号生成用ＣＬＫ（クロック切り替え器（ＳＷ２）３１によりＣＫＬａ３５またはＣＬＫｂ３３の一方からのクロックが選択されたＣＬＫ１）により、読み出される。これにより、例えばヘッド（撮像部）１から供給される映像信号（Ｖｉｄｅｏ）、ＨＤおよびＶＤが、ヘッド１と制御モジュール１１との間の距離に起因して、ジッタ成分やスキュー成分を伴っていた場合であっても、ＴＲ（出力ドライバ回路）２９から出力される映像出力（Ｖｉｄｅｏ ｏｕｔ）は、ジッタ成分あるいはスキュー成分が除去された映像信号となる。

より詳細には、ＦＩＦＯメモリ２７を持たない一般的な構成においても、制御部１１でセンサ駆動信号の生成が行われ、撮像部１を介して戻ってきたＣＬＫ信号に同期して映像信号を処理することは同様であり、撮像部１と制御部１１との間にあるケーブル（配線）の長さが長くなるにつれて位相差が発生するが、撮像部１から戻ってきたＣＬＫ信号と映像信号は同期しているため、そのまま信号処理に使用することでケーブルの長さによって変化する位相差に対処できる利点がある。

反面、制御部１１で生成したＣＬＫ信号は、制御部１１から出力され、撮像部１を経て再び制御部１１に戻ってくる際に、複数の部品を経由するためにジッタ成分が増加した状態となる。特に、ヘッド分離式カメラ装置においては、撮像部１から制御部１１へ撮像した信号を伝送するにあたってケーブルの本数を削減するためにパラレル−シリアル変換回路５によりシリアル変換し、シリアル−パラレル変換回路１５によりパラレル変換して伝送する場合が多く、このようなケースでは、撮像部１のパラレル−シリアル変換回路５、制御部１１のシリアル−パラレル変換回路１５において高速なデジタル信号の変換処理を行うＰＬＬ回路の介在に起因して、ジッタ成分が大きくなる。

ジッタ成分は、信号処理に（直接的な）影響はないが、近年広く利用されているＤＶＩ（Digital Visual Interface）規格やＳＤＩ（Serial Digital Interface）規格をはじめとする映像信号は、高速なシリアルデジタル差動信号から成っており、これらの信号に、ジッタ量が規格化されている。この規格値を満たすため、ジッタを軽減する必要性がある。

従って、上述の通り、信号処理部２１の後に、ＦＩＦＯメモリ回路２７（先入れ先出しメモリ）を追加して、撮像部から戻ってきた信号処理に使用されたＣＬＫでＦＩＦＯメモリ２７に映像信号（Ｖｉｄｅｏ）、Ｈ（ＨＤ）／Ｖ（ＶＤ）信号、必要に応じて映像データ期間を示すＦＬＤ（フィールド期間）信号やＤＡＴＡ ＥＮＡＢＬＥ（データエナーブル）信号を書き込み、センサ駆動信号生成の際に使用される安定的なＣＬＫ信号から生成した書き込みＣＬＫと同一周波数のＣＬＫ信号を使ってＦＩＦＯメモリ２７から映像信号および付随する信号をリードし、そのデータをＤＶＩやＳＤＩ信号へ変換するＩＣに送信する。これによって、より安定的なＣＬＫ信号と映像信号を提供することができる。

図２は、図１に示すヘッド分離式カメラ装置における信号処理を変形した例を示し、信号処理部２１の前段（シリアル−パラレル変換回路１５と信号処理部２１との間）に、非同期ＦＩＦＯメモリ２７を挿入する例を示す。なお、映像出力器ＴＸは、一般に送信機としての意味を持つが、図１に示したＴＲ（すなわち出力ドライバ回路）と実質的に同一である（後段に映像出力を送信するという意味で送信機（ＴＸ）と称されることがある）。

図２における特徴の１つは、発振器として簡略化して示したクロック切り替え器（ＳＷ２）３１、第１クロックモジュール（ＣＬＫｂ）３３および第２クロックモジュール（ＣＬＫａ）３５からのＣＬＫ１を、ＦＩＦＯメモリ２７に対するリセットクロックＲＣＬＫとして用いる点である。例えば、ヘッド（撮像モジュール）１とＣＣＵすなわち制御モジュール１１との間の距離が大きい（ヘッド１が離れた位置に設けられている）場合においては、信号処理部２１に映像信号（Ｖｉｄｅｏ）、ＨＤおよびＶＤが入力される時点で、ジッタ成分やスキュー成分が無視できない程度に増大されている場合があるため、信号処理部２１へ入力する前段で、ＦＩＦＯメモリ２７を用い、ジッタ成分を予め除去することで、後段に出力される映像信号から、ヘッド１とＣＣＵ１１との間の距離の影響を低減できる。この場合も、ＦＩＦＯメモリ２７へ書き込むＣＬＫ信号は、シリアル−パラレル変換後のＣＬＫ信号であり、読み出すＣＬＫは、そのＣＬＫ信号と同じ周波数のＣＬＫ信号で制御部側で生成された発信器（クロック切り替え器（ＳＷ２）３１、第１クロックモジュール（ＣＬＫｂ）３３および第２クロックモジュール（ＣＬＫａ）３５からのＣＬＫ１）により生成された信号である。

図３は、図２に示すヘッド分離式カメラ装置を、３板式の撮像系（ヘッドがＲ，Ｇ，Ｂのそれぞれの色成分に対して、独立したＣＭＯＳセンサを用いる系）とした例を示す。

すなわち、３板式の撮像系（ヘッドがＲ，Ｇ，Ｂのそれぞれの色成分に対して、独立したＣＭＯＳセンサを用いる系）において、ヘッド１とＣＣＵ１１との間の距離以外に、各ＣＭＯＳセンサからの信号の遅延等を考慮すべきであり、特に信号処理部２１の前段（シリアル−パラレル変換回路１５と信号処理部２１との間）に、非同期ＦＩＦＯメモリ２７を位置して、信号処理部２１へ入力される映像信号から、予めジッタ成分やスキュー成分を除去することが有益である。

すなわち、複数のセンサや複数のシリアル化されたＬＶＤＳ信号を受信するシステムにおいて、各ｃｈの信号処理の入力側にＦＩＦＯメモリ２７を追加することで、ケーブルが長い場合に発生するｃｈ間のスキューによりタイミングがずれるのに対して、一定のタイミングで信号処理を行うことができるためジッタやスキューが軽減される。

図４は、図１に示すヘッド分離式カメラ装置における信号処理をさらに変形した例を示し、信号処理部２１の前段（シリアル−パラレル変換回路１５と信号処理部２１との間）に、第１のＰＬＬ（Phase Loop Lock）回路３７と第２のＰＬＬ（Phase Loop Lock）回路３９を設け、クロック切り替え器（ＳＷ２）３１により、Ｘｔａｌ１（ＣＫＬａに相当）３５またはＸｔａｌ２（Ｘｔａｌ１のリバース）３３の一方からのクロックが選択されたＣＬＫ（ＴＧ２５、ＰＬＬ（１）３７，ＰＬＬ（２）３９に供給）と、信号処理部２１の前段に設けたクロック切り替え器（ＳＷ１）２３により、例えばヘッド（撮像部）１が切り離された場合の無信号（クロックなし）状態においても、後段に、映像出力（Ｖｉｄｅｏ）、ＨＤおよびＶＤ（Ｈ／Ｖ）を、安定に出力するために有益である。

より詳細には、ヘッド分離型カメラシステムでは、ケーブルが外れることにより無信号状態が発生する。また、複数の解像度で撮像できるカメラシステムがある。このように、カメラの出力解像度やフレームレートを切換える際、あるいは撮像部１と制御部１１を接続するケーブルの挿抜（抜き差し）が行われた場合にはセンサ（ヘッド１）の駆動タイミングが変化するため、一時的に制御部が受け取るＣＬＫ信号が不安定となり、ＦＩＦＯメモリ２７の誤動作や、ＦＩＦＯメモリ２７への書き込みＣＬＫの周波数と読み込みＣＬＫの周波数が乱れ、エンプティやオーバーフロー状態となる可能性がある。

このため、こうした操作が行われた後にＦＩＦＯメモリ２７から正しい映像信号が読み出されなくなる場合があり、ＤＶＩやＳＤＩ出力のドライバＩＣが誤動作する等、映像がでなくなる可能性がある。

ここで、上述のように、ＣＬＫ信号のＰＬＬ回路（１），（２）にＲＥＳＥＴ信号を設け、ＰＬＬ回路（１），（２）からＬＯＣＫ状態を示す信号出力を設ける。以下、発振器（ＳＷ（２）３１を経由したＸｔａｌ（１）３５またはＸｔａｌ（２）３３の出力）のＬＯＣＫ状態を示す信号を利用してＦＩＦＯメモリ２７のＲＥＳＥＴを行う。

これによって、解像度やフレームレートの切換え時に発生する周波数乱れや、ケーブル挿抜による一時的な無信号状態の期間については、ＦＩＦＯメモリ２７をＲＥＳＥＴ状態として映像出力を停止させ、ＰＬＬ回路（１），（２）が安定化状態となったらＦＩＦＯメモリ２７のＲＥＳＥＴを解除し、映像信号の出力を再開する。

図５に、図４に説明した状態変化に対するＭＰＵからＦＩＦＯおよび信号処理回路の制御例を示す。図５に（図４の）要部を抜き出して説明するが、ケーブル状態（ヘッドの取り外しの有無）に応じて、ＣＬＫｉ（内部クロック）すなわちＰＬＬ（１）３７からＦＩＦ０２７にリセット信号ＲＳＴを供給するよう、マイコン（図４に示したホストＩ／ＦまたはＧＰＩＯあるいは図１のＭＰＵ１３）が供給するＣＬＫの手順を設定（固定）することにより、カメラヘッド側であるＰＬＬ２に入力されるＣＬＫｅが検出できない（安定していない）場合であっても、安定な動作が得られる（図５（ａ）参照）。

また、図５（ｂ）に示すように、ＣＬＫｉ（内部クロック）すなわちＰＬＬ（１）３７とＣＬＫｅすなわちＰＬＬ（２）３９のＡＮＤを取ることにより、マイコン（図４に示したホストＩ／ＦまたはＧＰＩＯあるいは図１のＭＰＵ１３）からＣＬＫを選択する工程が不要となる。なお、図５（ｂ）の例では、（ヘッド１側からの）ケーブルの着脱（カメラヘッドの分離（取り外し）の有無）に従い、例えばヘッド無し：ＰＬＬ２を使用／ヘッド有り：ＰＬＬ２を非使用、と切り替えることになる。

すなわち、ＲＥＳＥＴ（リセット）を実行する場合には、安定的な内部ＣＬＫ（駆動信号生成用ＣＬＫ）での動作に切り換えたのち、ＰＬＬをＲＥＳＥＴ（リセット）する。各設定を行い、内部回路の経路を確定させ、再びＰＬＬ回路のＲＥＳＥＴを行う。これにより、ＰＬＬ回路が安定化するとＬＯＣＫ状態を示す信号が出力され、撮像部（ヘッド）１の有無や、設定に関係なくＦＩＦＯメモリ２７は正常動作を開始し、映像信号（Ｖｉｄｅｏ）、ＨＤ、ＶＤの出力が再開される。

なお、図６に一例を示すが、ＭＰＵ１３からカメラヘッド１の有無に伴うリセット（ＨＥＡＤ ＤＥＴＥＣＴ＜＜撮像部（ＨＥＡＤ有→無）＞＞、＜＜撮像部（ＨＥＡＤ無→有）＞＞）、＜＜フレームレート（ＦＲＡＭＥ ＲＡＴＥ）切り換え＞＞、＜＜解像度（ＲＥＳＯＬＵＴＩＯＮ）切り換え＞＞、＜＜走査モード（ＩＰ ＭＯＤＥ）切り換え＞＞を制御信号を経由して通知するようにし、これに応じて内部回路のＣＬＫ信号や映像信号の経路を切換えるとともに、外部からＲＥＳＥＴ（リセット）制御を行うことで、ＰＬＬ回路（１）、（２）のＲＥＳＥＴ処理を行うことができる。

より詳細には、図６において、ＨＥＡＤ ＤＥＴＥＣＴ＜＜撮像部（ＨＥＡＤ有→無）＞＞の場合は、内部ＣＬＫへ切り換え（[１１]）、ＰＬＬリセット（[１２]）、ＰＬＬ安定待ち（[１３]）、ＰＬＬ安定（[１４]）の処理に続いて、ＦＩＦＯメモリ２７のＲＥＳＥＴを解除し、映像信号（Ｖｉｄｅｏ）、ＨＤ、ＶＤの出力を再開すればよい。

また、ＨＥＡＤ ＤＥＴＥＣＴ＜＜撮像部（ＨＥＡＤ無→有）＞＞については、内部ＣＬＫへ切り換え（[２１]）、ＰＬＬリセット（[２２]）に続いて、ＲＥＳＯＬＵＴＩＯＮ（解像度）設定（[２３]）、ＦＲＡＭＥ ＲＡＴＥ（フレームレート）設定（[２４]）、ＩＰ ＭＯＤＥ（走査モード）設定（[２５]）、を実行し、ＰＬＬリセット（[２６]）、ＰＬＬ安定待ち（[２７]）、ＰＬＬ安定（[２８]）の処理に続いて、ＦＩＦＯメモリ２７のＲＥＳＥＴを解除し、映像信号（Ｖｉｄｅｏ）、ＨＤ、ＶＤの出力を再開すればよい。

なお、＜＜フレームレート（ＦＲＡＭＥ ＲＡＴＥ）切り換え＞＞、＜＜解像度（ＲＥＳＯＬＵＴＩＯＮ）切り換え＞＞、あるいは＜＜走査モード（ＩＰ ＭＯＤＥ）切り換え＞＞については、ＨＥＡＤ ＤＥＴＥＣＴ＜＜撮像部（ＨＥＡＤ無→有）＞＞の一部を省略した手順と実質的に同等であるから詳細な説明を省略する。

以上説明したように、この発明の実施の一形態を適用することにより、部品やケーブルのバラツキによって発生するスキューやジッタを吸収することで安定したデジタル信号を出力できるため、ＤＶＩやＨＤ−ＳＤＩといった高速デジタル信号を生成する際のジッタが改善され安定したデジタル信号の生成が可能となる。

また、ヘッドを分離した場合のクロックの確保（リセット）あるいは遠方に設けたヘッドからの信号の遅れに起因するジッタやスキューの影響を低減可能なヘッド分離式カメラ装置が実現できる。

また、フレームメモリのような容量の大きなメモリを必要とせずに、ＤＶＩやＨＤ−ＳＤＩといった規格化された高速デジタル信号を生成する上で、ジッタ性能が改善され安定したデジタル信号の生成が可能となる。

なお、この発明は、上述した各実施の形態に限定されるものではなく、その実施の段階ではその要旨を逸脱しない範囲で種々な変形もしくは変更が可能である。また、各実施の形態は、可能な限り適宜組み合わせて、もしくは一部を削除して実施されてもよく、その場合は、組み合わせもしくは削除に起因したさまざまな効果が得られる。

１…撮像モジュール（ヘッド／カメラ）、３…ＣＭＯＳ（Complementary Metal-oxide Semiconductor）イメージセンサ、５…パラレル−シリアル変換回路、７…ＬＶＤＳ（Low Voltage Differential Signaling）回路、１１…制御（ＣＣＵ）モジュール、１３…主制御ブロック（ＭＰＵ）、１５…シリアル−パラレル変換回路、１７…ＬＶＤＳ回路、２１…信号処理部、２３…クロック切り替え器（ＳＷ１）、２５…タイミングジェネレータ（センサ駆動信号発生回路）、２７…非同期ＦＩＦＯメモリ、２９…トランスミッタ（出力ドライバ回路）、３１…クロック切り替え器（ＳＷ２）、３３…第１クロックモジュール（ＣＬＫｂ／Ｘｔａｌ１）、３５…第２クロックモジュール（ＣＬＫａ／Ｘｔａｌ１）、３７…ＰＬＬ（Phase Loop Lock）回路（１）、３９…ＰＬＬ回路（２）。

Claims (14)

1. 撮像部と撮像部を制御する制御部とがケーブルにより接続されたヘッド分離式カメラ装置において、
   前記制御部は、前記撮像部に設けられた画像センサから受信した映像信号に対して信号処理を行う信号処理回路と、
   この信号変換回路の後段に設けられ、信号処理回路の出力信号からジッタを除去して出力するＦＩＦＯメモリと、
   ＦＩＦＯメモリから出力された映像信号を、許容するジッタ量が定められている規格化映像信号に変換して出力する映像出力回路と、
   を具備するヘッド分離式カメラ装置。
2. 前記撮像部は、イメージセンサと前記イメージセンサの出力をシリアル変換する第１の変換回路を具備し、
   前記制御部は、前記第１の変換回路から供給される信号をパラレル変換する第２の変換回路を具備する請求項１記載のヘッド分離式カメラ装置。
3. 前記制御部は、特定の動作状態が生じた際に前記非同期ＦＩＦＯメモリにリセット信号を供給するＰＬＬ回路を非同期ＦＩＦＯメモリの前段に設けた請求項１記載のヘッド分離式カメラ装置。
4. 前記ＰＬＬ回路は、ＬＯＣＫ状態になったこと時にリセット信号を出力するＰＬＬ回路である請求項３記載のヘッド分離式カメラ装置。
5. 前記特定の動作状態は、撮像部の接続が切断されたことにより生ずる無信号状態である請求項３記載のヘッド分離式カメラ装置。
6. 前記特定の動作状態は、前記撮像部の出力解像度、またはフレームレートの切替である請求項３記載のヘッド分離式カメラ装置。
7. 撮像部と撮像部を制御する制御部とがケーブルにより接続されたヘッド分離式カメラ装置において、
   前記制御部は、
   所定のタイミングあるいは特定の動作状態が生じた際にリセット信号を供給するＰＬＬ回路と、
   前記第２の変換回路から前記映像信号のタイミングを制御する非同期ＦＩＦＯメモリと、
   ＦＩＦＯメモリから出力される映像信号に対して信号処理を行なう信号処理回路と、
   信号処理回路から出力された映像信号を、許容するジッタ量が定められている規格化映像信号に変換して出力する映像出力回路と、
   を具備するヘッド分離式カメラ装置。
8. 前記撮像部は、イメージセンサと前記イメージセンサの出力をシリアル変換する第１の変換回路を具備し、
   前記制御部は、前記第１の変換回路から供給される信号をパラレル変換する第２の変換回路を具備する請求項７記載のヘッド分離カメラ装置。
9. 前記制御部は、所定のタイミングあるいは特定の動作状態が生じた際に、前記非同期ＦＩＦＯメモリにリセット信号を供給するＰＬＬ回路を非同期ＦＩＦＯメモリの前段に設けた請求項７記載のヘッド分離カメラ装置。
10. 前記ＰＬＬ回路は、ＬＯＣＫ状態になったこと時にリセット信号を出力するＰＬＬ回路である請求項９記載のヘッド分離式カメラ装置。
11. 前記特定の動作状態は、撮像部の接続が切断されたことにより生ずる無信号状態である請求項９記載のヘッド分離式カメラ装置。
12. 前記特定の動作状態は、前記撮像部の出力解像度、またはフレームレートの切替である請求項９記載のヘッド分離式カメラ装置。
13. 前記イメージセンサは、２以上のイメージセンサを含むことを特徴とする請求項７記載のヘッド分離式カメラ装置。
14. イメージセンサが取得した映像信号をシリアル変換し、
    シリアル変換して入力される映像信号をパラレル変換し、
    パラレル変換された映像信号の出力信号からジッタを除去し、
    ジッタが除去された映像信号を、許容するジッタ量が定められている規格化映像信号に変換して出力する映像信号処理方法。

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