JP2012039563A - 固体撮像素子および撮像装置 - Google Patents

Abstract

【課題】加算読み出し時に、加算後の各色画素の重心位置にズレが生じないように各チャネルから色別に信号を読み出せる固体撮像素子を提供する。
【解決手段】固体撮像素子の画素部１１には、２行２列の色配列に従って複数種類のカラーフィルタが各画素に配置される。第１信号出力回路１５および第２信号出力回路１６は、読出対象ラインに含まれる一方／他方の色の画素からそれぞれ電気信号を加算読み出しする。加算制御回路１７は、第１信号出力回路および第２信号出力回路の間で、加算読み出し時に加算する画素のサンプリング位置を色配列単位でシフトさせる。
【選択図】図１

Description

本発明は、固体撮像素子および撮像装置に関する。

従来から、複数の信号出力回路を用いて、各画素の信号を色毎に並列に読み出すＸＹアドレス型の固体撮像素子が知られている（一例として特許文献１参照）。また、カラーの画像を撮像するために、固体撮像素子では、例えばベイヤ配列で原色カラーフィルタを画素部に配置することが一般的である。

特開２００７−１７４４７８号公報

ところで、固体撮像素子で画像信号の加算読み出しを行う場合、カラーフィルタでの色配列を考慮して加算後の各色画素の重心位置を決定する必要がある。しかし、一般的なＸＹアドレス型固体撮像素子では、加算後の各色画素の重心位置にズレが生じないように、各チャネルから色毎に加算された画像信号を読み出すことが困難であった。

上記事情に鑑み、加算読み出し時に、加算後の各色画素の重心位置にズレが生じないように各チャネルから色別に信号を読み出せる固体撮像素子を提供する。

一の態様の固体撮像素子は、入射光を電気信号に変換する複数の画素が行列状に配列される画素部と、複数種類のカラーフィルタと、第１信号出力回路と、第２信号出力回路と、加算制御回路とを備える。複数種類のカラーフィルタは、それぞれが異なる色成分の光を透過させるとともに、２行２列の色配列に従って各画素に配置される。第１信号出力回路は、画素部の読出対象ラインに含まれる一方の色の画素から電気信号を加算読み出しする。第２信号出力回路は、読出対象ラインに含まれる他方の色の画素から電気信号を加算読み出しする。加算制御回路は、第１信号出力回路および第２信号出力回路の間で、加算読み出し時に加算する画素のサンプリング位置を色配列単位でシフトさせる。

上記の一の態様において、第１信号出力回路および第２信号出力回路は、読出対象ラインで加算読み出しする画素を順次指定するシフトレジスタをそれぞれ含んでいてもよい。また、加算制御回路は、第１信号出力回路のシフトレジスタでの読み出し開始位置と、第２信号出力回路のシフトレジスタでの読み出し開始位置とをシフトさせてもよい。

上記の一の態様において、加算制御回路は、加算後の画素の重心位置がそれぞれ一致するとともに、加算する画素数が互いに異なる第１加算読み出しモードおよび第２加算読み出しモードを選択可能であってもよい。

上記の一の態様の固体撮像素子は、ダミー画素をさらに備えていてもよい。ダミー画素は、読出対象ラインの一端側に設けられ、第１信号出力回路および第２信号出力回路で加算読み出し時に不足する画素分を補償する。

一の態様の撮像装置は、上記の一の態様の固体撮像素子と、制御部とを備える。制御部は、静止画取得時に固体撮像素子に全画素読み出しを指示するとともに、動画取得時に固体撮像素子に加算読み出しを指示する。

一の態様では、第１信号出力回路および第２信号出力回路の間で、加算読み出し時に加算する画素のサンプリング位置が色配列単位でシフトされる。これにより、加算読み出し時に、加算後の各色画素の重心位置にズレが生じないように各チャネルから色毎に信号を読み出すことができる。

一の実施形態での固体撮像素子の構成例を示すブロック図 画素ＰＸの回路構成例を示す図 一の実施形態における第１信号出力回路、第２信号出力回路および加算制御回路の構成例を示す図 各動作モードでの制御信号、読出指示信号の対応関係を示す図 非加算読み出しモードで読み出しを行う場合の動作例を示す図 第１加算読み出しモードで読み出される画素のサンプリング位置を示す図 第１加算読み出しモードで奇数行を読み出す場合の第１信号出力回路側の動作例を示す図 第１加算読み出しモードで奇数行を読み出す場合の第２信号出力回路側の動作例を示す図 第１加算読み出しモードで偶数行を読み出す場合の第１信号出力回路側の動作例を示す図 第１加算読み出しモードで偶数行を読み出す場合の第２信号出力回路側の動作例を示す図 第２加算読み出しモードで読み出される画素のサンプリング位置を示す図 第２加算読み出しモードで奇数行を読み出す場合の第１信号出力回路側の動作例を示す図 第２加算読み出しモードで奇数行を読み出す場合の第２信号出力回路側の動作例を示す図 第２加算読み出しモードで偶数行を読み出す場合の第１信号出力回路側の動作例を示す図 第２加算読み出しモードで偶数行を読み出す場合の第２信号出力回路側の動作例を示す図 他の実施形態における第１信号出力回路、第２信号出力回路および加算制御回路の構成例を示す図 他の実施形態の加算読み出しモードで奇数列の読み出しを行う場合のタイミングチャート 他の実施形態の加算読み出しモードで偶数列の読み出しを行う場合のタイミングチャート 撮像装置の一例である電子カメラの構成例を示す図

＜一の実施形態の説明＞
図１は、一の実施形態での固体撮像素子の構成例を示すブロック図である。一の実施形態での固体撮像素子は、シリコン基板上にＣＭＯＳ（相補性金属酸化膜半導体）プロセスを使用して形成されたＸＹアドレス型の固体撮像素子である。一の実施形態の固体撮像素子は、例えば、デジタルスチルカメラやビデオカメラなどの撮像装置に実装される（なお、撮像装置の構成例は後述する）。

また、一の実施形態の固体撮像素子は、複数の画素から電気信号を加算して読み出す動作モード（加算読み出しモード）と、上記の画素加算を行わない動作モード（非加算読み出しモード）とを有している。また、一の実施形態の固体撮像素子は、加算読み出しモードのサブモードとして、３画素分の信号を加算する第１加算読み出しモードと、２画素分の信号を加算する第２加算読み出しモードとを選択することができる。

固体撮像素子は、画素部１１と、複数の水平制御信号線１２と、垂直走査回路１３と、複数の垂直信号線１４と、第１信号出力回路１５と、第２信号出力回路１６と、加算制御回路１７と、撮像素子制御回路１８とを有している。

画素部１１は、入射光を電気信号に変換する複数の画素ＰＸを有している。画素部１１の画素ＰＸは、受光面上で行列状に配列されている。なお、図１では画素ＰＸの配列を簡略化して示すが、実際の固体撮像素子の受光面にはさらに多数の画素が配列されることはいうまでもない。また、画素部１１の一端（図１の左側）には、上下に１つずつダミー画素１９が配置されている。これらのダミー画素１９は、画素ＰＸと基本構成は同一であって、加算読み出しモードで用いられる。

また、画素部１１の各行には、垂直走査回路１３に接続された水平制御信号線１２がそれぞれ配置されている。各々の水平制御信号線１２は、垂直走査回路１３から出力されるパルス信号（後述の選択パルスφＳＥＬ、リセットパルスφＲＥＳ、転送パルスφＴＸ）を、図１の水平方向（横方向）に並ぶ画素群にそれぞれ供給する。

また、画素部１１の各列には、垂直信号線１４がそれぞれ配置されている。各々の垂直信号線１４は、図１の垂直方向（縦方向）に並ぶ画素群から画像信号をそれぞれ読み出す。なお、各々の垂直信号線１４の上端は第１信号出力回路１５に接続され、各々の垂直信号線１４の下端は第２信号出力回路１６に接続されている。

ここで、各々の画素ＰＸの前面には、それぞれが異なる色成分の光を透過させる複数種類のカラーフィルタが所定の色配列で配置されている。そのため、画素ＰＸは、カラーフィルタでの色分解によって各色に対応する電気信号を出力する。例えば、一の実施形態においては赤色（Ｒ）、緑色（Ｇｒ，Ｇｂ）、青色（Ｂ）のカラーフィルタが２行２列のベイヤ配列にしたがって各画素ＰＸに配置されている。すなわち、画素部１１の奇数行にはＧｂ，Ｂのカラーフィルタが交互に並ぶとともに、画素部１１の偶数行にはＲ，Ｇｒのフィルタが交互に並んでいる。そして、画素部１１全体では緑色のフィルタが市松模様をなすように配置されている。これにより、画素部１１は、撮像時にカラーの画像を取得することができる。なお、図１では、各々の画素ＰＸにカラーフィルタの色を併せて表記する。

図２は、画素ＰＸの回路構成例を示す図である。なお、図１に示す画素ＰＸの構成はいずれも共通する。

画素ＰＸは、フォトダイオードＰＤと、転送トランジスタＴＸと、リセットトランジスタＲＥＳと、増幅トランジスタＡＭＰと、選択トランジスタＳＥＬと、フローティングディフュージョンＦＤとをそれぞれ有している。

フォトダイオードＰＤは、入射光の光量に応じて光電変換により信号電荷を生成する。転送トランジスタＴＸは、転送パルスφＴＸの高レベル期間にオンし、フォトダイオードＰＤに蓄積された信号電荷をフローティングディフュージョンＦＤに転送する。

転送トランジスタＴＸのソースはフォトダイオードＰＤであり、転送トランジスタＴＸのドレインはフローティングディフュージョンＦＤである。フローティングディフュージョンＦＤは、例えば、半導体基板に不純物を導入して形成された拡散領域である。なお、フローティングディフュージョンＦＤは、増幅トランジスタＡＭＰのゲートと、リセットトランジスタＲＥＳのソースとにそれぞれ接続されている。

リセットトランジスタＲＥＳは、リセットパルスφＲＥＳの高レベル期間にオンし、フローティングディフュージョンＦＤを電源電圧ＶＤＤにリセットする。また、増幅トランジスタＡＭＰは、ドレインが電源電圧ＶＤＤに接続され、ゲートがフローティングディフュージョン領域ＦＤにそれぞれ接続され、ソースが選択トランジスタＳＥＬのドレインに接続されており、垂直信号線１４に接続された定電流源２０（図１では不図示）を負荷とするソースフォロア回路を構成する。増幅トランジスタＡＭＰは、フローティングディフュージョンＦＤの電圧値に応じて、選択トランジスタＳＥＬを介して読み出し電流を出力する。選択トランジスタＳＥＬは、選択パルスφＳＥＬの高レベル期間にオンし、増幅トランジスタＡＭＰのソースを垂直信号線１４に接続する。

図１に戻って、第１信号出力回路１５は、図中画素部１１の上側に配置されており、第２信号出力回路１６は、図中画素部１１の下側に配置されている。第１信号出力回路１５は、画素部１１からＧｒまたはＧｂの画像信号を水平方向に向けて色毎に読み出す回路である。また、第２信号出力回路１６は、画素部１１からＲまたはＢの画像信号を水平方向に向けて色毎に読み出す回路である。

加算制御回路１７は、加算読み出しモードと非加算読み出しモードとのモード切り替えを行う。また、加算読み出しモードにおいて、加算制御回路１７は、第１信号出力回路１５および第２信号出力回路１６の間で、加算読み出し時に加算する画素のサンプリング位置を画素部１１の水平方向にシフトさせる。

撮像素子制御回路１８は、垂直走査回路１３および加算制御回路１７に対して、信号読み出しを指示する制御信号を供給する。ここで、加算制御回路１７に供給される信号には、ＨＳＴＲと、ＬＩＮＥ＿ＳＥＬＥＣＴ０およびＬＩＮＥ＿ＳＥＬＥＣＴ１と、ＡＤＤ＿ＣＮＴと、ＰＩＸ２ＡＤＤとが含まれる。ＨＳＴＲは、水平走査期間の開始を指示するパルス信号である。ＬＩＮＥ＿ＳＥＬＥＣＴ０およびＬＩＮＥ＿ＳＥＬＥＣＴ１は、第１信号出力回路１５および第２信号出力回路１６での読み出し列を切り替える信号である。また、ＡＤＤ＿ＣＮＴは、加算読み出しモードと非加算読み出しモードとを切り替える信号である。なお、以下の説明において、ＡＤＤ＿ＣＮＴの負論理を示す制御信号を「ＩＮＶ＿ＡＤＤ＿ＣＮＴ」と表記することもある。また、ＰＩＸ２ＡＤＤは、第１加算読み出しモードと第２加算読み出しモードとを切り替える信号である。

なお、上記の各制御信号は、一の実施形態の固体撮像素子が実装される撮像装置の制御部から供給されてもよい。上記の場合には、固体撮像素子から撮像素子制御回路１８を省略することができる。

以下、図３を参照しつつ、第１信号出力回路１５、第２信号出力回路１６および加算制御回路１７の構成をより詳細に説明する。ここで、第１信号出力回路１５および第２信号出力回路１６は、基本構成が共通する。そのため、第２信号出力回路１６に関しては、第１信号出力回路１５と共通の構成に同一符号を付して重複説明を省略する。

第１信号出力回路１５は、カラムセレクタ２１と、カラムアンプ２２と、水平ローカルスイッチ２３と、ローカル水平信号線２４と、水平グローバルスイッチ２５と、グローバル水平信号線２６と、シフトレジスタ２７と、マルチプレクサ２８とを有している。

カラムセレクタ２１は、画素配列の２列ごとに１つずつ配置される２入力１出力のスイッチである。カラムセレクタ２１は、奇数列の垂直信号線１４からの入力と偶数列の垂直信号線１４からの入力とを切り替えて後段に出力する。第１信号出力回路１５のカラムセレクタ２１は、ＬＩＮＥ＿ＳＥＬＥＣＴ０がハイレベルのときに偶数列の垂直信号線１４との接点がオンとなり、ＬＩＮＥ＿ＳＥＬＥＣＴ１がハイレベルのときに奇数列の垂直信号線１４との接点がオンとなる。

一方、第２信号出力回路１６のカラムセレクタ２１は、ＬＩＮＥ＿ＳＥＬＥＣＴ１がハイレベルのときに偶数列の垂直信号線１４との接点がオンとなり、ＬＩＮＥ＿ＳＥＬＥＣＴ０がハイレベルのときに奇数列の垂直信号線１４との接点がオンとなる。

カラムアンプ２２および水平ローカルスイッチ２３は、各カラムセレクタ２１の出力側と、ダミー画素１９の出力側とにそれぞれ１組ずつ直列に接続されている。カラムアンプ２２は、画素ＰＸの信号電流を受け取って、当該信号電流に応じた画像信号を出力するＭＯＳトランジスタである。また、水平ローカルスイッチ２３は、シフトレジスタ２７から供給される読出指示信号の入力に応じて、カラムアンプ２２の出力とローカル水平信号線２４との接続をオンオフする。

第１信号出力回路１５において、複数本のローカル水平信号線２４と、１本のグローバル水平信号線２６とが図中水平方向に沿って２段並列に配置される。そして、各々のローカル水平信号線２４に対して、複数の水平ローカルスイッチ２３が接続されている。また、複数本のローカル水平信号線２４は、それぞれ水平グローバルスイッチ２５を介してグローバル水平信号線２６と接続される。そして、グローバル水平信号線２６は、固体撮像素子の後段に接続されるアナログフロントエンド回路（図１、図３では不図示）に画像信号を出力する。上記の階層的な接続構造を採用することで、第１信号出力回路１５は、水平選択スイッチによる寄生容量を低減させつつ高速な信号読み出しを行うことができる。

シフトレジスタ２７は、上記の読出指示信号を画素部１１の水平方向にシフトして、複数の水平ローカルスイッチ２３のうちで接続をオンにするスイッチを指定する。第１信号出力回路１５は、ラインセレクタおよびシフトレジスタ２７の動作によって、画素部１１において読出対象となる行（読出対象ライン）のうちから何列目の画素の信号を読み出すかを制御できる。なお、以下の説明では、シフトレジスタ２７について、カスケード接続された各レジスタ回路をＳＲ０〜ｎと表記する（図３では、レジスタ回路ＳＲ０〜７までを示す）。

マルチプレクサ２８は、レジスタ回路ＳＲ１〜ｎの前段にそれぞれ配置されている。マルチプレクサ２８は、信号ＡＤＤ＿ＣＮＴの入力に応じて、後段に接続されるレジスタ回路への出力を切り替える。例えば、信号ＡＤＤ＿ＣＮＴがローレベルのときには、マルチプレクサ２８は第１入力端子の入力を選択する。また、信号ＡＤＤ＿ＣＮＴがハイレベルのときには、マルチプレクサ２８は第２入力端子の入力を選択する。

ここで、第１信号出力回路１５のマルチプレクサ２８を示す図面では、第１入力端子が下側に位置し、第２入力端子が上側に位置する。第２信号出力回路１６のマルチプレクサ２８を示す図面では、第１入力端子が上側に位置し、第２入力端子が下側に位置する。また、以下の説明で「ｍ段目のマルチプレクサ２８」と表記するときには、左側から数えてｍ番目のマルチプレクサ２８を指すものとする。なお、シフトレジスタ２７のレジスタ回路とマルチプレクサ２８との接続は、加算制御回路１７の説明で詳述する。

加算制御回路１７は、第１信号出力回路１５のシフトレジスタ２７に読出指示信号を出力する第１論理回路群３１〜第４論理回路群３４と、第２信号出力回路１６のシフトレジスタ２７に読出指示信号を出力する第５論理回路群３５〜第８論理回路群３８とを有している。

まず、第１論理回路群３１〜第４論理回路群３４の構成と、第１信号出力回路１５でのレジスタ回路およびマルチプレクサ２８の接続関係を説明する。

第１論理回路群３１は、ＡＮＤ回路Ａ１と、ＡＮＤ回路Ａ２と、ＯＲ回路Ａ３とを有している。ＡＮＤ回路Ａ１は、ＬＩＮＥ＿ＳＥＬＥＣＴ１とＨＳＴＲとの論理積を出力する。ＡＮＤ回路Ａ２は、インバータ３９から得たＡＤＤ＿ＣＮＴの負論理とＨＳＴＲとの論理積を出力する。ＯＲ回路Ａ３は、ＡＮＤ回路Ａ１の出力とＡＮＤ回路Ａ２の出力との論理和を、第１信号出力回路１５のレジスタ回路ＳＲ０に入力する。なお、第１信号出力回路１５のレジスタ回路ＳＲ０の出力は、１段目のマルチプレクサ２８の第１入力端子と、第４論理回路群３４とに接続される。

第２論理回路群３２は、ＮＡＮＤ回路Ｂ１と、ＡＮＤ回路Ｂ２とを有している。ＮＡＮＤ回路Ｂ１は、ＰＩＸ２ＡＤＤとＬＩＮＥ＿ＳＥＬＥＣＴ１との否定論理積を出力する。ＡＮＤ回路Ｂ２は、ＮＡＮＤ回路Ｂ１の出力とＨＳＴＲとの論理積を、１段目のマルチプレクサ２８の第２入力端子に入力する。なお、１段目のマルチプレクサ２８の出力は、第１信号出力回路１５のレジスタ回路ＳＲ１と接続される。そして、第１信号出力回路１５のレジスタ回路ＳＲ１の出力は、２段目のマルチプレクサ２８の第１入力端子と、４段目のマルチプレクサ２８の第２入力端子とに接続される。

第３論理回路群３３は、ＮＡＮＤ回路Ｃ１と、ＡＮＤ回路Ｃ２とを有している。ＮＡＮＤ回路Ｃ１は、ＰＩＸ２ＡＤＤとＬＩＮＥ＿ＳＥＬＥＣＴ０との否定論理積を出力する。ＡＮＤ回路Ｃ２は、ＮＡＮＤ回路Ｃ１の出力とＨＳＴＲとの論理積を、２段目のマルチプレクサ２８の第２入力端子に入力する。なお、２段目のマルチプレクサ２８の出力は、第１信号出力回路１５のレジスタ回路ＳＲ２と接続される。そして、第１信号出力回路１５のレジスタ回路ＳＲ２の出力は、３段目のマルチプレクサ２８の第１入力端子と、５段目のマルチプレクサ２８の第２入力端子とに接続される。

第４論理回路群３４は、ＡＮＤ回路Ｄ１と、ＯＲ回路Ｄ２とを有している。ＡＮＤ回路Ｄ１は、ＬＩＮＥ＿ＳＥＬＥＣＴ０とＨＳＴＲとの論理積を出力する。ＯＲ回路Ｄ２は、ＡＮＤ回路Ｄ１の出力と、第１信号出力回路１５のレジスタ回路ＳＲ０の出力との論理和を、３段目のマルチプレクサ２８の第２入力端子に入力する。なお、３段目のマルチプレクサ２８の出力は、第１信号出力回路１５のレジスタ回路ＳＲ３と接続される。そして、第１信号出力回路１５のレジスタ回路ＳＲ３の出力は、４段目のマルチプレクサ２８の第１入力端子と、６段目のマルチプレクサ２８の第２入力端子とに接続される。

また、ＳＲ４以降のレジスタ回路ＳＲｉ（但し、ｉは整数で、かつ４≦ｉ＜ｎ−２）の出力は、ｉ段目のマルチプレクサ２８の第１入力端子と、ｉ＋２段目のマルチプレクサ２８の第２入力端子とに接続される。なお、レジスタ回路ＳＲ（ｎ−２）〜（ｎ−１）の出力は、それぞれ後段のマルチプレクサ２８の第１入力端子にのみ接続される。また、ダミー画素１９に対応するレジスタ回路ＳＲｎは、シフトレジスタ２７の終端となる（なお、レジスタ回路ＳＲ（ｎ−２）〜ｎの図示は省略する）。

次に、第５論理回路群３５〜第８論理回路群３８の構成を説明する。なお、第２信号出力回路１６でのレジスタ回路およびマルチプレクサ２８の接続関係は、第１信号出力回路１５と同様であるので重複説明は省略する。

第５論理回路群３５は、ＡＮＤ回路Ｅ１と、ＡＮＤ回路Ｅ２と、ＯＲ回路Ｅ３とを有している。ＡＮＤ回路Ｅ１は、ＬＩＮＥ＿ＳＥＬＥＣＴ０とＨＳＴＲとの論理積を出力する。ＡＮＤ回路Ｅ２は、ＡＤＤ＿ＣＮＴの負論理とＨＳＴＲとの論理積を出力する。ＯＲ回路Ｅ３は、ＡＮＤ回路Ｅ１の出力とＡＮＤ回路Ｅ２の出力との論理和を、第２信号出力回路１６のレジスタ回路ＳＲ０に入力する。

第６論理回路群３６は、ＮＡＮＤ回路Ｆ１と、ＡＮＤ回路Ｆ２とを有している。ＮＡＮＤ回路Ｆ１は、ＰＩＸ２ＡＤＤとＬＩＮＥ＿ＳＥＬＥＣＴ０との否定論理積を出力する。ＡＮＤ回路Ｆ２は、ＮＡＮＤ回路Ｆ１の出力とＨＳＴＲとの論理積を、１段目のマルチプレクサ２８の第２入力端子に入力する。

第７論理回路群３７は、ＮＡＮＤ回路Ｇ１と、ＡＮＤ回路Ｇ２とを有している。ＮＡＮＤ回路Ｇ１は、ＰＩＸ２ＡＤＤとＬＩＮＥ＿ＳＥＬＥＣＴ１との否定論理積を出力する。ＡＮＤ回路Ｇ２は、ＮＡＮＤ回路Ｇ１の出力とＨＳＴＲとの論理積を、２段目のマルチプレクサ２８の第２入力端子に入力する。

第８論理回路群３８は、ＡＮＤ回路Ｈ１と、ＯＲ回路Ｈ２とを有している。ＡＮＤ回路Ｈ１は、ＬＩＮＥ＿ＳＥＬＥＣＴ１とＨＳＴＲとの論理積を出力する。ＯＲ回路Ｈ２は、ＡＮＤ回路Ｈ１の出力と、第２信号出力回路１６のレジスタ回路ＳＲ０の出力との論理和を、３段目のマルチプレクサ２８の第２入力端子に入力する。

以下、一の実施形態での固体撮像素子の動作例を説明する。図４は、各動作モードでの制御信号、読出指示信号の対応関係を示す図である。

非加算読み出しモードでの撮像素子制御回路１８は、ＡＤＤ＿ＣＮＴおよびＰＩＸ２ＡＤＤをローレベルとする。第１加算読み出しモードでの撮像素子制御回路１８は、ＡＤＤ＿ＣＮＴをハイレベルとする一方で、ＰＩＸ２ＡＤＤをローレベルとする。また、第１加算読み出しモードでの撮像素子制御回路１８は、ＡＤＤ＿ＣＮＴおよびＰＩＸ２ＡＤＤをハイレベルとする。

ここで、読出対象ラインが奇数行のとき、撮像素子制御回路１８は、ＬＩＮＥ＿ＳＥＬＥＣＴ１をハイレベルにし、ＬＩＮＥ＿ＳＥＬＥＣＴ０をローレベルにする。これにより、第１信号出力回路１５のカラムセレクタ２１は奇数列の垂直信号線１４を選択し、第２信号出力回路１６のカラムセレクタ２１は偶数列の垂直信号線１４を選択する。よって、読出対象ラインが奇数行のときには、第１信号出力回路１５からＧｂ画素の信号が読み出されるとともに、第２信号出力回路１６からＢ画素の信号が読み出される。

一方、読出対象ラインが偶数行のとき、撮像素子制御回路１８は、ＬＩＮＥ＿ＳＥＬＥＣＴ０をハイレベルにし、ＬＩＮＥ＿ＳＥＬＥＣＴ１をローレベルにする。これにより、第１信号出力回路１５のカラムセレクタ２１は偶数列の垂直信号線１４を選択し、第２信号出力回路１６のカラムセレクタ２１は奇数列の垂直信号線１４を選択する。よって、読出対象ラインが偶数行のときには、第１信号出力回路１５からＧｒ画素の信号が読み出されるとともに、第２信号出力回路１６からＲ画素の信号が読み出される。

（非加算読み出しモードの場合）
非加算読み出しモードで全画素読み出しを行う場合、垂直走査回路１３は、読出対象ラインを一番上の行から１行ずつ順次指定してゆく。

図５は、非加算読み出しモードで読み出しを行う場合における加算制御回路１７および第１信号出力回路１５の動作例を示す図である。図５の例は、読出対象ラインが偶数行の場合を示している。なお、以下の動作例の説明に関し、ハイレベルを示す信号線は図中太線で示すとともに、読出指示信号が入力されたレジスタ回路は図中ハッチングで示す。

非加算読み出しモードではＡＤＤ＿ＣＮＴがローレベルとなるため、第１信号出力回路１５の各マルチプレクサ２８は、それぞれ第１入力端子の出力を後段のレジスタ回路に出力する。そのため、上記の場合には、第２論理回路群３２〜第４論理回路群３４からの信号がシフトレジスタ２７に入力されることはない。

このとき、第１論理回路群３１のＡＮＤ回路Ａ２では、ＡＤＤ＿ＣＮＴの負論理とＨＳＴＲとの論理積が「１」となる。したがって、ＯＲ回路Ａ３の出力は「１」となり、レジスタ回路ＳＲ０に読出指示信号が入力される。その後、レジスタ回路の読出指示信号は、マルチプレクサ２８の第１入力端子を介して次のレジスタ回路に順次入力されてゆく。これにより、第２信号出力回路１６の各水平ローカルスイッチ２３が図中左から右へ１つずつ順次オンとなって、読出対象ライン上の画像信号が読み出される。

非加算読み出しモードで読み出しを行う場合、読出対象ラインが奇数行の場合にも、第１信号出力回路１５のシフトレジスタ２７は上記とほぼ同様に動作する。また、第２信号処理回路のシフトレジスタ２７も、第１信号出力回路１５のシフトレジスタ２７とほぼ同様に動作する。

以上の動作により、読出対象ラインが奇数行のときには、第１信号出力回路１５からＧｂ画素の信号が順次読み出されるとともに、第２信号出力回路１６からＢ画素の信号が順次読み出される。また、読出対象ラインが偶数行のときには、第１信号出力回路１５からＧｒ画素の信号が順次読み出されるとともに、第２信号出力回路１６からＲ画素の信号が順次読み出される。これにより、固体撮像素子は全画素読み出しを行うことができる。

（第１加算読み出しモードの場合）
次に、第１加算読み出しモードでの固体撮像素子の動作例を説明する。

図６は、第１加算読み出しモードで読み出される画素のサンプリング位置を示す図である。第１加算読み出しモードでの垂直走査回路１３は、読出対象ラインを２行分おきに指定する。また、第１信号出力回路１５および第２信号出力回路１６は、読出対象ラインにおいて隣接する同色３画素分の信号を加算して読み出す。つまり、第１加算読み出しモードでの固体撮像素子は、全画素読み出しの場合と比べて縦横の画素数が１／３となる画像を出力する。ここで、第１加算読み出しモードでは、加算後の各色画素の重心位置がベイヤ配列を維持するように、加算する信号のサンプリング位置を決定する必要がある。

例えば、第１加算読み出しモードで読出対象ラインが奇数行の場合を考える。図６において、１番目のＧｂ画素の信号は１，３，５列目の信号を加算して生成される。そして、加算後のＧｂ画素の重心位置は３列目となる。よって、１，３，５列目のＧｂ画素の信号を加算して読み出すために、加算制御回路１７は、第１信号出力回路１５のレジスタ回路ＳＲ０〜２へ同時に読出指示信号を入力する必要がある。一方、図６において、１番目のＢ画素の信号は４，６，８列目の信号を加算して生成される。そして、加算後のＢ画素の重心位置は６列目となる。よって、４，６，８列目のＢ画素の信号を加算して読み出すために、加算制御回路１７は、第２信号出力回路１６のレジスタ回路ＳＲ１〜３へ同時に読出指示信号を入力する必要がある。

図７は、第１加算読み出しモードで奇数行を読み出す場合の第１信号出力回路１５側の動作例を示す図である。なお、第１加算読み出しモードではＡＤＤ＿ＣＮＴがハイレベルとなる。そのため、第１信号出力回路１５および第２信号出力回路１６での各マルチプレクサ２８は、それぞれ第２入力端子の出力を後段のレジスタ回路に出力する。

第１論理回路群３１のＡＮＤ回路Ａ１では、ＬＩＮＥ＿ＳＥＬＥＣＴ１とＨＳＴＲとの論理積が「１」となる。したがって、ＯＲ回路Ａ３の出力は「１」となり、レジスタ回路ＳＲ０に読出指示信号が入力される。

また、第２論理回路群３２のＮＡＮＤ回路Ｂ１では、ＰＩＸ２ＡＤＤとＬＩＮＥ＿ＳＥＬＥＣＴ１との否定論理積が「１」となる。そして、ＡＮＤ回路Ｂ２では、ＨＳＴＲが入力されたときに論理積が「１」となる。したがって、ＡＮＤ回路Ｂ２の出力は「１」となり、１段目のマルチプレクサ２８を介してレジスタ回路ＳＲ１に読出指示信号が入力される。

また、第３論理回路群３３のＮＡＮＤ回路Ｃ１では、ＰＩＸ２ＡＤＤとＬＩＮＥ＿ＳＥＬＥＣＴ０との否定論理積が「１」となる。そして、ＡＮＤ回路Ｃ２では、ＨＳＴＲが入力されたときに論理積が「１」となる。したがって、ＡＮＤ回路Ｃ２の出力は「１」となり、２段目のマルチプレクサ２８を介してレジスタ回路ＳＲ２に読出指示信号が入力される。

また、第４論理回路群３４のＡＮＤ回路Ｄ１では、ＬＩＮＥ＿ＳＥＬＥＣＴ０とＨＳＴＲとの論理積が常に「０」となる。したがって、ＯＲ回路Ｄ２では、レジスタ回路ＳＲ０からの入力が「１」のときにその出力が「１」となる。

これにより、レジスタ回路ＳＲ０〜２に３つ同時に読出指示信号が入力される。そして、レジスタ回路ＳＲ０〜２に対応する水平ローカルスイッチ２３が３つ同時にオンとなり、１，３，５列目のＧｂ画素の信号が加算読み出しされる。その後、シフトレジスタ２７のレジスタ回路は図中左から右へ３つずつ順次オンとなって、読出対象ラインのＧｒ画素の信号が３つずつ加算読み出しされる。

図８は、第１加算読み出しモードで奇数行を読み出す場合の第２信号出力回路１６側の動作例を示す図ある。

このとき、ＬＩＮＥ＿ＳＥＬＥＣＴ０とＡＤＤ＿ＣＮＴの負論理とがそれぞれ「０」となる。そのため、ＡＮＤ回路Ｅ１およびＡＮＤ回路Ｅ２の論理積は、ＨＳＴＲが入力されたときでも常に「０」となる。よって、第５論理回路群３５のＯＲ回路Ｅ３の出力は「０」となるので、第２信号出力回路１６のレジスタ回路ＳＲ０に読出指示信号は入力されない。

また、第６論理回路群３６のＮＡＮＤ回路Ｆ１では、ＰＩＸ２ＡＤＤとＬＩＮＥ＿ＳＥＬＥＣＴ０との否定論理積が「１」となる。そして、ＡＮＤ回路Ｆ２では、ＨＳＴＲが入力されたときに論理積が「１」となる。したがって、ＡＮＤ回路Ｆ２の出力は「１」となり、１段目のマルチプレクサ２８を介してレジスタ回路ＳＲ１に読出指示信号が入力される。

また、第７論理回路群３７のＮＡＮＤ回路Ｇ１では、ＰＩＸ２ＡＤＤとＬＩＮＥ＿ＳＥＬＥＣＴ１との否定論理積が「１」となる。そして、ＡＮＤ回路Ｇ２では、ＨＳＴＲが入力されたときに論理積が「１」となる。したがって、ＡＮＤ回路Ｇ２の出力は「１」となり、２段目のマルチプレクサ２８を介してレジスタ回路ＳＲ２に読出指示信号が入力される。

また、第８論理回路群３８のＡＮＤ回路Ｈ１では、ＬＩＮＥ＿ＳＥＬＥＣＴ１とＨＳＴＲとの論理積が「１」となる。したがって、ＯＲ回路Ｈ２の出力は「１」となり、３段目のマルチプレクサ２８を介してレジスタ回路ＳＲ３に読出指示信号が入力される。

これにより、レジスタ回路ＳＲ１〜３に３つ同時に読出指示信号が入力される。そして、レジスタ回路ＳＲ１〜３に対応する水平ローカルスイッチ２３が３つ同時にオンとなり、４，６，８列目のＢ画素の信号が加算読み出しされる。その後、シフトレジスタ２７のレジスタ回路は図中左から右へ３つずつ順次オンとなって、読出対象ラインのＢ画素の信号が３つずつ加算読み出しされる。

同様に、第１加算読み出しモードで読出対象ラインが偶数行の場合を考える。図６において、１番目のＧｒ画素の信号は、４，６，８列目の信号を加算して生成される。そして、加算後のＧｒ画素の重心位置は６列目となる。よって、４，６，８列目のＧｒ画素の信号を加算して読み出すために、加算制御回路１７は、第１信号出力回路１５のレジスタ回路ＳＲ１〜３へ同時に読出指示信号を入力する必要がある。一方、図６において、１番目のＲ画素の信号は１，３，５列目の信号を加算して生成される。そして、加算後のＲ画素の重心位置は３列目となる。よって、１，３，５列目のＲ画素の信号を加算して読み出すために、加算制御回路１７は、第２信号出力回路１６のレジスタ回路ＳＲ０〜２へ同時に読出指示信号を入力する必要がある。

図９は、第１加算読み出しモードで偶数行を読み出す場合の第１信号出力回路１５側の動作例を示す図である。

このとき、ＬＩＮＥ＿ＳＥＬＥＣＴ１とＡＤＤ＿ＣＮＴの負論理とがそれぞれ「０」となる。そのため、ＡＮＤ回路Ａ１およびＡＮＤ回路Ａ２の論理積は、ＨＳＴＲが入力されたときでも常に「０」となる。よって、ＯＲ回路Ａ３の出力は「０」となるので、第１信号出力回路１５のレジスタ回路ＳＲ０に読出指示信号は入力されない。

また、第２論理回路群３２のＮＡＮＤ回路Ｂ１では、ＰＩＸ２ＡＤＤとＬＩＮＥ＿ＳＥＬＥＣＴ１との否定論理積が「１」となる。そして、ＡＮＤ回路Ｂ２では、ＨＳＴＲが入力されたときに論理積が「１」となる。したがって、ＡＮＤ回路Ｂ２の出力は「１」となり、１段目のマルチプレクサ２８を介してレジスタ回路ＳＲ１に読出指示信号が入力される。

また、第３論理回路群３３のＮＡＮＤ回路Ｃ１では、ＰＩＸ２ＡＤＤとＬＩＮＥ＿ＳＥＬＥＣＴ０との否定論理積が「１」となる。そして、ＡＮＤ回路Ｃ２では、ＨＳＴＲが入力されたときに論理積が「１」となる。したがって、ＡＮＤ回路Ｃ２の出力は「１」となり、２段目のマルチプレクサ２８を介してレジスタ回路ＳＲ２に読出指示信号が入力される。

また、第４論理回路群３４のＡＮＤ回路Ｄ１では、ＬＩＮＥ＿ＳＥＬＥＣＴ０とＨＳＴＲとの論理積が「１」となる。したがって、ＯＲ回路Ｈ２の出力は「１」となり、３段目のマルチプレクサ２８を介してレジスタ回路ＳＲ２に読出指示信号が入力される。

これにより、レジスタ回路ＳＲ１〜３に３つ同時に読出指示信号が入力される。そして、レジスタ回路ＳＲ１〜３に対応する水平ローカルスイッチ２３が３つ同時にオンとなり、４，６，８列目のＧｒ画素の信号が加算読み出しされる。その後、シフトレジスタ２７のレジスタ回路は図中左から右へ３つずつ順次オンとなって、読出対象ラインのＧｒ画素の信号が３つずつ加算読み出しされる。

図１０は、第１加算読み出しモードで偶数行を読み出す場合の第２信号出力回路１６側の動作例を示す図である。

第５論理回路群３５のＡＮＤ回路Ｅ１では、ＬＩＮＥ＿ＳＥＬＥＣＴ０とＨＳＴＲとの論理積が「１」となる。したがって、ＯＲ回路Ｅ３の出力は「１」となり、レジスタ回路ＳＲ０に読出指示信号が入力される。

また、第６論理回路群３６のＮＡＮＤ回路Ｆ１では、ＰＩＸ２ＡＤＤとＬＩＮＥ＿ＳＥＬＥＣＴ０との否定論理積が「１」となる。そして、ＡＮＤ回路Ｆ２では、ＨＳＴＲが入力されたときに論理積が「１」となる。したがって、ＡＮＤ回路Ｆ２の出力は「１」となり、１段目のマルチプレクサ２８を介してレジスタ回路ＳＲ１に読出指示信号が入力される。

また、第７論理回路群３７のＮＡＮＤ回路Ｇ１では、ＰＩＸ２ＡＤＤとＬＩＮＥ＿ＳＥＬＥＣＴ１との否定論理積が「１」となる。そして、ＡＮＤ回路Ｇ２では、ＨＳＴＲが入力されたときに論理積が「１」となる。したがって、ＡＮＤ回路Ｇ２の出力は「１」となり、２段目のマルチプレクサ２８を介してレジスタ回路ＳＲ２に読出指示信号が入力される。

また、第８論理回路群３８のＡＮＤ回路Ｈ１では、ＬＩＮＥ＿ＳＥＬＥＣＴ１とＨＳＴＲとの論理積が常に「０」となる。したがって、ＯＲ回路Ｈ２では、レジスタ回路ＳＲ０からの入力が「１」のときにその出力が「１」となる。

これにより、レジスタ回路ＳＲ０〜２に３つ同時に読出指示信号が入力される。そして、レジスタ回路ＳＲ０〜２に対応する水平ローカルスイッチ２３が３つ同時にオンとなり、１，３，５列目のＲ画素の信号が加算読み出しされる。その後、シフトレジスタ２７のレジスタ回路は図中左から右へ３つずつ順次オンとなって、読出対象ラインのＲ画素の信号が３つずつ加算読み出しされる。

ここで、加算読み出しモードでは、第１信号出力回路１５と第２信号出力回路１６との間で画素のサンプリング位置にベイヤ配列単位でズレが生じる。しかし、一の実施形態での固体撮像素子では、読出対象ラインの一端側に設けられたダミー画素１９により、加算読み出し時に不足する画素分が補償される。そのため、加算読み出しモードにおいて、第１信号出力回路１５と第２信号出力回路１６との間で読出対象ラインの画素数を揃えることができる。なお、画素部１１の外縁部はオプチカルブラック画素として利用されることが一般的であるので、ダミー画素１９を用いても画像に及ぼす影響はほとんどないと考えられる。

以上のように、第１加算読み出しモードでの加算制御回路１７は、第１信号出力回路１５および第２信号出力回路１６の間で、シフトレジスタ２７での読み出し開始位置をシフトさせる。そして、第１信号出力回路１５および第２信号出力回路１６の間で、加算する画素のサンプリング位置がベイヤ配列単位でシフトする。

これにより、第１加算読み出しモードでの固体撮像素子は、加算後の各色画素の重心位置にズレが生じないように、第１信号出力回路１５および第２信号出力回路１６から色毎に信号を同時に読み出すことができる。また、第１加算読み出しモードでの固体撮像素子は、間引き読み出しで同じサイズの画像を読み出す場合と比べて、各画像信号のＳＮ比を向上させることができる。

また、第１加算読み出しモードでの固体撮像素子は、全画素読み出しを行った後に画像信号の加算を行う場合と比べて、画像の読み出しを大幅に高速化できる。特に、第１加算読み出しモードでの固体撮像素子は、動画像を撮像する場合にフレームレートを短くすることが容易となる。

（第２加算読み出しモードの場合）
次に、第２加算読み出しモードでの固体撮像素子の動作例を説明する。なお、第２加算読み出しモードにおいて、上記の第１加算読み出しモードとの重複説明はいずれも省略する。

図１１は、第２加算読み出しモードで読み出される画素のサンプリング位置を示す図である。第２加算読み出しモードでの読み出しは、以下の点で第１加算読み出しモードでの読み出しと相違する。図１１に示すように、第２加算読み出しモードでは、読出対象ラインで隣接する同色３画素分の信号のうち、中央の画素を除く２画素分を加算して読み出す。

例えば、第２加算読み出しモードで読出対象ラインが奇数行の場合を考える。図１１において、１番目のＧｂ画素の信号は１，５列目の信号を加算して生成される。そして、加算後のＧｂ画素の重心位置は３列目となる。よって、１，５列目のＧｂ画素の信号を加算して読み出すために、加算制御回路１７は、第１信号出力回路１５のレジスタ回路ＳＲ０，ＳＲ２へ同時に読出指示信号を入力する必要がある。一方、図１１において、１番目のＢ画素の信号は４，８列目の信号を加算して生成される。そして、加算後のＢ画素の重心位置は６列目となる。よって、４，８列目のＢ画素の信号を加算して読み出すために、加算制御回路１７は、第２信号出力回路１６のレジスタ回路ＳＲ１，ＳＲ３へ同時に読出指示信号を入力する必要がある。

図１２は、第２加算読み出しモードで奇数行を読み出す場合の第１信号出力回路１５側の動作例を示す図である。図１２の場合は、ＰＩＸ２ＡＤＤが「１」となることで、第２論理回路群３２の動作が図７の場合と相違する。

第２論理回路群３２のＮＡＮＤ回路Ｂ１では、ＰＩＸ２ＡＤＤとＬＩＮＥ＿ＳＥＬＥＣＴ１との否定論理積が「０」となる。そして、ＡＮＤ回路Ｂ２は、論理積が常に「０」となる。よって、ＡＮＤ回路Ｂ２の出力は「０」となるので、第１信号出力回路１５のレジスタ回路ＳＲ１に読出指示信号は入力されない。

これにより、レジスタ回路ＳＲ０，ＳＲ２に２つ同時に読出指示信号が入力される。そして、レジスタ回路ＳＲ０，ＳＲ２に対応する水平ローカルスイッチ２３が２つ同時にオンとなり、１，５列目のＧｂ画素の信号が加算読み出しされる。その後、シフトレジスタ２７の読出指示信号は２つ先のレジスタ回路に順次入力されることとなる。

図１３は、第２加算読み出しモードで奇数行を読み出す場合の第２信号出力回路１６側の動作例を示す図である。図１３の場合は、ＰＩＸ２ＡＤＤが「１」となることで、第７論理回路群３７の動作が図８の場合と相違する。

第７論理回路群３７のＮＡＮＤ回路Ｇ１では、ＰＩＸ２ＡＤＤとＬＩＮＥ＿ＳＥＬＥＣＴ１との否定論理積が「０」となる。そして、ＡＮＤ回路Ｇ２は、論理積が常に「０」となる。よって、ＡＮＤ回路Ｇ２の出力は「０」となるので、第２信号出力回路１６のレジスタ回路ＳＲ２に読出指示信号は入力されない。

これにより、レジスタ回路ＳＲ１，ＳＲ３に２つ同時に読出指示信号が入力される。そして、レジスタ回路ＳＲ１，ＳＲ３に対応する水平ローカルスイッチ２３が２つ同時にオンとなり、４，８列目のＢ画素の信号が加算読み出しされる。その後、シフトレジスタ２７の読出指示信号は２つ先のレジスタ回路に順次入力されることとなる。

同様に、第２加算読み出しモードで読出対象ラインが偶数行の場合を考える。図１１において、１番目のＧｒ画素の信号は、４，８列目の信号を加算して生成される。そして、加算後のＧｒ画素の重心位置は６列目となる。よって、４，８列目のＧｒ画素の信号を加算して読み出すために、加算制御回路１７は、第１信号出力回路１５のレジスタ回路ＳＲ１，ＳＲ３へ同時に読出指示信号を入力する必要がある。一方、図１１において、１番目のＲ画素の信号は１，５列目の信号を加算して生成される。そして、加算後のＲ画素の重心位置は３列目となる。よって、１，５列目のＲ画素の信号を加算して読み出すために、加算制御回路１７は、第２信号出力回路１６のレジスタ回路ＳＲ０，ＳＲ２へ同時に読出指示信号を入力する必要がある。

図１４は、第２加算読み出しモードで偶数行を読み出す場合の第１信号出力回路１５側の動作例を示す図である。図１４の場合は、ＰＩＸ２ＡＤＤが「１」となることで、第３論理回路群３３の動作が図９の場合と相違する。

第３論理回路群３３のＮＡＮＤ回路Ｃ１では、ＰＩＸ２ＡＤＤとＬＩＮＥ＿ＳＥＬＥＣＴ０との否定論理積が「０」となる。そして、ＡＮＤ回路Ｃ２は、論理積が常に「０」となる。よって、ＡＮＤ回路Ｃ２の出力は「０」となるので、第１信号出力回路１５のレジスタ回路ＳＲ２に読出指示信号は入力されない。

これにより、レジスタ回路ＳＲ１，ＳＲ３に２つ同時に読出指示信号が入力される。そして、レジスタ回路ＳＲ１，ＳＲ３に対応する水平ローカルスイッチ２３が２つ同時にオンとなり、４，８列目のＧｒ画素の信号が加算読み出しされる。その後、シフトレジスタ２７の読出指示信号は２つ先のレジスタ回路に順次入力されることとなる。

図１５は、第２加算読み出しモードで偶数行を読み出す場合の第２信号出力回路１６側の動作例を示す図である。図１５の場合は、ＰＩＸ２ＡＤＤが「１」となることで、第６論理回路群３６の動作が図１０の場合と相違する。

第６論理回路群３６のＮＡＮＤ回路Ｆ１では、ＰＩＸ２ＡＤＤとＬＩＮＥ＿ＳＥＬＥＣＴ０との否定論理積が「０」となる。そして、ＡＮＤ回路Ｆ２は、論理積が常に「０」となる。よって、ＡＮＤ回路Ｆ２の出力は「０」となるので、第２信号出力回路１６のレジスタ回路ＳＲ１に読出指示信号は入力されない。

これにより、レジスタ回路ＳＲ０，ＳＲ２に２つ同時に読出指示信号が入力される。そして、レジスタ回路ＳＲ０，ＳＲ２に対応する水平ローカルスイッチ２３が２つ同時にオンとなり、１，５列目のＲ画素の信号が加算読み出しされる。その後、シフトレジスタ２７の読出指示信号は２つ先のレジスタ回路に順次入力されることとなる。

以上のように、第２加算読み出しモードでの固体撮像素子は、上記の第１加算読み出しモードの効果と同様の効果を得ることができる。

なお、一の実施形態での固体撮像素子は、撮影するシーンに応じて第１加算読み出しモードと第２加算読み出しモードとを選択することで、より適切な画像を撮像できる。例えば、固体撮像素子は、露出の明るいシーンでは第２加算読み出しモードを選択することで、後段のアナログフロントエンド回路へ入力される信号値の振幅を小さくでき、加算後の信号値での白トビ発生を抑制できる。また、固体撮像素子は、露出の暗いシーンでは第１加算読み出しモードを選択することで、第２加算読み出しモードの場合よりも高いＳＮ比で画像を得ることができる。

＜他の実施形態の説明＞
図１６は、他の実施形態における第１信号出力回路１５、第２信号出力回路１６および加算制御回路１７の構成例を示す図である。なお、他の実施形態は一の実施形態の変形例であって、図１６は上記の図３に対応する。そのため、他の実施形態の構成について、一の実施形態と共通する構成は重複説明を省略する。

他の実施形態での加算制御回路１７は、第１信号出力回路１５にＡＤＤ＿ＣＮＴ１およびＨＳＴＲ１を入力するとともに、第２信号出力回路１６にＡＤＤ＿ＣＮＴ２およびＨＳＴＲ２を入力する。ＡＤＤ＿ＣＮＴ１は、第１信号出力回路１５の各マルチプレクサ２８に入力される。また、ＨＳＴＲ１は、第１信号出力回路１５のレジスタ回路ＳＲ０に入力される。ＡＤＤ＿ＣＮＴ２は、第２信号出力回路１６の各マルチプレクサ２８に入力される。また、ＨＳＴＲ２は、第２信号出力回路１６のレジスタ回路ＳＲ０に入力される。また、他の実施形態の第１信号出力回路１５および第２信号出力回路１６において、１段目および２段目のマルチプレクサ２８の第２入力端子はいずれも接地されている。

以下、他の実施形態の固体撮像素子における加算読み出しモードの動作例を説明する。この加算読み出しモードでは、上記の図６と同様のパターンで信号読み出しが行われる。

図１７は、他の実施形態の加算読み出しモードで奇数列の読み出しを行う場合のタイミングチャートである。なお、他の実施形態における以下の説明では、クロック信号であるＨＣＬＫの立ち上がりのタイミングで信号のサンプリングが行われるものとする。

図１７において、ＬＩＮＥ＿ＳＥＬＥＣＴ０は常時ローレベルであり、ＬＩＮＥ＿ＳＥＬＥＣＴ１は常時ハイレベルである。そのため、第１信号出力回路１５は読出対象ラインからＧｂ画素の信号を読み出し、第２信号出力回路１６は読出対象ラインからＢ画素の信号を読み出すこととなる。

また、ＡＤＤ＿ＣＮＴ２がローレベルの状態で、ＨＳＴＲ２に３周期分のパルス信号が入力される。そして、ＨＳＴＲ２のパルス信号の入力から２周期後にＡＤＤ＿ＣＮＴ２がハイレベルに変化する。

また、ＡＤＤ＿ＣＮＴ１がローレベルの状態で、ＨＳＴＲ１に３周期分のパルス信号が入力される。なお、ＨＳＴＲ１のパルス信号は、上記のＨＳＴＲ２のパルス信号よりも１周期分遅延している。そして、ＨＳＴＲ１のパルス信号の入力から１周期後にＡＤＤ＿ＣＮＴ１がハイレベルに変化する。

これにより、第２信号出力回路１６において、ＨＳＴＲ２のパルスは、レジスタ回路ＳＲ１〜３にすべて入力されるまで、マルチプレクサ２８の第１入力端子を介して次のレジスタ回路に順次入力されてゆく。その後、ＡＤＤ＿ＣＮＴ２の切り替えに応じて、シフトレジスタ２７のレジスタ回路は図中左から右へ３つずつ順次オンとなって、読出対象ラインのＢ画素の信号が３つずつ加算読み出しされる。

一方、第１信号出力回路１５において、ＨＳＴＲ１のパルスは、レジスタ回路ＳＲ０〜２にすべて入力されるまで、マルチプレクサ２８の第１入力端子を介して次のレジスタ回路に順次入力されてゆく。その後、ＡＤＤ＿ＣＮＴ１の切り替えに応じて、シフトレジスタ２７のレジスタ回路は図中左から右へ３つずつ順次オンとなって、読出対象ラインのＧｂ画素の信号が３つずつ加算読み出しされる。

図１８は、他の実施形態の加算読み出しモードで偶数列の読み出しを行う場合のタイミングチャートである。

図１８において、ＬＩＮＥ＿ＳＥＬＥＣＴ０は常時ハイレベルであり、ＬＩＮＥ＿ＳＥＬＥＣＴ１は常時ローレベルである。そのため、第１信号出力回路１５は読出対象ラインからＧｒ画素の信号を読み出し、第２信号出力回路１６は読出対象ラインからＲ画素の信号を読み出すこととなる。

また、ＡＤＤ＿ＣＮＴ１がローレベルの状態で、ＨＳＴＲ１に３周期分のパルス信号が入力される。そして、ＨＳＴＲ１のパルス信号の入力から２周期後にＡＤＤ＿ＣＮＴ１がハイレベルに変化する。

また、ＡＤＤ＿ＣＮＴ２がローレベルの状態で、ＨＳＴＲ２に３周期分のパルス信号が入力される。なお、ＨＳＴＲ２のパルス信号は、上記のＨＳＴＲ１のパルス信号よりも１周期分遅延している。そして、ＨＳＴＲ２のパルス信号の入力から１周期後にＡＤＤ＿ＣＮＴ２がハイレベルに変化する。

これにより、第１信号出力回路１５において、ＨＳＴＲ１のパルスは、レジスタ回路ＳＲ１〜３にすべて入力されるまで、マルチプレクサ２８の第１入力端子を介して次のレジスタ回路に順次入力されてゆく。その後、ＡＤＤ＿ＣＮＴ１の切り替えに応じて、シフトレジスタ２７のレジスタ回路は図中左から右へ３つずつ順次オンとなって、読出対象ラインのＧｒ画素の信号が３つずつ加算読み出しされる。

一方、第２信号出力回路１６において、ＨＳＴＲ２のパルスは、レジスタ回路ＳＲ０〜２にすべて入力されるまで、マルチプレクサ２８の第１入力端子を介して次のレジスタ回路に順次入力されてゆく。その後、ＡＤＤ＿ＣＮＴ２の切り替えに応じて、シフトレジスタ２７のレジスタ回路は図中左から右へ３つずつ順次オンとなって、読出対象ラインのＲ画素の信号が３つずつ加算読み出しされる。

以上のように、他の実施形態での固体撮像素子は、一の実施形態の固体撮像素子における第１加算読み出しモードとほぼ同様の作用効果を得ることができる。

＜撮像装置の構成例＞
図１９は、撮像装置の一例である電子カメラの構成例を示す図である。

電子カメラは、撮像光学系５１と、上記の一の実施形態または他の実施形態の固体撮像素子５２と、アナログフロントエンド回路５３（ＡＦＥ回路）と、画像処理部５４と、モニタ５５と、記録Ｉ／Ｆ５６と、制御部５７と、操作部５８とを有している。ここで、固体撮像素子５２、アナログフロントエンド回路５３、画像処理部５４、操作部５８はそれぞれ制御部５７と接続されている。

撮像光学系５１は、例えばズームレンズやフォーカスレンズを含む複数のレンズで構成されている。なお、簡単のため、図１９では撮像光学系５１を１枚のレンズで図示する。

固体撮像素子５２は、撮像光学系５１を通過した光束による被写体の結像を撮像する。この撮像素子の出力はアナログフロントエンド回路５３に接続されている。

電子カメラの撮影モードにおいて、固体撮像素子５２は、操作部５８の入力に応じて、不揮発性の記憶媒体（５９）への記録を伴う記録用静止画像や動画像を撮影する。また、固体撮像素子５２は、記録用静止画像の撮影待機時にも所定間隔ごとに観測用の画像（スルー画像）を連続的に撮影する。時系列に取得されたスルー画像のデータ（あるいは上記の動画像のデータ）は、モニタ５５での動画表示やＣＰＵによる各種の演算処理に使用される。なお、動画撮影時に、電子カメラはスルー画像を記録するようにしてもよい。

アナログフロントエンド回路５３は、パイプライン式に入力される画像信号に対して、アナログ信号処理、Ａ／Ｄ変換処理を順次施す回路である。アナログフロントエンド回路５３の出力は画像処理部５４に接続される。

画像処理部５４は、アナログフロントエンド回路５３から入力されるデジタルの画像信号に対して画像処理（色補間処理、階調変換処理、輪郭強調処理、ホワイトバランス調整など）を行う。なお、画像処理部５４には、モニタ５５および記録Ｉ／Ｆ５６が接続される。

モニタ５５は、各種の画像を表示する表示デバイスである。例えば、表示部は、制御部５７の制御により、撮影モード下でのスルー画像の動画表示（ビューファインダ表示）を行う。

記録Ｉ／Ｆ５６は、不揮発性の記憶媒体５９を接続するためのコネクタを有している。そして、記録Ｉ／Ｆ５６は、コネクタに接続された記憶媒体５９に対してデータの書き込み／読み込みを実行する。上記の記憶媒体５９は、ハードディスクや、半導体メモリを内蔵したメモリカードなどで構成される。なお、図１９では記憶媒体５９の一例としてメモリカードを図示する。

制御部５７は、電子カメラの動作を統括的に制御するプロセッサである。制御部５７は、例えば、記録用静止画像の取得時に固体撮像素子５２に全画素読み出しを指示する。また、制御部５７は、スルー画像や記録用動画像の取得時に固体撮像素子５２に加算読み出しを指示する。

操作部５８は、記録用静止画像の取得指示（例えばレリーズ釦の全押し操作）や、静止画像の撮影モードと動画像の撮影モードとのモード切り替え操作をユーザから受け付ける。

上記の電子カメラは、上記の一の実施形態または他の実施形態の固体撮像素子５２を用いるので、動画像またはスルー画像の取得時に、加算後の各色画素の重心位置にズレが生じないように、固体撮像素子５２から色毎に画像信号を加算読み出しできる。

＜実施形態の補足事項＞
上記実施形態の固体撮像素子はベイヤ配列のカラーフィルタの例を説明した。しかし、本発明の固体撮像素子は、ベイヤ配列のカラーフィルタアレイでの加算読み出しに限定されることなく、他の２行２列の４色カラーフィルタアレイ（例えば、マゼンタ、グリーン、シアン及びイエローを用いる補色系カラーフィルタなど）を備える固体撮像素子の加算読み出しに広く応用できる。

また、上記の一の実施形態において、第１加算読み出しモードで加算する画素数と、第２加算読み出しモードで加算する画素数は、適宜変更してもよい。

また、上記実施形態の固体撮像素子は、１画素が４つのトランジスタで構成される例を説明した。しかし、本発明の固体撮像素子は、リセットトランジスタＲＥＳ、増幅トランジスタＡＭＰおよび選択トランジスタＳＥＬを複数の画素間で共有するもの（例えば、２画素で５つのトランジスタを有する２．５Ｔｒ構成、または４画素で７つのトランジスタを有する１．７５Ｔｒ構成）であってもよい。

以上の詳細な説明により、実施形態の特徴点および利点は明らかになるであろう。これは、特許請求の範囲が、その精神および権利範囲を逸脱しない範囲で前述のような実施形態の特徴点および利点にまで及ぶことを意図するものである。また、当該技術分野において通常の知識を有する者であれば、あらゆる改良および変更に容易に想到できるはずであり、発明性を有する実施形態の範囲を前述したものに限定する意図はなく、実施形態に開示された範囲に含まれる適当な改良物および均等物によることも可能である。

１１…画素部、１２…水平制御信号線、１３…垂直走査回路、１４…垂直信号線、１５…第１信号出力回路、１６…第２信号出力回路、１７…加算制御回路、１８…撮像素子制御回路、１９…ダミー画素、２０…定電流源、２１…カラムセレクタ、２２…カラムアンプ、２３…水平ローカルスイッチ、２４…ローカル水平信号線、２５…水平グローバルスイッチ、２６…グローバル水平信号線、２７…シフトレジスタ、２８…マルチプレクサ、３１〜３８…論理回路群、３９…インバータ、５１…撮像光学系、５２…固体撮像素子、５３…アナログフロントエンド回路、５４…画像処理部、５５…モニタ、５６…記録Ｉ／Ｆ、５７…制御部、５８…操作部、５９…記憶媒体、ＰＸ…画素、ＳＲ…レジスタ回路

Claims (5)

1. 入射光を電気信号に変換する複数の画素が行列状に配列される画素部と、
   それぞれが異なる色成分の光を透過させるとともに、２行２列の色配列に従って各画素に配置される複数種類のカラーフィルタと、
   前記画素部の読出対象ラインに含まれる一方の色の画素から前記電気信号を加算読み出しする第１信号出力回路と、
   前記読出対象ラインに含まれる他方の色の画素から前記電気信号を加算読み出しする第２信号出力回路と、
   前記第１信号出力回路および前記第２信号出力回路の間で、前記加算読み出し時に加算する画素のサンプリング位置を前記色配列単位でシフトさせる加算制御回路と、
   を備える固体撮像素子。
2. 請求項１に記載の固体撮像素子において、
   前記第１信号出力回路および前記第２信号出力回路は、前記読出対象ラインで加算読み出しする画素を順次指定するシフトレジスタをそれぞれ含み、
   前記加算制御回路は、前記第１信号出力回路のシフトレジスタでの読み出し開始位置と、前記第２信号出力回路のシフトレジスタでの読み出し開始位置とをシフトさせる固体撮像素子。
3. 請求項１または請求項２に記載の固体撮像素子において、
   前記加算制御回路は、加算後の画素の重心位置がそれぞれ一致するとともに、加算する画素数が互いに異なる第１加算読み出しモードおよび第２加算読み出しモードを選択可能である固体撮像素子。
4. 請求項１から請求項３のいずれか１項に記載の固体撮像素子において、
   前記読出対象ラインの一端側に設けられ、前記第１信号出力回路および前記第２信号出力回路で前記加算読み出し時に不足する画素分を補償するダミー画素をさらに備える固体撮像素子。
5. 請求項１から請求項４のいずれか１項に記載の固体撮像素子と、
   静止画取得時に前記固体撮像素子に全画素読み出しを指示するとともに、動画取得時に前記固体撮像素子に加算読み出しを指示する制御部と、
   を備える撮像装置。
   
   
   

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