JP2012038372A - 抵抗変化素子の駆動方法及び不揮発性記憶装置 - Google Patents

Abstract

【課題】エンデュランス特性の良好な動作が可能な抵抗変化素子の駆動方法を提供する。
【解決手段】第１の極性を有する書き込み電圧パルスを印加することによって、遷移金属酸化物層３の抵抗状態を高抵抗状態から低抵抗状態へ変化させる書き込み過程と、第１の極性とは異なる第２の極性を有する消去電圧パルスを印加することによって、遷移金属酸化物層３の抵抗状態を低抵抗状態から高抵抗状態へ変化させる消去過程と、第１回目の書き込み過程の前に、第２の極性を有する初期電圧パルスを印加することによって、遷移金属酸化物層３に導電パスを形成し初期状態の抵抗値を低下させるブレーク過程と、ブレーク過程の後であって第１回目の書き込み過程の前に、消去電圧パルス以上の電圧値を有する第２の極性を有する追加処理電圧パルスを印加することによって、ブレーク後の遷移金属酸化物層３の抵抗値をさらに低下させる追加処理過程とを有する。
【選択図】図１

Description

本発明は、与えられる電気的パルスに応じて抵抗値が変化する抵抗変化素子の駆動方法、及びその方法を実施する不揮発性記憶装置に関する。

近年では、電子機器におけるデジタル技術の進展に伴い、画像などのデータを保存するため、不揮発性抵抗変化素子（以下、単に「抵抗変化素子」という。）の大容量化、書き込み電力の低減化、書き込み／読み出し時間の高速化、及び長寿命化等の要求が高まっている。こうした要求に対し、既存のフローティングゲートを用いたフラッシュメモリの微細化での対応には限界があると言われている。

上記要求に応えることができる可能性のある第１の従来技術として、ペロブスカイト材料（例えば、Ｐｒ_(1-x)Ｃａ_xＭｎＯ₃［ＰＣＭＯ］、ＬａＳｒＭｎＯ₃［ＬＳＭＯ］、ＧｄＢａＣｏ_xＯ_y［ＧＢＣＯ］など）を用いた抵抗変化素子が提案されている（特許文献１を参照）。この技術は、ペロブスカイト材料に極性の異なる電圧パルス（継続時間の短い波状の電圧）を印加してその抵抗値を増大または減少させ、変化する抵抗値にデータを対応させることによってデータを記憶させるというものである。

また、同極性の電圧パルスを用いて抵抗値を切り替えることを可能とする第２の従来技術として、遷移金属酸化物（ＮｉＯ、Ｖ₂Ｏ、ＺｎＯ、Ｎｂ₂Ｏ₅、ＴｉＯ₂、ＷＯ₃、またはＣｏＯ）の膜にパルス幅の異なる電圧パルスを印加することにより、当該遷移金属酸化物膜の抵抗値が変化することを利用した抵抗変化素子もある（特許文献２を参照）。遷移金属酸化物膜を用いた抵抗変化素子では、ダイオードを用いたクロスポイント型メモリセルアレイを積層した構成も実現されている。

米国特許第６２０４１３９号明細書 特開２００４−３６３６０４号公報

しかしながら、前記第１の従来技術においては、動作の安定性や再現性が不十分であるといった課題を有していることが判明している。さらに、Ｐｒ_0.7Ｃａ_0.3ＭｎＯ₃のようなペロブスカイト構造を有する酸化物結晶では、その結晶化のために通常６５０℃〜８５０℃という高温を必要とするため、半導体製造プロセスに導入すると、他の材料が劣化するという問題もある。

また、前記第２の従来技術においては、抵抗変化動作に必要な初期パルス印加条件について説明されているが、複数回のデータ書き換えの繰り返し動作（エンデュランス動作）時のデータの安定化については言及されていない。

本発明は斯かる事情に鑑みてなされたものであり、その主たる目的は、抵抗変化素子を安定に抵抗変化させることができる抵抗変化素子の駆動方法、及びその方法を実施する不揮発性記憶装置を提供することにある。

さらに、本発明は、低温で製造可能な抵抗変化素子の駆動方法であって、抵抗変化素子を安定に抵抗変化させることができる抵抗変化素子の駆動方法、及びその方法を実施する不揮発性記憶装置を提供することをも目的とする。

上述した課題を解決するために、本発明の一の態様の抵抗変化素子の駆動方法は、第１電極と、第２電極と、前記第１電極及び前記第２電極間に介在し、両電極間に与えられる電気的パルスに応じてその抵抗値が増加または減少する遷移金属酸化物層とを備えた抵抗変化素子を駆動する駆動方法において、前記遷移金属酸化物層は、前記第１電極に接続される第１の遷移金属酸化物層と、当該第１の遷移金属酸化物層よりも酸素含有率が高く、前記第２電極に接続される第２の遷移金属酸化物層とが積層されて構成されており、第１の極性を有する書き込み電圧パルスを前記第１電極と前記第２電極間に印加することによって、当該遷移金属酸化物層の抵抗状態を高抵抗状態から低抵抗状態へ変化させる書き込み過程と、前記第１の極性とは異なる第２の極性を有する消去電圧パルスを前記第１電極と前記第２電極間に印加することによって、当該遷移金属酸化物層の抵抗状態を低抵抗状態から高抵抗状態へ変化させる消去過程と、第１回目の書き込み過程の前に、前記消去電圧パルス以上の電圧値を有する前記第２の極性を有するブレーク電圧パルスを前記第１電極と前記第２電極間に印加することによって、当該遷移金属酸化物層に導電パスを形成し初期状態の抵抗値を前記高抵抗状態の抵抗値より大きい第1の抵抗値に低下させるブレーク過程と、前記ブレーク過程の後であって第１回目の書き込み過程の前に、前記消去電圧パルス以上の電圧値を有する前記第２の極性を有する追加処理電圧パルスを前記第１電極と前記第２電極間に印加することによって、前記ブレーク過程後の当該遷移金属酸化物層の第１の抵抗値をさらに低い第２の抵抗値にさせる追加処理過程とを有することを特徴とする。

これにより、ブレーク過程の後に付加される追加処理過程によって、抵抗変化素子の抵抗値がさらに低下し、抵抗変化素子が、安定して高抵抗状態と低抵抗状態とを繰り返し遷移し得る状態になるので、より良好なエンデュランス特性が得られる。

なお、前記追加処理過程では、複数の前記追加処理電圧パルスを前記第１電極と前記第２電極間に印加することによって、前記遷移金属酸化物層の抵抗値を第２の抵抗値にさせてもよい。

また、上記発明に係る抵抗変化素子の駆動方法において、前記第１の遷移金属酸化物層は、ＴａＯ_x（但し、０．８≦ｘ≦１．９）で表される組成を有するタンタル酸化物で構成され、前記第２の遷移金属酸化物層は、ＴａＯ_y（但し、２．１≦ｙ）で表される組成を有するタンタル酸化物で構成することが好ましい。これにより、低温で製造可能な抵抗変化素子の駆動方法であって、抵抗変化素子を安定に抵抗変化させることができる抵抗変化素子の駆動方法が実現される。

また、本発明の一の態様の不揮発性記憶装置は、第１電極と、第２電極と、前記第１電極及び前記第２電極間に介在し、両電極間に与えられる電気的パルスに応じてその抵抗値が増加または減少する遷移金属酸化物層とを具備する抵抗変化素子と、前記抵抗変化素子に所定のパルス電圧を印加するパルス電圧印加部とを備え、前記遷移金属酸化物層は、第１の遷移金属酸化物層と、当該第１の遷移金属酸化物層よりも酸素含有率が高い第２の遷移金属酸化物層とが積層されて構成されており、前記パルス電圧印加部は、第１の極性を有する書き込み電圧パルスを前記第１電極と前記第２電極間に印加することによって、当該遷移金属酸化物層の抵抗状態を高抵抗状態から低抵抗状態へ変化させる書き込み過程と、前記第１の極性とは異なる第２の極性を有する消去電圧パルスを前記第１電極と前記第２電極間に印加することによって、当該遷移金属酸化物層の抵抗状態を低抵抗状態から高抵抗状態へ変化させる消去過程と、第１回目の書き込み過程の前に、消去電圧パルス以上の電圧値を有する前記第２の極性を有するブレーク電圧パルスを前記第１電極と前記第２電極間に印加することによって、当該遷移金属酸化物層に導電パスを形成し初期状態の抵抗値を第１の抵抗値に低下させるブレーク過程と、前記ブレーク過程の後であって第１回目の書き込み過程の前に、前記消去電圧パルス以上の電圧値を有する前記第２の極性を有する追加処理電圧パルスを前記第１電極と前記第２電極間に印加することによって、前記ブレーク過程後の当該遷移金属酸化物層の抵抗値をさらに低い第２の抵抗値にさせる追加処理過程とを実行することを特徴とする。

これにより、パルス電圧印加部によってブレーク過程の後に追加処理過程が実行されるので、ブレーク過程の後の抵抗変化素子の抵抗値がさらに低下し、抵抗変化素子が、安定して高抵抗状態と低抵抗状態とを繰り返し遷移し得る状態になり、より良好なエンデュランス特性が得られる。

また、上記発明に係る不揮発性記憶装置において、前記第１の遷移金属酸化物層は、ＴａＯ_x（但し、０．８≦ｘ≦１．９）で表される組成を有するタンタル酸化物で構成され、前記第２の遷移金属酸化物層は、ＴａＯ_y（但し、２．１≦ｙ）で表される組成を有するタンタル酸化物で構成することが好ましい。これにより、低温で製造可能な抵抗変化素子の駆動方法であって、抵抗変化素子を安定に抵抗変化させることができる抵抗変化素子の駆動方法を実施する不揮発性記憶装置が実現される。

また、上記発明に係る不揮発性記憶装置において、前記第１電極または前記第２電極に電気的に接続された電流制御素子をさらに備えることが好ましい。この電流制御素子は選択トランジスタであってもよく、双方向型のダイオードであってもよい。

本発明に係る抵抗変化素子の駆動方法によれば、抵抗変化素子を安定に抵抗変化させることができる。また、この駆動方法を実施する本発明の不揮発性記憶装置によれば、安定動作可能な記憶装置を実現することができる。

本発明の実施の形態１の抵抗変化素子の構成の一例を示した模式図 本発明の実施の形態１の抵抗変化素子の駆動方法の手順を示すフローチャート ブレーク過程及び追加処理過程後における本発明の実施の形態１の抵抗変化素子が備える遷移金属酸化物層の抵抗状態の変化の一例を示すグラフ １００万回書き込み及び消去を繰り返した後の遷移金属酸化物層の抵抗状態の変化の一例を示すグラフ 本発明の実施の形態１の抵抗変化素子を動作させる回路の構成の一例及び当該抵抗変化素子にデータを書き込む場合における動作例を示す図 本発明の実施の形態１の抵抗変化素子にデータを書き込む場合及び消去する場合並びに第１回目の書き込みの前に行われるブレーク過程及び追加処理過程における抵抗変化層の抵抗値の変化を示す図 本発明の実施の形態１の抵抗変化素子を動作させる回路の構成の一例及び当該抵抗変化素子に書き込まれたデータを読み出す場合における動作例を示す図 データの読み出しの際に、本発明の実施の形態１の抵抗変化素子を備える回路を流れる電流の電流値と抵抗変化層の抵抗値との関係を示す図 比較例１の抵抗変化素子が備える遷移金属酸化物層の抵抗状態の変化の一例を示すグラフ ブレーク過程及び追加処理過程後における比較例２の抵抗変化素子が備える遷移金属酸化物層の抵抗状態の変化の一例を示すグラフ １００万回書き込み及び消去を繰り返した後における比較例２の抵抗変化素子が備える遷移金属酸化物層の抵抗状態の変化の一例を示すグラフ 比較例３の抵抗変化素子が備える遷移金属酸化物層の抵抗状態の変化の一例を示すグラフ 追加処理過程の条件の違いによる抵抗変化素子の遷移金属酸化物層の抵抗状態の変化を示すグラフ 追加処理過程の条件の違いによる抵抗変化素子のエンデュランス特性の良否を示す図 本発明の実施の形態２の不揮発性記憶装置の構成の一例を示すブロック図 本発明の実施の形態３の不揮発性記憶装置の構成の一例を示すブロック図

以下、本発明の好ましい実施の形態を、図面を参照しながら説明する。

（実施の形態１）
［抵抗変化素子の構成］
まず、本発明の実施の形態１の抵抗変化素子の構成について説明する。

図１は、本発明の実施の形態１の抵抗変化素子の構成の一例を示した模式図である。図１に示すように、本実施の形態の抵抗変化素子１０は、基板１と、基板１の上に形成された第１電極２と、第１電極２の上に形成された遷移金属酸化物層３と、遷移金属酸化物層３の上に形成された第２電極４とを備えている。第１電極２及び第２電極４は、遷移金属酸化物層３と電気的に接続されている。

基板１は、例えばシリコン基板により構成される。さらに基板１は、トランジスタや配線等で構成された半導体回路により構成されていてもよい。また、第２電極４は、例えば、Ａｕ（金）、Ｐｔ（白金）、Ｉｒ（イリジウム）、Ｐｄ（パラジウム）、Ｃｕ（銅）及びＡｇ（銀）のうちの１つまたはそれらの材料を含む合金を用いて構成されてもよい。また、第１電極２は、窒化タンタル（ＴａＮ）等で構成されてもよい。

遷移金属酸化物層３は、第１電極２及び第２電極４間に介在し、両電極間に与えられる電気的パルスに応じてその抵抗値が増加または減少する抵抗変化層であり、第１電極２に接続される第１の遷移金属酸化物層３ａと、第１の遷移金属酸化物層３ａよりも酸素含有率が高く、第２電極４に接続される第２の遷移金属酸化物層３ｂとが積層されて構成されている。遷移金属酸化物層３は、例えば、第１の遷移金属酸化物層３ａの一例である酸素不足型の第１のタンタル酸化物層と、第２の遷移金属酸化物層３ｂの一例である第２のタンタル酸化物層とが積層された構成でもよい。ここで、酸素不足型のタンタル酸化物層とは、化学量論的組成（ここでは、Ｔａ₂Ｏ₅）より酸素含有量が不足しているタンタル酸化物層をいう。第２の遷移金属酸化物層の酸素含有率は、第１の遷移金属酸化物層の酸素含有率よりも高く、第２の遷移金属酸化物層の抵抗値も第１の遷移金属酸化物層の抵抗値より高い。

第１の遷移金属酸化物層３ａの組成をＴａＯ_x（第１のタンタル酸化物層）とした場合にｘが０．８以上１．９以下であり、且つ、第２の遷移金属酸化物層３ｂの組成をＴａＯ_y（第１のタンタル酸化物層）とした場合にｙが２．１以上である場合に、遷移金属酸化物層３の抵抗値を安定して高速に変化させることができた。したがって、ｘ及びｙは上記の範囲内にあることが好ましい。

遷移金属酸化物層３の厚みは、１μｍ以下であれば抵抗値の変化が認められるが、大規模なメモリデバイスを構成する場合は２００ｎｍ以下であることが好ましい。パターニングプロセスにおいてフォトリソグラフィープロセスとエッチングプロセスを使用する場合に、加工し易く、しかも遷移金属酸化物層３の抵抗値を変化させるために必要となる電圧パルスの電圧値を低くすることができるからである。他方、電圧パルス印加時のブレークダウン（絶縁破壊）をより確実に回避するという観点からは、遷移金属酸化物層３の厚みは少なくとも５ｎｍ以上であることが好ましい。

また、第２の遷移金属酸化物層３ｂの厚みについては、大きすぎると初期抵抗値が高くなりすぎる等の不都合があり、また小さすぎると安定した抵抗変化が得られないという不都合があるため、１ｎｍ以上８ｎｍ以下程度が好ましい。

上述したように構成される抵抗変化素子１０を動作させる場合、第１電極２及び第２電極４が、電源５の異なる端子に電気的に接続される。この電源５は、抵抗変化素子１０を駆動するための電気的パルス印加装置として機能し、第１電極２と第２電極４との間に所定の極性、電圧及び時間幅の電気的パルス（電圧パルス）を第１電極２と第２電極４との間に印加することができるように構成されている。

なお、以下では、電極間に印加される電圧パルスの電圧の極性が、第１電極２を基準にした第２電極４の電位で特定されるものとする。

また、第２の遷移金属酸化物層３ｂと接するように配置される第２電極４は、例えば、Ａｕ（金）、Ｐｔ（白金）、Ｉｒ（イリジウム）、Ｐｄ（パラジウム）、Ｃｕ（銅）及びＡｇ（銀）等、前記第１の遷移金属酸化物層及び第２の遷移金属酸化物層を構成する遷移金属Ｍの標準電極電位より標準電極電位が高い材料のうちの１つまたは複数の材料を用いて構成され、第１電極２は第２電極４を構成する材料の標準電極電位より標準電極電位が小さい材料（例えば、Ｗ、Ｎｉ、あるいはＴａＮ等）で構成されることが好ましい。

すなわち、遷移金属酸化物にタンタル酸化物を用いた場合、第１電極２の標準電極電位Ｖ₁、第２電極４の標準電極電位Ｖ₂、及びタンタルの標準電極電位Ｖ_Taとが、Ｖ_Ta＜Ｖ₂かつＶ₁＜Ｖ₂なる関係を満足することが好ましい。

また、Ｖ₁≦Ｖ_Ta＜Ｖ₂なる関係を満足することがさらに好ましい。

このような構成とすることにより、第２電極４と接する第２の遷移金属酸化物層３ｂ内で抵抗変化現象を安定に起こすことができる。

また、抵抗変化素子１０はその上下が逆の構造であってもよい。

［抵抗変化素子の製造方法］
次に、抵抗変化素子１０の製造方法について説明する。

まず、基板１上に、スパッタリング法により、厚さ０．２μｍの第１電極２を形成する。その後、Ｔａターゲットをアルゴン（Ａｒ）ガス及び酸素（Ｏ₂）ガス中でスパッタリングする所謂反応性スパッタリング(ｒｅａｃｔｉｖｅ ｓｐｕｔｔｅｒｉｎｇ)法によって、第１電極２の上にタンタル酸化物（ＴａＯ_x）層を形成する。ここで、タンタル酸化物層における酸素含有率は、アルゴンガスに対する酸素ガスの流量比を変えることにより容易に調整することができる。なお、基板温度は特に加熱することなく室温とすることができる。

次に、上記のようにして形成されたタンタル酸化物層の最表面を酸化することによりその表面を改質する。これにより、タンタル酸化物層の表面に、当該タンタル酸化物層の酸化されなかった領域（第１領域：ＴａＯ_x）よりも酸素含有率の高い領域（第２領域：ＴａＯ_y、ｙ＞ｘ）が形成される。これらの第１領域（ＴａＯ_x）及び第２領域（ＴａＯ_y）が第１の遷移金属酸化物層３ａ及び第２の遷移金属酸化物層３ｂにそれぞれ相当し、このようにして形成された第１の遷移金属酸化物層３ａ及び第２の遷移金属酸化物層３ｂによって遷移金属酸化物層３が構成されることになる。なお、第２の遷移金属酸化物層３ｂは、ＴａＯ_yターゲットを用い、アルゴン（Ａｒ）ガス及び酸素（Ｏ₂）ガス中でスパッタリングして形成してもよい。

次に、上記のようにして形成された遷移金属酸化物層３の上に、スパッタリング法により、厚さ０．２μｍの第２電極４を形成することにより、抵抗変化素子１０が得られる。

以上のようにして、本実施の形態における抵抗変化素子１０は、スパッタリング法等によって製造されるので、低温で製造可能である。

なお、第１電極２及び第２電極４並びに遷移金属酸化物層３の大きさ及び形状は、マスク及びリソグラフィによって調整することができる。本実施の形態では、第２電極４及び遷移金属酸化物層３の大きさを０．５μｍ×０．５μｍ（面積０．２５μｍ²）とし、第１電極２と遷移金属酸化物層３とが接する部分の大きさも０．５μｍ×０．５μｍ（面積０．２５μｍ²）とした。

また、本実施の形態では、第１の遷移金属酸化物層３ａの組成を第１のタンタル酸化物層（ＴａＯ_x（ｘ＝１．５４））とし、第２の遷移金属酸化物層３ｂの組成を第２のタンタル酸化物層（ＴａＯ_y（ｙ＝２．４７））としている。さらに、遷移金属酸化物層３の厚みを５０ｎｍとし、第１の遷移金属酸化物層３ａの厚みを４５ｎｍ、第２の遷移金属酸化物層３ｂの厚みを５ｎｍとしている。

なお、本実施形態においては、第１のタンタル酸化物層及び第２のタンタル酸化物層の酸素含有率として、ｘ＝１．５４、ｙ＝２．４７の場合にて説明をしているが、本発明に係る抵抗変化素子としては、これに限ることなく、ｘの範囲は０．８≦ｘ≦１．９、ｙの範囲は２．１≦ｙであれば、本実施形態での抵抗変化特性と同様に、安定した抵抗変化を実現できる。

［抵抗変化素子の動作］
次に、上述した製造方法により得られた抵抗変化素子１０の動作について説明する。

以下では、遷移金属酸化物層３の抵抗値が所定の高い値（例えば、１００ｋΩ程度）にある場合を高抵抗状態といい、同じく所定の低い値（例えば、１０ｋΩ程度）にある場合を低抵抗状態という。

電源５を用いて、高抵抗状態にある遷移金属酸化物層３に負極性でかつ所定の第１の閾値電圧より小さい（絶対値が大きい）電圧パルスである書き込み電圧パルスを第１電極２及び第２電極４間に印加することにより、遷移金属酸化物層３の抵抗値が減少し、遷移金属酸化物層３が高抵抗状態から低抵抗状態へ変化する。以下では、これを書き込み過程という。

他方、電源５を用いて、低抵抗状態にある遷移金属酸化物層３に正極性でかつ所定の第２の閾値電圧より大きい電圧パルスである消去電圧パルスを第１電極２及び第２電極４間に印加することにより、遷移金属酸化物層３の抵抗値が増加し、遷移金属酸化物層３が低抵抗状態から高抵抗状態へ変化する。以下では、これを消去過程という。

なお、遷移金属酸化物層３が低抵抗状態にある場合に、書き込み電圧パルスと同極性である負極性の電圧パルスが第１電極２及び第２電極４間に印加されたとしても、遷移金属酸化物層３は低抵抗状態のまま変化しない。同様にして、遷移金属酸化物層３が高抵抗状態にある場合に、消去電圧パルスと同極性である正極性の電圧パルスが第１電極２及び第２電極４間に印加されたとしても、遷移金属酸化物層３は高抵抗状態のまま変化しない。

上記の書き込み過程及び消去過程を抵抗変化素子１０に実行することにより、抵抗変化素子１０が動作する。なお、連続して書き込み過程または消去過程を実行する所謂オーバーライト（上書き）が行われる場合もある。

本実施の形態では、第１回目の上記の書き込み過程の前にブレーク過程及び追加処理過程が実行される。ここで、ブレーク過程とは、消去電圧パルスと同極性である正極性のブレーク電圧パルスを第１電極２及び第２電極４間に印加することによって、遷移金属酸化物層３の抵抗値を初期抵抗値（製造出荷されたあとの初期状態、つまり、製造された後であって、書き込み過程が未だ施されていない状態での抵抗値）から、第１の抵抗値に大きく低下させる過程をいう。なお、このブレーク過程は、絶縁体などの絶縁破壊を意味するブレークダウンとは異なり、遷移金属酸化物層３の中に局所的に導電性が良いパス(導電パス)を形成する過程であり、導電パスが書き込み過程及び消去過程において抵抗変化すると考えられる。第１の抵抗値は、高抵抗状態の抵抗値より大きくすることが好ましい。導電パスがブレーク過程で大きくなりすぎることを防ぎ、エンデュランス特性がより改善できることが期待されるためである。また、追加処理過程とは、消去電圧パルスと同極性である正極性の電圧パルスであって消去電圧パルスよりも電圧値が高い追加処理電圧パルスを第１電極２及び第２電極４間に印加することによって、遷移金属酸化物層３の抵抗値を上記第１の抵抗値から、それよりも低い第２の抵抗値にさらに低下させる過程をいう。ここで、第２の抵抗値は高抵抗状態と同一の抵抗値であってもよい。なお、この追加処理過程は、ブレーク過程で形成された導電パスに何らかの変化を与えているものと推察される。

従来、抵抗変化材料を上下の電極で挟んだ構造の抵抗変化素子において抵抗状態の変化を発現させるために、製造工程において、特殊な電気的刺激を上下電極間に加える「慣らし」の工程（以下、フォーミング工程と呼ぶ）が行われている。具体的には、例えば２Ｖの電圧で１００ｎｓのパルス幅を持つ電圧パルスにより抵抗状態が変化する潜在的能力を有する抵抗変化素子を動作させるために、その製造直後にこれとは異なる大きさ（通常はより大きい電圧）及び異なるパルス幅（通常はより大きいパルス幅）の電圧パルスを複数回加える（例えば、±３Ｖで１μｓの電気的パルスを１００回程度加える等）工程がフォーミング工程に相当する。本実施の形態におけるブレーク過程及び追加処理過程は、抵抗変化素子が製造されて出荷された後において、第１回目の書き込み過程の前に行われるものであり、かつ同一の極性の電気パルスを連続して抵抗変化素子に印加する工程で、上記のフォーミング工程とは異なるものである。

本実施の形態では、ブレーク過程後の第１の抵抗値をＲ１とし、追加処理過程後の第２の抵抗値をＲ２とした場合、Ｒ１＞Ｒ２を満たすようにする。この関係を満たすことにより、後述のとおり、安定した抵抗変化動作を実現することができる。

上述した本発明の実施の形態１の抵抗変化素子１０の動作をフローチャートに表すと図２の通りになる。まず、遷移金属酸化物層３の抵抗値が初期抵抗値Ｒ０のとき、すなわち第１回目の書き込み過程が行われる前に、電圧値Ｖ０のブレーク電圧パルスによってブレーク過程を実行する（Ｓ１０１）。このとき、遷移金属酸化物層３に導電パスが形成され、抵抗値は、初期抵抗値Ｒ０から、第１の抵抗値Ｒ１へ低下する。さらに、電圧値Ｖ１の追加処理電圧パルスによって追加処理過程を実行する（Ｓ１０２）。このとき、遷移金属酸化物層３の抵抗値は、第１の抵抗値Ｒ１から、それよりも低い第２の抵抗値Ｒ２へさらに低下する。

第２の抵抗値Ｒ２は、抵抗変化素子の高抵抗状態よりも高い抵抗値であっても、同一の抵抗値であってもよい。

その後、書き込み過程及び消去過程を繰り返すステップＳ１０３を実行する。具体的には、電圧値Ｖｗの書き込み電圧パルスによる書き込み過程（Ｓ１０３Ａ）と、電圧値Ｖｅの消去電圧パルスによる消去過程（Ｓ１０３Ｂ）とを繰り返す。ここで、ステップＳ１０３Ａを実行したときには、遷移金属酸化物層３の抵抗値が高抵抗値ＲＨから低抵抗値ＲＬへ変化し、ステップＳ１０３Ｂを実行したときには、遷移金属酸化物層３の抵抗値が低抵抗値ＲＬから高抵抗値ＲＨへ変化する。

なお、第１回目の書き込み過程（Ｓ１０３Ａ）の実行時においては、遷移金属酸化物層３の抵抗値は上述の通り第２の抵抗値Ｒ２であるため、書き込み電圧パルスを印加することにより、遷移金属酸化物層３の抵抗値が第２の抵抗値Ｒ２から低抵抗値ＲＬへ変化することになる。その後の第２回目以降の書き込み過程（Ｓ１０３Ａ）では、上述の通り、遷移金属酸化物層３の抵抗値が高抵抗値ＲＨから低抵抗値ＲＬへ変化することになる。

図３Ａ、図３Ｂは、第２の遷移金属酸化物層３ｂの厚みが５．０ｎｍである遷移金属酸化物層３の抵抗状態の変化の一例を示すグラフである。図３Ａは、遷移金属酸化物層３の抵抗値が初期抵抗値からブレーク過程及び追加処理過程を経て変化する様子、及びその後の書き込み過程と消去過程を繰り返し実行したときの遷移金属酸化物層３の抵抗変化の様子である。図３Ｂは、ブレーク過程及び追加処理過程を終了後、書き込み過程と消去過程を１００万回繰り返し実行した後の遷移金属酸化物層３の抵抗変化の様子である。この例では、ブレーク過程におけるブレーク電圧パルスの電圧値Ｖ０を、消去電圧パルスの電圧値Ｖｅ（＋２．５Ｖ）以上である＋４．５Ｖ、パルス幅を１００μｓ、追加処理電圧パルスの電圧値Ｖ１を、消去電圧パルスの電圧値Ｖｅ（＋２．５Ｖ）以上である＋４．５Ｖ、パルス幅を５００μｓとしている。また、書き込み電圧パルスの電圧値Ｖｗは−１．９Ｖ、パルス幅１００ｎｓとし、消去電圧パルスの電圧値Ｖｅは、その絶対値が書き込み電圧パルスの電圧値Ｖｗ（−１．９Ｖ）の絶対値以上である＋２．５Ｖ、パルス幅１００ｎｓとしている。

図３Ａを参照すると、ブレーク過程では、ブレーク電圧パルスを１１回印加すると遷移金属酸化物層３の抵抗値は、初期抵抗値約３６ＭΩから、その１／１０以下となる約５６０ｋΩへ急激に低下している。その後、追加処理過程では、追加処理電圧パルスを２０回（つまり、複数の追加処理電圧パルスを）印加することによって遷移金属酸化物層３の抵抗値は、約５６０ｋΩから、さらに低い約７０ｋΩ程度へと追加処理電圧パルスの印加回数の増加とともに抵抗値の微小な増減はあるが、概ね徐々に減少している。ブレーク過程及び追加処理過程を終了後、書き込み過程と消去過程での遷移金属酸化物層３の抵抗値は、約８ｋΩと約５０ｋΩから１２０ｋΩの間で比較的安定して変化している。

図３Ｂを参照すると、書き込み過程と消去過程での遷移金属酸化物層３の抵抗値は、約８ｋΩと約４０ｋΩから１００ｋΩの間で比較的安定して変化していることから、遷移金属酸化物層３の抵抗状態の変化がブレーク過程及び追加処理過程終了直後、及び、書き込み過程と消去過程を１００万回繰り返し実行した後においても安定していることが分かる。このように、ブレーク過程後の第１の抵抗値Ｒ１と追加処理過程後の第２の抵抗値Ｒ２が、Ｒ１＞Ｒ２を満たすように電圧パルスを両電極間に印加することにより、抵抗変化素子１０を安定して動作させることが可能になる。

次に、抵抗変化素子１０がメモリとして使用され、１ビットデータの書き込み／読み出し処理を行う場合について、説明する。なお、以下では、遷移金属酸化物層３が低抵抗状態にある場合を「１」に対応させ、高抵抗状態にある場合を「０」に対応させる。

図４は、本発明の実施の形態１の抵抗変化素子１０を動作させる回路の構成の一例及び当該抵抗変化素子１０にデータを書き込む場合における動作例を示す図である。図４に示すように、この回路は、抵抗変化素子１０と、第１端子１１及び第２端子１２とを備えている。抵抗変化素子１０の第２電極４は第１端子１１に電気的に接続されており、第１電極２は第２端子１２に電気的に接続されている。

図５は、本発明の実施の形態１の抵抗変化素子１０にデータを書き込む場合（書き込み過程）及び消去する場合（消去過程）並びに第１回目の書き込みの前に行われるブレーク過程及び追加処理過程における遷移金属酸化物層３の抵抗値の変化を示す図である。なお、書き込み過程及び消去過程並びにブレーク過程及び追加処理過程においては、図４に示すように、第２端子１２は接地（グランド：ＧＮＤ）され、第１端子１１に電圧パルスが供給される。電圧パルスは、第１電極２及び接地点を基準に特定される。

抵抗変化素子１０が初期状態にある場合（遷移金属酸化物層３の抵抗値が初期抵抗値Ｒ０にある場合）に、正極性のブレーク電圧パルス（電圧値Ｖ０）が第１端子１１に供給されると、図５に示すように、遷移金属酸化物層３の抵抗値は初期抵抗値Ｒ０から第１の抵抗値Ｒ１に低下し、さらに正極性の追加処理電圧パルス（電圧値Ｖ１）が第１端子１１に供給されると遷移金属酸化物層３の抵抗値は第１の抵抗値Ｒ１から第２の抵抗値Ｒ２へと低下する。次に、負極性の書き込み電圧パルス（電圧値Ｖｗ）が第１端子１１に供給されると、図５に示すように遷移金属酸化物層３の抵抗値は、第２の抵抗値Ｒ２から低抵抗値ＲＬへと低下する（第１回目の書き込み）。これにより、「１」を表す１ビットデータが書き込まれたことになる。次に、正極性の第１消去電圧パルス（電圧値Ｖｅ）が第１端子１１に供給されると、遷移金属酸化物層３の抵抗値が低抵抗値ＲＬから高抵抗値ＲＨへと上昇する（第１回目の消去）。これにより、「０」を表す１ビットデータが書き込まれたことになる。

なお、遷移金属酸化物層３の抵抗値は初期抵抗値Ｒ０が最も高く、高抵抗値ＲＨは低抵抗値ＲＬよりも高いことから、Ｒ０＞ＲＨ＞ＲＬの関係が成立することになる。また、本実施の形態においては、初期過程後の第１の抵抗値Ｒ１及び追加処理過程後の第２の抵抗値Ｒ２が、Ｒ１＞Ｒ２の関係となった。

その後、遷移金属酸化物層３の抵抗値が高抵抗値ＲＨである場合において、負極性の書き込み電圧パルス（電圧値Ｖｗ）が第１端子１１に供給されると、遷移金属酸化物層３の抵抗値が高抵抗値ＲＨから低抵抗値ＲＬへと変化する。他方、遷移金属酸化物層３の抵抗値が低抵抗値ＲＬである場合において、正極性の消去電圧パルス（電圧値Ｖｅ）が第１端子１１に供給されると、遷移金属酸化物層３の抵抗値は低抵抗値ＲＬから高抵抗値ＲＨへ変化する。

この回路においても、抵抗変化素子１０がブレーク過程後及び追加処理過程直後、並びに書き込み過程と消去過程を１００万回繰返した後においても安定して高速に動作するメモリとして機能する。

図６は、本発明の実施の形態１の抵抗変化素子１０を動作させる回路の構成の一例及び当該抵抗変化素子１０に書き込まれたデータを読み出す場合における動作例を示す図である。図６に示すように、データの読み出しを行う場合には、第２端子１２は接地（グランド：ＧＮＤ）され、第１端子１１に読出電圧が供給される。この読出電圧は、第１電極２及び接地点を基準に特定され、抵抗変化素子１０に供給されても抵抗変化素子１０の抵抗を変化させないような電圧である。

図７は、データの読み出しの際に、本発明の実施の形態１の抵抗変化素子１０を備える回路を流れる電流の電流値と遷移金属酸化物層３の抵抗値との関係を示す図である。第１端子１１に読出電圧が供給されると、遷移金属酸化物層３の抵抗値に応じた電流が回路を流れる。すなわち、図７に示すように、遷移金属酸化物層３が低抵抗値ＲＬである場合は電流値Ｉａの電流が回路を流れ、高抵抗値ＲＨである場合は電流値Ｉｂの電流が回路を流れる。

図６に示すように第２端子１２が接地され、例えば＋０．５Ｖの読出電圧が第１端子１１に供給された場合に、第１端子１１と第２端子１２との間に流れる電流の電流値を検出することにより、遷移金属酸化物層３が高抵抗状態及び低抵抗状態の何れの抵抗状態にあるのかを判別する。具体的には、検出した電流値がＩａであれば、遷移金属酸化物層３が低抵抗値ＲＬであると判別する。その結果、抵抗変化素子１０に書き込まれたデータが「１」であることが分かる。他方、検出した電流値がＩｂであれば、遷移金属酸化物層３が高抵抗値ＲＨであると判別する。その結果、抵抗変化素子１０に書き込まれたデータが「０」であることが分かる。このようにして、抵抗変化素子１０に書き込まれたデータの読み出しが行われる。

本実施の形態の抵抗変化素子１０は、電源を切ったとしても抵抗値が変化しない。そのため、この抵抗変化素子１０を用いることにより、不揮発性記憶装置を実現することができる。

以下、本実施の形態に対する比較例として、３つの例を示す。なお、以下の比較例１〜３の抵抗変化素子の構成は、本実施の形態の抵抗変化素子１０（第２の遷移金属酸化物層３ｂの厚みは５．０ｎｍ）と同様であるため、説明を省略する。

［比較例１］
図８は、比較例１の抵抗変化素子が備える遷移金属酸化物層の抵抗状態の変化の一例を示すグラフである。この比較例１では、上記実施の形態の場合と異なり、ブレーク過程及び追加処理過程が行われない。すなわち、初期抵抗値の遷移金属酸化物層に電圧値が−１．９Ｖでパルス幅が１００ｎｓの書き込み電圧パルスを両電極間に印加する書き込み過程と、電圧値が＋２．５Ｖでパルス幅が１００ｎｓの消去電圧パルスを両電極間に印加する消去過程とが繰り返し実行されるのみである。

図８に示すように、比較例１においては、遷移金属酸化物層の抵抗値は初期抵抗値のままであり、抵抗状態の変化がみられない。したがって、この比較例１の状態の抵抗変化素子をメモリに用いることはできない。

［比較例２］
図９Ａ、図９Ｂは、比較例２の抵抗変化素子が備える遷移金属酸化物層の抵抗状態の変化の一例を示すグラフである。この比較例２では、上記実施の形態の場合と異なり、ブレーク過程のみ行われ、追加処理過程は行われない。すなわち、ブレーク過程として、電圧値が＋４．５Ｖでパルス幅が１００μｓの初期電圧パルスを両電極間に２回印加することによって遷移金属酸化物層の抵抗値が初期抵抗値約３８ＭΩから約２８０ｋΩまで大きく低下した後、電圧値が−１．９Ｖでパルス幅が１００ｎｓの書き込み電圧パルスを両電極間に印加する書き込み過程と、電圧値が＋２．５Ｖでパルス幅が１００ｎｓの消去電圧パルスを両電極間に印加する消去過程とが繰り返し実行される。

図９Ａに示すように、比較例２においては、ブレーク電圧パルスが印加された後は上記実施の形態の場合と同様、遷移金属酸化物層は比較的安定な抵抗変化を示すが、図９Ｂに示すように、書き込み過程と消去過程を１００万回実施した後では、遷移金属酸化物層の抵抗値は初期抵抗値程度まで上昇し、書き込み電圧パルス及び消去電圧パルスを印加しても抵抗状態の変化がみられなくなる。したがって、この比較例２の状態の抵抗変化素子をエンデュランス特性が１００万回程度要求されるメモリに用いることはできない。本実施の形態と比較例２との違いは、追加処理過程の有無の違いであり、追加処理過程がエンデュランス特性に大きく影響していることがわかる。

［比較例３］
図１０は、比較例３の抵抗変化素子が備える遷移金属酸化物層の抵抗状態の変化の一例を示すグラフである。この比較例３では、ブレーク過程、追加処理過程は行われるが、上記実施の形態の場合と異なり、書き込み電圧パルス、及び消去電圧パルスの電圧値が｜Ｖｅ｜＜｜Ｖｗ｜の関係にある。具体的には、書き込み電圧パルスの電圧値が−２．５Ｖに、消去電圧パルスの電圧値が＋１．９Ｖにそれぞれ設定される。電圧パルスもパルス幅は１００ｎｓである。

図１０に示すように、比較例３においては、ブレーク電圧パルスを両電極間に印加することによって抵抗変化層の抵抗値は初期抵抗値から減少し、さらに追加処理電圧パルスを印加することによって抵抗値がさらに減少している。その後、第１回目の書き込み過程によって当該抵抗値がさらに減少しているが、その後は書き込み過程及び消去過程を繰り返しても抵抗状態の変化がみられない。したがって、この比較例３の状態の抵抗変化素子もメモリに用いることは不可能である。

これらの比較例１〜３から分かるように、ブレーク過程を実行しない場合、及び、消去電圧パルスの電圧値Ｖｅ、書き込み電圧パルスの電圧値Ｖｗが｜Ｖｅ｜≧｜Ｖｗ｜の関係にない場合には、動作可能な抵抗変化素子を実現することができない。また、ブレーク過程を実行しても追加処理過程を実行しない場合は、消去電圧パルスの電圧値Ｖｅ、書き込み電圧パルスの電圧値Ｖｗが｜Ｖｅ｜≧｜Ｖｗ｜の関係の場合であっても、エンデュランス特性が良好な抵抗変化素子を実現することができない。

［追加処理過程と抵抗変化動作］
追加処理過程がエンデュランス特性にどのように影響するか検討を行った。図１１は、本発明の実施の形態１における抵抗変化素子１０の遷移金属酸化物層３の抵抗値が、ブレーク過程終了時の抵抗値から、追加処理過程において与える電圧パルスの印加回数を変化させた場合にどのように変化するかを示すグラフである。本発明の実施の形態１では、追加処理電圧パルスの電圧値は＋４．５V、パルス幅は５００μｓであるが、比較のために、電圧値が＋３．０V、＋３．５V、＋４．０Vでパルス幅が５００μｓの電圧パルスによる抵抗値の変化も示している。なお、図１１のグラフの横軸で示される累積パルス印加時間は、追加処理電圧パルスのパルス幅５００μｓ×パルス印加回数としている。また、累積パルス印加時間の単位はｍｓで表している。

図１１を参照すると、追加処理電圧パルスの電圧値によってブレーク過程終了時の抵抗値からの変化の仕方が異なることがわかる。追加処理電圧パルスの電圧値が＋３．０Vでは、遷移金属酸化物層３の抵抗値はパルスが印加される毎にかなり変動しているが、累積パルス印加時間が５０ｍｓでもブレーク過程終了時の抵抗値からあまり大きく変化していない。追加処理電圧パルスの電圧値が＋３．５Vでは、累積パルス印加時間が１５ｍｓ程度までは、ブレーク過程終了時の抵抗値よりも増大しているが、累積パルス印加時間が１５ｍｓ以上になると徐々に低下している。追加処理電圧パルスの電圧値が＋４．０Ｖ及び＋４．５Ｖでは、遷移金属酸化物層３の抵抗値は累積パルス印加時間が５ｍｓ程度で急激に低下し、累積パルス印加時間が５ｍｓ以上では抵抗値の低下の仕方は飽和している。

図１２は、追加処理電圧パルスの電圧値と各電圧値の累積パルス印加時間とを変化させ、エンデュランス特性を調べた結果である。図１２の中の各条件で複数の抵抗変化素子を抵抗変化動作させたところ、○で示す条件では、エンデュランス特性がすべての抵抗変化素子において良好であり、△で示す条件では、エンデュランス特性が良好な抵抗変化素子と不良の抵抗変化素子とがあり、×で示す条件では、エンデュランス特性がすべての抵抗変化素子において不良であった。図１１の抵抗値の変化の結果と比較すると、追加処理過程において抵抗値が低下するほどエンデュランス特性が良好になることがわかる。よって、１個の追加処理電圧パルスよりも複数の追加処理電圧パルスを用いて追加処理過程を実行することで、累積パルス印加時間が多くなり、より良好なエンデュランス特性が得られる。

ここで、抵抗変化素子１０のブレーク過程と追加処理過程における遷移金属酸化物層３の抵抗値変化のメカニズムについて、再び、図２を参照しながら説明する。

第２電極４に消去電圧パルス以上の電圧値を有する正極性のブレーク電圧パルスを印加するブレーク過程（Ｓ１０１）においては、遷移金属酸化物層３の抵抗値は、初期抵抗値Ｒ０から第１の抵抗値Ｒ１へと低下する。

まず、このブレーク電圧パルスによる初期抵抗値Ｒ０から第１の抵抗値Ｒ１への変化のメカニズムを定性的に説明する。ブレーク電圧パルスを印加することによって第２の遷移金属酸化物層３ｂの微小部分の酸素イオンが急激に第２電極４の界面（第２電極４と第２の遷移金属酸化物層３ｂとの界面）付近から第１の遷移金属酸化物層３ａ側へ移動して、第２の遷移金属酸化物層３ｂの酸素濃度よりも酸素濃度が小さく、そのため抵抗が小さい微小なサイズの導電パスが形成される。その後、第２電極４に印加された正極性のブレーク電圧パルスによる正電界によって負電荷を有する酸素イオンが第２の遷移金属酸化物層３ｂに形成された導電パス内を移動し第２電極４の界面に蓄積される。すなわち、消去電圧パルス以上の電圧値を有するブレーク電圧パルスを印加することによって、第２の遷移金属酸化物層３ｂ内の導電パス形成と酸素イオンの第２電極４の界面への蓄積がほぼ同時に起こると考えられる。

第２電極４界面に蓄積される酸素イオンの量は、初期の第２の遷移金属酸化物層３ｂの酸素濃度よりもかなり少ないため、初期抵抗値Ｒ０と第１の抵抗値Ｒ１を比較すると、抵抗値の比Ｒ１／Ｒ０は１／１０以下になっている。また、第１の抵抗値Ｒ１の大きさは、消去過程で消去電圧パルスを印加したときの遷移金属酸化物層３の抵抗値ＲＨよりも高くなることが多い。その理由は、ブレーク電圧パルスの電圧は消去電圧パルスの電圧よりも大きいため、正電界によって第２電極４の界面に蓄積される酸素イオンの量は、ブレーク電圧パルス印加時の方が消去電圧パルス印加時よりも多くなると考えられるからである。

次に第２電極４に消去電圧パルス以上の電圧値を有する正極性の追加処理電圧パルスを印加する追加処理過程（Ｓ１０２）においては、遷移金属酸化物層３の抵抗値は、第１の抵抗値Ｒ１から第２の抵抗値Ｒ２へと低下する。

この第１の抵抗値Ｒ１から第２の抵抗値Ｒ２への抵抗変化のメカニズムは、今のところ不明であるが、以下のように推測される。正極性の追加処理電圧パルスによる正電界によって負電荷を有する酸素イオンが第２の遷移金属酸化物層３ｂ内に形成された導電パス内を移動し第２電極４の界面に蓄積され、遷移金属酸化物層３の抵抗値は、第１の抵抗値Ｒ１よりも高くなることが予想される。しかし、実際には第１の抵抗値Ｒ１よりも小さい第２の抵抗値Ｒ２へ変化している。この変化は、ブレーク過程で形成された導電パスのサイズが追加処理過程を経ることによって大きくなったと仮定するとうまく説明される。つまり、第２電極４の界面に蓄積される酸素イオンの量が増加して抵抗値が高くなるよりも、導電パスサイズが大きくなって抵抗値が低くなる効果が勝り、遷移金属酸化物層３の抵抗値が第１の抵抗値Ｒ１よりも小さい第２の抵抗値Ｒ２へ低下したと考えられる。また、図１１に示すように追加処理電圧パルスの電圧値またはパルス幅が十分に大きい場合に、導電パスに流れる電流値または電流が流れる時間が大きくなり、導電パスサイズは、拡大していき抵抗値は低下していくと推測される。

次に書き込み過程及び消去過程を繰り返すステップＳ１０３においては、書き込み電圧パルスによる書き込み過程（Ｓ１０３Ａ）によって遷移金属酸化物層３の抵抗値がＲＬへ変化し、消去過程（Ｓ１０３Ｂ）によって遷移金属酸化物層３の抵抗値がＲＨへ変化する。

この抵抗変化のメカニズムを定性的に説明する。負極性の書き込み電圧パルスを印加することによってブレーク過程（Ｓ１０１）及び追加処理過程（Ｓ１０２）で第２の遷移金属酸化物層３ｂ内に形成された導電パス内を酸素イオンが第２電極４の界面から遠ざかる方向へ移動し、遷移金属酸化物層３の抵抗値はＲＬへ低下する。一方、正極性の消去電圧パルスを印加することによって第２の遷移金属酸化物層３ｂ内に形成された導電パス内を酸素イオンが第２電極４側への方向へ移動し、第２電極４の近傍へ蓄積され、遷移金属酸化物層３の抵抗値は高抵抗値ＲＨへ高くなる。消去電圧パルスは、追加処理電圧パルスの電圧よりも小さいため追加処理過程（Ｓ１０２）後の第２の抵抗値Ｒ２よりも消去過程後の高抵抗値ＲＨは小さくなる。また、消去電圧パルス及び書き込み電圧パルスの電圧値、パルス幅は追加処理電圧パルスよりも小さいため繰返し印加しても導電パスの大きさを変化させることはなく、比較的安定して低抵抗値ＲＬと高抵抗値ＲＨを繰返し変化することが可能になる。

次に、ブレーク過程（Ｓ１０１）と追加処理過程（Ｓ１０２）を実施した場合と、追加処理過程（Ｓ１０２）を省略しブレーク過程（Ｓ１０２）のみを実施した場合におけるエンデュランス特性の違いについて定性的に説明する。

消去過程及び書き込み過程で導電パス内を移動する酸素イオンの量が正確に同じ場合は、繰返し消去過程及び書き込み過程を多数回実施しても安定して低抵抗値ＲＬと高抵抗値ＲＨの間を変化する。しかし、消去過程及び書き込み過程で移動する酸素イオンの量を正確に同じにすることは、実用上非常に困難である。従って、例えば消去過程における酸素イオン移動量が、書き込み過程における酸素イオン移動量よりもわずかに多い場合においては、初期の消去過程及び書き込み過程では、第２電極４の界面に蓄積される酸素イオンの量はほとんど無視できるが、消去過程及び書き込み過程を１００万回といった多数回実施すると第２電極４の界面に蓄積される酸素イオンの量が無視できなくなってくる。その場合、導電パスの大きさが小さい場合ほど蓄積される酸素イオンの量による抵抗値の増加は顕著になってくる。ブレーク過程及び追加処理過程を実施した場合の方が、ブレーク過程のみ実施した場合に比べて導電パスの大きさが大きくなることを述べた。従って、追加処理過程を省略し、ブレーク過程のみの場合の方が、導電パスの大きさが小さいため繰返し回数とともに早く抵抗値が増大し、消去過程及び書き込み過程で印加する電圧パルスでは、抵抗変化を示さなくなると考えられる。

以上のように、実施の形態１における抵抗変化素子の駆動方法によれば、第１回目の書き込み過程の前に遷移金属酸化物層の初期状態の抵抗値を低下させるブレーク過程を実行し、その後に、さらに抵抗値を低下させる追加処理過程を実行することで、それらの過程の後で、書き込み過程と消去過程とを繰り返した場合に、遷移金属酸化物層が低抵抗値と高抵抗値との間の変化を安定して繰り返すという良好なエンデュランス特性が得られる。

（実施の形態２）
実施の形態２は、実施の形態１において説明した抵抗変化素子を備える不揮発性記憶装置である。以下、この不揮発性記憶装置の構成及び動作について説明する。

［不揮発性記憶装置の構成］
図１３は、本発明の実施の形態２の不揮発性記憶装置２００の構成の一例を示すブロック図である。図１３に示すように、不揮発性記憶装置２００は、抵抗変化素子を具備するメモリセルアレイ２０１と、アドレスバッファ２０２と、制御部２０３と、行デコーダ２０４と、ワード線ドライバ２０５と、列デコーダ２０６と、ビット線／プレート線ドライバ２０７とを備えている。また、ビット線／プレート線ドライバ２０７はセンス回路を備えており、ビット線またはプレート線に流れる電流や、発生した電圧を測定することができる。

メモリセルアレイ２０１は、図１３に示すように、縦方向に延びる２本のワード線Ｗ１，Ｗ２と、当該ワード線Ｗ１，Ｗ２と交差して横方向に延びる２本のビット線Ｂ１，Ｂ２と、当該ビット線Ｂ１，Ｂ２に一対一で対応して設けられる横方向に延びる２本のプレート線Ｐ１，Ｐ２と、ワード線Ｗ１，Ｗ２及びビット線Ｂ１，Ｂ２との各交差点に対応してマトリクス状に設けられた４個の選択トランジスタＴ２１１，Ｔ２１２，Ｔ２２１，Ｔ２２２と、当該４個の選択トランジスタＴ２１１，Ｔ２１２，Ｔ２２１，Ｔ２２２に一対一で対応してマトリクス状に設けられたメモリセルＭＣ２１１，ＭＣ２１２，ＭＣ２２１，ＭＣ２２２とを具備している。

なお、これらの各構成要素の個数または本数は上記のものに限定されるわけではない。例えば、メモリセルアレイ２０１は上記のように４個のメモリセルを具備しているが、これは一例であり、５個以上のメモリセルを具備する構成であってもよい。

なお、上記の構成例では、プレート線はビット線と平行に配置されているが、プレート線はワード線と平行に配置してもよい。また、プレート線は接続されているトランジスタに共通の電位を与える構成としているが、行デコーダ２０４やワード線ドライバ２０５と同様の構成のソース線選択回路やドライバを有し、選択されたソース線と非選択のソース線を異なる電圧（極性も含む）で駆動する構成としてもよい。

上述したメモリセルＭＣ２１１，ＭＣ２１２，ＭＣ２２１，ＭＣ２２２は、実施の形態１において図４を参照して説明した抵抗変化素子１０に相当する。図４を併せて参照しながらメモリセルアレイ２０１の構成についてさらに説明すると、選択トランジスタＴ２１１及びメモリセルＭＣ２１１は、ビット線Ｂ１とプレート線Ｐ１との間に設けられており、選択トランジスタＴ２１１のソースとメモリセルＭＣ２１１の端子１１とが接続されるべく直列に並んでいる。より詳しくは、選択トランジスタＴ２１１は、ビット線Ｂ１とメモリセルＭＣ２１１との間で、ビット線Ｂ１及びメモリセルＭＣ２１１と接続されており、メモリセルＭＣ２１１は、選択トランジスタＴ２１１とプレート線Ｐ１との間で、選択トランジスタＴ２１１及びプレート線Ｐ１と接続されている。また、選択トランジスタＴ２１１のゲートはワード線Ｗ１に接続されている。

なお、他の３個の選択トランジスタＴ２１２，Ｔ２２１，Ｔ２２２及びこれらの選択トランジスタＴ２１２，Ｔ２２１，Ｔ２２２と直列に配置される３個のメモリセルＭＣ２１２，ＭＣ２２１，ＭＣ２２２の接続状態は、選択トランジスタＴ２１１及びメモリセルＭＣ２１１の場合と同様であるので、説明を省略する。

以上の構成により、選択トランジスタＴ２１１，Ｔ２１２，Ｔ２２１，Ｔ２２２のそれぞれのゲートに、ワード線Ｗ１，Ｗ２を介して所定の電圧（活性化電圧）が供給されると、選択トランジスタＴ２１１，Ｔ２１２，Ｔ２２１，Ｔ２２２のドレイン及びソース間が導通することになる。

アドレスバッファ２０２は、外部回路（図示せず）からアドレス信号ＡＤＤＲＥＳＳを受け取り、このアドレス信号ＡＤＤＲＥＳＳに基づいて行アドレス信号ＲＯＷを行デコーダ２０４に出力するとともに、列アドレス信号ＣＯＬＵＭＮを列デコーダ２０６に出力する。ここで、アドレス信号ＡＤＤＲＥＳＳは、メモリセルＭＣ２１１，ＭＣ２１２，ＭＣ２２１，ＭＣ２２２のうちの選択されるメモリセルのアドレスを示す信号である。また、行アドレス信号ＲＯＷは、アドレス信号ＡＤＤＲＥＳＳに示されたアドレスのうちの行のアドレスを示す信号であり、列アドレス信号ＣＯＬＵＭＮは、同じく列のアドレスを示す信号である。

制御部２０３は、外部回路から受け取ったモード選択信号ＭＯＤＥに応じて、ブレークモード、追加処理モード、書き込みモード、消去モード、及び読み出しモードのうちのいずれか１つのモードを選択する。以下、電圧印加の場合、プレート線を基準に各電圧が印加されるものとする。

ブレークモードにおいて、制御部２０３は、「ブレーク電圧印加」を指示する制御信号ＣＯＮＴをビット線／プレート線ドライバ２０７に出力する。このブレークモードに続いて、追加処理モードが選択される。

追加処理モードにおいて、制御部２０３は、「追加処理電圧印加」を指示する制御信号ＣＯＮＴをビット線／プレート線ドライバ２０７に出力する。これらブレークモード及び追加処理モードは、第１回目の書き込みが行われる前に選択されるモードである。

また、書き込みモードにおいて、制御部２０３は、外部回路から受け取った入力データＤｉｎに応じて、「書き込み電圧印加」を指示する制御信号ＣＯＮＴをビット線／プレート線ドライバ２０７に出力する。

また、読み出しモードの場合、制御部２０３は、「読み出し電圧印加」を指示する制御信号ＣＯＮＴをビット線／プレート線ドライバ２０７に出力する。この読み出しモードでは、制御部２０３はさらに、ビット線／プレート線ドライバ２０７から出力される信号Ｉ_READを受け取り、この信号Ｉ_READに応じたビット値を示す出力データＤｏｕｔを外部回路へ出力する。この信号Ｉ_READは、読み出しモードのときにプレート線Ｐ１，Ｐ２を流れる電流の電流値を示す信号である。

さらに、消去モードにおいて、制御部２０３は、メモリセルＭＣ２１１，ＭＣ２１２，ＭＣ２２１，ＭＣ２２２の書き込み状態を確認し、その書き込み状態に応じて、「消去電圧印加」を指示する制御信号ＣＯＮＴをビット線／プレート線ドライバ２０７に出力する。

行デコーダ２０４は、アドレスバッファ２０２から出力された行アドレス信号ＲＯＷを受け取り、この行アドレス信号ＲＯＷに応じて、２本のワード線Ｗ１，Ｗ２のうちの何れか一方を選択する。ワード線ドライバ２０５は、行デコーダ２０４の出力信号に基づいて、行デコーダ２０４によって選択されたワード線に活性化電圧を印加する。

列デコーダ２０６は、アドレスバッファ２０２から出力された列アドレス信号ＣＯＬＵＭＮを受け取り、この列アドレス信号ＣＯＬＵＭＮに応じて、２本のビット線Ｂ１，Ｂ２のうちの何れか一方を選択するとともに、選択されたビット線に対応する、２本のプレート線Ｐ１，Ｐ２のうちの何れか一方を選択する。

ビット線／プレート線ドライバ２０７は、制御部２０３から「ブレーク電圧印加」を指示する制御信号ＣＯＮＴを受け取ると、各ビット線と各プレート線間にブレーク電圧Ｖ_BREAK（ブレーク電圧パルス）を印加する。

また、ビット線／プレート線ドライバ２０７は、制御部２０３から「追加処理電圧印加」を指示する制御信号ＣＯＮＴを受け取ると、各ビット線と各プレート線間に追加処理電圧Ｖ_ADD（追加処理電圧パルス）を印加する。

また、ビット線／プレート線ドライバ２０７は、制御部２０３から「書き込み電圧印加」を指示する制御信号ＣＯＮＴを受け取ると、列デコーダ２０６の出力信号に基づいて、列デコーダ２０６によって選択されたビット線と選択されたプレート線間に書き込み電圧Ｖ_WRITE（書き込み電圧パルス）を印加する。

また、ビット線／プレート線ドライバ２０７は、制御部２０３から「読み出し電圧印加」を指示する制御信号ＣＯＮＴを受け取ると、列デコーダ２０６の出力信号に基づいて、列デコーダ２０６によって選択されたビット線と同じく選択されたプレート線間に読み出し電圧Ｖ_READを印加する。その後、ビット線／プレート線ドライバ２０７は、そのプレート線を流れる電流の電流値を示す信号Ｉ_READを制御部２０３に出力する。

さらに、ビット線／プレート線ドライバ２０７は、制御部２０３から「消去電圧印加」を指示する制御信号ＣＯＮＴを受け取ると、列デコーダ２０６の出力信号に基づいて、列デコーダ２０６によって選択されたビット線と同じく選択されたプレート線間に消去電圧Ｖ_RESET（消去電圧パルス）を印加する。

ここで、ブレーク電圧Ｖ_BREAKの電圧値は、例えば＋４．５Ｖに設定され、そのパルス幅は１００μｓに設定される。また、追加処理電圧Ｖ_ADDの電圧値は、例えば＋４．５Ｖに設定され、そのパルス幅は５００μｓに設定される。また、書き込み電圧Ｖ_WRITEの電圧値は、例えば−１．９Ｖに設定され、そのパルス幅が１００ｎｓに設定される。また、読み出し電圧Ｖ_READの電圧値は、例えば＋０．５Ｖに設定される。さらに、消去電圧Ｖ_RESETの電圧値は、例えば＋２．５Ｖに設定され、そのパルス幅は１００ｎｓに設定される。

なお、機能的には、制御部２０３とビット線／プレート線ドライバ２０７によって、選択されたメモリセル（抵抗変化素子）に所定のパルス電圧を印加するパルス電圧印加部が構成されている。そのようなパルス電圧印加部とは、少なくとも、（１）第１の極性を有する書き込み電圧パルスをメモリセルに印加することによって、当該メモリセルの遷移金属酸化物層３の抵抗状態を高抵抗状態から低抵抗状態へ変化させる書き込み過程と、（２）第１の極性とは異なる第２の極性を有する消去電圧パルスをメモリセルに印加することによって、当該メモリセルの遷移金属酸化物層３の抵抗状態を低抵抗状態から高抵抗状態へ変化させる消去過程と、（３）第１回目の書き込み過程の前に、消去電圧パルス以上の電圧値を有する第２の極性を有するブレーク電圧パルスをメモリセルに印加することによって、当該メモリセルの遷移金属酸化物層３の初期状態の抵抗値を低下させるブレーク過程と、（４）ブレーク過程の後であって第１回目の書き込み過程の前に、消去電圧パルス以上の電圧値を有する第２の極性を有する追加処理電圧パルスをメモリセルに印加することによって、前記ブレーク過程後の当該メモリセルの遷移金属酸化物層３の抵抗値を低下させる追加処理過程とを実行する処理部である。

［不揮発性記憶装置の動作］
以下、上述したように構成される不揮発性記憶装置２００の動作例を、上記のブレークモード、追加処理モード（以上、第１回目の書き込みの前に選択されるモード）、書き込みモード（メモリセルに入力データＤｉｎを書き込むモード）、消去モード（メモリセルに書き込まれたデータを消去するモード）、及び読み出しモード（メモリセルに書き込まれたデータを出力データＤｏｕｔとして出力（読み出し）するモード）の各モードに分けて説明する。ここで、実施の形態１におけるブレーク過程はブレークモードに、追加処理過程は追加処理モードに、書き込み過程は書き込みモードに、消去過程は消去モードにそれぞれ該当する。

なお、説明の便宜上、アドレス信号ＡＤＤＲＥＳＳは、メモリセルＭＣ２１１のアドレスを示す信号であるものとする。

〔ブレークモード〕
制御部２０３は、第１回目の書き込みを実行する前に、「ブレーク電圧印加」を示す制御信号ＣＯＮＴをビット線／プレート線ドライバ２０７に出力する。ビット線／プレート線ドライバ２０７は、制御部２０３から「ブレーク電圧印加」を指示する制御信号ＣＯＮＴを受け取ると、各ビット線にブレーク電圧Ｖ_BREAK（ブレーク電圧パルス）を印加するとともに、各プレート線を接地状態にする。

その結果、ブレーク電圧Ｖ_BREAK、すなわち電圧値が＋４．５Ｖでパルス幅が１００μｓのブレーク電圧パルスが、すべてのメモリセルに印加される。ここで、ブレーク電圧パルスは各メモリセルにおいて遷移金属酸化物の抵抗値が第１の抵抗値Ｒ１に低下するまで１回乃至複数回印加される。第１の抵抗値Ｒ１は、高抵抗状態の抵抗値ＲＨより大きいことが好ましい。導電パスがブレーク過程で大きくなりすぎることを防ぎ、エンデュランス特性がより改善できることが期待されるためである。各ブレーク電圧パルス印加後は、読み出しモードで抵抗変化素子の抵抗値を読み出し、ブレーク過程が終了したかどうか確認する。ここでは、同じ電圧のブレーク電圧パルスを複数回印加してブレークさせているが、ブレーク電圧パルスの電圧をあらかじめ決められた電圧から徐々に増加させてブレークする構成としてもよい。

これにより、パルス電圧印加部によって実施の形態１におけるブレーク過程が実行され、すべてのメモリセルにおいて遷移金属酸化物層３の抵抗値が初期抵抗値Ｒ０から、第１の抵抗値Ｒ１へ減少する。

〔追加処理モード〕
制御部２０３は、第１回目の書き込みを実行する前に、「追加処理電圧印加」を示す制御信号ＣＯＮＴをビット線／プレート線ドライバ２０７に出力する。ビット線／プレート線ドライバ２０７は、制御部２０３から「追加処理電圧印加」を指示する制御信号ＣＯＮＴを受け取ると、各ビット線に、追加処理電圧Ｖ_ADD（追加処理電圧パルス）を印加するとともに、各プレート線を接地状態にする。

その結果、追加処理電圧Ｖ_ADD、すなわち電圧値が例えば＋４．５Ｖでパルス幅が５００μｓの初期電圧パルスが、すべてのメモリセルに印加される。ここで、初期電圧パルスは、基本的にすべてのメモリセルにおいて遷移金属酸化物層３の抵抗値が第１の抵抗値Ｒ１から、それよりも低い第２の抵抗値Ｒ２に減少するまで印加される。第２の抵抗値Ｒ２は、あらかじめ実験的に確かめて設定してもよい。また、追加処理パルスの累積印加時間を、結果的に遷移金属酸化物層３の抵抗値が第１の抵抗値Ｒ１から、それよりも低い第２の抵抗値Ｒ２に減少するような時間、例えば１０ｍｓに設定してもよい。これにより、パルス電圧印加部によって実施の形態１における追加処理過程が実行され、すべてのメモリセルにおいて遷移金属酸化物層３の抵抗値が第１の抵抗値Ｒ１から、それよりも低い第２の抵抗値Ｒ２へ減少する。

〔書き込みモード〕
制御部２０３は、外部回路から入力データＤｉｎを受け取る。ここで、制御部２０３は、この入力データＤｉｎが「１」である場合に、「書き込み電圧印加」を示す制御信号ＣＯＮＴをビット線／プレート線ドライバ２０７に出力する。一方、制御部２０３は、入力データＤｉｎが「０」である場合には制御信号ＣＯＮＴを出力しない。

ビット線／プレート線ドライバ２０７は、制御部２０３から「書き込み電圧印加」を示す制御信号ＣＯＮＴを受け取ると、列デコーダ２０６によって選択されたビット線Ｂ１と選択されたプレート線Ｐ１間に書き込み電圧Ｖ_WRITE（書き込み電圧パルス）を印加する。

このとき、行デコーダ２０４によって選択されたワード線Ｗ１には、ワード線ドライバ２０５によって活性化電圧が印加されている。そのため、選択トランジスタＴ２１１のドレイン及びソース間が導通状態となっている。

その結果、書き込み電圧Ｖ_WRITE、すなわち電圧値が−１．９Ｖでパルス幅が１００ｎｓの書き込み電圧パルスが、メモリセルＭＣ２１１に印加される。これにより、パルス電圧印加部によって実施の形態１における書き込み過程が実行され、メモリセルＭＣ２１１の遷移金属酸化物層３の抵抗値は、高抵抗状態から低抵抗状態へと変化する。他方、メモリセルＭＣ２２１，ＭＣ２２２には書き込み電圧パルスは印加されず、且つメモリセルＭＣ２１２と直列接続された選択トランジスタＴ２１２のゲートには活性化電圧が印加されないため、メモリセルＭＣ２１２，ＭＣ２２１，ＭＣ２２２の抵抗状態は変化しない。

このようにして、メモリセルＭＣ２１１のみを低抵抗状態へ変化させることができ、これにより、メモリセルＭＣ２１１に、低抵抗状態に対応する「１」を示す１ビットデータが書き込まれる（１ビットデータが記憶される）。

なお、メモリセルＭＣ２１１への書き込みが完了すると、アドレスバッファ２０２に新たなアドレス信号ＡＤＤＲＥＳＳが入力され、上記の不揮発性記憶装置２００の書き込みモードにおける動作が、メモリセルＭＣ２１１以外のメモリセルに対して繰り返される。

〔読み出しモード〕
制御部２０３は、「読み出し電圧印加」を指示する制御信号ＣＯＮＴをビット線／プレート線ドライバ２０７に出力する。

ビット線／プレート線ドライバ２０７は、制御部２０３から「読み出し電圧印加」を指示する制御信号ＣＯＮＴを受け取ると、列デコーダ２０６によって選択されたビット線Ｂ１と選択されたプレート線Ｐ１間に読み出し電圧Ｖ_READを印加する。

このとき、行デコーダ２０４によって選択されたワード線Ｗ１には、ワード線ドライバ２０５によって活性化電圧が印加されている。そのため、選択トランジスタＴ２１１のドレイン及びソース間が導通状態となっている。

このため、書き込み電圧Ｖ_READとして、例えば電圧値が＋０．５Ｖの測定電圧が、メモリセルＭＣ２１１に印加される。これにより、メモリセルＭＣ２１１の抵抗値に応じた電流値を示す読み出し電流が、メモリセルＭＣ２１２を介して、ビット線Ｂ１からプレート線Ｐ１に流れ込む。書き込み電圧Ｖ_READは、メモリセルに印加されてもメモリセルの抵抗値が変化しないような十分低い電圧である。

なお、メモリセルＭＣ２２１，ＭＣ２２２には測定電圧が印加されず、且つメモリセルＭＣ２１２と直列接続された選択トランジスタＴ２１２のゲートには活性化電圧が印加されないため、メモリセルＭＣ２１２，ＭＣ２２１，ＭＣ２２２には上記電流が流れない。

次に、ビット線に接続されたセンスアンプ(図示せず)は、ビット線Ｂ１に流れる読み出し電流の電流値を基準となる抵抗値を流れる電流値と比較し、その結果を示す信号Ｉ_READを制御部２０３に出力する。

制御部２０３は、その信号Ｉ_READに示された電流値に応じた出力データＤｏｕｔを外部へ出力する。例えば、信号Ｉ_READに示された電流値が、メモリセルＭＣ２１１が低抵抗状態のときに流れる電流の電流値に相当する場合、制御部２０３は、「１」を示す出力データＤｏｕｔを出力する。

このようにして、メモリセルＭＣ２１１のみに当該メモリセルＭＣ２１１の抵抗値に応じた電流が流れ、当該電流がビット線Ｂ１からプレート線Ｐ１に流出される。これにより、メモリセルＭＣ２１１から「１」を示す１ビットデータが読み出される。

なお、メモリセルＭＣ２１１の抵抗値の測定は、あらかじめメモリセルＭＣ２１１にプリチャージした電圧がメモリセルＭＣ２１１の抵抗値に対応した時定数で減衰する過程の電圧を測定してもよい。

メモリセルＭＣ２１１からの読み出しが完了すると、アドレスバッファ２０２に新たなアドレス信号ＡＤＤＲＥＳＳが入力され、上記の不揮発性記憶装置２００の読み出しモードにおける動作が、メモリセルＭＣ２１１以外のメモリセルに対して繰り返される。

〔消去モード〕
消去モードにおいては、まず制御部２０３が、上記読み出しモードを実行することによってメモリセルＭＣ２１１の抵抗値の状態（記憶状態）を取得する。そして、メモリセルＭＣ２１１に「１」を示すビットデータが記憶されていると判定した場合（メモリセルＭＣ２１１が低抵抗状態にあると判定した場合）、制御部２０３は、「消去電圧印加」を示す制御信号ＣＯＮＴをビット線／プレート線ドライバ２０７に出力する。他方、メモリセルＭＣ２１１に「０」を示すビットデータが記憶されていると判定した場合（メモリセルＭＣ２１１が高抵抗状態にあると判定した場合）は、制御部２０３は上記制御信号ＣＯＮＴを出力しない。

ビット線／プレート線ドライバ２０７は、制御部２０３から「消去電圧印加」を示す制御信号ＣＯＮＴを受け取ると、列デコーダ２０６によって選択されたビット線Ｂ１と選択されたプレート線Ｐ１間に消去電圧Ｖ_RESET（消去電圧パルス）を印加する。

このとき、行デコーダ２０４によって選択されたワード線Ｗ１には、ワード線ドライバ２０５によって活性化電圧が印加されている。そのため、選択トランジスタＴ２１１のドレイン及びソース間が導通状態となっている。

その結果、消去電圧Ｖ_RESET、すなわち電圧値が＋２．５Ｖでパルス幅が１００ｎｓの消去電圧パルスが、メモリセルＭＣ２１１に印加される。これにより、パルス電圧印加部によって実施の形態１における消去過程が実行され、メモリセルＭＣ２１１の遷移金属酸化物層３は、低抵抗状態から高抵抗状態へと変化する。他方、メモリセルＭＣ２２１，ＭＣ２２２には消去電圧パルスは印加されず、且つメモリセルＭＣ２１２と直列接続された選択トランジスタＴ２１２のゲートには活性化電圧が印加されないため、メモリセルＭＣ２１２，ＭＣ２２１，ＭＣ２２２の抵抗状態は変化しない。

このようにして、メモリセルＭＣ２１１のみを低抵抗状態から高抵抗状態へ変化させることができる。これにより、メモリセルＭＣ２１１に記憶された低抵抗状態に対応する「１」を示す１ビットデータが、高抵抗状態に対応する「０」にリセットされる。

なお、メモリセルＭＣ２１１のリセットが完了すると、アドレスバッファ２０２に新たなアドレス信号ＡＤＤＲＥＳＳが入力され、上記の不揮発性記憶装置２００のリセットモードにおける動作が、メモリセルＭＣ２１１以外のメモリセルに対して繰り返される。

以上のように動作することにより、不揮発性記憶装置２００は、安定した高速動作を実現することができる。

（実施の形態３）
実施の形態３は、実施の形態１において説明した抵抗変化素子を備えるクロスポイント型の不揮発性記憶装置である。ここで、クロスポイント型の不揮発性記憶装置とは、ワード線とビット線との交点（立体交差点）にアクティブ層を介在させた態様の記憶装置である。

以下、この実施の形態３の不揮発性記憶装置の構成及び動作について説明する。

［不揮発性記憶装置の構成］
図１４は、本発明の実施の形態３の不揮発性記憶装置１００の構成の一例を示すブロック図である。図１４に示すように、クロスポイント型の不揮発性記憶装置１００は、抵抗変化素子を具備するメモリセルアレイ１０１と、アドレスバッファ１０２と、制御部１０３と、行デコーダ１０４と、ワード線ドライバ１０５と、列デコーダ１０６と、ビット線ドライバ１０７とを備えている。また、ビット線ドライバ１０７はセンス回路を備えており、ビット線に流れる電流や、発生した電圧を測定することができる。

メモリセルアレイ１０１は、図１５に示すように、互いに平行にして横方向に延びるように形成された複数のワード線Ｗ１，Ｗ２，Ｗ３，…と、これらのワード線Ｗ１，Ｗ２，Ｗ３，…と交差し、互いに平行にして縦方向に延びるように形成された複数のビット線Ｂ１，Ｂ２，Ｂ３，…とを具備している。ここで、ワード線Ｗ１，Ｗ２，Ｗ３，…は、基板（図示せず）の主面に平行な第１の平面内において形成されており、ビット線Ｂ１，Ｂ２，Ｂ３，…は、その第１の平面より上方または下方に位置し且つ第１の平面に実質的に平行な第２の平面内において形成されている。そのため、ワード線Ｗ１，Ｗ２，Ｗ３，…とビット線Ｂ１，Ｂ２，Ｂ３，…とは立体交差しており、その立体交差点に対応して、複数のメモリセルＭＣ１１，ＭＣ１２，ＭＣ１３，ＭＣ２１，ＭＣ２２，ＭＣ２３，ＭＣ３１，ＭＣ３２，ＭＣ３３，…（以下、「メモリセルＭＣ１１，ＭＣ１２，…」と表す）が設けられている。

個々のメモリセルＭＣは、直列に接続された抵抗変化素子と、例えば双方向ダイオードで構成される電流制御素子Ｄ１１，Ｄ１２，Ｄ１３，Ｄ２１，Ｄ２２，Ｄ２３，Ｄ３１，Ｄ３２，Ｄ３３，…とを具備しており、当該抵抗変化素子はビット線Ｂ１，Ｂ２，Ｂ３，…と、電流制御素子は抵抗変化素子及びワード線Ｗ１，Ｗ２，Ｗ３…とそれぞれ接続されている。なお、この抵抗変化素子として、実施の形態１の抵抗変化素子１０を用いることができる。また、電流制御素子としては、ＭＩＭ（Ｍｅｔａｌ Ｉｎｓｕｒａｔｏｒ Ｍｅｔａｌ）ダイオードやＭＳＭ（Ｍｅｔａｌ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｍｅｔａｌ）ダイオード、あるいはバリスタ等を用いることができる。

アドレスバッファ１０２は、外部回路（図示せず）からアドレス信号ＡＤＤＲＥＳＳを受け取り、このアドレス信号ＡＤＤＲＥＳＳに基づいて行アドレス信号ＲＯＷを行デコーダ１０４に出力するとともに、列アドレス信号ＣＯＬＵＭＮを列デコーダ１０６に出力する。ここで、アドレス信号ＡＤＤＲＥＳＳは、メモリセルＭＣ１２，ＭＣ２１，…のうちの選択されるメモリセルのアドレスを示す信号である。また、行アドレス信号ＲＯＷは、アドレス信号ＡＤＤＲＥＳＳに示されたアドレスのうちの行のアドレスを示す信号であり、列アドレス信号ＣＯＬＵＭＮは、同じく列のアドレスを示す信号である。

以下、電圧印加の場合、ビット線を基準に各電圧が印加されるものとする。

制御部１０３は、外部回路から受け取ったモード選択信号ＭＯＤＥに応じてブレークモード、追加処理モード（以上、第１回目の書き込みの前に選択されるモード）、書き込みモード（上記の書き込み過程及び消去過程に該当）及び読み出しモードのうちのいずれか１つのモードを選択する。

ブレークモードにおいて、制御部１０３は、ブレーク電圧パルスをワード線ドライバ１０５に出力する。

また、追加処理モードにおいて、制御部１０３は、追加処理電圧パルスをワード線ドライバ１０５に出力する。

また、書き込みモードにおいて、制御部１０３は、外部回路から受け取った入力データＤｉｎに応じて、書き込み電圧パルスまたは消去電圧パルスをワード線ドライバ１０５に出力する。

さらに、読み出しモードの場合、制御部１０３は、読み出し電圧をワード線ドライバ１０５に出力する。この読み出しモードでは、制御部１０３はさらに、ビット線ドライバ１０７から出力される信号Ｉ_READを受け取り、この信号Ｉ_READに応じたビット値を示す出力データＤｏｕｔを外部回路へ出力する。この信号Ｉ_READは、読み出しモードのときにワード線Ｗ１，Ｗ２，Ｗ３，…を流れる電流の電流値を示す信号である。

行デコーダ１０４は、アドレスバッファ１０２から出力された行アドレス信号ＲＯＷを受け取り、この行アドレス信号ＲＯＷに応じて、ワード線Ｗ１，Ｗ２，Ｗ３，…のうちの何れか一つを選択する。ワード線ドライバ１０５は、行デコーダ１０４の出力信号に基づいて、行デコーダ１０４によって選択されたワード線に活性化電圧を印加する。

列デコーダ１０６は、アドレスバッファ１０２から出力された列アドレス信号ＣＯＬＵＭＮを受け取り、この列アドレス信号ＣＯＬＵＭＮに応じて、ビット線Ｂ１，Ｂ２，Ｂ３，…のうちの何れか一つを選択する。

ビット線ドライバ１０７は、列デコーダ１０６の出力信号に基づいて、列デコーダ１０６によって選択されたビット線を接地状態にする。

なお、本実施の形態は、１層型のクロスポイント型不揮発性記憶装置であるが、メモリセルアレイを積層することにより複層型のクロスポイント型不揮発性記憶装置としてもよい。

また、抵抗変化素子と電流制御素子とは、その位置関係が入れ替わっていてもよい。すなわち、ビット線が抵抗変化素子に、ワード線が電流制御素子にそれぞれ接続されていてもよい。

さらに、ビット線及び／またはワード線が抵抗変化素子における電極を兼ねるような構成であってもよい。

なお、本実施の形態においても、実施の形態２と同様に、機能的には、制御部１０３とワード線ドライバ１０５によって、選択されたメモリセル（抵抗変化素子）に所定のパルス電圧を印加するパルス電圧印加部が構成されている。そのようなパルス電圧印加部とは、少なくとも、（１）第１の極性を有する書き込み電圧パルスをメモリセルに印加することによって、当該メモリセルの遷移金属酸化物層３の抵抗状態を高抵抗状態から低抵抗状態へ変化させる書き込み過程と、（２）第１の極性とは異なる第２の極性を有する消去電圧パルスをメモリセルに印加することによって、当該メモリセルの遷移金属酸化物層３の抵抗状態を低抵抗状態から高抵抗状態へ変化させる消去過程と、（３）第１回目の書き込み過程の前に、消去電圧パルス以上の電圧値を有する第２の極性を有するブレーク電圧パルスをメモリセルに印加することによって、当該メモリセルの遷移金属酸化物層３の初期状態の抵抗値を低下させるブレーク過程と、（４）ブレーク過程の後であって第１回目の書き込み過程の前に、消去電圧パルス以上の電圧値を有する第２の極性を有する追加処理電圧パルスをメモリセルに印加することによって、前記ブレーク過程後の当該メモリセルの遷移金属酸化物層３の抵抗値を低下させる追加処理過程とを実行する処理部である。

［不揮発性記憶装置の動作］
以下、上述したように構成される不揮発性記憶装置１００の動作例を、上記の初期モード、書き込みモード及び読み出しモードの各モードに分けて説明する。なお、ビット線及びワード線を選択する方法、並びに電圧パルスを印加する方法などについては、周知のものが利用可能であるため、詳細な説明を省略する。

以下では、メモリセルＭＣ２２に対して書き込み／読み出しを行う場合を例にして説明する。

〔ブレークモード〕
ブレークモードにおいては、すべてのメモリセルに対してブレーク電圧パルスが与えられる。すなわち、ビット線ドライバ１０７により各ビット線が接地されるとともに、ワード線ドライバ１０５により各ワード線と制御部１０３とが電気的に接続される。そして、制御部１０３により、各ワード線にブレーク電圧パルスが印加される。ここで、ブレーク電圧パルスの電圧値は＋４．５Ｖに、パルス幅は１００μｓに設定される。ここで、ブレーク電圧パルスは各メモリセルにおいて遷移金属酸化物層の抵抗値が第１の抵抗値Ｒ１に低下するまで１回乃至複数回印加される。第1の抵抗値Ｒ１は、高抵抗状態の抵抗値ＲＨより大きいことが好ましい。導電パスがブレーク過程で大きくなりすぎることを防ぎ、エンデュランス特性がより改善できることが期待されるためである。各ブレーク電圧パルス印加後は、読み出しモードで抵抗変化素子の抵抗値を読み出し、ブレーク過程が終了したかどうか確認する。

ここでは、同じ電圧のブレーク電圧パルスを複数回印加してブレークさせているが、ブレーク電圧パルスの電圧をあらかじめ決められた電圧から徐々に増加させてブレークする構成としてもよい。

以上のような動作により、パルス電圧印加部によって実施の形態１におけるブレーク過程が実行され、すべてのメモリセルにおいて遷移金属酸化物層の抵抗値が初期抵抗値Ｒ０から、第１の抵抗値Ｒ１へ減少する。

〔追加処理モード〕
追加処理モードにおいては、すべてのメモリセルに対して追加処理電圧パルスが与えられる。すなわち、ビット線ドライバ１０７により各ビット線が接地されるとともに、ワード線ドライバ１０５により各ワード線と制御部１０３とが電気的に接続される。そして、制御部１０３により、各ワード線に追加処理電圧パルスが印加される。ここで、追加処理電圧パルスの電圧値は例えば＋４．５Ｖに、パルス幅は５００μｓに設定される。ここで、初期電圧パルスは、基本的にすべてのメモリセルにおいて遷移金属酸化物層３の抵抗値が第１の抵抗値Ｒ１から、それよりも低い第２の抵抗値Ｒ２に減少するまで印加される。第２の抵抗値Ｒ２は、あらかじめ実験的に確かめて設定してもよい。また、追加処理パルスの累積印加時間を、結果的に遷移金属酸化物層３の抵抗値が第１の抵抗値Ｒ１から、それよりも低い第２の抵抗値Ｒ２に減少するような時間、例えば１０ｍｓに設定してもよい。

以上のような動作により、パルス電圧印加部によって実施の形態１における追加処理過程が実行され、すべてのメモリセルにおいて遷移金属酸化物層の抵抗値が初期抵抗値Ｒ０から、それよりも低い第２の抵抗値Ｒ２へ減少する。

〔書き込みモード〕
メモリセルＭＣ２２に「１」を表す１ビットデータを書き込む（記憶する）場合、ビット線ドライバ１０７によりビット線Ｂ２が接地され、ワード線ドライバ１０５によりワード線Ｗ２と制御部１０３とが電気的に接続される。そして、制御部１０３により、ワード線Ｗ２に書き込み電圧パルスが印加される。ここで、書き込み電圧パルスの電圧値は−１．９Ｖに、パルス幅は１００ｎｓに設定される。

以上のような動作により、パルス電圧印加部によって実施の形態１における書き込み過程が実行され、メモリセルＭＣ２２の抵抗変化素子には書き込み電圧パルスが印加されるので、メモリセルＭＣ２２の抵抗変化素子は、「１」に対応する低抵抗状態になる。

他方、メモリセルＭＣ２２に「０」を表す１ビットデータを書き込む（記憶する）場合には、ビット線ドライバ１０７によりビット線Ｂ２が接地され、ワード線ドライバ１０５によりワード線Ｗ２と制御部１０３とが電気的に接続される。そして、制御部１０３により、ワード線Ｗ２に消去電圧パルスが印加される。ここで、消去電圧パルスの電圧値は＋２．５Ｖに、パルス幅は１００ｎｓに設定される。

以上のような動作により、パルス電圧印加部によって実施の形態１における消去過程が実行され、メモリセルＭＣ２２の抵抗変化素子には書き込み電圧パルスが印加されるので、メモリセルＭＣ２２の遷移金属酸化物層３は、「０」に対応する高抵抗状態になる。

〔読み出しモード〕
メモリセルＭＣ２２に書き込まれているデータを読み出す場合、ビット線ドライバ１０７によりビット線Ｂ２が接地され、ワード線ドライバ１０５によりワード線Ｗ２と制御部１０３とが電気的に接続される。そして、制御部１０３により、ワード線Ｗ２に読出電圧が印加される。ここで、読出電圧の電圧値は＋０．５Ｖに設定される。

メモリセルＭＣ２２に読出電圧が印加されると、メモリセルＭＣ２２の遷移金属酸化物層３の抵抗値に応じた電流値を有する電流がビット線Ｂ２とワード線Ｗ２との間に流れる。制御部１０３は、この電流の電流値を検知し、その電流値と読出電圧とに基づいてメモリセルＭＣ２２の抵抗状態を検出する。

メモリセルＭＣ２２の遷移金属酸化物層３が低抵抗状態であれば、メモリセルＭＣ２２に書き込まれているデータが「１」であることが分かる。他方、高抵抗状態であれば、メモリセルＭＣ２２に書き込まれているデータが「０」であることが分かる。

以上のように動作することにより、不揮発性記憶装置１００は、安定した高速動作を実現することができる。

なお、上記では、ビット線を接地し、ワード線に所定の電圧パルスを印加するような構成について説明したが、ビット線、ワード線それぞれに別々の電圧パルスを印加し、その電位差が所定で電圧になるように構成してもよい。

（その他の実施の形態）
上記の各実施の形態において、遷移金属酸化物層３はタンタル酸化物の積層構造で構成されていたが、本発明はこれに限定されるわけではない。例えば、ハフニウム（Ｈｆ）酸化物の積層構造またはジルコニウム（Ｚｒ）酸化物の積層構造などであってもよい。

遷移金属酸化物層３としてハフニウム酸化物の積層構造を採用する場合は、第１の遷移金属酸化物層３ａとなる第１のハフニウム酸化物の組成をＨｆＯ_xとし、第２の遷移金属酸化物層３ｂとなる第２のハフニウム酸化物の組成をＨｆＯ_yとすると、ｘが０．９以上１．６以下程度であって、ｙが１．８以上２．０以下程度、第２のハフニウム酸化物の膜厚は３ｎｍ以上、４ｎｍ以下であることが好ましい。

また、遷移金属酸化物層３としてジルコニウム酸化物の積層構造を採用する場合は、第１の遷移金属酸化物層３ａとなる第１のジルコニウム酸化物の組成をＺｒＯ_xとし、第２の遷移金属酸化物層３ｂとなる第２のジルコニウム酸化物の組成をＺｒＯ_yとすると、ｘが０．９以上１．４以下程度であって、ｙが１．９以上２．０以下程度、第２のジルコニウム酸化物の膜厚は１ｎｍ以上、５ｎｍ以下であることが好ましい。

また、遷移金属酸化物層３がハフニウム酸化物である場合は、Ｈｆターゲットを用い、アルゴンガス及び酸素ガス中でスパッタリングする所謂反応性スパッタリング法によって、第１電極２の上に第１のハフニウム酸化物層を形成する。第２のハフニウム酸化物層は第１のハフニウム酸化物層を形成後に、アルゴンガスと酸素ガスのプラズマに第１のハフニウム酸化物層の表面を暴露することにより形成できる。第１のハフニウム酸化物層の酸素含有率は、反応性スパッタ中のアルゴンガスに対する酸素ガスの流量比を変えることにより容易に調整することができる。なお、基板温度は特に加熱することなく室温とすることができる。

また第２のハフニウム酸化物層の膜厚は、アルゴンガスと酸素ガスのプラズマへの暴露時間により容易に調整することができる。第１のハフニウム酸化物層の組成をＨｆＯ_x、第２のハフニウム酸化物層の組成をＨｆＯ_yと表した場合、０．９≦ｘ≦１．６、１．８＜ｙ、第２のハフニウム酸化物層の膜厚は３ｎｍ以上４ｎｍ以下の範囲で安定した抵抗変化特性を実現できる。

遷移金属酸化物層３がジルコニウム酸化物である場合は、Ｚｒターゲットを用い、アルゴンガス及び酸素ガス中でスパッタリングする所謂反応性スパッタリング法によって、第１電極２の上に第１のジルコニウム酸化物層を形成する。第２のジルコニウム酸化物層は第１のジルコニウム酸化物層を形成後に、ＡｒガスとＯ₂ガスのプラズマに第１のジルコニウム酸化物層の表面を暴露することにより形成できる。第１のジルコニウム酸化物層の酸素含有率は、反応性スパッタ中のアルゴンガスに対する酸素ガスの流量比を変えることにより容易に調整することができる。なお、基板温度は特に加熱することなく室温とすることができる。

また第２のジルコニウム酸化物層の膜厚は、アルゴンガスと酸素ガスのプラズマへの暴露時間により容易に調整することができる。第１のジルコニウム酸化物層の組成をＺｒＯ_x、第２のジルコニウム酸化物層の組成をＺｒＯ_yと表した場合、０．９≦ｘ≦１．４、１．９＜ｙ、第２のジルコニウム酸化物層の膜厚は１ｎｍ以上５ｎｍ以下の範囲で安定した抵抗変化特性を実現できる。

なお、上記の各実施の形態においては、上述したように安定した抵抗変化動作を実現することができるが、極めて稀に、書き込み過程または消去過程における書き込みに失敗する場合がある。そのように書き込みに失敗した場合において、初期電圧パルスを両電極間に印加する初期過程を実行し、その後書き込み過程及び消去過程を繰り返すようにすることによって、安定した動作を長期にわたり実現することが可能になる。

なお、上述した実施形態においては、抵抗変化層としての遷移金属酸化物としては、タンタル酸化物、ハフニウム酸化物、ジルコニウム酸化物の場合について説明したが、上下電極間に挟まれる遷移金属酸化物層としては、抵抗変化を発現する主たる抵抗変化層として、タンタル、ハフニウム、ジルコニウム等の酸化物層が含まれていればよく、これ以外に例えば微量の他元素が含まれていても構わない。抵抗値の微調整等で、他元素を少量、意図的に含めることも可能であり、このような場合も本発明の範囲に含まれるものである。例えば、抵抗変化層に窒素を添加すれば、抵抗変化層の抵抗値が上がり、抵抗変化の反応性を改善できる。

したがって、酸素不足型の遷移金属酸化物Ｍを抵抗変化層に用いた抵抗変化素子について、抵抗変化層を、ＭＯ_x（但し、ストイキオメトリーの構成の遷移金属酸化物の構成をＭＯ_sとしたとき、０＜ｘ＜ｓ）で表される組成を有する酸素不足型の第１の遷移金属酸化物層と、ＭＯ_y（但し、ｘ＜ｙ）で表される組成を有する第２の遷移金属酸化物層とを有した構成とした場合、酸素不足型の第１の遷移金属酸化物層および第２の遷移金属酸化物層は、対応する組成の遷移金属酸化物のほかに、所定の不純物（例えば、抵抗値の調整のための添加物）を含むことを妨げない。

また、スパッタリングにて抵抗膜を形成した際に、残留ガスや真空容器壁からのガス放出などにより、意図しない微量の元素が抵抗膜に混入することがあるが、このような微量の元素が抵抗膜に混入した場合も本発明の範囲に含まれることは当然である。

本発明の抵抗変化素子の駆動方法及び不揮発性記憶装置はそれぞれ、パーソナルコンピュータまたは携帯型電話機などの種々の電子機器に用いられる抵抗変化素子の駆動方法及び不揮発性記憶装置などとして有用である。

１ 基板
２ 第１電極
３ 遷移金属酸化物層
３ａ 第１の遷移金属酸化物層
３ｂ 第２の遷移金属酸化物層
４ 第２電極
５ 電源
１０ 抵抗変化素子
１１ 第１端子
１２ 第２端子
１００ 不揮発性記憶装置
１０１ メモリセルアレイ
１０２ アドレスバッファ
１０３ 制御部
１０４ 行デコーダ
１０５ ワード線ドライバ
１０６ 列デコーダ
１０７ ビット線ドライバ
Ｗ１，Ｗ２，Ｗ３ ワード線
Ｂ１，Ｂ２，Ｂ３ ビット線
ＭＣ１１，ＭＣ１２，ＭＣ１３，ＭＣ２１，ＭＣ２２，ＭＣ２３，ＭＣ３１，ＭＣ３２，ＭＣ３３ メモリセル
Ｄ１１，Ｄ１２，Ｄ１３，Ｄ２１，Ｄ２２，Ｄ２３，Ｄ３１，Ｄ３２，Ｄ３３ 電流制御素子（双方向ダイオード）
２００ 不揮発性記憶装置
２０１ メモリセルアレイ
２０２ アドレスバッファ
２０３ 制御部
２０４ 行デコーダ
２０５ ワード線ドライバ
２０６ 列デコーダ
２０７ ビット線／プレート線ドライバ
ＭＣ２１１，ＭＣ２１２，ＭＣ２２１，ＭＣ２２２ メモリセル
Ｔ２１１，Ｔ２１２，Ｔ２２１，Ｔ２２２ 選択トランジスタ

Claims (9)

1. 第１電極と、第２電極と、前記第１電極及び前記第２電極間に介在し、両電極間に与えられる電気的パルスに応じてその抵抗値が増加または減少する遷移金属酸化物層と、を備えた抵抗変化素子を駆動する駆動方法において、
   前記遷移金属酸化物層は、前記第１電極に接続される第１の遷移金属酸化物層と、当該第１の遷移金属酸化物層よりも酸素含有率が高く、前記第２電極に接続される第２の遷移金属酸化物層とが積層されて構成されており、
   第１の極性を有する書き込み電圧パルスを前記第１電極と前記第２電極間に印加することによって、当該遷移金属酸化物層の抵抗状態を高抵抗状態から低抵抗状態へ変化させる書き込み過程と、
   前記第１の極性とは異なる第２の極性を有する消去電圧パルスを前記第１電極と前記第２電極間に印加することによって、当該遷移金属酸化物層の抵抗状態を低抵抗状態から高抵抗状態へ変化させる消去過程と、
   第１回目の書き込み過程の前に、前記消去電圧パルス以上の電圧値を有する前記第２の極性を有するブレーク電圧パルスを前記第１電極と前記第２電極間に印加することによって、当該遷移金属酸化物層に導電パスを形成し初期状態の抵抗値を前記高抵抗状態の抵抗値より大きい第1の抵抗値に低下させるブレーク過程と、
   前記ブレーク過程の後であって第１回目の書き込み過程の前に、前記消去電圧パルス以上の電圧値を有する前記第２の極性を有する追加処理電圧パルスを前記第１電極と前記第２電極間に印加することによって、前記ブレーク過程後の当該遷移金属酸化物層の第１の抵抗値をさらに低い第２の抵抗値にさせる追加処理過程とを有する、抵抗変化素子の駆動方法。
2. 前記追加処理過程では、複数の前記追加処理電圧パルスを前記第１電極と前記第２電極間に印加することによって、前記遷移金属酸化物層の抵抗値を第２の抵抗値にさせる、請求項１に記載の抵抗変化素子の駆動方法。
3. 前記第１の遷移金属酸化物層は、ＴａＯ_x（但し、０．８≦ｘ≦１．９）で表される組成を有するタンタル酸化物で構成され、前記第２の遷移金属酸化物層は、ＴａＯ_y（但し、２．１≦ｙ）で表される組成を有するタンタル酸化物で構成される、請求項１または２に記載の抵抗変化素子の駆動方法。
4. 第１電極と、第２電極と、前記第１電極及び前記第２電極間に介在し、両電極間に与えられる電気的パルスに応じてその抵抗値が増加または減少する遷移金属酸化物層とを具備する抵抗変化素子と、
   前記抵抗変化素子に所定のパルス電圧を印加するパルス電圧印加部とを備え、
   前記遷移金属酸化物層は、第１の遷移金属酸化物層と、当該第１の遷移金属酸化物層よりも酸素含有率が高い第２の遷移金属酸化物層とが積層されて構成されており、
   前記パルス電圧印加部は、
   第１の極性を有する書き込み電圧パルスを前記第１電極と前記第２電極間に印加することによって、当該遷移金属酸化物層の抵抗状態を高抵抗状態から低抵抗状態へ変化させる書き込み過程と、
   前記第１の極性とは異なる第２の極性を有する消去電圧パルスを前記第１電極と前記第２電極間に印加することによって、当該遷移金属酸化物層の抵抗状態を低抵抗状態から高抵抗状態へ変化させる消去過程と、
   第１回目の書き込み過程の前に、消去電圧パルス以上の電圧値を有する前記第２の極性を有するブレーク電圧パルスを前記第１電極と前記第２電極間に印加することによって、当該遷移金属酸化物層に導電パスを形成し初期状態の抵抗値を第１の抵抗値に低下させるブレーク過程と、
   前記ブレーク過程の後であって第１回目の書き込み過程の前に、前記消去電圧パルス以上の電圧値を有する前記第２の極性を有する追加処理電圧パルスを前記第１電極と前記第２電極間に印加することによって、前記ブレーク過程後の当該遷移金属酸化物層の抵抗値をさらに低い第２の抵抗値にさせる追加処理過程とを実行する、不揮発性記憶装置。
5. 前記パルス電圧印加部は、前記追加処理過程で、複数の前記追加処理電圧パルスを前記第１電極と前記第２電極間に印加することによって、前記遷移金属酸化物層の抵抗値を前記第２の抵抗値にさせる、請求項４に記載の不揮発性記憶装置。
6. 前記第１の遷移金属酸化物層は、ＴａＯ_x（但し、０．８≦ｘ≦１．９）で表される組成を有するタンタル酸化物で構成され、
   前記第２の遷移金属酸化物層は、ＴａＯ_y（但し、２．１≦ｙ）で表される組成を有するタンタル酸化物で構成される、請求項４〜５の何れかに記載の不揮発性記憶装置。
7. 前記抵抗変化素子は、前記第１電極または前記第２電極に電気的に接続された電流制御素子をさらに備える、請求項４〜６の何れかに記載の不揮発性記憶装置。
8. 前記電流制御素子が選択トランジスタである、請求項４〜７の何れかに記載の不揮発性記憶装置。
9. 前記電流制御素子がダイオードである、請求項４〜７の何れかに記載の不揮発性記憶装置。

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