JP2012033839A

JP2012033839A - 半導体装置の製造方法

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Publication number: JP2012033839A
Application number: JP2010174288A
Authority: JP
Inventors: Manabu Sakamoto; 学坂本; Takaki Tsuchiya; 隆紀土屋; Hisashi Tonobe; 恒渡野邊
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2010-08-03
Filing date: 2010-08-03
Publication date: 2012-02-16

Abstract

【課題】メモリセルアレイ領域と周辺回路領域との配線溝の深さを最適化する。
【解決手段】本発明の一態様の半導体装置の製造方法によれば、レジストパターンをマスクとして芯材膜を加工する工程と、前記芯材膜上に被加工膜とエッチング選択比がある側壁膜を形成する工程と、前記側壁膜を異方性エッチング工程により加工する工程と、前記芯材膜を前記側壁膜と選択的に除去する工程と、第１領域の前記側壁膜上および前記被加工膜上に絶縁膜を第１の膜厚を有するように形成し、第２領域の前記被加工膜上に前記絶縁膜を第２の膜厚を有するように形成する工程と、を備えている。さらに、前記第２領域においてフォトリソグラフィ工程によりレジストパターンを形成する工程と、前記第１領域における前記側壁膜と前記第２領域における前記レジストパターンとをマスクとして前記絶縁膜および前記被加工膜を加工し、前記被加工膜に配線溝を形成する工程と、を備えている。
【選択図】図８

Description

本発明は、半導体装置の製造方法に関する。

半導体装置の微細化の要求により、リソグラフィの解像限界以下の配線パターンの形成が必要とされている。これを実現する方法として、いわゆる側壁転写プロセスが知られている。

この方法は、配線材料の上にハードマスクおよびレジストを形成し、レジストをスリミングした後、レジストをマスクとしてハードマスクをエッチングする。レジストを剥離した後、側壁膜となる薄膜を堆積させ、異方性エッチングエッチング等を用いて底部および上部の薄膜をエッチングすることで、ハードマスク側壁に側壁膜を形成する。そして、異方性エッチング又は等方性エッチングでハードマスクのみを除去して側壁膜は残す。そして、この側壁膜をマスクとして配線材料を加工する。

形成するパターンがダマシン工程の配線パターンの場合、上記配線材料の代わりに配線の層間絶縁膜をエッチングすることにより配線溝が形成され、その溝の中に配線となる金属材料等が埋め込まれ、ＣＭＰ（ＣｈｅｍｉｃａｌＭｅｃｈａｎｉｃａｌＰｏｌｉｓｈ）等で平坦化され、配線が形成される。

また、半導体記憶装置等の、メモリセルアレイと周辺回路のように配線幅に差のあるパターンを有するデバイスでは、側壁転写プロセスによる解像限界以下の配線パターンと、より幅が広い配線パターンとを同一の配線層に形成する必要がある。この場合のダマシン工程では、側壁膜をマスクとしたエッチングに先立ち、周辺回路領域にはレジストパターンが形成される。その後に、メモリセルアレイでは側壁膜をマスクとして配線溝が加工され、周辺回路領域はレジストパターンをマスクとして、配線溝が加工される。

しかしながら、ダマシン工程においてメモリセルアレイと周辺回路の配線溝を同時に形成する場合は、配線溝の深さが両者で同一となる。したがって、金属材料等の埋め込みを容易にするため配線溝が浅い方が望ましいというメモリセルアレイ領域における要請と、配線抵抗の低くするため配線溝が深い方が望ましいという周辺回路領域における要請とを両立させることが困難であった。

特開平７−２６３６７７号公報

そこで本発明は、上記のような問題点を考慮し、メモリセルアレイ領域（側壁転写プロセス部分）と周辺回路領域（側壁転写プロセスでない部分）との配線溝の深さを最適化することを目的とする。

本発明の一態様の半導体装置の製造方法によれば、以下の点を特徴としている。半導体基板上に被加工膜を形成する工程と、前記被加工膜上に芯材膜を形成する工程と、第１領域において前記芯材膜上にフォトリソグラフィ工程によりレジストパターンを形成する工程と、を備えている。さらに、前記レジストパターンをマスクとして前記芯材膜を加工する工程と、前記芯材膜上に被加工膜とエッチング選択比がある側壁膜を形成する工程と、前記側壁膜を異方性エッチング工程により加工する工程と、前記芯材膜を前記側壁膜と選択的に除去する工程と、前記第１領域の前記側壁膜上および前記被加工膜上に絶縁膜を前記被加工膜表面から第１の膜厚を有するように形成し、前記第１領域と異なる第２領域の前記被加工膜上に前記絶縁膜を前記被加工膜表面から第２の膜厚を有するように形成する工程と、を備えている。さらに、前記第２領域においてフォトリソグラフィ工程によりレジストパターンを形成する工程と、前記第１領域における前記側壁膜と前記第２領域における前記レジストパターンとをマスクとして前記絶縁膜および前記被加工膜を加工し、前記被加工膜に配線溝を形成する工程と、を備えている。

本発明の実施例に係るＮＡＮＤ型フラッシュメモリの全体図である。本発明の実施例に係るＮＡＮＤ型フラッシュメモリの平面図である。本発明の実施例に係るＮＡＮＤ型フラッシュメモリの断面図であり、（ａ）図２のＡ−Ａに沿って切断し矢印方向に眺めた断面図、（ｂ）図２のＢ−Ｂに沿って切断し矢印方向に眺めた断面図、である。本発明の実施例に係るＮＡＮＤ型フラッシュメモリの工程断面図（その１）であり、（ａ）図２のＡ−Ａに沿って切断し矢印方向に眺めた断面図、（ｂ）図２のＢ−Ｂに沿って切断し矢印方向に眺めた断面図、である。本発明の実施例に係るＮＡＮＤ型フラッシュメモリの工程断面図（その２）であり、（ａ）図２のＡ−Ａに沿って切断し矢印方向に眺めた断面図、（ｂ）図２のＢ−Ｂに沿って切断し矢印方向に眺めた断面図、である。本発明の実施例に係るＮＡＮＤ型フラッシュメモリの工程断面図（その３）であり、（ａ）図２のＡ−Ａに沿って切断し矢印方向に眺めた断面図、（ｂ）図２のＢ−Ｂに沿って切断し矢印方向に眺めた断面図、である。本発明の実施例に係るＮＡＮＤ型フラッシュメモリの工程断面図（その４）であり、（ａ）図２のＡ−Ａに沿って切断し矢印方向に眺めた断面図、（ｂ）図２のＢ−Ｂに沿って切断し矢印方向に眺めた断面図、である。本発明の実施例に係るＮＡＮＤ型フラッシュメモリの工程断面図（その５）であり、（ａ）図２のＡ−Ａに沿って切断し矢印方向に眺めた断面図、（ｂ）図２のＢ−Ｂに沿って切断し矢印方向に眺めた断面図、である。本発明の比較例に係るＮＡＮＤ型フラッシュメモリの工程断面図（その６）であり、（ａ）図２のＡ−Ａに沿って切断し矢印方向に眺めた断面図、（ｂ）図２のＢ−Ｂに沿って切断し矢印方向に眺めた断面図、である。本発明の実施例に係るＮＡＮＤ型フラッシュメモリの工程断面図（その７）であり、（ａ）図２のＡ−Ａに沿って切断し矢印方向に眺めた断面図、（ｂ）図２のＢ−Ｂに沿って切断し矢印方向に眺めた断面図、である。本発明の実施例に係るＮＡＮＤ型フラッシュメモリの工程断面図（その８）であり、（ａ）図２のＡ−Ａに沿って切断し矢印方向に眺めた断面図、（ｂ）図２のＢ−Ｂに沿って切断し矢印方向に眺めた断面図、である。本発明の実施例に係るＮＡＮＤ型フラッシュメモリの工程断面図（その９）であり、（ａ）図２のＡ−Ａに沿って切断し矢印方向に眺めた断面図、（ｂ）図２のＢ−Ｂに沿って切断し矢印方向に眺めた断面図、である。本発明の比較例に係るＮＡＮＤ型フラッシュメモリの工程断面図（その１）であり、（ａ）図２のＡ−Ａに沿って切断し矢印方向に眺めた断面図、（ｂ）図２のＢ−Ｂに沿って切断し矢印方向に眺めた断面図、である。本発明の比較例に係るＮＡＮＤ型フラッシュメモリの工程断面図（その２）であり、（ａ）図２のＡ−Ａに沿って切断し矢印方向に眺めた断面図、（ｂ）図２のＢ−Ｂに沿って切断し矢印方向に眺めた断面図、である。

以下、本発明の実施形態について図面を参照しながら説明する。

図１は、本発明の実施形態に係る半導体装置（例えば、ＮＡＮＤ型フラッシュメモリ）の全体図を示す。この実施形態に係るＮＡＮＤ型フラッシュメモリ２００は、メモリセルアレイ領域２０１、周辺回路領域２０２によって構成されている。

メモリセルアレイ領域２０１では、側壁転写プロセスにより、側壁膜をマスクとしてリソグラフィの解像限界以下の幅の狭いＬ／Ｓ（ＬｉｎｅａｎｄＳｐａｃｅ）が形成される。周辺回路領域２０２では、フォトレジストをマスクとした配線パターンが形成される。

図２は、本発明の実施形態に係るＮＡＮＤ型フラッシュメモリの平面図である。図２（ａ）はメモリセルアレイ領域２０１の平面図を、図２（ｂ）は周辺回路領域２０２の平面図を示す。図２（ａ）で示されるメモリセルアレイ領域においては、層間絶縁膜である例えばＴＥＯＳ（Ｔｅｔｒａｅｔｈｏｘｙｓｉｌａｎｅ）膜１０に形成された、幅の狭い溝のＬ／Ｓの中に、金属配線材料２０（例えばＣｕ）が埋め込まれている。図２（ｂ）で示される周辺回路領域では、層間絶縁膜１０に形成された溝の中に、金属配線材料２０が埋め込まれている。

図３は、本発明の実施形態に係るＮＡＮＤ型フラッシュメモリの断面図である。図３（ａ）は、図２（ａ）のＡ−Ａに沿って切断し矢印方向に眺めた断面図、図３（ｂ）は、図２（ｂ）のＢ−Ｂに沿って切断し矢印方向に眺めた断面図である。ダマシン工程により配線溝が形成される場合は、幅の狭い配線溝に対する金属配線材料の埋め込みを容易にするため、メモリセルアレイ領域２０１においては、前述のように周辺回路領域２０２における配線溝１７より浅い配線溝１６が形成される。

図４〜図９は、本発明の実施形態に係るＮＡＮＤ型フラッシュメモリの工程断面図である。図４（ａ）〜図９（ａ）は、図２（ａ）のＡ−Ａに沿って切断し矢印方向に眺めた工程断面図、図４（ｂ）〜図９（ｂ）は、図２（ｂ）のＢ−Ｂに沿って切断し矢印方向に眺めた工程断面図を表す。

まず、半導体基板１０１上に、層間絶縁膜となるＴＥＯＳ膜１０および側壁転写プロセスの芯材（ハードマスク）となる例えばＳｉＮ膜１１が形成される。次に、図４（ａ）に示されるように、メモリセルアレイ領域では、フォトリソグラフィ技術により、メモリセルアレイの配線幅（Ｆ）の２倍のピッチのフォトレジストパターンが形成される。図４（ｂ）に示されるように、周辺回路部分にはフォトレジストパターンは形成されない。なお、本工程や、これ以降のフォトリソグラフィ工程においては、フォトレジストは複数層のレジスト構造を有する積層型のフォトレジストを使用してもよい。

図５（ａ）に示されるように、メモリセルアレイ領域においては、フォトレジストをマスクとして、ＳｉＮ膜１１が異方性エッチング（例えばＲＩＥ（ＲｅａｃｔｉｖｅＩｏｎＥｔｃｈｉｎｇ））により加工される。続いて等方性エッチングによりスリミング処理が行われ、ＳｉＮ膜１１の幅はＦに細化される。図５（ｂ）に示されるように、周辺回路領域のＳｉＮ膜１１はＲＩＥにより除去される。

次に、図６（ａ）に示されるように、層間絶縁膜１０およびＳｉＮ膜１１上に側壁転写プロセスのマスクとなる例えばアモルファスシリコン膜１２がＦの膜厚で形成される。図６（ｂ）に示されるように、周辺回路領域にはＦの膜厚でアモルファスシリコン膜１２が形成される。

次に、図７（ａ）に示されるように、アモルファスシリコン膜１２が異方性エッチングにより加工され、その後のエッチングのマスクとなる側壁が形成される。芯材のＳｉＮ膜１１が例えばリン酸等のウェットエッチングにより除去される。メモリセルアレイ領域には、Ｆのラインアンドスペースでアモルファスシリコン膜１２が形成される。図７（ｂ）に示されるように、アモルファスシリコン膜１２は、周辺回路領域では異方性エッチングにより除去される。

次に、図８（ａ）および（ｂ）に示されるように、層間絶縁膜１０およびアモルファスシリコン膜１２上に、例えばＳＯＧ（ＳｐｉｎｏｎＧｌａｓｓ）膜１３のような塗布膜を形成する。メモリセルアレイ領域では、側壁パターンのアモルファスシリコン膜１２の体積分およびメモリセル領域にあるそれぞれのアモルファスシリコン膜１２によって壁が形成されるため、ＳＯＧ膜１３が流されずにアモルファスシリコン膜１２の間に留まり、厚く（膜厚８Ａ）形成される。これに対して、周辺回路領域では、アモルファスシリコン膜１２が存在しないのでＳＯＧ膜１３が流れやすく、メモリセル領域のＳＯＧ膜１３より薄く（膜厚８Ｂ）形成される。

次に、図９（ｂ）に示されるように、周辺回路領域においてはＳＯＧ膜１３上に、フォトレジストが形成され、フォトリソグラフィ工程によって、スペースが周辺回路の配線パターンとなるようにフォトレジストパターン１５が形成される。このとき、図９（ａ）に示されるように、メモリセルアレイ領域にはフォトレジストパターンは形成されない。

次に、メモリセルアレイ領域ではアモルファスシリコン膜１２をマスクとして、周辺回路領域ではフォトレジストパターン１５をマスクとして、ＳＯＧ膜１３、および層間絶縁膜１０がＲＩＥ工程によりエッチングされる。

図１０（ａ）および（ｂ）に示されるように、ＳＯＧ膜がメモリセル領域では厚く（膜厚８Ａ）、周辺領域では薄く（膜厚８Ｂ）形成されているので、メモリセル領域でＳＯＧ膜１３がエッチングされている間に周辺回路領域では層間絶縁膜１０がエッチングされる。

さらに、図１１（ａ）および（ｂ）に示されるように、メモリセルアレイ領域で層間絶縁膜１０がエッチングされる時点でも、周辺回路領域にはメモリセルアレイ領域より深い溝が層間絶縁膜１０に形成されている。

最終的には、図１２（ａ）および（ｂ）に示されるように、周辺回路領域に形成された配線溝１７の深さは、メモリセルアレイ領域に形成された配線溝１６の深さより大きくなる。

フォトレジスト１５、ＳＯＧ膜１３、およびアモルファスシリコン膜１２をそれぞれ除去した後、配線溝内および層間絶縁膜表面に金属の配線材料２０が形成され、ＣＭＰにより平坦化が行われ、図３（ａ）および（ｂ）の金属配線が形成される。

図１３〜図１４は、比較例の工程断面図である。図１３（ａ）〜図１４（ａ）は、図２（ａ）のＡ−Ａに沿って切断し矢印方向に眺めた工程断面図、図１３（ｂ）〜図１４（ｂ）は、図２（ｂ）のＢ−Ｂに沿って切断し矢印方向に眺めた工程断面図を示す。メモリセル領域にアモルファスシリコン膜１２がＦのラインアンドスペースで形成されるまで（図７に相当）は、本発明の実施形態と同様である。

比較例においては、図１３（ａ）および（ｂ）に示されるように、ＳＯＧ膜１３が形成されることなく、フォトレジストがアモルファスシリコン膜１２の上に形成される。続いて、フォトリソグラフィ工程により、スペースが周辺回路の配線パターンとなるようにフォトレジストパターン１５が形成される。このとき、メモリセル領域にはフォトレジストパターン１５は形成されない。

次に、図１４（ａ）および（ｂ）に示されるように、メモリセルアレイ領域ではアモルファスシリコン膜１２をマスクとして、周辺回路領域ではフォトレジストパターン１５をマスクとして、層間絶縁膜１０がＲＩＥ工程によりエッチングされる。したがって、メモリセルアレイ領域と周辺回路領域では、同一の深さの配線溝が形成される。

以上述べたように、本発明の実施形態によれば、メモリセル領域と周辺回路領域に膜厚の異なるＳＯＧ膜１３が形成されるため、周辺回路領域の配線溝の深さをメモリセル領域の配線溝の深さより深く加工することが可能である。これにより、メモリセル領域での配線金属層の埋め込み特性を確保しつつ周辺回路領域で配線抵抗を低減することができる。また、本発明の実施形態は、ＳＯＧ膜を追加するだけなので、工程のコスト増加も抑制できる。

１００半導体基板
１０層間絶縁膜
１１側壁転写プロセスの芯材膜（ハードマスク）
１２側壁転写プロセスの側壁膜
１３溝深さ調整膜
１５フォトレジスト
２０配線の金属材料
２００ＮＡＮＤ型フラッシュメモリ
２０１メモリセル領域
２０２周辺回路領域

Claims

半導体基板上に被加工膜を形成する工程と、
前記被加工膜上に芯材膜を形成する工程と、
第１領域において前記芯材膜上にフォトリソグラフィ工程によりレジストパターンを形成する工程と、
前記レジストパターンをマスクとして前記芯材膜を加工する工程と、
前記芯材膜上に被加工膜とエッチング選択比がある側壁膜を形成する工程と、
前記側壁膜を異方性エッチング工程により加工する工程と、
前記芯材膜を前記側壁膜と選択的に除去する工程と、
前記第１領域の前記側壁膜上および前記被加工膜上に絶縁膜を前記被加工膜表面から第１の膜厚を有するように形成し、前記第１領域と異なる第２領域の前記被加工膜上に前記絶縁膜を前記被加工膜表面から第２の膜厚を有するように形成する工程と、
前記第２領域においてフォトリソグラフィ工程によりレジストパターンを形成する工程と、
前記第１領域における前記側壁膜と前記第２領域における前記レジストパターンとをマスクとして前記絶縁膜および前記被加工膜を加工し、前記被加工膜に配線溝を形成する工程と、
を備えたことを特徴とする半導体装置の製造方法。
前記絶縁膜の前記第１の膜厚は、前記第２の膜厚より厚いことを特徴とする請求項１記載の半導体装置の製造方法。
前記被加工膜の表面からの前記配線溝の深さは、前記第２領域における深さが前記第１領域における深さより深いことを特徴とする請求項１または２のいずれか一項記載の半導体装置の製造方法。
前記絶縁膜は、ＳＯＧ膜であることを特徴とする請求項１から３のいずれか一項記載の半導体装置の製造方法。
前記第1領域における前記配線溝の幅は、前記第２領域における前記配線溝の幅より小さいことを特徴とする請求項１から４のいずれか一項記載の半導体装置の製造方法。