JP2012033690A - 半導体装置及び製造方法 - Google Patents

Abstract

【課題】 ビアホール上にオーミック電極が形成された半導体装置において、装置の小型化を図ること。
【解決手段】 本半導体装置は、基板１０と、基板１０上に形成された半導体層１２と、半導体層上１２に形成されたソースまたはドレイン電極を構成するオーミック電極２０と、を備え、基板１０及び半導体層１２には、基板１０及び半導体層１２を貫通するビアホール３０が形成され、ビアホール３０は、少なくとも半導体層を貫通する第１ビアホール３２と、第１ビアホール３２下の基板１０に形成された、第１ビアホール３２より開口断面積が大きい第２ビアホール３４と、を含み、オーミック電極２０は、第１ビアホール３２の上に設けられている。
【選択図】図３

Description

本発明は、半導体装置及びその製造方法に関する。

基板上に半導体層が形成され、基板及び半導体層を貫通するビアホールが形成された半導体装置が知られている。ビアホールを形成する際には、基板表面の半導体層上にビア受けパッドを形成し、基板の裏面から基板及び半導体層を一気にエッチングする方法が一般的である。また、基板の表面側におけるビアホールの開口部に、トランジスタの一部であるオーミック電極（例えば、ソース電極）が形成された半導体装置が知られている（例えば、特許文献１を参照）。

特開２００８−９８４５６号公報

上記の半導体装置では、ビアホールの開口部を覆うようにオーミック電極を形成する必要があるため、装置を小型化することが難しかった。

本発明は上記課題に鑑みなされたものであり、ビアホール上にオーミック電極が形成された半導体装置において、装置の小型化を図ることを目的とする。

本半導体装置は、基板と、前記基板上に形成された半導体層と、前記半導体層上に形成されたソース又はドレイン電極を構成するオーミック電極と、を備え、前記基板及び前記半導体層には、前記基板及び前記半導体層を貫通するビアホールが形成され、前記ビアホールは、少なくとも前記半導体層を貫通する第１ビアホールと、前記第１ビアホール下の前記基板に形成された、前記第１ビアホールより開口断面積が大きい第２ビアホールと、を含み、前記オーミック電極は、前記第１ビアホールの上に設けられている。

上記構成において、前記半導体層と前記オーミック電極との接触領域の外周端は、前記基板の厚み方向からみた場合に、前記第２ビアホールの内側に位置する構成とすることができる。

上記構成において、前記半導体層と前記オーミック電極との接触領域の外周端は、前記基板の厚み方向からみた場合に、前記第２ビアホールの外側に位置する構成とすることができる。

上記構成において、前記第２ビアホールは、前記基板を貫通し、前記半導体層の下面に達する構成とすることができる。

上記構成において、前記第２ビアホールは前記基板を貫通せず、前記半導体層の下面に達しない構成とすることができる。

上記構成において、前記オーミック電極の下側における、前記第１ビアホールの開口部の内側に設けられたビア受けパッドを備える構成とすることができる。

上記構成において、前記ビア受けパッドと前記半導体層との接触領域の外周端は、前記基板の厚み方向からみた場合に、前記第２ビアホールの内側に位置する構成とすることができる。

上記構成において、前記基板はＳｉＣ基板を含み、前記半導体層は窒化物半導体層を含む構成とすることができる。

本半導体装置の製造方法は、基板の上面に半導体層が設けられた半導体装置の製造方法であって、前記半導体層の上側をエッチングし、前記半導体層を貫通する第１ビアホールを形成する工程と、前記半導体層上における前記第１ビアホールの開口部にソース又はドレイン電極を構成するオーミック電極を形成する工程と、前記基板をエッチングし、前記基板の下面から前記第１ビアホールに達する第２ビアホールを形成する工程と、を有する。

本発明によれば、ビアホール上にオーミック電極が形成された半導体装置において、装置の小型化を図ることができる。

図１は、比較例に係る半導体装置の構成を示す図である。 図２は、実施例１に係る半導体装置の製造方法を示す図である。 図３は、実施例１及びその変形例に係る半導体装置の構成を示す図である。 図４は、実施例１及び比較例に係る半導体装置の構成を示す上面図である。 図５は、実施例２に係る半導体装置の製造方法を示す図である。 図６は、実施例２及びその変形例に係る半導体装置の構成を示す図である。

（比較例）
最初に、比較例に係る半導体装置について説明する。

図１（ａ）〜（ｂ）は、比較例に係る半導体装置の断面模式図である。図１（ａ）に示すように、基板１０上に半導体層１２が形成され、基板１０及び半導体層１２を貫通するビアホール３０が形成されている。以下の説明では、基板１０の２つの主面のうち、半導体層１２が形成された側の主面を上面、反対側の主面を下面と称する。

半導体層１２上におけるビアホール３０の開口部には、開口部を覆うようにビア受けパッド２２が形成されている。さらに、ビア受けパッド２２を覆うようにオーミック電極２０が形成されている。オーミック電極２０は、例えばトランジスタを構成する電極の一部（例えば、ソース電極）である。オーミック電極２０及び半導体層１２は、ビア受けパッド２２の周辺部において接触している。ビアホール３０の内部及び基板１０の下面はメタライズされ、金属層４０が形成されている。金属層４０は、ビア受けパッド２２を介してオーミック電極２０と電気的に接続されている。

図１（ｂ）は、オーミック電極２０が図１（ａ）のビア受けパッド２２を兼ねている例である。オーミック電極２０は、ビアホール３０の開口部を覆うように形成され、開口部の周辺部において半導体層１２と接触している。

図１（ａ）〜（ｂ）のいずれの場合も、オーミック電極２０はビアホール３０の開口部より広い範囲に形成される。また、ビアホール３０は基板１０及び半導体層１２を一気にエッチングすることにより形成されるため、ビアホールの上側と下側の開口断面積はほぼ等しくなる。すなわち、オーミック電極２０の大きさは、ビアホール３０の下側の開口断面積に依存する。ビアホール３０の下側の開口断面積を小さくすることは、ビアホール３０内のメタライズが悪化する場合があるため難しい。以上のことから、オーミック電極２０の小型化及び半導体装置の小型化を図ることは難しい。

図２（ａ）〜（ｅ）は、実施例１に係る半導体装置の製造方法を示す図である。図２（ａ）に示すように、基板１０の上面に半導体層１２が形成されている。基板１０には、例えばＳｉＣを材料とする基板を用いることができる。半導体層１２は、例えば窒化物半導体層を含み、例えば、ＡｌＮを材料とする３００ｎｍのバッファ層、ｉ−ＧａＮを材料とする１０００ｎｍのチャネル層（電子走行層）、ｎ−ＡｌＧａＮを材料とする２０ｎｍの電子供給層、及びｎ−ＧａＮを材料とする５ｎｍのキャップ層が順に積層された構成を有する。窒化物半導体層には、他にも、ＧａＮ、ＡｌＮ、ＩｎＮ、ＩｎＧａＮ、ＡｌＧａＮ、ＩｎＡｌＮ、ＩｎＡｌＧａＮ等を用いることができる。

最初に、図２（ａ）に示すように、半導体層１２の上側をエッチングし、半導体層１２を貫通する第１ビアホール３２を形成する。第１ビアホール３２の形成は、例えばエッチングガスとして塩素系のガス（例えば、Ｃｌ_２）を用い、例えば反応性イオンエッチング(ＲＩＥ：Reactive Ion Etching)方式のドライエッチングにより行うことができる。

次に、図２（ｂ）に示すように、第１ビアホール３２の内部及びその周辺の半導体層１２を覆うように、ビア受けパッド２２を形成する。ビア受けパッド２２には、例えばＮｉを用いることができる。次に、図２（ｃ）に示すように、ビア受けパッド２２を覆うように、第１ビアホール３２の上方にオーミック電極２０（以下、ソース電極２０と称する）を形成する。同時に、半導体層１２上に、ゲート電極５０及びドレイン電極６０を形成する。ソース電極２０、ゲート電極５０、ドレイン電極６０、及びチャネル層として機能する半導体層１２により、電界効果型トランジスタが構成される。これらの電極材料には、例えばＴｉ及びＡｌの積層体や、Ｔａ及びＡｌの積層体を用いることができる。

次に、図２（ｄ）に示すように、基板１０の下側をエッチングし、第２ビアホール３４を形成する。第２ビアホール３４は、基板１０を貫通して半導体層１２の下面に達する貫通孔であり、第１ビアホール３２に比べて開口断面積が大きい。第２ビアホール３４の形成は、例えばエッチングガスとしてフッ素系のガス（例えば、ＳＦ_６）を用い、例えばＲＩＥ方式のドライエッチングにより行うことができる。第１ビアホール３２及び第２ビアホール３４を合わせたビアホール３０は、基板１０及び半導体層１２を貫通している。

最後に、図２（ｅ）に示すように、基板１０の下面及びビアホール３０の内部にメタライズを施し、金属層４０を形成する。金属層４０は、例えばＮｉ及びＡｕを含むシード層上にＡｕを含むめっき層が形成された構成とすることができる。基板１０上面のソース電極２０と、基板１０下面の金属層４０とは、ビア受けパッド２２を介して電気的に接続される。以上の工程により、実施例１に係る半導体装置が完成する。

実施例１に係る半導体装置によれば、ビアホール３０が、半導体層１２を貫通する第１ビアホール３２と、基板１０を貫通する第２ビアホール３４とを含む。第１ビアホール３２及び第２ビアホール３４を別々に形成することで、第１ビアホール３２の開口断面積を第２ビアホール３４の開口断面積より小さくすることができる。ソース電極２０の大きさは、第１ビアホール３２の開口断面積に依存するため、上記の構成により比較例に比べてソース電極２０の大きさを小さくすることができる。その結果、半導体装置の小型化を図ることができる。

図３（ａ）は、実施例１に係る半導体装置の構成を示す図であり、図３（ｂ）〜（ｄ）はその変形例を示す図である。図３（ａ）に示すように、実施例１において、ビア受けパッド２２と半導体層１２との接触領域の外周端は、基板１０の厚み方向からみた場合に第２ビアホール３４の内側に位置している。比較例（図１（ａ））では、上記の接触領域の外周端が第２ビアホール３４の外側に位置しているため、本実施例（図３（ａ））の方がビア受けパッド２２（及びソース電極２０）が小型化されていることが分かる。一方、実施例１においても、ソース電極２０と半導体層１２との接触領域の外周端は、第２ビアホール３４の外側に位置している。

図３（ｂ）は、第２ビアホール３４をさらに小型化した例である。図３（ａ）と異なり、ソース電極２０と半導体層１２との接触領域の外周端は、基板１０の厚み方向からみた場合に、第２ビアホール３４の内側に位置している。本構成によれば、ソース電極２０を小型化することにより、ソース電極２０、ゲート電極５０、及びドレイン電極６０により構成されるトランジスタを小型化することができるため、半導体装置のさらなる小型化を図ることができる。一方、図３（ａ）のようにソース電極２０をある程度の大きさに留めることで、ドレイン電極６０（またはゲート電極５０）からビアホール３０内の金属層４０へのリーク電流を抑制することができる。

図３（ｃ）は、ソース電極２０が図３（ａ）のビア受けパッド２２を兼ねる例である。ソース電極２０の材料に、第２ビアホール３４を形成する際に用いられるエッチャントに対して削られにくい性質の材料を用いることで、ビア受けパッド２２を形成せずとも実施例１と同様の効果を得ることができる。本構成によれば、図２（ｂ）に示したビア受けパッド２２の形成工程を省略することができるため、製造工程数を削減することができる。また、ビア受けパッド２２を設ける場合に比べて、ソース電極２０を小さくすることができる。この場合、ソース電極２０の材料には、例えばＴｉ及びＴａを用いることができる。ただし、上記メタルの場合はエッチング選択比が低いため、厚膜化する必要がある。

図３（ｄ）は、ソース電極２０が図３（ｂ）のビア受けパッド２２を兼ねる例である。この場合も、図３（ｂ）に示す例に比べて工程数を削減し、ソース電極２０を小さくすることができる。製造方法及びソース電極２０の材料に着いては図３（ｃ）と共通のため、詳細な説明を省略する。

図４（ａ）は実施例１に係る半導体装置を示す上面模式図であり、図３（ｂ）の形態に対応している。図４（ｂ）は比較例に係る半導体装置を示す上面模式図であり、図１（ａ）の形態に対応している。

図４（ａ）に示すように、半導体装置は、ソース電極２０、ゲート電極５０、及びドレイン電極６０を含む。ゲート電極５０は、パッド５２及びパッド５２から分岐する複数のフィンガ５４を含む。ドレイン電極６０も同様に、パッド６２及びパッド６２から分岐する複数のフィンガ６４を含む。ゲート電極５０のフィンガ５４は並行に配置され、フィンガ５４の間の領域にソース電極２０及びドレイン電極６０のフィンガ６４が交互に配置されている。ゲート電極５０及びドレイン電極６０は、互いに対向して配置されている。

第１ビアホール３２及び第２ビアホール３４を、図中にて点線で示す。第１ビアホール３２は、ソース電極２０の形成領域の内部に位置する。一方、第２ビアホール３４は、ソース電極２０の形成領域の外部に位置する。すなわち、実施例１（図４（ｂ））では、ソース電極２０の形成領域は第２ビアホール３４より小さくなっている。

一方、比較例（図４（ｂ））では、図４（ａ）の第２ビアホール３４と同じ大きさを有するビアホール３０が、ソース電極２０の形成領域の内部に位置する。すなわち、ソース電極２０の形成領域はビアホール３０より大きくなっている。その結果、ソース電極２０を挟んだ２つのゲート電極５０間の距離は、実施例１に比べて大きくなっている。

例えば、第２ビアホール３４の幅方向（長手方向に交差する方向）の長さ（図４（ａ）の符号Ａ）を５０μｍとした場合、比較例（図４（ｂ））ではソース電極２０の幅方向の長さ（符号Ｂ）は約８０μｍとなる。これに対し、実施例１の変形例（図４（ａ））ではその長さを約４８μｍとすることができる。また、実施例１（図３（ａ））の場合でも、その長さを約６０μｍとすることができる。このように、実施例１に係る半導体装置によれば、ビアホール上にオーミック電極が形成された半導体装置において、装置の小型化を図ることができる。

実施例２は、第１ビアホールを基板の途中まで形成する例である。

図５（ａ）〜（ｅ）は、実施例１に係る半導体装置の製造方法を示す図である。実施例１と共通する部分については、詳細な説明を省略する。図５（ａ）に示すように、基板１０の上面に半導体層１２が形成されている。

最初に、図５（ａ）に示すように、半導体層１２の上側をエッチングし、半導体層１２を貫通する第１ビアホール３２を形成する。このとき、半導体層１２だけでなく、その先の基板１０の一部が削れるまでエッチングを行う。基板１０をＳｉＣ基板とし、半導体層１２を窒化物半導体層とする場合、第１ビアホール３２の形成は、窒化物半導体層のエッチングは例えばエッチングガスとして塩素系のガス（例えば、塩素（Ｃｌ））を用い、例えばＲＩＥ方式のドライエッチングにより行い、続いて基板１０の一部のエッチングは例えばエッチングガスとしてフッ素系のガス（例えば、フッ化硫黄（ＳＦ_６））を用い、例えばＲＩＥ方式のドライエッチングにより行う、連続エッチングを行うことにより形成できる。

次に、図５（ｂ）に示すように、第１ビアホール３２の内部及びその周辺の半導体層１２を覆うように、ビア受けパッド２２を形成する。次に、図５（ｃ）に示すように、ビア受けパッド２２を覆うようにソース電極２０を形成すると共に、半導体層１２上にゲート電極５０及びドレイン電極６０を形成する。

次に、図５（ｄ）に示すように、基板１０の下側をエッチングし、第２ビアホール３４を形成する。第２ビアホール３４は、基板１０の下側から第１ビアホール３２に達する貫通孔であり、第１ビアホール３２に比べて開口断面積が大きい。第２ビアホール３４の形成は、例えばエッチングガスとしてフッ素系のガス（例えば、ＳＦ_６）を用い、例えばＲＩＥ方式のドライエッチングにより行うことができる。エッチングの時間を所定の時間に制御することで、ビア受けパッド２２が露出する位置でエッチングを停止することができる。

最後に、図５（ｅ）に示すように、基板１０の下面及びビアホール３０の内部にメタライズを施し、金属層４０を形成する。以上の工程により、実施例２に係る半導体装置が完成する。

図６（ａ）は、実施例２に係る半導体装置の構成を示す図であり、図６（ｂ）〜（ｄ）はその変形例を示す図である。図６（ａ）〜（ｄ）は、それぞれ実施例１の図３（ａ）〜（ｄ）の形態に対応している。すなわち、図６（ａ）では、ソース電極２０と半導体層１２との接触領域の外周端が第２ビアホール３４の外側に位置し、図６（ｂ）では同領域が第２ビアホール３４の内側に位置している。また、図６（ｃ）及び図６（ｄ）は、それぞれソース電極２０がビア受けパッド２２を兼ねる例である。

実施例２に係る半導体装置によれば、実施例１と同様に、第１ビアホール３２及び第２ビアホール３４を別々に形成することで、ソース電極２０の大きさを小さくし、半導体装置の小型化を図ることができる。また、第１ビアホール３２を基板１０の途中まで形成することで、第２ビアホール３４が基板１０を貫通せず、半導体層１２の下面まで達しない構成となっている。これにより、第２ビアホール３４と半導体層１２との間が基板１０により隔てられる構成となるため、ドレイン電極６０（またはゲート電極５０）からビアホール３０内の金属層４０へのリーク電流を抑制することができる。

実施例１〜２では、基板１０をＳｉＣ基板とし、半導体層１２を窒化物半導体層とする例について説明したが、本発明は上記構成に限定されるものではない。例えば、基板１０にＳｉ基板やＧａＡｓ基板を用いてもよいし、半導体層１２に窒化物半導体層以外の半導体層を用いてもよい。

実施例１〜２では、フィンガ状の電極が配列されたトランジスタを構成するソース電極２０の直下に、ビアホール３０を形成したアイランドソースビア（ＩＳＶ：Island Source Via）方式の半導体装置を例に説明した。本発明は上記構成に対し特に好適であるが、ドレイン電極の直下にビアホールを形成する場合についても同様に適用することができる。

以上、本発明の実施例について詳述したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。

１０ 基板
１２ 半導体層
２０ オーミック電極（ソース電極）
３０ ビアホール
３２ 第１ビアホール
３４ 第２ビアホール
４０ 金属層
５０ ゲート電極
６０ ドレイン電極

Claims (9)

1. 基板と、
   前記基板上に形成された半導体層と、
   前記半導体層上に形成されたソース又はドレイン電極を構成するオーミック電極と、を備え、
   前記基板及び前記半導体層には、前記基板及び前記半導体層を貫通するビアホールが形成され、
   前記ビアホールは、少なくとも前記半導体層を貫通する第１ビアホールと、前記第１ビアホール下の前記基板に形成された、前記第１ビアホールより開口断面積が大きい第２ビアホールと、を含み、
   前記オーミック電極は、前記第１ビアホールの上に設けられていることを特徴とする半導体装置。
2. 前記半導体層と前記オーミック電極との接触領域の外周端は、前記基板の厚み方向からみた場合に、前記第２ビアホールの内側に位置することを特徴とする請求項１に記載の半導体装置。
3. 前記半導体層と前記オーミック電極との接触領域の外周端は、前記基板の厚み方向からみた場合に、前記第２ビアホールの外側に位置することを特徴とする請求項１に記載の半導体装置。
4. 前記第２ビアホールは、前記基板を貫通し、前記半導体層の下面に達することを特徴とする請求項１〜３のいずれかに記載の半導体装置。
5. 前記第２ビアホールは前記基板を貫通せず、前記半導体層の下面に達しないことを特徴とする請求項１〜３のいずれかに記載の半導体装置。
6. 前記オーミック電極の下側における、前記第１ビアホールの開口部の内側に設けられたビア受けパッドを備えることを特徴とする請求項１〜５のいずれかに記載の半導体装置。
7. 前記ビア受けパッドと前記半導体層との接触領域の外周端は、前記基板の厚み方向からみた場合に、前記第２ビアホールの内側に位置することを特徴とする請求項６に記載の半導体装置。
8. 前記基板はＳｉＣ基板を含み、前記半導体層は窒化物半導体層を含むことを特徴とする請求項１〜７のいずれかに記載の半導体装置。
9. 基板の上面に半導体層が設けられた半導体装置の製造方法であって、
   前記半導体層の上側をエッチングし、前記半導体層を貫通する第１ビアホールを形成する工程と、
   前記半導体層上における前記第１ビアホールの開口部にソース又はドレイン電極を構成するオーミック電極を形成する工程と、
   前記基板をエッチングし、前記基板の下面から前記第１ビアホールに達する第２ビアホールを形成する工程と、
   を有することを特徴とする半導体装置の製造方法。
   

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