JP2012033210A - 半導体装置及び半導体装置の試験方法 - Google Patents

Abstract

【課題】試験コストの低減を実現できる半導体装置及び半導体装置の試験方法を提供する。
【解決手段】半導体装置は、通常領域（１１１）にアクセスする第１の制御回路（１２３、１４１）と、前記通常領域と同時にアクセスできない排他的な領域である冗長領域（１１２）にアクセスする第２の制御回路（１４２、２０Ｂ）と、複数の外部端子が示す第１の論理によって、前記第１と第２の制御回路の活性化及び非活性を制御する第３の制御回路と、第１の外部端子（Ａ９）が示す第２の論理によって、前記第１と第２の制御回路の互いに排他的な動作を切り替える第４の制御回路（ＴＲＹＡＤ０）と、前記第４の制御回路を有効にするか否かを制御する第５の制御回路（ＴＲＹＣＮＴ）と、を有する。
【選択図】図３

Description

本発明は、冗長メモリセルにより不良メモリセルを置換する半導体装置及び該半導体装置の試験方法に関する。

半導体装置においては、装置に搭載される記憶素子（メモリセル）が増加するに従い、製造工程において欠陥を有する記憶素子が発生する可能性が高くなる。このため、欠陥のあるメモリセル（不良メモリセル）が検出された場合、不良メモリセルを冗長メモリセルと置き換え、半導体装置の歩留まりを上げている。この技術は冗長と呼ばれている。一般的に用いられている置き換え方式は、メモリセルの行（メモリ行）またはメモリセルの列（メモリ列）を置き換え単位として、不良メモリセルを含むメモリ行またはメモリ列を、冗長メモリ行または冗長メモリ列へと置き換える方式である。

また、半導体装置を出荷する際、不良メモリセルと冗長メモリセルとの置き換えが正常に行われているか否かを予め試験により確認する必要がある。例えば、特許文献１及び特許文献２において、置換した冗長メモリ行または冗長メモリ列の試験を、テスト動作モードを用いて行う半導体装置が開示されている。この技術は冗長テストと呼ばれている。

特願平１０−１７２２９７号公報 特開２００５−３４６９０２号公報

ここでは、冗長メモリ行または冗長メモリ列の試験のうち、例えば冗長メモリ列の試験について説明する。なお、以下に説明する冗長メモリ列の試験においては、半導体試験装置（以下、テスタ）が、半導体装置に電源電圧、信号を供給するものとして説明する。
関連する半導体装置において、発明者は、冗長メモリ列の試験を行う際、次に述べる問題点を見出した。以下に、本願発明者が課題として作成した関連図である図６及び図７を用いて、関連する半導体装置の問題点を説明する。
図６は、関連する半導体装置における冗長メモリ列の試験動作に係る回路ブロックを示した図である。関連する半導体装置は、通常メモリセル領域１１１と冗長メモリセル領域１１２とを備えている。通常メモリセル領域１１１及び冗長メモリセル領域１１２は、それぞれメモリセルが行及び列のマトリックス状に配置された記憶領域である。各メモリセル領域は、ワード線により複数のメモリセルが行単位で選択され、また、Ｙスイッチ信号によりビット線が列単位で選択され、ワード線とビット線との交点に位置するメモリセルがビット線を介してローカルＩ／Ｏ線と接続される。このように、メモリセルは行及び列で選択され、関連する半導体装置の読み出し動作においては、データがローカルＩ／Ｏ線へ読み出される。Ｉ／Ｏ線に読み出されたデータは、不図示の入出力回路を介して関連する半導体装置の外部へ読み出される。また、選択されたメモリセルに、関連する半導体装置の書き込み動作において、前記入出力回路から入力されたデータがローカルＩ／Ｏ線及びビット線を介して書き込まれる。

関連する半導体装置は、上記行単位及び列単位の選択制御を行うため、不図示のコマンドデコーダを備える。コマンドデコーダは、外部から関連する半導体装置のワード線の活性化を示すコマンド（ＡＣＴコマンド）、読み出しを指示するコマンド（ＲＥＡＤコマンド）、書き込みを指示するコマンド（ＷＲＴコマンド）、関連する半導体装置の非活性化を指示するコマンド（ＰＲＥコマンド）及び関連する半導体装置の動作モード設定を指示するコマンド（ＭＲＳコマンド）のうちのいずれかのコマンドが供給される。コマンドデコーダは、いずれのコマンドが供給されたかを復号（デコード）し、複号したコマンド結果を基に制御回路を動作させ、関連する半導体装置の内部回路の活性化／非活性化制御を行う。
まず、関連する半導体装置は、電源が投入されると、チップ内の所定の回路接続点（ノード）の電位を所定の電位へと充電するプリチャージ状態へ移行する。そして、関連する半導体装置は、プリチャージが終了すると自動的に待機状態（ＩＤＬＥ状態）へ移行し、各種コマンドを受け入れる状態になる。関連する半導体装置は、このＩＤＬＥ状態において、内部のコマンドデコーダに動作モードの設定を指示するコマンドであるＭＲＳ（モードレジスタセット）コマンドが入力されると、ＭＲＳコマンドと共に入力されるアドレス端子が示す論理を基に、内部のモードレジスタに関連する半導体装置の動作モード、例えばテスト動作モードか通常動作モードのいずれかのモードを設定する。尚、ＭＲＳコマンドを、単にモードレジスタコマンドと呼ぶ。

このモードレジスタが通常動作モードに設定されている状態で、外部のテスタからＡＣＴコマンドと共に、ロウアドレス信号（行アドレス信号）がアドレスバッファに入力される。すると、上記制御回路がアドレスバッファにロウアドレス信号をラッチし、ロウデコーダを活性化して当該ロウアドレス信号が示す位置にあるメモリセルを行単位で選択する選択制御を行う。

次に、テスタが、ＡＣＴコマンドに続いて関連する半導体装置にＲＥＡＤコマンド、又は、関連する半導体装置にＷＲＴコマンドを、カラムアドレス信号（列アドレス信号）と共に供給する。図６に示すＹアドレスプリデコーダ回路１２３、カラムデコーダ１４、リダンダンシＹドライバ１４２及びＹリダンダンシ回路２０Ａは、上記制御回路により活性化される。また、活性化されるアドレスバッファ１２は、アドレス端子Ａ０（ＰＡＤＡ０）〜アドレス端子Ａ８（ＰＡＤＡ８）より取り込んだカラムアドレス信号をバッファリングし、アドレス信号ＹＡ＜０＞〜ＹＡ＜８＞をＹアドレスプリデコーダ回路１２３へ出力する。

Ｙアドレスプリデコーダ回路１２３は、入力されるアドレス信号ＹＡ＜０＞〜ＹＡ＜８＞をプリデコードし、Ｙアドレスデコーダ１４１へ出力する。Ｙアドレスデコーダ１４１は、プリデコードされた信号を基に、Ｙスイッチ信号ＹＳＷ０００〜５１１のいずれかをＨレベルにし、ＨレベルとなるＹスイッチ信号に対応するＹスイッチをオンさせ、該Ｙスイッチによりビット線とローカルＩ／Ｏ線とを接続する。
このように、Ｙアドレスデコーダ１４１は、活性化され、かつ、Ｙアドレスプリデコーダ１４３からプリデコード信号が入力されると、通常メモリセル領域１１１における行単位で選択されたメモリセルのうちいずれかのメモリセルをローカルＩＯ線に接続するため列選択制御をする。

アドレス比較回路２０は、Ｙリダンダンシ回路２０Ａ（ＣＹＲＥＤ）と不揮発性記憶回路２０Ｂとを備える。不揮発性記憶回路２０Ｂは、通常メモリセル領域１１１における欠陥のあるメモリセル（不良メモリセル）の位置を示す情報（冗長ＲＯＭアドレス）を記憶する。
Ｙリダンダンシ回路２０Ａは、関連する半導体装置に、外部からＲＥＡＤコマンドまたはＷＲＴコマンドとともに入力されるアドレス信号ＹＡと冗長ＲＯＭアドレスとを比較し、一致すれば冗長Ｈｉｔ信号を、Ｙアドレスプリデコーダ回路１２３（ＣＹＰＤ１）とリダンダンシＹドライバ１４２（ＲＹＳＷ）に対して出力する。
ここで、Ｙアドレスプリデコーダ回路１２３は、活性化されているが、この活性化されているだけの状態においては、冗長Ｈｉｔ信号が入力された場合であっても、プリデコード信号をＹアドレスデコーダに対して出力しない。これによって、Ｙアドレスデコーダ１４１は、列選択制御を行わず、不良メモリセルにアクセスしない。一方、リダンダンシＹドライバ１４２は、冗長Ｈｉｔ信号が入力され、冗長ＲＯＭアドレスに対応するリダンダンシＹスイッチ信号ＲＹＳＷを出力し、冗長列選択制御を行い、冗長メモリセルにアクセスする。このようにして、通常メモリセル領域１１１における不良メモリセルはアクセスされず、アドレスが置換されることで冗長メモリセル領域１１２における冗長メモリセルがアクセスされる。

活性化されている回路（ロウデコーダ、上記アドレスバッファ１２、カラムデコーダ１４、リダンダンシＹドライバ１４２及びＹリダンダンシ回路２０Ａ）は、関連する半導体装置に、上記ＲＥＡＤコマンドまたはＷＲＴコマンドに続いてＰＲＥコマンド（プリチャージコマンド）が供給されると、上記制御回路により非活性化される。
以上が図６に示した各回路の通常動作モードにおける動作である。

また、関連する半導体装置は、置き換えられた不良メモリセルが不良でないか否かを試験するため、テスト動作モードにおいて制御されるＹリダンダンシ活性化テスト回路１７６を備えている。関連する半導体装置は、上記ＭＲＳコマンドが供給され、テスト動作モードがモードレジスタに設定されると、冗長メモリセル領域１１２におけるメモリセルにアクセスするテスト動作モードに移行する。
具体的には、Ｙリダンダンシ活性化テスト回路１７６は、自身に設定されているアドレス信号と同じ論理のアドレス信号（ＭＲＳコード）が入力されて有効化され、Ｈレベルのテスト信号ＴＲＥＤＹを出力する。関連する半導体装置は、モードレジスタがテスト動作モードに設定されている状態で、外部からＡＣＴコマンドと共に、ロウアドレス信号が入力されると、通常動作モードと同じく、当該ロウアドレス信号が示す位置にあるメモリセルを行単位で選択する選択制御を行う。しかし、通常動作モードと相違して、ＡＣＴコマンドに続いてＲＥＡＤコマンド又はＷＲＴコマンドを、カラムアドレス信号と共に供給しても、活性化されているＹアドレスプリデコーダ回路１２３は、テスト信号ＴＲＥＤＹが入力されているため、プリデコード信号を発生しない。また、Ｙアドレスデコーダ１４１は、プリデコードされた信号が入力されず、通常メモリセル領域１１１における列選択制御を行わない。
一方、Ｙリダンダンシ回路２０Ａは、関連する半導体装置に、テスト信号ＴＲＥＤＹが入力されているため、外部から入力されるアドレス信号ＹＡと冗長ＲＯＭアドレスとを比較し、一致すれば冗長Ｈｉｔ信号を、リダンダンシＹドライバ１４２に対して出力する。リダンダンシＹドライバ１４２は、通常動作モードと同じく冗長Ｈｉｔ信号が入力された場合、冗長ＲＯＭアドレスに対応するリダンダンシＹスイッチ信号ＲＹＳＷを出力し、冗長列選択制御を行い、冗長メモリセルにアクセスする。
このように、関連する半導体装置は、テスト動作モードにおいては、通常メモリセル領域１１１におけるメモリセルにはアクセスできず、冗長メモリセル領域１１２におけるメモリセルにはアクセスできる構成となっている。

以上の構成となっているため、図６に示す回路において、ワード線を互いに共通にする通常メモリセル領域１１１のメモリセルと冗長メモリセル領域１１２のメモリセルとを、一つのＡＣＴコマンドを供給してワード線を選択した状態で、連続して試験することができなかった。この理由について、以下に説明する。
図７は、関連する半導体装置のテスト動作モードにおける動作を示すタイミングチャートである。
時刻ｔ１において、関連する半導体装置は、外部からのＣｌｏｃｋに同期して供給されるＡＣＴコマンドを復号し、ＡＣＴコマンドと同時に供給されるロウアドレスに基づいて、通常メモリセル領域１１１及び冗長メモリセル領域１１２において、一本のワード線を選択する。
ＡＣＴコマンドに続いて、関連する半導体装置は、外部からのＣｌｏｃｋに同期して供給されるＷＲＴコマンドを復号し、ＷＲＴコマンドと同時に供給されるカラムアドレスに基づいて、通常メモリセル領域１１１における最初の列単位領域（Ｙ＝Ｙ００１で位置が示される領域）を選択する。アクセスされるメモリセルには、外部から供給されるデータが書き込まれる。
関連する半導体装置は、時刻ｔ２までに、複数回のＷＲＴコマンドを復号し、各々のＷＲＴコマンドと同時に供給されるカラムアドレスに基づいて、通常メモリセル領域１１１における最後のメモリ列（Ｙ＝ＹＭＡＸで位置が示される列）までを選択する。選択される各々の列においてアクセスされるメモリセルには、それぞれ外部から供給されるデータが書き込まれる。最後のＷＲＴコマンドに続いて、ＰＲＥコマンドが入力されると、関連する半導体装置において活性化されていた上記各回路は非活性化され、関連する半導体装置はスタンバイ状態（ＩＤＬＥ）へ移行する。
このように、時刻ｔ１から時刻ｔ２の間は、関連する半導体装置は通常動作モードにあるため、通常メモリセル領域１１１におけるメモリセルはアクセスされ、冗長メモリセル領域１１２におけるメモリセルはアクセスされない。

次に、関連する半導体装置は、時刻ｔ２において、通常動作モードからテスト動作モードへ移行し、冗長メモリセル領域１１２におけるメモリセルにアクセスする。冗長メモリセル領域１１２におけるメモリセルにアクセスするには、関連する半導体装置はテスト動作モードに移行する必要がある。そのため、関連する半導体装置は、時刻ｔ２において、供給されるＭＲＳコマンド及びモードレジスタに取り込まれたアドレス端子Ａ０〜Ａ９の論理の組合せに基づき、テスト動作モードに移行し、Ｙリダンダンシ活性化テスト回路１７６を活性化する。Ｙリダンダンシ活性化テスト回路１７６は、Ｈレベルのテスト信号ＴＲＥＤＹを出力する。
ＭＲＳコマンドに続いて、関連する半導体装置は、外部からのＣｌｏｃｋに同期してテスタから供給されるＡＣＴコマンドを復号し、ＡＣＴコマンドと同時に供給されるロウアドレスに基づいて、通常メモリセル領域１１１及び冗長メモリセル領域１１２において、一本のワード線を選択する。
ＡＣＴコマンドに続いて、関連する半導体装置は、外部からのＣｌｏｃｋに同期してテスタから供給されるＷＲＴコマンドを復号し、ＷＲＴコマンドと同時に供給されるカラムアドレスに基づいて、冗長メモリセル領域１１２における最初の列単位領域（Ｙ＝ＴＹ００１で位置が示される領域）を選択する。アクセスされるメモリセルには、外部から供給されるデータが書き込まれる。
関連する半導体装置は、時刻ｔ３までに、複数回のＷＲＴコマンドを復号し、各々のＷＲＴコマンドと同時に供給されるカラムアドレスに基づいて、冗長メモリセル領域１１２における最後のメモリ列（Ｙ＝ＴＹＭＡＸで位置が示される列）までを選択する。選択される各々の列においてアクセスされるメモリセルには、それぞれテスタから供給されるデータが書き込まれる。最後のＷＲＴコマンドに続いて、ＰＲＥコマンドがテスタから入力されると、関連する半導体装置において活性化されていた上記各回路は非活性化され、関連する半導体装置はスタンバイ状態（ＩＤＬＥ）へ移行する。
このように、時刻ｔ２から時刻ｔ３の間は、関連する半導体装置はテスト動作モードにあるため、冗長メモリセル領域１１２におけるメモリセルがアクセスされ、通常メモリセル領域１１１におけるメモリセルはアクセスされない。

ここで、上記試験においてテスタから供給されるＡＣＴコマンド、ＷＲＴコマンド（またはＲＥＡＤコマンド）、ＰＲＥコマンド及びＭＲＳコマンドの各コマンドは、同一階層（第１階層）のコマンドである。同一階層のコマンドとは、互いのコマンドが指定する命令を関連する半導体装置が同時には実行できない関係にあるコマンドをいい、これはコマンドが供給される複数の外部端子が共通であることに起因する。例えば、関連する半導体装置は、ＡＣＴコマンドの供給によって活性化された回路の活性化状態を維持しつつ、ＭＲＳコマンドの供給を受けても、ＭＲＳコマンドにより指定されたテストモード動作を実行できない。テストモード動作を実行するためには、テスタは、関連する半導体装置にＰＲＥコマンドを供給し、いったん関連する半導体装置をスタンバイ状態（ＩＤＬＥ）に移行させてから、ＭＲＳコマンドを供給しなければならない。
そのため、上述の様に、排他的な２つの領域（通常メモリセル領域１１１と冗長メモリセル領域１１２）に連続してアクセスするには、冗長メモリセル領域１１２を選択するためのコマンド（ＭＲＳコマンド）入力が必要である。つまり、まず、一つのＡＣＴコマンドを入力して内部回路を活性化し、ＡＣＴコマンドに続いてＷＲＴコマンドまたはＲＥＡＤコマンドを供給し、通常メモリセル領域１１１のメモリセルにアクセスし、ＰＲＥコマンドを供給していったんＩＤＬＥへ戻す。そして、冗長メモリセルにアクセスする場合、ＭＲＳコマンドを入力して、テスト動作モードに移行し、テスト動作モードにおいて、ＭＲＳコマンドに続いてＡＣＴコマンドを入力して、各内部回路を活性する。それから、通常動作モードと同じようにＡＣＴコマンドに続いてＷＲＴコマンドまたはＲＥＡＤコマンドを供給して、冗長メモリセル領域１１２のメモリセルにアクセスする。
このように、関連する半導体装置においては、同時にアクセスできない２つの領域におけるメモリセルを連続して試験するため、テスタは、上記ＡＣＴコマンド、ＰＲＥコマンド、ＭＲＳコマンドを、関連する半導体装置にそれら領域の切り替えの度に供給する必要があった。つまり、関連する半導体装置においては、冗長メモリセルの評価試験を行う際、一つのＡＣＴコマンドが指示する動作サイクルの間に（一つのワード線を選択した状態で）、通常メモリセル領域１１１と冗長メモリセル領域１１２との両方の領域にアクセスすることができないため、それぞれ別々にアクセスする必要があり、多大な試験時間を要し、試験コストが増大するという問題があった。

なお、上記特許文献１は、テストモード信号ＴＥによって外部から入力されるアドレス信号ＡＸを、冗長メモリセル領域を示す上位アドレスとして認識させる半導体装置を開示している。しかし、特許文献１は、上位ビットＡＸの付加により冗長メモリセル領域と通常メモリセル領域との動作を切り替えるという技術思想の開示にすぎない。なお、上位ビットＡＸ試験の為に通常動作においても使用するアドレスデコーダへの上位ビットＡＸの付加は、デコーダのゲート入力数の増加やゲート段数の増加により通常動作におけるアクセス遅延を招いてしまう。
また、上記特許文献２は、冗長アドレス検出モードを設定したモードレジスタにより、冗長メモリセルに対応する冗長アドレス信号が入力されると、メモリセルにアクセスを行う制御回路の動作タイミングを、通常メモリセルと冗長メモリセルで異なる動作タイミングとする半導体装置を開示しているにすぎない。

本発明は、通常領域をアクセスする第１の制御回路と、前記通常領域と同時にアクセスできない排他的な領域である冗長領域をアクセスする第２の制御回路と、複数の外部端子が示す第１の論理によって、前記第１と第２の制御回路の活性化及び非活性を制御する第３の制御回路と、第１の外部端子が示す第２の論理によって、前記第１と第２の制御回路の互いに排他的な動作を切り替える第４の制御回路と、前記第４の制御回路を有効にするか否かを制御する第５の制御回路と、を有する半導体装置である。

また、本発明は、第３の論理をモードレジスタへ一回供給し、前記第３の論理の供給後、ワード線を活性するアクティブコマンドをコマンド制御回路へ一回供給し、前記ワード線に関連するビット線を選択するアドレス情報と共に前記ビット線の選択を有効にするライトコマンド又はリードコマンドを、前記コマンド制御回路へ複数回供給し、通常の前記ビット線及び前記通常のビット線に関連する冗長ビット線のいずれか一方を択一に選択する第２の論理を、前記ライトコマンド又はリードコマンドと共にテスト回路へ供給し、前記ワード線を非活性するプリチャージコマンドを供給することなく、前記第２の論理及び前記第３の論理に従った前記通常のビット線及び前記冗長ビット線にそれぞれ関連する複数のデータのアクセスを実施する、ことを特徴とする半導体装置の試験方法である。

本発明の半導体装置によれば、例えば、まず最初に、第５の制御回路が第２の外部端子が示す第３の論理によって第４の制御回路を有効にする（例えば、上記説明におけるＭＲＳコマンドを入力して第４の制御回路を有効にする）。次に、第３の制御回路が、複数の外部端子が示す第１の論理（ＲＥＡＤまたはＷＲＴコマンド）に対応して、通常領域をアクセスする第１の制御回路（上記説明におけるＹアドレスデコーダ１４１等）及び冗長領域をアクセスする第２の制御回路（上記説明におけるリダンダンシＹドライバ１４２等）を択一的に活性化する。
この際、第４の制御回路が、第１の制御回路が行う通常領域へのアクセス制御及び第２の制御回路が行う冗長領域へのアクセス制御の２つの制御を、第１の外部端子が示す第２の論理の変化に対応してリアルタイムに切り替える。
よって、半導体装置を活性化させる一つのＡＣＴコマンドが有効な期間中において、例えば第１の論理に同期して第２の論理を変更するだけで通常領域へのアクセス及び冗長領域へのアクセスの切り替えを、半導体装置を非活性化させることなく行うことができる。従って、関連する半導体装置のように、ＡＣＴコマンド、半導体装置の非活性化を指示するＰＲＥコマンド、冗長領域へ切り替えるためのＭＲＳコマンドを、通常領域と冗長領域の切り替えの度に供給する必要がなくなる。これにより、通常領域及び冗長領域におけるそれぞれのメモリセルを交互に、或いは一方の領域のメモリセルを全てアクセスしてから連続して他方の領域のメモリセルを全てアクセスすることが可能となり、冗長領域を含めたすべてのメモリセルの試験時間を短縮できるので、試験コストを削減できる。

本発明の技術思想を説明するための図である。 半導体装置１０のブロック図である。 図２のテスト回路２２を詳細に説明するためのブロック図である。 半導体装置１０の動作タイミングチャートである。 半導体装置１０を試験する際の処理フロー図である。 関連する半導体装置におけるテスト回路を説明するためのブロック図である。 図６の関連する半導体装置の動作タイミングチャートである。

本発明の課題を解決する技術思想の代表的な一例は、以下に示される。但し、本発明の請求内容は、この技術思想に限られず、本発明の請求項に記載の内容であることは言うまでもない。
図１は、本発明の技術思想を説明するための図である。
半導体装置１０は、複数のメモリセルが行及び列のマトリックス状に配置される通常メモリセル領域１１１（通常領域）と冗長メモリセル領域１１２（冗長領域）とを備える。冗長メモリセル領域１１２は、通常メモリセル領域１１１の一部に不良メモリセルがあるとき、不良メモリセルを含む列メモリと置き換えられる冗長列メモリを有している。
カラムデコーダ１４（第１の制御回路）は、通常メモリセル領域１１１におけるメモリ列を選択する回路であり、リダンダンシＹドライバ１４２（第２の制御回路）は、冗長メモリセル領域１１２（冗長領域）における冗長列メモリを選択する回路である。
通常メモリセル領域１１１と冗長メモリセル領域１１２におけるメモリセルは、不図示の行デコーダにより行単位で選択され、続いて列選択されることで、行及び列の交点にあるメモリセルがアクセスされる。

コマンド制御回路２３（第３の制御回路）は、内部で生成する活性非活性制御信号（活性／非活性制御信号）により、カラムデコーダ１４及びリダンダンシＹドライバ１４２を活性化、或いは非活性化する。コマンド制御回路２３は、活性非活性制御信号を生成するため、外部から供給されるチップセレクト信号／ＣＳ、行アドレスストローブ信号／ＲＡＳ、列アドレスストローブ信号／ＣＡＳ、及びデータの書込み動作を指示するライトイネーブル信号／ＷＥの各々の論理（複数の外部端子の各々の論理）の組み合わせが示すコマンド（複数の外部端子が示す第１の論理）を復号（デコード）する。コマンド制御回路２３は、外部から供給されるコマンドが半導体装置１０を活性化するＡＣＴコマンドであると復号した場合、活性化を示す活性非活性制御信号を生成し、更にコマンド制御回路２３は、外部から供給されるコマンドが通常メモリセル領域１１１と冗長メモリセル領域１１２にデータアクセスするＲＥＡＤまたはＷＲＴコマンドであると復号した場合、カラムデコーダ１４及びリダンダンシＹドライバ１４２を活性化する。また、コマンド制御回路２３は、供給されるコマンドが半導体装置１０を非活性化するＰＲＥコマンドであると復号した場合、非活性化を示す活性非活性制御信号を生成し、カラムデコーダ１４及びリダンダンシＹドライバ１４２を非活性化する。
テスト回路２２（第４の制御回路）は、例えば、アドレス端子Ａ９（第１の外部端子）に供給されるＬ／Ｈレベル（第１の外部端子が示す第２の論理）に応じて、テスト信号ＴＲＥＤＹを出力し、既にＲＥＡＤまたはＷＲＴコマンドにより活性化されているカラムデコーダ１４及びリダンダンシＹドライバ１４２の切り替え制御を行う。
この際、アドレス端子Ａ９からアドレスが入力されるアドレスバッファ１２は、コマンド制御回路２３により活性化されており、テスト回路２２にアドレス信号ＣＩＡ＜９＞を出力する。

また、第５の制御回路は、テスト回路２２（第４の制御回路）の有効化制御（有効にするか否かの制御）を、少なくとも一つの第２の外部端子に供給されるＬ／Ｈレベル（第２の外部端子が示す第３の論理）によって行う。ここで、第２の外部端子は、半導体装置１０に設けられたテスト専用の端子であってもよい。あるいは、第２の外部端子は、上記コマンド制御回路２３と同じく、複数の外部端子であってもよい。いずれの構成であっても、第５の制御回路は、第２の外部端子に供給されるＬ／Ｈレベルにより、テスト回路有効化信号ＴＲＹＣＮＴを出力し、テスト回路２２の有効化制御を行う。
なお、上記コマンド制御回路２３と第２の外部端子を兼用する場合、すなわち、第２の外部端子が、上記複数の外部端子である場合、第２の外部端子に供給されるコマンドは、ＡＣＴコマンド、ＰＲＥコマンド以外のコマンドであり、例えば半導体装置１０の動作モードを指示するＭＲＳコマンドである。この場合、第５の制御回路は、上記動作モードが設定されるモードレジスタの出力であるＭＲＳコードを、テスト回路有効化信号ＴＲＹＣＮＴとしてテスト回路２２へ出力する。尚、ＭＲＳコマンドを、単にモードレジスタコマンドと呼ぶ。

以上の構成により、半導体装置１０を活性に動作させ、データアクセスする際、例えばテスタは、ＡＣＴコマンド、及びＲＥＡＤまたはＷＲＴコマンドを供給してカラムデコーダ１４及びリダンダンシＹドライバ１４２を活性化する前に、まず、第５の制御回路に第３の論理を供給し（例えばＭＲＳコードを供給し）、テスト回路２２（第４の制御回路）を有効にする。
続くＡＣＴコマンド供給により、通常メモリセル領域１１１及び冗長メモリセル領域１１２において、ワード線が選択される。また、テスタは、ＡＣＴコマンドに続いてＲＥＡＤコマンドまたはＷＲＴコマンドを、不図示のアドレス端子へのカラムアドレスとともに供給し、更にテスト回路２２にアドレス端子Ａ９からＬ／Ｈレベルを供給して、カラムデコーダ１４及びリダンダンシＹドライバ１４２の択一的な切り替え制御をリアルタイムに実行させる。これによって、通常メモリセル領域１１１と冗長メモリセル領域１１２を交互に、或いは一方の領域から他方の領域へと連続して、列選択を行い、両領域内のメモリセルにアクセスすることが可能となる。つまり、第５の制御回路とテスト回路２２（第４の制御回路）とによって、半導体装置１０を非活性に遷移させることなく、リアルタイムに両領域内のメモリセルにアクセスできる。
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。

図２は、本発明を半導体装置１０、例えばクロックに同期して動作するＳＤＲＡＭ（シンクロナス・ダイナミック・ランダム・アクセス・メモリ）に適用した場合の半導体装置１０の概略構成を示す。なお、図２に示されている各回路ブロックは、全て単結晶シリコンのような１個の半導体チップ上に形成される。各回路ブロックは、例えば、ＰＭＯＳトランジスタ（Ｐ型チャネルＭＯＳトランジスタ）及びＮＭＯＳトランジスタ（Ｎ型チャネルＭＯＳトランジスタ）等の複数のトランジスタで構成される。また、○印で示されているのは、当該半導体チップに設けられる外部端子としてのパッドであり、図示されている外部端子の他に外部から供給される電源電圧が印加される電源電圧端子が設けられる。
半導体装置１０は、メモリセルアレイ１１、アドレスバッファ１２、ロウデコーダ１３、カラムデコーダ１４、センスアンプ１５、コマンドデコーダ１６、モードレジスタ１７、制御回路１８、データ入出力回路１９、アドレス比較回路２０、クロック生成回路２１、及びテスト回路２２を備えている。
メモリセルアレイ１１は、複数のメモリセルが行及び列のマトリックス状に配置された例えば４つのバンク（ＢＡＮＫ０〜４）から構成される。また、各バンクは、記憶領域である通常メモリセル領域１１１と冗長メモリセル領域１１２とを有している。
例えば、通常メモリセル領域１１１におけるメモリセル１１１ｍは、ワード線１１ａとビット線１１ｂの交点に配置され、冗長メモリセル領域１１２におけるメモリセル１１２ｍは、ワード線１１ａとビット線１１ｃの交点に配置される。

クロック生成回路２１は、外部から供給される一定周波数のクロック信号ＣＬＫおよびクロックが有効であることを示すクロックイネーブル信号ＣＫＥに基づいて内部回路（コマンドデコーダ１６、制御回路１８、データ入出力回路１９）を動作させる内部クロック信号を生成する。
半導体装置１０に外部から供給される制御信号としては、クロック信号ＣＬＫ及びクロックイネーブル信号ＣＫＥの他に次の制御信号がある。チップを選択状態にするチップセレクト信号／ＣＳ（以下、外部メモリ制御信号ＣＳとする）、行アドレスストローブ信号／ＲＡＳ（以下、外部メモリ制御信号ＲＡＳとする）、列アドレスストローブ信号／ＣＡＳ（以下、外部メモリ制御信号ＣＡＳとする）、データの書込み動作を指示するライトイネーブル信号／ＷＥ（以下、外部メモリ制御信号ＷＥとする）などである。これらの信号のうち符号の前に“／”が付されているものは、ロウレベル（Ｌレベル）が有効レベルであることを意味している。

コマンドデコーダ１６は、これらの外部メモリ制御信号であるＣＳ信号、ＲＡＳ信号、ＣＡＳ信号、及びＷＥ信号とアドレス信号の一部をデコードして、外部から供給されるコマンド（複数の外部端子が示す第１の論理）を復号する。本実施例の半導体装置１０に供給されるコマンドとしては、半導体装置の内部回路の活性化を指示するＡＣＴコマンド、読出しを指示するＲＥＡＤコマンド、書込みを指示するＷＲＴコマンド、モードレジスタ１７への動作モードの設定を指示するＭＲＳコマンド、ＡＣＴコマンドにより活性化された内部回路の非活性化を指示するＰＲＥコマンドなどがある。
コマンドデコーダ１６は、外部メモリ制御信号であるＣＳ信号、ＲＡＳ信号、ＣＡＳ信号、及びＷＥ信号をコマンド信号として、内部クロック信号に同期して取り込み、復号する。また、コマンドデコーダ１６は、復号したコマンドに対応して内部コマンド信号、例えば、アクティブコマンド（ＡＣＴコマンド）、ライトコマンド（ＷＲＴコマンド）、リードコマンド（ＲＥＡＤコマンド）、プリチャージコマンド（ＰＲＥコマンド）それぞれに対応して内部アクティブ信号、内部ライト信号、内部リード信号、内部プリチャージ信号などを制御回路１８へ出力する。
モードレジスタ１７は、外部メモリ制御信号であるＣＳ信号、ＲＡＳ信号、ＣＡＳ信号、及びＷＥ信号の活性レベルの組み合わせ入力によりアドレス信号を保持し、テスト動作モードへのエントリなど各動作モードの初期設定を行う。

制御回路１８は、モードレジスタに設定された各動作モード、コマンドデコーダ１６からの内部コマンド信号に対応して、半導体装置１０内の各回路（アドレスバッファ１２、ロウデコーダ１３、カラムデコーダ１４、センスアンプ１５、Ｙリダンダンシ回路２０Ａ、データ入出力回路１９）を制御する制御信号を発生する。例えば、制御回路１８は、ロウデコーダ１３、カラムデコーダ１４、センスアンプ１５、アドレス比較回路２０、データ入出力回路１９を活性制御する活性化を示す活性非活性制御信号を、内部アクティブ信号、内部プリチャージ信号の論理レベルの変化に対応してタイミング制御し、出力する。また、制御回路１８は、データ入出力回路１９を活性制御するライト制御信号を、内部ライト信号の論理レベルの変化に対応してタイミング制御して出力する。

アドレスバッファ１２は、ＡＣＴコマンドにより活性化された状態で、外部から入力されるメモリセルの位置を示すアドレスデータ（以下、アドレスと略す）を、マルチプレックス方式で内部に取り込む。マルチプレックス方式とは、ＡＣＴコマンドによりメモリセルの位置を示す行アドレス（ロウアドレス）を、ＲＥＡＤコマンドまたはＷＲＴコマンドによりメモリセルの位置を示す列アドレス（カラムアドレス）を、時系列に取り込む方式である。
ロウデコーダ１３は、ＡＣＴコマンドにより活性化された状態で、アドレスバッファ１２により取り込まれた行アドレスをデコードし、メモリセルアレイ１１内の対応するワード線（例えば上記ワード線１１ａ）を選択する。選択されたワード線に接続される複数のメモリセルは、それぞれのビット線（メモリセル１１１ｍであればビット線１１ｂ、メモリセル１１２ｍであればビット線１１ｃ）と接続され、各メモリセルのデータはビット線に読み出される。
センスアンプ１５は、ＡＣＴコマンドにより活性化され、内部リード信号または内部ライト信号によりビット線に読み出された電圧を増幅し、半導体装置が読み出し動作にあるとき、増幅したデータを選択されるカラムスイッチ及びＩ／Ｏ線を介して、データ入出力回路１９へ出力する。また、センスアンプ１５は、半導体装置が書き込み動作にあるとき、データ入出力回路１９からカラムスイッチ及びＩ／Ｏ線を介して入力されるデータをメモリセルへ書き込む。

カラムデコーダ１４は、ＡＣＴコマンドに続くＷＲＴコマンド（またはＲＥＡＤコマンド）により活性化された状態で、アドレスバッファ１２により取り込まれた列アドレスをデコードして通常メモリセル領域１１１内の対応するカラム（ビット線）を選択する。
リダンダンシＹドライバ１４２は、アドレスバッファ１２により取り込まれた列アドレスが、不良メモリセルの位置を示すアドレスである場合、通常メモリセル領域１１１のビット線に換えて、冗長メモリセル領域１１２内の対応するビット線を選択する。これにより、通常メモリセル領域１１１または冗長メモリセル領域１１２において選択されたビット線は、上記Ｉ／Ｏ線に接続される。
アドレスバッファ１２により取り込まれた列アドレスが、不良メモリセルの位置を示すアドレスであるか否かを、判定するのは、アドレス比較回路２０である。アドレス比較回路２０は、Ｙリダンダンシ回路２０Ａ（ＣＹＲＥＤ）と不揮発性記憶回路２０Ｂとを備える。不揮発性記憶回路２０Ｂは、レーザーフューズ素子または電気フューズにより構成され、通常メモリセル領域１１１における不良メモリセルの位置を示す冗長ＲＯＭアドレスを記憶する。Ｙリダンダンシ回路２０Ａは、半導体装置に、外部から入力されるアドレス信号と冗長ＲＯＭアドレスとを比較し、一致すれば冗長Ｈｉｔ信号を出力する。冗長Ｈｉｔ信号が入力されるとカラムデコーダ１４は列選択が禁止され、一方、リダンダンシＹドライバ１４２が冗長列の選択を行う。

データ入出力回路１９は、半導体装置の読み出し動作において、メモリセルアレイ１１からＩ／Ｏ線を介して読み出されたデータを、データ入出力端子ＤＱ０〜ＤＱ１５を介して外部に出力する。また、データ入出力回路１９は、書き込み動作において外部からデータ入出力端子ＤＱ０〜ＤＱ１５を介して入力されるデータをラッチして、Ｉ／Ｏ線を介してセンスアンプ１５へ供給する。なお、データ入出力回路１９は、外部から供給される制御信号ＤＱＭに基づいて例えば１６ビットのデータＤＱ０〜ＤＱ１５をマスク（有効）するかしないかを決定するように構成されている。

テスト回路２２は、本発明の特徴的部分である回路であるが、これについては後述する。
ここでは、本発明に関係するコマンドが、外部から供給される場合、半導体装置１０が行う動作について簡単に述べる。
まず、外部からのクロック信号ＣＬＫの立ち上り時に、外部メモリ制御信号ＣＳ、ＲＡＳがＬレベルであり外部メモリ制御信号ＣＡＳ、ＷＥがＨレベルであるときに、コマンドデコーダ１６にＡＣＴコマンドが入力される。このとき、コマンドデコーダ１６の内部コマンド信号のうち、内部アクティブ信号がＬレベルからＨレベルへ変化する。この内部アクティブ信号のＨレベルへの変化に対応して、半導体装置１０の内部でアクティブ動作が行われる。すなわち、ロウデコーダ１３及びアドレスバッファ１２は、活性化を示す活性非活性制御信号が入力され、活性化される。また、ＡＣＴコマンド入力と同時に、外部入力のアドレス信号がアドレスバッファ１２にラッチされる。そして、活性化されたロウデコーダ１３は、ラッチされたアドレス信号をデコードし、メモリセルアレイ１１のワード線を選択および駆動する。また、ＡＣＴコマンド入力により、センスアンプ１５、データ入出力回路１９も、活性化を示す活性非活性制御信号が入力され、活性化される。制御回路１８は、内部で活性化を示す活性非活性制御信号をタイミング調整し、センスアンプ１５へ出力する。タイミング調整した信号が入力されるセンスアンプ１５は、ビット線の電圧を増幅する。

次に、書き込み動作においては、クロック信号ＣＬＫの立ち上り時に、外部メモリ制御信号ＣＳ、ＣＡＳ、ＷＥがＬレベルであり、外部メモリ制御信号ＲＡＳがＨレベルであるときに、コマンドデコーダ１６にＷＲＴコマンドが入力される。このとき、コマンドデコーダ１６の内部コマンド信号の中で、内部ライト信号がＬレベルからＨレベルへ変化する。この内部ライト信号のＨレベルへの変化に対応して、半導体装置１０の内部でライト動作が行われる。すなわち、既にＡＣＴコマンドにより活性化されているアドレスバッファ１２は、今度はＷＲＴコマンドとともに入力される外部入力のアドレス信号をラッチし、ＷＲＴコマンドにより活性化されるカラムデコーダ１４またはリダンダンシＹドライバ１４２は、ラッチされたアドレス信号に基づいて、メモリセルアレイ１１のビット線を選択する。制御回路１８は、ライト制御信号をタイミング制御し、データ入出力回路１９へ出力する。ライト制御信号が入力されるデータ入出力回路１９は、選択されたメモリセルアレイ１１のビット線をＩ／Ｏ線及びカラムスイッチを介して、センスアンプ１５とともに駆動し、外部から入力されるデータを、メモリセルに書き込む。

また、読み出し動作においては、クロック信号ＣＬＫの立ち上り時に、外部メモリ制御信号ＣＳ、ＣＡＳがＬレベルであり、外部メモリ制御信号ＲＡＳ、ＷＥがＨレベルであるときに、コマンドデコーダ１６にＲＥＡＤコマンドが入力される。このとき、コマンドデコーダ１６の内部コマンド信号の中で、内部リード信号がＬレベルからＨレベルへ変化する。この内部リード信号のＨレベルへの変化に対応して、半導体装置１０の内部でリード動作が行われる。すなわち、既にＡＣＴコマンドにより活性化されているアドレスバッファ１２は、今度はＲＥＡＤコマンドとともに入力される外部入力のアドレス信号をラッチし、ＲＥＡＤコマンドにより活性化されるカラムデコーダ１４またはリダンダンシＹドライバ１４２は、ラッチされたアドレス信号に基づいて、メモリセルアレイ１１のビット線を選択する。制御回路１８は、リード制御信号をタイミング制御し出力する。リード制御信号が入力されるデータ入出力回路１９は、センスアンプ１５により増幅されたメモリセルアレイ１１のビット線の電圧が、カラムスイッチ及びＩ／Ｏ線を介して入力され、メモリセルのデータを外部へ読み出す。

読み出し動作または書き込み動作に続いてスタンバイ状態に移行する際、クロック信号ＣＬＫの立ち上り時に、外部メモリ制御信号ＣＳ、ＲＡＳ、ＷＥがＬレベルであり、外部メモリ制御信号ＣＡＳがＨレベルであるときに、コマンドデコーダ１６にＰＲＥコマンドが入力される。このとき、コマンドデコーダ１６の内部コマンド信号の中で、内部プリチャージ信号がＬレベルからＨレベルへ変化する。この内部プリチャージ信号のＨレベルへの変化に対応して、半導体装置１０の内部でプリチャージ動作が行われる。すなわち、ロウデコーダ１３は、非活性化を示す活性非活性制御信号が入力されて非活性化され、メモリセルアレイ１１のワード線が非選択状態となり、メモリセルアレイ１１のビット線が所定の電圧へプリチャージされ、半導体装置１０はスタンバイ状態（ＩＤＬＥ）となる。また、ＰＲＥコマンド入力により、カラムデコーダ１４、センスアンプ１５、Ｙリダンダンシ回路２０Ａ、データ入出力回路１９にも、非活性化を示す活性非活性制御信号が入力され、非活性化される。

またテスト動作モードへ移行するには、クロック信号ＣＬＫの立ち上り時に、外部メモリ制御信号ＣＳ、ＲＡＳ、ＷＥ、ＣＡＳが全てＬレベルであるときに、コマンドデコーダ１６にＭＲＳコマンドが入力される。モードレジスタ１７は、ＭＲＳコマンドが入力され、入力されるアドレスの論理が所定の論理である場合、半導体装置１０がテスト動作モードへ移行することを示すコード（ＭＲＳコード）を生成する。このＭＲＳコードは、モードレジスタ１７にラッチされ、テスト回路２２の有効制御を行うために用いられる。
なお、ＭＲＳコマンドが供給され、上記テスト動作モードへ移行した半導体装置１０に、ＡＣＴコマンド、ＲＥＡＤコマンド等を供給する場合、半導体装置１０は供給されるコマンドが指示する上述した動作を行う。
また、このＭＲＳコードは、再びＭＲＳコマンドが供給されるまではモードレジスタ１７に保持される。半導体装置は、テスト動作モードから通常動作モードへ移行する場合、再び供給されるＭＲＳコマンド及び入力されるアドレスの論理により、モードレジスタ１７に保持されたＭＲＳコードを解除し、通常動作モードを設定する。

続いて、テスト回路２２について図面を用いて説明する。
図３は、図２に示すテスト回路２２の動作に係る部分のブロック図である。
アドレスバッファ１２は、アドレス端子Ａ０〜Ａ９各々に対応したアドレス初段回路１２１（ＰＡＤＤ０〜ＰＡＤＤ９）及びＹアドレスバッファ回路１２２（ＣＹＡＤ０〜ＣＹＡＤ９）、Ｙアドレスプリデコーダ回路１２３（ＣＹＰＤ１とＹＰＤ９）を有している。アドレスバッファ１２は、ＡＣＴコマンドによりロウアドレスを半導体装置１０に取り込むときと、ＲＥＡＤコマンドまたはＷＲＴコマンドによりカラムアドレスを半導体装置１０に取り込むときに共用される。そのため、本実施形態においては、アドレス端子Ａ９に係るＹアドレスバッファ回路（ＣＹＡＤ９）及びＹアドレスプリデコーダ回路（ＹＰＤ９）は、カラムアドレス選択の際に使用されない。つまり、アドレス端子Ａ９が示す０または１の論理は、Ｙアドレスデコーダ１４１が通常メモリセル領域１１１を列単位で選択するカラムアドレス選択の際に使用されないビット情報である。ただし、アドレス初段回路（ＰＡＤＤ９）は、ＲＥＡＤコマンドまたはＷＲＴコマンドにより他のアドレス初段回路（ＰＡＤＤ０〜ＰＡＤＤ８）がカラムアドレスを取り込むときに、同様にアドレス端子Ａ９よりアドレス（第２の論理）を取り込む。つまり、コマンド制御回路２３（第３の制御回路）は、ＲＥＡＤコマンドまたはＷＲＴコマンドが入力されたとき、アドレス初段回路ＰＡＤＤ９を活性化し、アドレス端子Ａ９（第１の外部端子）のＨ／Ｌレベル（第１の外部端子が示す第２の論理）がテスト回路２２に供給されるようにする。
また、アドレス初段回路１２１（アドレス端子Ａ９に対応する初段回路も含む）は、ＭＲＳコマンド入力によりコマンド制御回路２３により活性化され、各アドレス端子に供給されるＨ／Ｌレベル（第１の論理）を、論理レベルを変えないで内部アドレス信号ＣＩＡ（ＭＲＳコード）としてモードレジスタ１７へ出力する。

Ｙアドレスデコーダ１４１は、図２に示すカラムデコーダ１４に相当し、Ｙアドレスプリデコーダ回路１２３が出力するプリデコード信号をデコードし、Ｙスイッチ信号ＹＳＷ０００〜５１１のいずれかをＨレベルとし、通常メモリセル領域１１１を列単位で選択する。
アドレス比較回路２０は、Ｙリダンダンシ回路２０Ａ（ＣＹＲＥＤ）と不揮発性記憶回路２０Ｂとを備える。不揮発性記憶回路２０Ｂは、レーザーフューズ素子または電気フューズにより構成され、通常メモリセル領域１１１における欠陥のあるメモリセルを含む列の位置を示す情報（冗長ＲＯＭアドレス）を記憶する。
Ｙリダンダンシ回路２０Ａは、半導体装置に、外部からＲＥＡＤコマンドまたはＷＲＴコマンドとともに入力されるアドレス信号ＹＡと冗長ＲＯＭアドレスとを比較し、一致すれば冗長Ｈｉｔ信号を、Ｙアドレスプリデコーダ回路１２３（ＣＹＰＤ１）とリダンダンシＹドライバ１４２（ＲＹＳＷ）に対して出力する。
ＲＥＡＤコマンドまたはＷＲＴコマンドにより活性化されているＹアドレスプリデコーダ回路１２３は、外部から冗長ＲＯＭアドレスに相当するアドレスが入力された場合、冗長Ｈｉｔ信号が入力されることにより、プリデコード信号をＹアドレスデコーダ１４１に対して出力しない。これによって、Ｙアドレスデコーダ１４１は、列選択制御を行わず、不良メモリセルを含む列は選択されない。一方、リダンダンシＹドライバ１４２は、冗長Ｈｉｔ信号が入力され、冗長ＲＯＭアドレスに対応するリダンダンシＹスイッチ信号ＲＹＳＷを出力し、冗長列選択制御を行い、冗長メモリセルにアクセスする。このようにして、通常メモリセル領域１１１における不良メモリセルはアクセスされず、冗長メモリセル領域１１２における冗長メモリセルがアクセスされる。
つまり、Ｙアドレスプリデコーダ回路１２３とＹアドレスデコーダ１４１（第１の制御回路）が通常メモリセル領域１１１を列選択する動作と、Ｙリダンダンシ回路２０ＡとリダンダンシＹドライバ１４２（第２の制御回路）が冗長メモリセル領域１１２を列選択する動作は、同時に行われることのない、排他的な動作である。

Ｙリダンダンシ活性化制御テスト回路１７４（第５の制御回路）及びＹリダンダンシ活性化テスト回路１７６は、それぞれ図２に示すモードレジスタ１７に含まれる回路である。
Ｙリダンダンシ活性化制御テスト回路１７４は、半導体装置１０にＭＲＳコマンドが供給される際にモードレジスタ１７に取り込んだアドレス信号ＣＩＡ（ＭＲＳコード）が入力され、ＭＲＳコードの論理が予め設定されたコードの論理と一致する場合、テスト動作モード（第１のテストモード）への移行を示すＨレベルのテスト回路有効化信号ＴＲＹＣＮＴを発生する。また、Ｙリダンダンシ活性化制御テスト回路１７４は、電源を投入している期間、再度ＭＲＳコマンドが供給されて同時に別のＭＲＳコードが入力されるまで、Ｈレベルのテスト回路有効化信号ＴＲＹＣＮＴをテスト回路２２に対して出力する。
Ｙリダンダンシ活性化テスト回路１７６は、関連技術で説明した回路であり、同じくＭＲＳコマンドとともにモードレジスタ１７に取り込んだアドレス信号ＣＩＡ（ＭＲＳコード）が入力され、ＭＲＳコードの論理が予め設定されたコード（上記Ｙリダンダンシ活性化制御テスト回路１７４のコードとは異なるコード）の論理と一致する場合、テスト動作モード（第２のテストモード）への移行を示すＨレベルのテスト信号ＴＲＥＤＹＰＲＥを発生する。
テスト回路２２（第４の制御回路；Ｙリダンダンシ活性化アドレス制御テスト回路ＴＲＹＡＤ０）は、内部アドレス信号ＣＩＡ＜９＞、テスト回路有効化信号ＴＲＹＣＮＴ、テスト信号ＴＲＥＤＹＰＲＥが入力され、テスト信号ＴＲＥＤＹを出力する。
テスト回路２２は、第１のテストモードにおいては、Ｈレベルのテスト回路有効化信号ＴＲＹＣＮＴが入力され、かつ、アドレス端子Ａ９の論理である第２の内部アドレス信号ＣＩＡ＜９＞のレベルがＨレベルのとき、Ｈレベルのテスト信号ＴＲＥＤＹを出力する。また、テスト回路２２は、第１のテストモードにおいて、Ｈレベルのテスト回路有効化信号ＴＲＹＣＮＴが入力され、かつ、内部信号ＣＩＡ＜９＞がＬレベルのときＬレベルのテスト信号ＴＲＥＤＹを出力する。

つまり、Ｙリダンダンシ活性化制御テスト回路１７４（第５の制御回路）は、少なくとも一つの第２の外部端子（または、コマンド制御回路２３に接続される外部メモリ制御信号ＣＳ、ＲＡＳ、ＣＡＳ、ＷＥが入力される複数の外部端子）が示す論理、つまり、ＭＲＳコマンドが供給されることを示す論理（第３の論理；外部メモリ制御信号が全てＬレベル）によって、テスト回路２２（第４の制御回路）の動作を有効にするテスト回路有効化信号ＴＲＹＣＮＴをＬレベルからＨレベルへ変化させる。
なお、テスト回路２２は、第２のテストモードにおいては、Ｈレベルのテスト信号ＴＲＥＤＹＰＲＥが入力され、Ｈレベルのテスト信号ＴＲＥＤＹを出力する。

上記第１のテストモードにおいて、Ｙアドレスプリデコーダ回路１２３は、テスト信号ＴＲＥＤＹがＨレベルの場合、ＲＥＡＤコマンドまたはＷＲＴコマンドと同時に取り込んだカラムアドレスに応じたプリデコード信号を出力しない。このため、Ｙアドレスデコーダ１４１は、通常メモリセル領域１１１の列選択を行わない。一方、Ｙリダンダンシ回路２０Ａは、テスト信号ＴＲＥＤＹがＨレベルの場合、ＲＥＡＤコマンドまたはＷＲＴコマンドと同時に取り込んだカラムアドレスと冗長ＲＯＭアドレスが一致する場合、冗長Ｈｉｔ信号をリダンダンシＹドライバ１４２へ出力する。これにより、リダンダンシＹドライバ１４２は、冗長ＲＯＭアドレスに対応するリダンダンシＹスイッチ信号ＲＹＳＷを出力し、冗長列選択を行う。

また、上記第１のテストモードにおいて、Ｙアドレスプリデコーダ回路１２３は、テスト信号ＴＲＥＤＹがＬレベルの場合、ＲＥＡＤコマンドまたはＷＲＴコマンドと同時に取り込んだカラムアドレスに応じたプリデコード信号を出力する。これにより、Ｙアドレスデコーダ１４１は、取り込んだカラムアドレスに対応するカラムスイッチ信号を出力し、通常メモリセル領域１１１の列選択を行う。一方、Ｙリダンダンシ回路２０Ａは、テスト信号ＴＲＥＤＹがＬレベルの場合、ＲＥＡＤコマンドまたはＷＲＴコマンドと同時に取り込んだカラムアドレスと冗長ＲＯＭアドレスとの一致判定を行わず、冗長Ｈｉｔ信号を出力しない。このため、リダンダンシＹドライバ１４２は、冗長ＲＯＭアドレスに対応するリダンダンシＹスイッチ信号ＲＹＳＷを出力することはなく、冗長列選択を行わない。

つまり、テスト回路２２（第４の制御回路）は、アドレス端子Ａ９（第１の外部端子）に入力されるＬ／Ｈレベル（第１の外部端子が示す第２の論理）によって、テスト信号ＴＲＥＤＹをＬ／Ｈレベルとする。テスト回路２２は、テスト信号ＴＲＥＤＹをＬ／Ｈレベルとし、Ｙアドレスプリデコーダ回路１２３とＹアドレスデコーダ１４１（第１の制御回路）が通常メモリセル領域１１１を列選択する動作と、この動作とは同時に行われることのない、つまり排他的な動作であるＹリダンダンシ回路２０ＡとリダンダンシＹドライバ１４２（第２の制御回路）が冗長メモリセル領域１１２を列選択するという動作とを切り替える。

このような構成により、半導体装置１０は、テスト動作モード（上記第１のテストモード）において、通常メモリセル領域１１１におけるメモリセルと、冗長メモリセル領域１１２におけるメモリセルとにアクセスできる。以下にタイミングチャートを用いて説明する。
図４は、半導体装置１０の動作を示すタイミングチャートである。
時刻ｔ１より前におけるクロック信号ＣＬＫの立ち上り時に、半導体装置１０のコマンドデコーダ１６には、ＭＲＳコマンド（外部メモリ制御信号ＣＳ、ＲＡＳ、ＷＥ、ＣＡＳが全てＬレベル）が入力される。モードレジスタ１７のＹリダンダンシ活性化制御テスト回路１７４は、ＭＲＳコマンドが入力され、入力されるアドレスの論理が所定の論理であるので、テスト回路有効化信号ＴＲＹＣＮＴをＬレベルからＨレベルへ変化させ、以降、再度ＭＲＳコマンドが入力されるまでＨレベルを維持する。

次に、時刻ｔ１に続くクロック信号ＣＬＫの立ち上り時に、半導体装置１０のコマンドデコーダ１６には、ＡＣＴコマンド（外部メモリ制御信号ＣＳ、ＲＡＳがＬレベルであり外部メモリ制御信号ＣＡＳ、ＷＥがＨレベル）が入力される。
ロウデコーダ１３及びアドレスバッファ１２は、コマンド制御回路２３から活性化を示す活性非活性制御信号が入力され、活性化される。また、ＡＣＴコマンド入力と同時に、外部入力のアドレス信号がアドレスバッファ１２にラッチされる。そして、活性化されたロウデコーダ１３は、ラッチされたアドレス信号をデコードし、メモリセルアレイ１１のワード線を選択および駆動する。また、ＡＣＴコマンド入力により、センスアンプ１５、データ入出力回路１９も、活性化を示す活性非活性制御信号が入力され、活性化される。また、制御回路１８は、内部で活性化を示す活性非活性制御信号をタイミング調整し、センスアンプ１５へ出力する。タイミング調整した信号が入力されるセンスアンプ１５は、ビット線の電圧を増幅する。

ＡＣＴコマンド入力に続くクロック信号ＣＬＫの立ち上り時に、半導体装置１０のコマンドデコーダ１６には、ＷＲＴコマンド（外部メモリ制御信号ＣＳ、ＣＡＳ、ＷＥがＬレベルであり、外部メモリ制御信号ＲＡＳがＨレベル）が入力される。このとき、コマンドデコーダ１６の内部コマンド信号の中で、内部ライト信号がＬレベルからＨレベルへ変化する。この内部ライト信号のＨレベルへの変化に対応して、半導体装置１０の内部でライト動作が行われる。すなわち、既にＡＣＴコマンドにより活性化されているアドレスバッファ１２は、今度はＷＲＴコマンドとともに入力される外部入力のアドレス信号をラッチする。また、Ｙアドレスプリデコーダ回路１２３、カラムデコーダ１４、Ｙリダンダンシ回路２０Ａ及びリダンダンシＹドライバ１４２は、ＷＲＴコマンドにより活性化される。
アドレス端子Ａ９は、Ｌレベルの信号が入力されているので、アドレス初段回路はＬレベルの内部アドレス信号ＣＩＡ＜９＞をテスト回路２２に出力する。テスト回路２２は、既にＭＲＳコマンドによって、入力されるテスト回路有効化信号ＴＲＹＣＮＴがＨレベルであるので、テスト信号ＴＲＥＤＹをＬレベルのまま維持する。
これによって、カラムデコーダ１４は、ラッチされたアドレス信号（Ｙ＝Ｙ００１）をデコードし、Ｙスイッチ信号ＹＳＷ０００をＨレベルにし、メモリセルアレイ１１のビット線を選択する。制御回路１８は、ライト制御信号をタイミング制御し、データ入出力回路１９へ出力する。ライト制御信号が入力されるデータ入出力回路１９は、選択された通常メモリセル領域１１１のビット線をＩ／Ｏ線及びカラムスイッチを介して、センスアンプ１５とともに駆動し、外部から入力されるデータを、メモリセルに書き込む。

最初のＷＲＴコマンド入力から、時刻ｔ２までに、コマンドデコーダ１６は、複数回のＷＲＴコマンドを復号し、各々のＷＲＴコマンドに応じて、コマンドデコーダ１６の内部コマンド信号の中で、内部ライト信号がＬレベルからＨレベルへ変化させる。この内部ライト信号のＨレベルへの変化に対応して、半導体装置１０の内部でライト動作が行われる。すなわち、既にＡＣＴコマンドにより活性化されているアドレスバッファ１２は、ＷＲＴコマンドとともに入力される外部入力のアドレス信号をラッチする。
この間、アドレス端子Ａ９にはＬレベルが入力されており、内部アドレス信号ＣＩＡ＜９＞はＬレベルであるので、テスト回路２２は、テスト信号ＴＲＥＤＹをＬレベルのまま維持し続ける。
Ｙアドレスデコーダ１４１は、ＷＲＴコマンドが半導体装置に入力される毎に、ＷＲＴコマンドと同時に供給されるカラムアドレスに基づいて、通常メモリセル領域１１１における最後のメモリ列（Ｙ＝ＹＭＡＸで位置が示される列）までを選択する。選択される各々の列においてアクセスされるメモリセルには、それぞれ外部から供給されるデータが書き込まれる。

時刻ｔ２に、アドレス端子Ａ９に入力される信号レベルが、ＬレベルからＨレベルへ変化すると、テスト回路２２は、テスト信号ＴＲＥＤＹをＬレベルからＨレベルへと変化させる。これにより、テスト回路２２は、Ｙアドレスプリデコーダ回路１２３とＹアドレスデコーダ１４１（第１の制御回路）が通常メモリセル領域１１１を列選択する動作を、Ｙリダンダンシ回路２０ＡとリダンダンシＹドライバ１４２（第２の制御回路）が冗長メモリセル領域１１２を列選択する動作へと切り替える。
時刻ｔ２以降、ＰＲＥコマンドが入力されるまで、ＷＲＴコマンドが、半導体装置１０に複数回入力されるが、コマンドデコーダ１６は、複数回のＷＲＴコマンド各々を復号し、各々のＷＲＴコマンドに応じて、コマンドデコーダ１６の内部コマンド信号の中で、内部ライト信号がＬレベルからＨレベルへ変化させる。この内部ライト信号のＨレベルへの変化に対応して、半導体装置１０の内部でライト動作が行われる。すなわち、既にＡＣＴコマンドにより活性化されているアドレスバッファ１２は、ＷＲＴコマンドとともに入力される外部入力のアドレス信号をラッチする。
この間、アドレス端子Ａ９にはＨレベルが入力されており、内部アドレス信号ＣＩＡ＜９＞はＨレベルであるので、テスト回路２２は、テスト信号ＴＲＥＤＹをＨレベルのまま維持し続ける。
Ｙリダンダンシ回路２０Ａは、ＷＲＴコマンドが半導体装置に入力される毎に、ＷＲＴコマンドと同時に供給されるカラムアドレスと冗長ＲＯＭアドレスとを比較し、一致すれば冗長Ｈｉｔ信号を出力する。リダンダンシＹドライバ１４２は、冗長Ｈｉｔ信号が入力され、冗長ＲＯＭアドレスに対応するリダンダンシＹスイッチ信号ＲＹＳＷを出力し、冗長メモリセル領域１１２における最後のメモリ列（Ｙ＝ＴＹＭＡＸで位置が示される列）を列単位で選択する。選択される各々の列においてアクセスされるメモリセルには、それぞれ外部から供給されるデータが書き込まれる。

尚、ＷＲＴコマンドは周知のバーストライトによって実施される。バーストライトとは、クロック信号ＣＬＫの立ち上りに同期して一回のＷＲＴコマンドとそのＷＲＴコマンドに付随して供給されたアドレスから、次のクロック信号ＣＬＫの立ち上りに同期してＷＲＴコマンド及び次のアドレスを入力することなく書き込みデータのみを外部から供給して対応するメモリセルにデータを書き込むことを示す。バースト長は、８，１６，６４等がある。前記次のアドレスは、不図示の内部アドレス生成回路（内部アドレスカウンタ）がＷＲＴコマンドに付随して供給されたアドレスから生成する。
更に、ＷＲＴコマンド（ライトコマンド）によって複数のメモリセルに期待値を書き込んだ後の、ＲＥＡＤコマンド（リードコマンド）による複数のメモリセルのリードチェックも同様である。ＲＥＡＤコマンドは周知のバーストリードによって実施される。
更に、テストモード時、不揮発性記憶回路２０ＢがＹリダンダンシ回路２０Ａ（ＣＹＲＥＤ）へ供給する情報（冗長ＲＯＭアドレス）に代えて、例えば擬似的に下位アドレス（列の０番地）をＹリダンダンシ回路２０Ａ（ＣＹＲＥＤ）へ供給する不図示の第２のテスト回路を用いてもよい。時刻ｔ２以降の一回のＷＲＴコマンドとそのＷＲＴコマンドに付随する列アドレス（Ｙ＝０番地）を一回供給するのみで、冗長メモリセルへ簡易迅速にアクセスできる。列冗長のラインが８つのラインであれば、擬似的な下位アドレスを０番地、１番地、２番地、〜７番地の複数の擬似アドレスを供給すれば良い。バースト長が８であるバーストライトを適用すれば、一回のＷＲＴコマンドを供給するのみでよい。

最後のＷＲＴコマンドに続くクロック信号ＣＬＫの立ち上り時に、半導体装置１０のコマンドデコーダ１６には、ＰＲＥコマンド（外部メモリ制御信号ＣＳ、ＲＡＳ、ＷＥがＬレベルであり、外部メモリ制御信号ＣＡＳがＨレベル）が入力される。このとき、コマンドデコーダ１６の内部コマンド信号の中で、内部プリチャージ信号がＬレベルからＨレベルへ変化する。この内部プリチャージ信号のＨレベルへの変化に対応して、半導体装置１０の内部でプリチャージ動作が行われる。すなわち、ロウデコーダ１３は、非活性化を示す活性非活性制御信号が入力されて非活性化され、メモリセルアレイ１１のワード線が非選択状態となり、メモリセルアレイ１１のビット線が所定の電圧へプリチャージされ、半導体装置１０はスタンバイ状態（ＩＤＬＥ）となる。また、ＰＲＥコマンド入力により、カラムデコーダ１４、センスアンプ１５、Ｙリダンダンシ回路２０Ａ、データ入出力回路１９も、非活性化を示す活性非活性制御信号が入力され、非活性化される。

このように、半導体装置１０においては、２つの領域にまたがるメモリセルを試験するため、一回のＭＲＳコマンド供給によりテスト回路２２を有効化し、その後一回のＡＣＴコマンドと一回のＰＲＥコマンドの間で、複数回のＷＲＴコマンドまたはＲＥＡＤコマンドをカラムアドレスとともに供給する。これによって、一つのＡＣＴコマンドが指示する動作サイクルの間に（一つのワード線を選択し維持した状態で）、通常メモリセル領域１１１と冗長メモリセル領域１１２との両方の領域をアクセスすることができる。

次に、以上のような構成を備えた半導体装置１０の試験方法について処理フロー図を用いて説明する。
図５は、半導体装置１０を試験する際の処理フロー図であり、半導体試験装置（テスタ）が半導体装置にコマンド等を供給する処理と、コマンド等が供給された半導体装置１０が行う処理を示している。
以下、半導体装置１０のメモリセルアレイ１１における通常メモリセル領域１１１と冗長メモリセル領域１１２において、一つのワード線を選択し、選択したワード線に接続されたメモリセルにアクセスする処理について図５を用いて説明する。

テスタは、スタンバイ状態（ＩＤＬＥ）にある半導体装置１０に、ＭＲＳコマンド（複数の端子が示す第１の論理）及びアドレス信号を供給する（ステップＳ１）。アドレス信号の論理が所定のアドレスの論理である場合、半導体装置１０におけるＹリダンダンシ活性化制御テスト回路１７４（第５の制御回路）は、テスト回路２２に、アドレス端子Ａ９の（第１の外部端子）の論理（第１の外部端子が示す論理、以下、付加ビットＡ９とし、Ａ９＝０またはＡ９＝１として論理を示す。）が入力可能となるように、テスト回路有効化信号ＴＲＹＣＮＴをＬレベルからＨレベルへ変化させ、テスト回路２２を有効にする。一方、Ｙリダンダンシ活性化制御テスト回路１７４は、アドレス信号の論理が所定のアドレスの論理でない場合、テスト回路有効化信号ＴＲＹＣＮＴのＬレベルを維持し、テスト回路２２を有効にしない。

次に、テスタは、ＡＣＴコマンド及び上記ワード線の位置を示すアドレスを供給する（ステップＳ２）。半導体装置１０のメモリセルアレイ１１（通常メモリセル領域１１１及び冗長メモリセル領域１１２）において、一本のワード線が選択される。また、ワード線に接続された複数のメモリセルが、それぞれのビット線と接続され、所定期間後センスアンプ１５が動作し、選択されたメモリセルのデータがそれぞれ増幅される。

次に、半導体装置１０が列選択を行う際のアドレス初期値（外部ＳＴＡＲＴアドレス）とアドレス最終値（外部ＥＮＤアドレス）を、テスタ内部のレジスタにセットする（ステップＳ３）。例えば、外部ＳＴＡＲＴアドレスは、通常メモリセル領域１１１における最下位アドレス（Ｙ０００）であり、外部ＥＮＤアドレスは、通常メモリセル領域１１１における最上位アドレス（Ｙ５１１）である。

ステップＳ３に続いて、テスタは、ステップＳ３で設定した外部ＳＴＡＲＴアドレスをカラムアドレスとして、ＷＲＴコマンド（またはＲＥＡＤコマンド）とともに、半導体装置１０に供給する。ＷＲＴコマンド（またはＲＥＡＤコマンド）により、半導体装置１０内のカラム系の回路であるＹアドレスデコーダ（第１の制御回路）及びリダンダンシＹドライバ（第２の制御回路）も活性化される。また、テスタは、カラムアドレス供給と同時に、アドレス端子Ａ９にＬレベル（付加ビットＡ９の論理０）または、Ｈレベル（付加ビットＡ９の論理１）を供給する（ステップＳ４）。
これにより、半導体装置１０のテスト回路２２は、入力されるテスト回路有効化信号ＴＲＹＣＮＴがＨレベルである場合（付加ビットＡ９が有効）、アドレス端子Ａ９の論理によってテスト信号ＴＲＥＤＹを出力する（ステップＳ５−Ｙｅｓ）。一方、テスト回路２２は、入力されるテスト回路有効化信号ＴＲＹＣＮＴがＬレベルである場合（付加ビットＡ９が無効）、テスト信号ＴＲＥＤＹをＬレベルのまま維持する（ステップＳ５−Ｎｏ）。
また、テスト回路２２は、付加ビットＡ９が有効、かつ、内部アドレス信号ＣＩＡ＜９＞がＨレベルの場合（アドレス端子Ａ９の論理が１）、テスト信号ＴＲＥＤＹをＬレベルからＨレベルへ変化させる（ステップＳ６−Ｙｅｓ）。一方、テスト回路２２は、付加ビットＡ９が有効、かつ、内部アドレス信号ＣＩＡ＜９＞がＬレベルの場合（アドレス端子Ａ９の論理が０）、テスト信号ＴＲＥＤＹをＬレベルのまま維持する（ステップＳ６−Ｎｏ）。
上記ステップＳ５−ＹｅｓまたはステップＳ６−Ｎｏの場合（付加ビットＡ９有効かつ付加ビット＝０の場合、または付加ビットＡ９無効の場合）、ステップＳ７に進む。また、ステップＳ６−Ｙｅｓの場合（付加ビットＡ９有効かつ付加ビット＝１の場合）、ステップＳ８に進む。

上記ステップＳ５−ＹｅｓまたはステップＳ６−Ｎｏの場合（付加ビットＡ９有効かつ付加ビット＝０の場合、または付加ビットＡ９無効の場合）、テスト回路２２が出力するテスト信号ＴＲＥＤＹはＬレベルであるので、活性化されているＹアドレスプリデコーダ回路１２３は、列アドレスをプリデコードし、プリデコード信号を出力する。Ｙアドレスデコーダ１４１は、入力されるプリデコード信号をデコードし、Ｙスイッチ信号ＹＳＷ０００を出力し、テスタが指定するカラムアドレスの位置の列選択を行う。現在供給されているコマンドがＷＲＴコマンドの場合、アクセスされたメモリセルにはデータ入出力回路１９を介してデータがテスタから書き込まれる。ＲＥＡＤコマンドが供給されている場合、アクセスされたメモリセルのデータが、データ入出力回路１９を介して読み出され、テスタは読み出されたデータが期待値（先にメモリセルに書いたデータ）と一致するか否かを判定する（ステップＳ７）。

また、上記ステップＳ６−Ｙｅｓの場合（付加ビットＡ９有効かつ付加ビット＝１の場合）、テスト回路２２が出力するテスト信号ＴＲＥＤＹはＨレベルであるので、活性されているＹリダンダンシ回路２０Ａは、ＷＲＴコマンドまたはＲＥＡＤコマンドと同時に供給されるカラムアドレスと冗長ＲＯＭアドレスとを比較し、一致すれば冗長Ｈｉｔ信号を出力する。リダンダンシＹドライバ１４２は、冗長Ｈｉｔ信号が入力され、冗長ＲＯＭアドレスに対応するリダンダンシＹスイッチ信号ＲＹＳＷを出力し、冗長メモリセル領域１１２を列単位で選択する。現在供給されているコマンドがＷＲＴコマンドの場合、アクセスされた冗長メモリセルにはデータ入出力回路１９を介してデータがテスタから書き込まれる。ＲＥＡＤコマンドが供給されている場合、アクセスされた冗長メモリセルのデータが、データ入出力回路１９を介して読み出され、テスタは読み出されたデータが期待値（先に冗長メモリセルに書いたデータ）と一致するか否かを判定する（ステップＳ８）。

続いて、テスタは、半導体装置１０に供給するカラムアドレスがステップＳ３において内部のレジスタにセットした外部ＥＮＤアドレスに一致するか否かを判定し（ステップＳ９）、一致しない場合、供給するアドレスをインクリメントし、ステップＳ４以降の動作を行う（ステップＳ９−Ｎｏ）。半導体装置１０に供給するカラムアドレスがステップＳ３において内部のレジスタにセットした外部ＥＮＤアドレスに一致する場合、テスタは、ＡＣＴコマンドにより選択された１本のワード線で選択される複数のメモリセル（通常及び冗長メモリセル）全てのアクセスが終了したので、ＷＲＴコマンドまたはＲＥＡＤコマンドの供給を終了する（ステップＳ９−Ｙｅｓ）。
テスタは、半導体装置１０にＰＲＥコマンドを供給し、半導体装置１０をＩＤＬＥへ戻す（ステップＳ１０）。

半導体装置１０によれば、まず、第３の論理によって、テスト回路２２（第４の制御回路）を有効にする。上記実施例では、ＭＲＳコードをＹリダンダンシ活性化制御テスト回路１７４へ供給してテスト回路２２を有効にしている。
次に、半導体装置１０に、ＡＣＴコマンドに続いてＲＥＡＤコマンドまたはＷＲＴコマンドを供給すると、コマンド制御回路２３（第３の制御回路）は、通常メモリセル領域１１１（通常領域）にアクセスするＹアドレスプリデコーダ回路及びＹアドレスデコーダ１４１（第１の制御回路）と、冗長メモリセル領域１１２（冗長領域）にアクセスするＹリダンダンシ回路２０Ａ及びリダンダンシＹドライバ１４２（第２の制御回路）とを活性化させる。
続いて、半導体装置１０にＲＥＡＤコマンドまたはＷＲＴコマンドとともにカラムアドレスを供給して列選択制御を行う際、コマンド制御回路２３により有効とされるアドレス端子Ａ９（第１の外部端子）に供給する電圧レベル（第１の外部端子が示す第２の論理）を変化させる。
これにより、テスト回路２２は、Ｙアドレスデコーダ１４１が行う通常メモリセル領域１１１における列選択と、リダンダンシＹドライバ１４２が行う冗長メモリセル領域１１２における列選択との２つの制御を切り替える。
よって、一つのＡＣＴコマンドが指示する動作において、アドレス端子Ａ９の論理を変えるだけで通常メモリセル領域１１１へのアクセスと冗長メモリセル領域１１２へのアクセスを切り替えることができる。従って、関連する半導体装置のように、上記ＡＣＴコマンド、半導体装置の非活性化を指示するＰＲＥコマンド、冗長領域へ切り替えるためのＭＲＳコマンドを、領域の切り替えの度に供給する必要はなくなる。これにより、通常領域及び冗長領域におけるメモリセルを交互に、或いは一方の領域のメモリセル全てにアクセスしてから連続して他方の領域のメモリセル全てにアクセスすることが可能となり、メモリセルの試験時間を短縮できるので、試験コストを削減できる。

本願の技術思想は、例えば、様々な機能として使用される２つの象限（通常領域／冗長領域）の試験に適用できる。更に、図面で開示した各ブロックの接続方法や回路形式、その他の制御信号を生成する回路は、実施例が開示する回路形式に限られない。
例えば、上記実施形態の説明においては、テスト回路２２にアドレス信号ＣＩＡ＜９＞が入力される回路形式を説明した。しかし、この回路形式に限るものではなく、例えば、アドレス端子Ａ９以外の外部端子（第１の外部端子）が直接または間接にテスト回路２２に接続されて第２の論理が入力される構成とする。そして、コマンド制御回路２３（第３の制御回路）が、リードコマンドまたはライトコマンドが外部から入力されると、有効化されているテスト回路２２（第４の制御回路）を制御して、アドレス端子Ａ９以外の外部端子（第１の外部端子）のＬレベル／Ｈレベルによりテスト信号ＴＲＥＤＹを発生する回路形式としてもよい。或いは、Ｙリダンダンシ活性化制御テスト回路１７４（第５の制御回路）によって有効化されているテスト回路２２が、コマンド制御回路２３により制御されず、第１の外部端子のＬレベル／Ｈレベルに基づき、Ｌレベル／Ｈレベルのテスト信号ＴＲＥＤＹを発生する回路形式としてもよい。いずれにしろ、テスト回路２２は、第１の外部端子の示す論理により、テスト信号ＴＲＥＤＹを発生し、第１の制御回路と第２の制御回路とを切り替え制御する。
また、本発明の半導体装置および半導体装置の試験方法の技術思想は、様々な半導体装置に適用することができる。本発明の実施形態においては、主にメモリ（Memory）での実施例を開示したが、これに限られず、メモリ以外の半導体装置、例えば、ＣＰＵ（Central Processing Unit）、ＭＣＵ（Micro Control Unit）、ＤＳＰ（Digital Signal Processor）、ＡＳＩＣ（Application Specific Integrated Circuit）、ＡＳＳＰ（Application Specific Standard Product）等の半導体装置全般に、本発明を適用することができる。更にこれらの半導体装置は、冗長メモリセルとレギュラーメモリセル(通常メモリセル)を含んでいても良い。
また、このような本発明が適用された半導体装置の製品形態としては、例えば、ＳＯＣ（システムオンチップ）、ＭＣＰ（マルチチップパッケージ）やＰＯＰ（パッケージオンパッケージ）などが挙げられる。これらの任意の製品形態、パッケージ形態を有する半導体装置に対して本発明を適用することができる。
また、トランジスタは、電界効果トランジスタ（Field Eeffect Transistor;FET）であれば良く、ＭＯＳ（Metal Oxide Semiconductor）以外にもＭＩＳ（Metal-Insulator Semiconductor）、TFT(Thin Film Transistor)等の様々なＦＥＴに適用できる。トランジスタ等の様々なＦＥＴに適用できる。更に、装置内に一部のバイポーラ型トランジスタを有しても良い。
更に、ＰＭＯＳトランジスタ（Ｐ型チャネルＭＯＳトランジスタ）は、第２導電型のトランジスタ、ＮＭＯＳトランジスタ（Ｎ型チャネルＭＯＳトランジスタ）は、第１導電型のトランジスタの代表例である。
また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

１０…半導体装置、１１…メモリセルアレイ、１１１…通常メモリセル領域、１１２…冗長メモリセル領域、１１１ｍ，１１２ｍ…メモリセル、１１ａ…ワード線、１１ｂ，１１ｃ…ビット線、１２…アドレスバッファ、１３…ロウデコーダ、１４…カラムデコーダ、１５…センスアンプ、１６…コマンドデコーダ、１７…モードレジスタ、１８…制御回路、１９…データ入出力回路、２０…アドレス比較回路、２１…クロック生成回路、２２…テスト回路、２３…コマンド制御回路、１２１，ＰＡＤＤ９…アドレス初段回路、１２２…Ｙアドレスバッファ回路、１２３…Ｙアドレスプリデコーダ回路、１４１…Ｙアドレスデコーダ、１４２…リダンダンシＹドライバ、２０Ａ…Ｙリダンダンシ回路、２０Ｂ…不揮発性記憶回路、１７４…Ｙリダンダンシ活性化制御テスト回路、１７６…Ｙリダンダンシ活性化テスト回路、ＴＲＹＣＮＴ…テスト回路有効化信号、ＴＲＥＤＹ，ＴＲＥＤＹＰＲＥ…テスト信号、ＹＳＷ０００…Ｙスイッチ信号、ＲＹＳＷ…リダンダンシＹスイッチ信号

Claims (17)

1. 通常領域をアクセスする第１の制御回路と、
   前記通常領域と同時にアクセスできない排他的な領域である冗長領域をアクセスする第２の制御回路と、
   複数の外部端子が示す第１の論理によって、前記第１と第２の制御回路の活性化及び非活性を制御する第３の制御回路と、
   第１の外部端子が示す第２の論理によって、前記第１と第２の制御回路の互いに排他的な動作を切り替える第４の制御回路と、
   前記第４の制御回路を有効にするか否かを制御する第５の制御回路と、
   を有する半導体装置。
2. 前記第５の制御回路は、前記半導体装置をテスト動作モードへ移行させるテストモードコマンドが示す第３の論理によって、前記第４の制御回路を有効にする、ことを特徴とする請求項１に記載の半導体装置。
3. 前記第５の制御回路は、
   前記第３の論理に対応して前記第４の制御回路の動作を有効にする有効化信号を生成し、
   前記第４の制御回路は、
   前記有効化信号及び前記第２の論理の０と１のいずれか一方の論理によって、前記第１の制御回路の前記通常領域へのアクセスを有効にし、
   前記有効化信号及び前記第２の論理の０と１のいずれか他方の論理によって、前記第２の制御回路の前記冗長領域へのアクセスを有効にする、
   ことを特徴とする請求項２に記載の半導体装置。
4. 前記テストモードコマンドは、前記複数の外部端子から供給されるモードレジスタコマンドである、ことを特徴とする請求項３に記載の半導体装置。
5. 前記第１の外部端子は、前記複数の外部端子と異なる外部端子である、ことを特徴とする請求項４に記載の半導体装置。
6. 前記テストモードコマンドは、前記複数の外部端子と異なる少なくとも一つの第２の外部端子から供給される、ことを特徴とする請求項３に記載の半導体装置。
7. 前記第１の外部端子から供給される前記第２の論理は、前記第３の制御回路によって有効にされる、ことを特徴とする請求項１から請求項６のいずれか一項に記載の半導体装置。
8. 前記通常領域及び前記冗長領域のそれぞれは、複数のメモリセルが複数の行ライン及び複数の列ラインのマトリックス状に配置される記憶領域であり、
   前記第１の制御回路は、前記通常領域の列の位置を示す列アドレスにより前記通常領域が有する前記複数の列ラインを選択する第１の列選択回路を含み、
   前記第２の制御回路は、前記列アドレスが欠陥メモリセルを示す列アドレスと一致する場合、前記冗長領域が有する前記複数の列ラインを選択する第２の列選択回路を含む、
   ことを特徴とする請求項１から請求項７のいずれか一項に記載の半導体装置。
9. 更に、行アドレスにより、前記通常領域が有する行ライン及び前記冗長領域が有する行ラインを一つの行ラインとして選択する行選択回路を備え、
   前記第３の制御回路は、前記一つの行ラインの選択を指示するＡＣＴコマンドが前記複数の外部端子に供給されることにより、前記行選択回路に前記一つの行ラインの選択を実行させ、かつ、前記第１の制御回路及び第２の制御回路を活性化する、ことを特徴とする請求項８に記載の半導体装置。
10. 前記ＡＣＴコマンドに続いて、前記通常領域にデータ書き込みを指示するＷＲＴコマンド、または前記通常領域からのデータ読み出しを指示するＲＥＡＤコマンドのいずれか一方のコマンドが前記複数の外部端子へ供給され、
    前記第４の制御回路は、前記ＷＲＴコマンドまたは前記ＲＥＡＤコマンドに対応して、前記第１の制御回路と前記第２の制御回路とのいずれか一方の前記複数の列ラインの選択制御を許可し、他方の前記複数の列ラインの選択制御を禁止する、ことを特徴とする請求項９に記載の半導体装置。
11. 前記複数の行ラインの選択及び前記複数の列ラインの選択によりアクセスされたメモリセルにデータが書き込まれる、または、アクセスされたメモリセルからデータが読み出される、ことを特徴とする請求項８から請求項１０のいずれか一項に記載の半導体装置。
12. 第３の論理をモードレジスタへ一回供給し、
    前記第３の論理の供給後、ワード線を活性するアクティブコマンドをコマンド制御回路へ一回供給し、
    前記ワード線に関連するビット線を選択するアドレス情報と共に前記ビット線の選択を有効にするライトコマンド又はリードコマンドを、前記コマンド制御回路へ複数回供給し、
    通常の前記ビット線及び前記通常のビット線に関連する冗長ビット線のいずれか一方を択一に選択する第２の論理を、前記ライトコマンド又はリードコマンドと共にテスト回路へ供給し、
    前記ワード線を非活性するプリチャージコマンドを供給することなく、前記第２の論理及び前記第３の論理に従った前記通常のビット線及び前記冗長ビット線にそれぞれ関連する複数のデータのアクセスを実施する、ことを特徴とする半導体装置の試験方法。
13. 前記複数回の前記ライトコマンド又はリードコマンドの供給にそれぞれ対応して前記第２の論理を変更し、前記通常のビット線及び前記冗長ビット線にそれぞれ関連する複数のデータをアクセスする、ことを特徴とする請求項１２に記載の半導体装置の試験方法。
14. 前記アクティブコマンド及びライトコマンド又はリードコマンドを、複数の外部端子から供給し、
    前記第２の論理を、前記複数の外部端子を除く第１の外部端子から供給する、
    ことを特徴とする請求項１３に記載の半導体装置の試験方法。
15. モードレジスタコマンドを供給することによって、前記モードレジスタへ前記第３の論理を供給する、ことを特徴とする請求項１４に記載の半導体装置の試験方法。
16. 前記モードレジスタコマンドを、前記複数の外部端子から供給する、ことを特徴とする請求項１５に記載の半導体装置の試験方法。
17. 前記第３の論理を、前記複数の外部端子と異なる少なくとも一つの第２の外部端子から供給する、ことを特徴とする請求項１４に記載の半導体装置の試験方法。

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