JP2012028789A - 半導体装置 - Google Patents

Abstract

【課題】信頼性の高いコンタクトを形成する。また、検査マークを精度良く測定する。
【解決手段】活性領域を分離するための素子分離領域を含む回路部と、マーク部とを基板に有する半導体装置であって、該マーク部に形成された素子分離溝と、該素子分離溝内に形成された素子分離絶縁膜と、該素子分離絶縁膜の表面の少なくとも一部を覆うエッチングストッパー膜と、該基板の全面に形成された層間絶縁膜と、該層間絶縁膜の表面から該基板の表面まで達するコンタクトホールと、を備えたことを特徴とする。
【選択図】図１

Description

本発明は、半導体装置に係り、特に素子分離技術に関するものである。

近年、半導体デバイスの微細化、高集積化および高速化が進んでいる。そして、高いアスペクト比で形成されたコンタクトホールの低抵抗化、および素子分離絶縁膜におけるリーク電流の低減が非常に重要になってきている。

以下、従来の半導体装置について説明する。
図４３は、従来の半導体装置の回路部を説明するための断面図である。また、図４４は従来の半導体装置のマーク部を説明するための図である。
図４３は、コンタクトホールが活性領域を踏み外して開口された場合の半導体装置の回路部を示している。
図４３において、１０１はシリコン基板、１０２は素子分離絶縁膜、１０３はゲート絶縁膜、１０４は第１配線層（ゲート電極）、１０４ａはポリシリコン膜、１０４ｂはタングステン膜、１０５は絶縁膜、１０６は低濃度拡散層（ｎ−低濃度層）、１０７はサイドウォール、１０８は高濃度拡散層（ｎ＋高濃度層）、１０９は層間絶縁膜、１２０はコンタクトホール、１２１はコンタクト（コンタクトプラグ）、１２１ａはバリアメタル、１２１ｂはタングステンプラグ、１２２は第２配線層、１２２ａはバリアメタル、１２２ｂはタングステン膜を示している。

また、図４４は、ポリシリコン膜１０４ａ内にＮ型ドーパントを注入するためのマスクであるレジストパターン１２３を形成した後の、半導体装置のマーク部を示している。ここで、マーク部とは、パターンを露光する直前にフォトマスクの位置合わせを行うための位置合わせ検査マークが形成される領域、又は露光パターン（レジストパターン）と下地レイヤとの重ね合わせを検査するための重ね合わせ検査マークが形成される領域をいう。図４４において、図４３と同一の参照符号は同様の部分を示すため、その説明を簡略化ないし省略する。また、図４４の参照符号１２３は、レジストパターンを示している。
従来、マーク部に形成された素子分離絶縁膜１０２を、レジストパターン１２３の重ね合わせ検査マークとして用いていた。

特開２０００−１００９２８号公報

しかしながら、上述した従来の半導体装置には、次のような問題があった。第１の問題として、図４３に示すように、コンタクトホール１２０が活性領域を踏み外して開口された場合、コンタクトホール１２０は素子分離絶縁膜１０２にかかってしまう。ここで、層間絶縁膜１０９と素子分離絶縁膜１０２は、ともにシリコン酸化膜である。このため、層間絶縁膜１０９をドライエッチングしてコンタクトホール１２０を開口する際、素子分離絶縁膜１０２に対するエッチング選択比が十分に確保できなかった。従って、素子分離領域と活性領域の境界、すなわち素子分離絶縁膜１０２と高濃度拡散層１０８の境界で、当該素子分離絶縁膜１０２がスリット状にエッチングされてしまう問題があった（図４３参照）。
この場合、素子分離絶縁膜１０２と高濃度拡散層１０８の境界に、ドライエッチング時のプラズマダメージが残存してしまい、リーク電流が増大するという問題があった。さらに、素子分離絶縁膜１０２が高濃度拡散層１０８よりも深くスリット状にエッチングされた場合には、リーク電流が一層増大するという問題があった。
また、上述のように形成されたコンタクトホール１２０内に、バリアメタル１２１ａをスパッタ法により成膜しても、バリアメタル１２１ａを均一に形成することができなかった。さらに、バリアメタル１２１ａ上にタングステンプラグ１２１ｂをカバレージよく形成できず、素子分離絶縁膜１０２と高濃度拡散層１０８の境界にシームＡが形成される問題があった。この場合、コンタクト抵抗が増大し、またプラグの信頼性が低下してしまう問題があった。

また、第２の問題として、上記重ね合わせ検査マークとして用いられる素子分離絶縁膜１０２は半透明のシリコン酸化膜であり、十分なコントラストが得られないため、重ね合わせ検査マーク（素子分離絶縁膜１０２）の位置を精度良く測定することができなかった。すなわち、重ね合わせ検査マークの位置を誤測定してしまう問題があった。従って、重ね合わせ検査を精度良く行うことができなかった。
上述のように、素子分離絶縁膜１０２の位置を誤測定してしまうと、回路要素を精度良く形成することができないという問題があった。例えば、図４４に示す場合には、ポリシリコン膜１０４ａ内にＮ型ドーパントを正確に注入できないという問題があった。ポリシリコン膜１０４ａ内にＰ型ドーパントを注入する場合も同様である。従って、ポリシリコン膜１０４ａの所定部分に、Ｎ型ドーパントとＰ型ドーパントが両方注入されたり、あるいは何れのドーパントも注入されなかったりする問題があった。これにより、ゲート電極１０４の抵抗が増大し、デバイス不良が発生する可能性があった。

本発明は、上記従来の課題を解決するためになされたもので、信頼性の高いコンタクトを形成することを目的とする。また、検査マークを精度良く測定することを目的とする。

本願の発明に係る半導体装置は、活性領域を分離するための素子分離領域を含む回路部と、マーク部とを基板に有する半導体装置であって、該マーク部に形成された素子分離溝と、該素子分離溝内に形成された素子分離絶縁膜と、該素子分離絶縁膜の表面の少なくとも一部を覆うエッチングストッパー膜と、該基板の全面に形成された層間絶縁膜と、該層間絶縁膜の表面から該基板の表面まで達するコンタクトホールと、を備えたことを特徴とする。

本発明によれば、素子分離絶縁膜のエッジ部分を覆うエッチングストッパー膜により、コンタクトホール形成時に素子分離絶縁膜がエッチングされない。これにより、信頼性の高いコンタクトプラグを形成することができる。また、マーク部の素子分離絶縁膜上にエッチングストッパー膜を形成し、当該エッチングストッパー膜を検査マークとして用いた。従って、検査マークを精度良く形成することができる。

本発明の実施の形態１による半導体装置の回路部を説明するための断面図である。 本発明の実施の形態１による半導体装置のマーク部を説明するための断面図である。 本発明の実施の形態１による半導体装置の製造方法を説明するための図である（その１）。 本発明の実施の形態１による半導体装置の製造方法を説明するための図である（その２）。 本発明の実施の形態１による半導体装置の製造方法を説明するための図である（その３）。 本発明の実施の形態１による半導体装置の製造方法を説明するための図である（その４）。 本発明の実施の形態１による半導体装置の製造方法を説明するための図である（その５）。 本発明の実施の形態１による半導体装置の製造方法を説明するための図である（その６）。 本発明の実施の形態２による半導体装置の回路部を説明するための断面図である。 本発明の実施の形態２による半導体装置のマーク部を説明するための図である。 本発明の実施の形態２による半導体装置の製造方法を説明するための図である（その１）。 本発明の実施の形態２による半導体装置の製造方法を説明するための図である（その２）。 本発明の実施の形態２による半導体装置の製造方法を説明するための図である（その３）。 本発明の実施の形態２による半導体装置の製造方法を説明するための図である（その４）。 本発明の実施の形態２による半導体装置の製造方法を説明するための図である（その５）。 本発明の実施の形態２による半導体装置の製造方法を説明するための図である（その６）。 本発明の実施の形態３による半導体装置の回路部を説明するための断面図である。 本発明の実施の形態３による半導体装置のマーク部を説明するための図である。 本発明の実施の形態３による半導体装置の製造方法を説明するための図である（その１）。 本発明の実施の形態３による半導体装置の製造方法を説明するための図である（その２）。 本発明の実施の形態３による半導体装置の製造方法を説明するための図である（その３）。 本発明の実施の形態３による半導体装置の製造方法を説明するための図である（その４）。 本発明の実施の形態３による半導体装置の製造方法を説明するための図である（その５）。 本発明の実施の形態３による半導体装置の製造方法を説明するための図である（その６）。 本発明の実施の形態３による半導体装置の変形例を説明するための断面図である。 本発明の実施の形態４による半導体装置の回路部を説明するための断面図である。 本発明の実施の形態４による半導体装置のマーク部を説明するための図である。 本発明の実施の形態４による半導体装置の製造方法を説明するための図である（その１）。 本発明の実施の形態４による半導体装置の製造方法を説明するための図である（その２）。 本発明の実施の形態４による半導体装置の製造方法を説明するための図である（その３）。 本発明の実施の形態４による半導体装置の製造方法を説明するための図である（その４）。 本発明の実施の形態４による半導体装置の製造方法を説明するための図である（その５）。 本発明の実施の形態４による半導体装置の製造方法を説明するための図である（その６）。 本発明の実施の形態５による半導体装置の回路部を説明するための断面図である。 本発明の実施の形態５による半導体装置のマーク部を説明するための図である。 本発明の実施の形態５による半導体装置の製造方法を説明するための図である（その１）。 本発明の実施の形態５による半導体装置の製造方法を説明するための図である（その２）。 本発明の実施の形態５による半導体装置の製造方法を説明するための図である（その３）。 本発明の実施の形態５による半導体装置の製造方法を説明するための図である（その４）。 本発明の実施の形態５による半導体装置の製造方法を説明するための図である（その５）。 本発明の実施の形態５による半導体装置の製造方法を説明するための図である（その６）。 本発明の実施の形態５による半導体装置の変形例を説明するための断面図である。 従来の半導体装置の回路部を説明するための断面図である。 従来の半導体装置のマーク部を説明するための図である。

実施の形態.
以下、図面を参照して本発明の実施の形態について説明する。図中、同一又は相当する部分には同一の符号を付してその説明を簡略化ないし省略することがある。

実施の形態１．
図１は、本発明の実施の形態１による半導体装置の回路部を説明するための断面図である。図２は、本実施の形態１による半導体装置のマーク部を説明するための断面図である。

図１において、参照符号１０１は基板であり、例えば比抵抗が10Ω・cmのＰ型シリコンウェハ（半導体基板）である。基板１０１は、活性領域と当該活性領域を分離するための素子分離領域とを含む回路部と、後述する検査マークが形成されるマーク部とを有している。１０１ａは基板１０１内に形成された素子分離溝である。１０２は素子分離溝１０１ａ内に形成された素子分離絶縁膜であり、例えば膜厚300nmのプラズマシリコン酸化膜である。プラズマシリコン酸化膜としては、例えばＨＤＰＣＶＤ（High Density Plasma Chemical Vapor Deposition）法により形成されたシリコン酸化膜（以下、「ＨＤＰ酸化膜」と称する）が挙げられる。１０３はゲート絶縁膜であり、例えば膜厚が3nmのシリコン酸窒化膜（SiON）又はシリコン酸化膜である。

１０４は第１配線層としてのゲート電極であり、例えばポリシリコン膜１０４ａとタングステン膜１０４ｂとが積層されたものである。ここで、ポリシリコン膜１０４ａは、例えばノンドープトポリシリコン膜内に、Ｎ型領域ではＮ型ドーパントとして例えばリン（P＋）が10keV、5E15cm-2で注入され、Ｐ型領域ではＰ型ドーパントとして例えばボロン（BF2＋）が3keV、5E15cm-2で注入されたものである。
１０５はハードマスクとしての絶縁膜であり、例えば膜厚が100nmのシリコン窒化膜である。１０６はエクステンションの低濃度拡散層（n-低濃度層）であり、例えば砒素が30keV、1E14cm-2、45度で基板１０１内に注入されたものである。１０７はサイドウォールであり、例えば膜厚が50nmのシリコン窒化膜である。１０８は高濃度拡散層（ｎ＋高濃度層）であり、例えば砒素が50keV、5E15cm-2、7度で基板１０１内に注入されたものである。１０９は層間絶縁膜であり、例えば膜厚が700nmのＨＤＰ酸化膜である。

１１０は素子分離絶縁膜１０２の表面の少なくとも一部を覆うように形成されたエッチングストッパー膜であり、例えば膜厚が30nmのシリコン窒化膜である。また、エッチングストッパー膜１１０は、活性領域の高濃度拡散層１０８と、素子分離絶縁膜１０２の境界を覆うように、素子分離絶縁膜１０２上だけでなく高濃度拡散層１０８上にまでオーバーサイズして形成されている。
１２０は例えばボトム径が0.1μmのコンタクトホールであり、１２１はコンタクトホール１２０内に形成されたコンタクト（コンタクトプラグ）である。コンタクト１２１は、TiN／Ti＝20nm／20nmからなるバリアメタル１２１ａと、タングステンプラグ１２１ｂとを有する。１２２は第２配線層である。第２配線層１２２は、TiN/Ti＝20／20nmからなるバリアメタル１２２ａと、膜厚が100nmのタングステン膜１２２ｂとが積層されたものである。

図２において、図１と同一の符号は同様の部分を示している。また、参照符号１２３はレジストパターンを示している。図２は、ポリシリコン膜１０４ａ内にＮ型ドーパントを注入するためのマスクであるレジストパターン１２３を形成した後の、半導体装置のマーク部を示している。ここで、マーク部とは、パターンを露光する直前にフォトマスクの位置合わせを行うための位置合わせ検査マークが形成される領域、又は露光パターン（レジストパターン）と下地レイヤとの重ね合わせを検査するための重ね合わせ検査マークが形成される領域をいう。図２に示すマーク部に形成されたエッチングストッパー膜１１０は、レジストパターン１２３と下地レイヤとの重ね合わせを検査するための重ね合わせ検査マークとして用いられている。また、マーク部において、アウターマークとしてのエッチングストッパー膜１１０は、例えば20〜30μｍ角および0.2〜0.4μｍ幅で形成されたものであり、インナーマークとしてのレジストパターン１２３は、例えば10〜15μｍ角で形成されたものである。

次に、本実施の形態１による半導体装置の製造方法を説明する。図３〜図８は、本実施の形態１による半導体装置の製造方法を説明するための図である。
先ず、図３に示すように、基板１０１に熱酸化膜１３１を例えば膜厚30nmで形成する。次に、熱酸化膜１３１上にシリコン窒化膜１３２を例えば膜厚150nmで形成する。そして、活性領域を覆うレジストパターン（図示省略）をシリコン窒化膜１３２上に形成し、この形成されたレジストパターンをマスクとして、シリコン窒化膜１３２および熱酸化膜１３１をドライエッチングする。さらに、エッチングされたシリコン窒化膜１３２および熱酸化膜１３１をマスクとして、基板１０１をドライエッチングする。これにより、基板１０１内に、例えば深さ300nmの素子分離溝１０１ａが形成される。
次に、素子分離溝１０１ａ内に、素子分離絶縁膜１０２として例えばＨＤＰ酸化膜を膜厚500nmで堆積して、ＣＭＰ研磨を行う。
そして、トレンチ分離段差を低減するため、素子分離絶縁膜１０２を例えば膜厚150nmだけウェットエッチングする。

次に、図４に示すように、シリコン窒化膜１３２および熱酸化膜１３１をウェットエッチングする。これにより、基板１０１表面と素子分離絶縁膜１０２表面が同じ高さとなる。次に、エッチングストッパー膜１１０としてのシリコン窒化膜を膜厚30nmで基板全面に形成する。そして、エッチングストッパー膜１１０上にレジストパターン１３３を形成する。ここで、レジストパターン１３３は、少なくとも素子分離絶縁膜１０２のエッジ部分を覆うように形成されている。

次に、図５に示すように、レジストパターン１３３をマスクとして、エッチングストッパー膜１１０をウェットエッチングする。また、これと同時に、マーク部のエッチングストッパー膜１１０もパターニングする（図６参照）。
次に、レジストパターン１３３を除去する。そして、ゲート絶縁膜１０３として、例えばシリコン酸窒化膜（SiON）を膜厚3nmで形成する。さらに、ゲート絶縁膜１０３上に、ノンドープトポリシリコン膜１０４ａを膜厚100nmで形成する。
次に、ポリシリコン膜１０４ａ上にレジスト膜を形成し、このレジスト膜に対してパターン露光を行う。これにより、ポリシリコン膜１０４ａ上に、当該ポリシリコン膜１０４ａ内にＮ型ドーパントを注入するためのマスクであるレジストパターン１２３が形成される。
また、図６に示すように、レジストパターン１２３は、マーク部にも同時に形成される。

上記レジストパターン１２３を形成した後、マーク部のエッチングストッパー膜１１０を重ね合わせ検査マークとして、回路部のレジストパターン１２３と下地レイヤの重ね合わせ検査を行う。この重ね合わせ検査において、検査マーク（エッチングストッパー膜１１０）の位置を精度良く計測することができる。従って、レジストパターン１２３の重ね合わせ検査を精度良く行うことができる。
なお、マーク部のレジストパターン１２３は、回路部に形成されたレジストパターン１２３の最小ルールに近い寸法でパターニングする。これにより、露光装置（図示省略）におけるレンズの収差の影響を抑えることができ、重ね合わせ検査の精度を向上させることができる。

次に、図示しないが、レジストパターン１２３をマスクとして、Ｎ型領域のポリシリコン膜１０４ａ内に、Ｎ型ドーパントとして例えばリン（P＋）を10keV、5E15cm-2で注入する。
これと同様にして、Ｐ型領域のポリシリコン膜１０４ａ内に、Ｐ型ドーパントとして例えばボロン（BF2＋）を3keV、5E15cm-2で注入する。

次に、図７に示すように、ポリシリコン膜１０４ａ上に、タングステン膜１０４ｂを膜厚100nmで形成する。そして、タングステン膜１０４ｂ上に、絶縁膜１０５を膜厚100nmで形成する。次に、絶縁膜１０５をパターニングして、パターニングされた絶縁膜１０５をマスクとして、タングステン膜１０４ｂおよびポリシリコン膜１０４ａをドライエッチングする。これにより、ゲート電極１０４が形成される。
続いて、低濃度拡散層（n−低濃度層）１０６を、例えば砒素（As＋）を30keV、1E14cm-2、45度で基板１０１内に注入することにより形成する。そして、例えばシリコン窒化膜を膜厚50nmで基板全面に形成し、エッチバックする。これにより、ゲート電極１０４の側面にサイドウォール１０７が形成される。さらに、サイドウォール１０７をマスクとして例えば砒素を50keV、5E15cm-2で基板１０１内に注入することにより、低濃度拡散層１０６よりも不純物濃度が高い高濃度拡散層（n＋高濃度層）１０８を形成する。
次に、層間絶縁膜１０９として例えばＨＤＰ酸化膜を膜厚1000nmで形成して、層間絶縁膜１０９を300nmＣＭＰ研磨する。そして、層間絶縁膜１０９上に、レジストパターン１３４を形成する。
続いて、レジストパターン１３４をマスクとして、エッチングストッパー膜１１０に対して高い選択比を有するエッチング（メインエッチング）条件で、層間絶縁膜１０９をドライエッチングする。これにより、層間絶縁膜１０９の表面における口径が0.2μmであり、当該表面からエッチングストッパー膜１１０表面まで達するコンタクトホール１２０が形成される。ここで、エッチングストッパー膜１１０に対して高い選択比を有する条件、すなわちシリコン窒化膜に対して高い選択比を有する条件でエッチングするため、深さが異なる複数のコンタクトホールを同時に形成する場合でも、基板１０１の活性領域にエッチングダメージを与えない。
さらに、エッチングストッパー膜１１０を、素子分離絶縁膜１０２および基板１０１に対して高い選択比を有するエッチング（オーバーエッチング）条件でエッチングする。これにより、層間絶縁膜１０９表面から基板１０１表面まで達するコンタクトホール１２０が形成される。ここで、膜厚が比較的薄く且つ均一なエッチングストッパー膜１１０は短時間で除去できるため、基板１０１に与えるエッチングダメージを低減することができる。すなわち、２ステップでコンタクトホール１２０を形成することにより、基板１０１および素子分離絶縁膜１０２へのエッチングダメージを低減することができる。また、高濃度拡散層１０８と素子分離絶縁膜１０２の境界部にエッチングストッパー膜１１０を形成することにより、素子分離絶縁膜１０２のエッジ部分がエッチングされることを防止することができる。

最後に、図８に示すように、コンタクトホール１２０内に、例えばTiN／Tiからなるバリアメタル１２１ａを膜厚20nm／20nmでそれぞれ形成し、さらにタングステンプラグ１２１ｂをＣＶＤ（Chemical Vapor Deposition）法により膜厚200nmで形成し、ＣＭＰ（Chemical Mechanical Polishing）法を用いて不要なタングステンを除去する。これにより、タングステンプラグ１２１ｂが形成される。すなわち、コンタクトホール１２０内に、バリアメタル１２１ａとタングステンプラグ１２１ｂからなるコンタクト１２１が形成される。さらに、コンタクト１２１上に、バリアメタル１２２ａとして例えばTiN/Tiを膜厚20／20nmで形成し、タングステン膜１２２ｂを膜厚100nmで形成する。そして、バリアメタル１２２ａおよびタングステン膜１２２ｂをパターニングする。これにより、コンタクト１２１上に、第２配線層１２２が形成される。

以上のように、本実施の形態１では、活性領域と素子分離領域の境界、すなわち高濃度拡散層１０８と素子分離絶縁膜１０２の境界にエッチングストッパー膜１１０としてのシリコン窒化膜を形成した。これにより、コンタクトホール１２０を形成する際（特に、オーバーエッチング時）に基板１０１に与えるエッチングダメージを低減することができる。従って、リーク電流の少ない良好なコンタクト接合を形成することができる。
また、コンタクトホール１２０を形成する際に、上記境界部分の素子分離絶縁膜１０２、すなわち素子分離絶縁膜１０２のエッジ部分をスリット状にエッチングすることがないため、コンタクトホール１２０の底部の形状を改善することができる。従って、コンタクトホール１２０内にバリアメタル１２１ａおよびタングステンプラグ１２１ｂをカバレッジ良く成膜することができ、信頼性の高い良好なコンタクト１２１を形成することができる。

また、本実施の形態１では、回路部だけでなくマーク部にもエッチングストッパー膜１１０を同時に形成した。そして、マーク部に形成されたエッチングストッパー膜１１０を、重ね合わせ検査マークとして用いた。エッチングストッパー膜１１０はコントラストが良いため、エッチングストッパー膜１１０すなわち重ね合わせ検査マークの位置を容易に且つ精度良く測定することができる。従って、レジストパターン（例えば、図５に示すレジストパターン１２３）と、下地レイヤの重ね合わせ検査を精度良く行うことができる。

なお、本実施の形態１では、マーク部のエッチングストッパー膜１１０を重ね合わせ検査マークとして利用した場合について説明したが、位置合わせ検査マークとしても利用することができる。すなわち、エッチングストッパー膜１１０を位置合わせ検査マークとして、フォトマスクの位置合わせ検査（ラフ位置合わせ検査、ファイン位置合わせ検査）を行うことができる。この場合も重ね合わせ検査マークと同様に、位置合わせ検査マークの位置を精度よく計測することができる。
従って、フォトマスクの位置合わせ検査を精度良く行うことができる。このため、レジストパターンを精度良く形成することができる（後述する実施の形態２〜５についても同様）。よって、例えばレジストパターン１２３を精度良く形成することができ、ポリシリコン膜１０４ａにおけるＮ型領域とＰ型領域の重なりや、注入位置のズレを防止することができる。

また、本実施の形態１では、Ｎ型ドーパントを注入するためのレジストパターン１２３の重ね合わせ検査について説明した。これに限らず、ゲート電極のパターニング、デュアルゲート酸化膜を作り分ける際のパターニング、あるいはアナログ回路部の容量形成のためのパターニングで形成されるレジストパターンの重ね合わせ検査を行う際にも適用することができる。

また、本実施の形態１では、エッチングストッパー膜１１０が活性領域の高濃度拡散層１０８上にまでオーバーサイジングした場合について述べたが、少なくともコンタクトホール１２０の底部にエッチングストッパー膜１１０が形成されていればよい。すなわち、コンタクトホール１２０の口径に応じて、エッチングストッパー膜１１０の形成領域を適宜変更すればよい。

また、本実施の形態１では、エッチングストッパー膜１１０をシリコン窒化膜単層で形成したが、シリコン窒化膜を含む多層膜であってもよい。例えば、シリコン酸化膜（ノンドープシリコン酸化膜）を形成し、このシリコン酸化膜上にシリコン窒化膜を積層することにより、積層絶縁膜からなるエッチングストッパー膜１１０を形成してもよい。この場合、素子分離絶縁膜１０２のエッジ部分の応力を緩和することができる（後述する実施の形態２〜５についても同様）。

また、ハードマスクとしての絶縁膜１０５は、シリコン窒化膜に限られず、シリコン酸化膜であってもよく、シリコン酸化膜とシリコン窒化膜の積層膜であってもよい。また、絶縁膜１０５の代わりに、通常のレジストパターンを用いてもよい（後述する実施の形態２〜５についても同様）。

また、高濃度拡散層１０８表面をシリサイド化（コバルトシリサイド、チタンシリサイド等）して低抵抗化してもよい。この場合も、エッチングストッパー膜１１０を検査マークとして利用可能である。（後述の実施の形態２，４についても同様）。

実施の形態２．
上述の実施の形態１では、活性領域の基板の表面と、素子分離絶縁膜の表面とが同じ高さとなるように素子分離絶縁膜を形成し、その素子分離絶縁膜表面のエッジ部分を覆うようにエッチングストッパー膜を形成した。
本実施の形態２では、回路部およびマーク部における素子分離絶縁膜の表面を活性領域の基板よりも落ち込ませて、その素子分離絶縁膜表面のエッジ部分にエッチングストッパー膜を形成した。

図９は、本発明の実施の形態２による半導体装置の回路部を説明するための断面図である。図１０は、本発明の実施の形態２による半導体装置のマーク部を説明するための図である。
図９及び図１０において、図１又は図２と同一の符号は同様の部分を示しているため、その説明を簡略化ないし省略する。

図９に示すように、素子分離絶縁膜１０２を素子分離溝内に膜厚250nmで埋め込むことによって、素子分離絶縁膜１０２を、その表面が基板１０１表面よりも低くなるように形成した。また、エッチングストッパー膜１１１としてのシリコン窒化膜を、素子分離絶縁膜１０２の少なくともエッジ部分を覆うように形成した。また、素子分離絶縁膜１０２上、すなわち素子分離絶縁膜１０２が埋め込まれていない部分の素子分離溝１０１ａ側壁は、エッチングストッパー膜１１１により覆われている。
また、図１０に示すように、回路部と同様に、マーク部においても素子分離絶縁膜１０２のエッジ部分を覆うようにエッチングストッパー膜１１１を形成した。マーク部に形成されたエッチングストッパー膜１１１は、回路部のレジストパターン１２３と下地レイヤの重ね合わせを検査するための重ね合わせ検査マークとして用いられる（後述）。

次に、本実施の形態２による半導体装置の製造方法について説明する。図１１〜図１６は、本実施の形態２による半導体装置の製造方法を説明するための図である。
先ず、図１１に示すように、基板１０１に熱酸化膜１３１を例えば膜厚30nmで形成する。次に、熱酸化膜１３１上にシリコン窒化膜１３２を例えば膜厚150nmで形成する。そして、活性領域を覆うレジストパターン（図示省略）をシリコン窒化膜１３２上に形成し、この形成されたレジストパターンをマスクとして、シリコン窒化膜１３２および熱酸化膜１３１をドライエッチングする。さらに、エッチングされたシリコン窒化膜１３２および熱酸化膜１３１をマスクとして、基板１０１をドライエッチングする。これにより、基板１０１内に、例えば深さ300nmの素子分離溝１０１ａが形成される。
次に、素子分離溝１０１ａ内に、素子分離絶縁膜１０２として例えばＨＤＰ酸化膜を膜厚500nmで堆積して、ＣＭＰ研磨を行う。
そして、素子分離絶縁膜１０２を例えば膜厚200nmだけウェットエッチングする。

次に、図１２に示すように、シリコン窒化膜１３２および熱酸化膜１３１をウェットエッチングする。これにより、基板１０１表面よりも素子分離絶縁膜１０２表面が低くなるように、素子分離絶縁膜１０２が形成される。次に、エッチングストッパー膜１１１としてのシリコン窒化膜を膜厚30nmで基板全面に形成する。そして、エッチングストッパー膜１１１上にレジストパターン１３５を形成する。ここで、レジストパターン１３５は、素子分離絶縁膜１０２のエッジ部分を覆うように形成されている。

次に、図１３に示すように、レジストパターン１３５をマスクとして、エッチングストッパー膜１１１をウェットエッチングする。また同時に、マーク部のエッチングストッパー膜１１１もパターニングする（図１４参照）。
次に、レジストパターン１３５を除去する。そして、ゲート絶縁膜１０３として、例えばシリコン酸窒化膜（SiON）を膜厚3nmで形成する。さらに、ゲート絶縁膜１０３上に、ノンドープトポリシリコン膜１０４ａを膜厚100nmで形成する。
次に、ポリシリコン膜１０４ａ上に、当該ポリシリコン膜１０４ａ内にＮ型ドーパントを注入するためのマスクであるレジストパターン１２３を形成する。
また、図１４に示すように、レジストパターン１２３は、マーク部にも同時に形成される。

上記レジストパターン１２３を形成した後、マーク部のエッチングストッパー膜１１１を重ね合わせ検査マークとして、回路部のレジストパターン１２３と下地レイヤの重ね合わせ検査を行う。この重ね合わせ検査において、検査マーク（エッチングストッパー膜１１１）の位置を精度良く計測することができる。従って、レジストパターン１２３の重ね合わせ検査を精度良く行うことができる。
なお、マーク部のレジストパターン１２３は、回路部に形成されたレジストパターン１２３の最小ルールに近い寸法でパターニングする。これにより、露光装置におけるレンズの収差の影響を抑えることができ、重ね合わせ検査の精度を向上させることができる。

次に、実施の形態１と同様の方法で、ポリシリコン膜１０４ａ内に、Ｎ型およびＰ型ドーパントを注入する。

次に、図１５に示すように、ポリシリコン膜１０４ａ上にタングステン膜１０４ｂを膜厚100nmで形成する。そして、タングステン膜１０４ｂ上に、絶縁膜１０５を膜厚100nmで形成する。
続いて、絶縁膜１０５をパターニングして、パターニングされた絶縁膜１０５をマスクとして、タングステン膜１０４ｂおよびポリシリコン膜１０４ａをドライエッチングする。これにより、ゲート電極１０４が形成される。
続いて、低濃度拡散層（n−低濃度層）１０６を、例えば砒素（As＋）を30keV、1E14cm-2、45度で基板１０１内に注入することにより形成する。そして、例えばシリコン窒化膜を膜厚50nmで基板全面に形成し、エッチバックする。これにより、ゲート電極１０４の側面にサイドウォール１０７が形成される。さらに、サイドウォール１０７をマスクとして例えば砒素を50keV、5E15cm-2で基板１０１内に注入することにより、低濃度拡散層１０６よりも不純物濃度が高い高濃度拡散層（n＋高濃度層）１０８を形成する。
次に、層間絶縁膜１０９として例えばＨＤＰ酸化膜を膜厚1000nmで形成して、層間絶縁膜１０９を300nmＣＭＰ研磨する。そして、層間絶縁膜１０９上に、レジストパターン１３４を形成する。

続いて、レジストパターン１３４をマスクとして、エッチングストッパー膜１１１に対して高い選択比を有するエッチング（メインエッチング）条件で、層間絶縁膜１０９をドライエッチングする。これにより、層間絶縁膜１０９の表面における口径が0.2μmであり、当該表面からエッチングストッパー膜１１１表面まで達するコンタクトホール１２０が形成される。ここで、エッチングストッパー膜１１１に対して高い選択比、すなわちシリコン窒化膜に対して高い選択比を有する条件でエッチングすることにより、深さが異なる複数のコンタクトホールを同時に形成する場合でも、基板１０１の活性領域にエッチングダメージを与えない。
さらに、基板１０１上のエッチングストッパー膜１１１を、素子分離絶縁膜１０２および基板１０１（高濃度拡散層１０８）に対して高い選択比を有するエッチング（オーバーエッチング）条件でエッチングする。これにより、層間絶縁膜１０９表面から基板１０１表面まで達するコンタクトホール１２０が形成される。ここで、均一で膜厚が比較的薄いエッチングストッパー膜１１１は、短時間で除去できる。すなわち、２ステップでコンタクトホール１２０を形成することにより、基板１０１および素子分離絶縁膜１０２へのエッチングダメージを低減することができる。また、高濃度拡散層１０８と素子分離絶縁膜１０２の境界部にエッチングストッパー膜１１１を形成することにより、素子分離絶縁膜１０２のエッジ部分がエッチングされることを防止することができる。

最後に、図１６に示すように、コンタクトホール１２０内に、例えばTiN／Tiからなるバリアメタル１２１ａを膜厚20nm／20nmでそれぞれ形成し、さらにタングステンプラグ１２１ｂをＣＶＤ法により膜厚200nmで形成し、ＣＭＰ法を用いて不要なタングステンを除去する。これにより、タングステンプラグ１２１ｂが形成される。すなわち、コンタクトホール１２０内に、バリアメタル１２１ａとタングステンプラグ１２１ｂからなるコンタクト１２１が形成される。さらに、コンタクト１２１上に、バリアメタル１２２ａとして例えばTiN/Tiを膜厚20／20nmで形成し、タングステン膜１２２ｂを膜厚100nmで形成する。そして、バリアメタル１２２ａおよびタングステン膜１２２ｂをパターニングする。これにより、コンタクト１２１上に、第２配線層１２２が形成される。

以上のように、本実施の形態２では、活性領域と素子分離領域の境界、すなわち高濃度拡散層１０８と素子分離絶縁膜１０２の境界にエッチングストッパー膜１１１を形成した。これにより、コンタクトホール１２０を形成する際（特に、オーバーエッチング時）に基板１０１に与えるエッチングダメージを低減することができる。また、リーク電流の少ない良好なコンタクト接合を形成することができる。
また、コンタクトホール１２０を形成する際に、上記境界部分の素子分離絶縁膜１０２、すなわち素子分離絶縁膜１０２のエッジ部分をスリット状にエッチングすることがないため、コンタクトホール１２０の底部の形状を改善することができる。従って、コンタクトホール１２０内にバリアメタル１２１ａおよびタングステンプラグ１２１ｂをカバレッジ良く成膜することができ、信頼性の高い良好なコンタクト１２１を形成することができる。

また、本実施の形態２では、回路部だけでなくマーク部にもエッチングストッパー膜１１１を同時に形成した。そして、マーク部に形成されたエッチングストッパー膜１１１を、重ね合わせ検査マークとして用いた。エッチングストッパー膜１１１はコントラストが良いため、エッチングストッパー膜１１１すなわち重ね合わせ検査マークの位置を容易に且つ精度良く測定することができる。従って、重ね合わせ検査を精度良く行うことができる。

また、本実施の形態２では、素子分離絶縁膜１０２の表面を、活性領域の表面よりも落ち込ませている。これにより、素子分離絶縁膜１０２と活性領域との境界部分、すなわち素子分離絶縁膜１０２のエッジ部分に形成されたエッチングストッパー膜１１１の膜厚が実効的に増加する。従って、コンタクトホール１２０形成時に基板１０１に与えるエッチングダメージを、実施の形態１よりも更に低減することができる。また、素子分離絶縁膜１０２の表面を落ち込ませることにより、トランジスタの電流駆動能力を向上させることができ、例えばｅＤＲＡＭ（embeded DRAM）のロジック部での高速化に有効である（後述の実施の形態３についても同様）。

実施の形態３．
上述の実施の形態２では、回路部およびマーク部における素子分離絶縁膜の表面を活性領域よりも落ち込ませて、その素子分離絶縁膜表面のエッジ部分にエッチングストッパー膜をパターニングにより形成した。
本実施の形態３では、回路部およびマーク部における素子分離絶縁膜の表面を活性領域よりも落ち込ませて、その素子分離絶縁膜表面のエッジ部分にのみエッチングストッパー膜を自己整合的に形成した。さらに、本実施の形態３では、高濃度拡散層の上層に、シリサイド層を形成した。

図１７は、本発明の実施の形態３による半導体装置の回路部を説明するための断面図である。図１８は、本発明の実施の形態３による半導体装置のマーク部を説明するための図である。
図１７及び図１８において、図９又は図１０と同一の符号は同様の部分を示しているため、その説明を簡略化ないし省略する。

図１７に示すように、素子分離絶縁膜１０２を素子分離溝内に膜厚250nmで埋め込むことによって、素子分離絶縁膜１０２を、その表面が基板１０１表面よりも低くなるように形成した。また、エッチングストッパー膜１１２としてのシリコン窒化膜を、素子分離絶縁膜１０２のエッジ部分に自己整合的に形成した。また、素子分離絶縁膜１０２上、すなわち素子分離絶縁膜１０２が埋め込まれていない素子分離溝１０１ａ側壁は、エッチングストッパー膜１１２で覆われている。また、高濃度拡散層１０８の上層に、シリサイド層を形成した。
また、図１８に示すように、回路部と同様に、マーク部においても素子分離絶縁膜１０２のエッジ部分を覆うようにエッチングストッパー膜１１２を形成した。マーク部に形成されたエッチングストッパー膜１１２は、レジストパターン１２３と下地レイヤの重ね合わせを検査するための重ね合わせ検査マークとして用いられる（後述）。
これにより、実施の形態２と同様の効果が得られる。

次に、本実施の形態３による半導体装置の製造方法について説明する。図１９〜図２４は、本実施の形態３による半導体装置の製造方法を説明するための図である。
先ず、図１９に示す工程を行う。図１９に示す工程は、実施の形態２における図１１に示す工程と同一であるため、説明を省略する。

次に、図２０に示すように、シリコン窒化膜１３２および熱酸化膜１３１をウェットエッチングする。これにより、基板１０１表面よりも素子分離絶縁膜１０２表面が低くなるように、素子分離絶縁膜１０２が形成される。
そして、ゲート絶縁膜１０３として、例えばシリコン酸窒化膜（SiON）を膜厚3nmで形成する。次に、ゲート絶縁膜１０３上に、ノンドープトポリシリコン膜１０４ａを膜厚100nmで形成する。
そして、実施の形態１と同様の方法で、ポリシリコン膜１０４ａ内に、Ｎ型およびＰ型ドーパントを注入する。
次に、ポリシリコン膜１０４ａ上に、タングステン膜１０４ｂを膜厚100nmで形成する。さらに、タングステン膜１０４ｂ上に、絶縁膜（シリコン窒化膜）１０５を膜厚100nmで形成する。
次に、絶縁膜１０５をパターニングして、パターニングされた絶縁膜１０５をマスクとしてタングステン膜１０４ｂおよびポリシリコン膜１０４ａをドライエッチングする。続いて、例えば砒素（As＋）を30keV、1E14cm-2、45度で基板１０１内に注入することにより、低濃度拡散層（n−低濃度層）１０６を形成する。
そして、例えばシリコン窒化膜を膜厚50nmで基板全面に形成し、エッチバックする。これにより、ゲート電極１０４の側面にサイドウォール１０７が形成されるとともに、素子分離絶縁膜１０２のエッジ部分を覆うエッチングストッパー膜１１２が自己整合的に形成される。

次に、図２１に示すように、サイドウォール１０７をマスクとして例えば砒素を50keV、5E15cm-2で基板１０１内に注入することにより、低濃度拡散層１０６よりも不純物濃度が高い高濃度拡散層（n＋高濃度層）１０８を形成する。
そして、基板全面に、シリコン酸化膜からなるシリサイドプロテクション膜１３６を形成する。
次に、シリサイドプロテクション膜１３６上に、当該シリサイドプロテクション膜１３６をパターニングするためのマスクであるレジストパターン（１２４）を形成する。ここで、レジストパターン（１２４）は、シリサイドを形成する部分が開口されたものである。
また、図２２に示すように、レジストパターン１２４は、マーク部にも同時に形成される。
上記レジストパターン１２４を形成した後、マーク部のエッチングストッパー膜１１２を重ね合わせ検査マークとして、レジストパターン１２４と下地レイヤの重ね合わせ検査を行う。この重ね合わせ検査において、検査マーク（エッチングストッパー膜１１２）の位置を精度良く計測することができる。従って、レジストパターン１２４の重ね合わせ検査を精度良く行うことができる。
なお、マーク部のレジストパターン１２４は、回路部に形成されたレジストパターン（１２４）の最小ルールに近い寸法、例えば最小寸法〜最小寸法の２倍程度の寸法、でパターニングする。これにより、レンズの収差、すなわち露光装置間差による収差の影響を抑えることができ、重ね合わせ検査の精度を向上させることができる。

次に、図２３に示すように、基板全面に例えばコバルト等の金属膜を形成し、熱処理（シリサイド化）を行う。これにより、シリサイドプロテクション膜１３６で覆われていない部分、すなわち、高濃度拡散層１０８の上層にシリサイド層１２５が形成される。その後、シリサイドプロテクション膜１３６をウェット除去する。
そして、層間絶縁膜１０９として例えばＨＤＰ酸化膜を膜厚1000nmで形成して、層間絶縁膜１０９を300nmＣＭＰ研磨する。そして、層間絶縁膜１０９上に、レジストパターン１３４を形成する。さらに、レジストパターン１３４をマスクとして、高濃度拡散層１０８およびエッチングストッパー膜１１２に対して高い選択比を有するエッチング条件で、層間絶縁膜１０９をドライエッチングする。これにより、層間絶縁膜１０９の表面における口径が0.2μmであり、当該表面から基板１０１表面まで達するコンタクトホール１２０が形成される。

最後に、図２４に示すように、コンタクトホール１２０内に、例えばTiN／Tiからなるバリアメタル１２１ａを膜厚20nm／20nmでそれぞれ形成し、さらにタングステンプラグ１２１ｂをＣＶＤ法により膜厚200nmで形成し、ＣＭＰ法を用いて不要なタングステンを除去する。これにより、タングステンプラグ１２１ｂが形成される。すなわち、コンタクトホール１２０内に、バリアメタル１２１ａとタングステンプラグ１２１ｂからなるコンタクト１２１が形成される。さらに、コンタクト１２１上に、バリアメタル１２２ａとして例えばTiN/Tiを膜厚20／20nmで形成し、タングステン膜１２２ｂを膜厚100nmで形成する。そして、バリアメタル１２２ａおよびタングステン膜１２２ｂをパターニングする。これにより、コンタクト１２１上に、第２配線層１２２が形成される。

以上のように、本実施の形態３では、活性領域と素子分離領域の境界、すなわち高濃度拡散層１０８と素子分離絶縁膜１０２の境界にエッチングストッパー膜１１２を自己整合的に形成した。これにより、コンタクトホール１２０を形成する際に基板１０１に与えるエッチングダメージを低減することができる。また、リーク電流の少ない良好なコンタクト接合を形成することができる。
また、コンタクトホール１２０を形成する際に、上記境界部分の素子分離絶縁膜１０２、すなわち素子分離絶縁膜１０２のエッジ部分をスリット状にエッチングすることがないため、コンタクトホール１２０の底部の形状を改善することができる。従って、コンタクトホール１２０内にバリアメタル１２１ａおよびタングステンプラグ１２１ｂをカバレッジ良く成膜することができ、信頼性の高い良好なコンタクト１２１を形成することができる。

また、本実施の形態３では、回路部だけでなくマーク部にもエッチングストッパー膜１１２を同時に形成した。そして、マーク部に形成されたエッチングストッパー膜１１２を、重ね合わせ検査マークとして用いた。エッチングストッパー膜１１２はコントラストが良いため、エッチングストッパー膜１１２すなわち重ね合わせ検査マークの位置を容易に且つ精度良く測定することができる。従って、重ね合わせ検査を精度良く行うことができる。

また、本実施の形態３では、エッチングストッパー膜１１２を自己整合的に形成するため、実施の形態２よりも工程数を減らすことができる。従って、半導体装置の製造コストを抑えることができる。

次に、本実施の形態３による半導体装置の変形例について説明する。図２５は、実施の形態３による半導体装置の変形例を説明するための断面図である。
本実施の形態３による半導体装置との相違点は、シリサイド層１２５を形成した後に、基板全面にシリコン窒化膜１２６を例えば膜厚300nmで形成したことである。
本変形例のように、シリコン窒化膜１２６を形成することによって、コンタクトホール１２０の重ね合わせがサイドウォール幅よりも大きくずれた場合でも、コンタクトホール１２０の形状がスリット状にならず、良好なコンタクトホール１２０を形成することができる。

実施の形態４．
上述の実施の形態１では、活性領域の基板の表面と、素子分離絶縁膜の表面とが同じ高さとなるように素子分離絶縁膜を形成し、その素子分離絶縁膜表面のエッジ部分を覆うようにエッチングストッパー膜を形成した。
本実施の形態４では、回路部およびマーク部における素子分離絶縁膜の表面が活性領域の基板よりも高くなるようにして、その素子分離絶縁膜表面のエッジ部分にエッチングストッパー膜を形成した。

図２６は、本発明の実施の形態４による半導体装置の回路部を説明するための断面図である。図２７は、本発明の実施の形態４による半導体装置のマーク部を説明するための図である。
図２６及び図２７において、図１又は図２と同一の符号は同様の部分を示しているため、その説明を簡略化ないし省略する。

図２６に示すように、素子分離絶縁膜１０２を、その表面が基板１０１表面よりも高くなるように形成した。また、エッチングストッパー膜１１３としてのシリコン窒化膜を、素子分離絶縁膜１０２のエッジ部分を覆うように形成した。
また、図２７に示すように、回路部と同様に、マーク部においても素子分離絶縁膜１０２のエッジ部分を覆うようにエッチングストッパー膜１１３を形成した。マーク部に形成されたエッチングストッパー膜１１３は、レジストパターン１２３と下地レイヤの重ね合わせを検査するための重ね合わせ検査マークとして用いられる（後述）。

次に、本実施の形態４による半導体装置の製造方法について説明する。図２８〜図３３は、本実施の形態４による半導体装置の製造方法を説明するための図である。

先ず、図２８に示すように、基板１０１に熱酸化膜１３１を例えば膜厚30nmで形成する。次に、熱酸化膜１３１上にシリコン窒化膜１３２を例えば膜厚150nmで形成する。そして、活性領域を覆うレジストパターン（図示省略）をシリコン窒化膜１３２上に形成し、この形成されたレジストパターンをマスクとして、シリコン窒化膜１３２および熱酸化膜１３１をドライエッチングする。さらに、エッチングされたシリコン窒化膜１３２および熱酸化膜１３１をマスクとして、基板１０１をドライエッチングする。これにより、基板１０１内に、例えば深さ300nmの素子分離溝１０１ａが形成される。次に、素子分離溝１０１ａ内に、素子分離絶縁膜１０２として例えばＨＤＰ酸化膜を膜厚500nmで堆積して、ＣＭＰ研磨を行う。
そして、素子分離絶縁膜１０２を例えば膜厚50nmだけウェットエッチングする。

次に、図２９に示すように、シリコン窒化膜１３２および熱酸化膜１３１をウェットエッチングする。これにより、基板１０１表面よりも素子分離絶縁膜１０２表面が高くなるように、素子分離絶縁膜１０２が形成される。次に、エッチングストッパー１１３としてのシリコン窒化膜を膜厚30nmで基板全面に形成する。そして、エッチングストッパー１１３上にレジストパターン１３７を形成する。ここで、レジストパターン１３７は、素子分離絶縁膜１０２のエッジ部分を覆うように形成されている。

次に、図３０に示すように、レジストパターン１３７をマスクとして、エッチングストッパー１１３をウェットエッチングする。また同時に、マーク部のエッチングストッパー１１３もパターニングする（図３１参照）。
次に、レジストパターン１３７を除去する。そして、ゲート絶縁膜１０３として、例えばシリコン酸窒化膜（SiON）を膜厚3nmで形成する。さらに、ゲート絶縁膜１０３上に、ノンドープトポリシリコン膜１０４ａを膜厚100nmで形成する。
次に、ポリシリコン膜１０４ａ上に、当該ポリシリコン膜１０４ａ内にＮ型ドーパントを注入するためのマスクであるレジストパターン１２３を形成する。また、図３１に示すように、レジストパターン１２３は、マーク部にも同時に形成される。
上記レジストパターン１２３を形成した後、マーク部のエッチングストッパー膜１１３を重ね合わせ検査マークとして、レジストパターン１２３と下地レイヤの重ね合わせ検査が行われる。この重ね合わせ検査において、検査マークとしてのエッチングストッパー膜１１３の位置を精度良く計測することができる。従って、レジストパターン１２３の重ね合わせ検査を精度良く行うことができる。
なお、マーク部のレジストパターン１２３は、回路部に形成されたレジストパターン１２３の最小ルールに近い寸法でパターニングする。これにより、レンズの収差の影響を抑えることができ、重ね合わせ検査の精度を向上させることができる。

次に、実施の形態１と同様にして、ポリシリコン膜１０４ａ内に、Ｎ型およびＰ型ドーパントを注入する。

次に、図３２に示すように、ポリシリコン膜１０４ａ上にタングステン膜１０４ｂを膜厚100nmで形成する。そして、絶縁膜１０５を膜厚100nmで形成する。次に、絶縁膜１０５をパターニングして、パターニングされた絶縁膜１０５をマスクとして、タングステン膜１０４ｂおよびポリシリコン膜１０４ａをドライエッチングする。これにより、ゲート電極１０４が形成される。
続いて、低濃度拡散層（n−低濃度層）１０６を、例えば砒素（As＋）を30keV、1E14cm-2、45度で基板１０１内に注入することにより形成する。そして、例えばシリコン窒化膜を膜厚50nmで基板全面に形成し、エッチバックする。これにより、ゲート電極１０４の側面にサイドウォール１０７が形成される。さらに、サイドウォール１０７をマスクとして例えば砒素を50keV、5E15cm-2で基板１０１内に注入することにより、低濃度拡散層１０６よりも不純物濃度が高い高濃度拡散層（n＋高濃度層）１０８を形成する。
次に、層間絶縁膜１０９として例えばＨＤＰ酸化膜を膜厚1000nmで形成して、層間絶縁膜１０９を膜厚300nmだけＣＭＰ研磨する。そして、層間絶縁膜１０９上に、レジストパターン１３４を形成する。

続いて、レジストパターン１３４をマスクとして、エッチングストッパー膜１１３に対して高い選択比を有するエッチング（メインエッチング）条件で、層間絶縁膜１０９をドライエッチングする。これにより、層間絶縁膜１０９の表面における口径が0.2μmであり、当該表面からエッチングストッパー１１３表面まで達するコンタクトホール１２０が形成される。ここで、エッチングストッパー１１３に対して高い選択比、すなわちシリコン窒化膜に対して高い選択比を有する条件でエッチングすることにより、深さが異なる複数のコンタクトホールを同時に形成する場合でも、基板１０１の活性領域にエッチングダメージを与えない。
さらに、エッチングストッパー１１３を、素子分離絶縁膜１０２および基板１０１に対して高い選択比を有するエッチング（オーバーエッチング）条件でエッチングする。これにより、層間絶縁膜１０９表面から基板１０１表面まで達するコンタクトホール１２０が形成される。ここで、均一で膜厚が比較的薄いエッチングストッパー膜１１３は、短時間で除去できる。すなわち、２ステップでコンタクトホール１２０を形成することにより、基板１０１および素子分離絶縁膜１０２へのエッチングダメージを低減することができる。また、高濃度拡散層１０８と素子分離絶縁膜１０２の境界部にエッチングストッパー１１３を形成することにより、素子分離絶縁膜１０２のエッジ部分がエッチングされることを防止することができる。

最後に、図３３に示すように、コンタクトホール１２０内に、例えばTiN／Tiからなるバリアメタル１２１ａを膜厚20nm／20nmでそれぞれ形成し、さらにタングステンプラグ１２１ｂをＣＶＤ法により膜厚200nmで形成し、ＣＭＰ法を用いて不要なタングステンを除去する。これにより、タングステンプラグ１２１ｂが形成される。すなわち、コンタクトホール１２０内に、バリアメタル１２１ａとタングステンプラグ１２１ｂからなるコンタクト１２１が形成される。さらに、コンタクト１２１上に、バリアメタル１２２ａとして例えばTiN/Tiを膜厚20／20nmで形成し、タングステン膜１２２ｂを膜厚100nmで形成する。そして、バリアメタル１２２ａおよびタングステン膜１２２ｂをパターニングする。これにより、コンタクト１２１上に、第２配線層１２２が形成される。

以上のように、本実施の形態４では、活性領域と素子分離領域の境界、すなわち高濃度拡散層１０８と素子分離絶縁膜１０２の境界にエッチングストッパー膜１１３としてのシリコン窒化膜を形成した。これにより、コンタクトホール１２０を形成する際（特に、オーバーエッチング時）に基板１０１に与えるエッチングダメージを低減することができる。従って、リーク電流の少ない良好なコンタクト接合を形成することができる。
また、コンタクトホール１２０を形成する際に、上記境界部分の素子分離絶縁膜１０２、すなわち素子分離絶縁膜１０２のエッジ部分をスリット状にエッチングすることがないため、コンタクトホール１２０の底部の形状を改善することができる。従って、コンタクトホール１２０内にバリアメタル１２１ａおよびタングステンプラグ１２１ｂをカバレッジ良く成膜することができ、信頼性の高い良好なコンタクト１２１を形成することができる。

また、本実施の形態４では、回路部だけでなくマーク部にもエッチングストッパー膜１１３を同時に形成した。そして、マーク部に形成されたエッチングストッパー膜１１３を、重ね合わせ検査マークとして用いた。エッチングストッパー膜１１３はコントラストが良いため、エッチングストッパー膜１１３すなわち重ね合わせ検査マークの位置を容易に且つ精度良く測定することができる。従って、レジストパターン（例えば、図３０に示すレジストパターン１２３）と、下地レイヤ（下層パターン）の重ね合わせ検査を精度良く行うことができる。

また、本実施の形態４では、素子分離絶縁膜１０２の表面が、活性領域の表面よりも高くなるように、素子分離絶縁膜１０２を形成している。このような構造にすることによって、ｅＤＲＡＭのＤＲＡＭ部で逆ナローを抑えることができ、リーク電流を抑えることができる（後述する実施の形態５についても同様）。

なお、本実施の形態４では、素子分離絶縁膜１０２のウェットエッチング量を調整することにより、素子分離絶縁膜１０２表面を基板１０１表面よりも高くしたが、素子分離絶縁膜１０２をウェットエッチングしなくてもよい。
また、これ以外に、素子分離絶縁膜１０２近傍にＣＭＰダミーパターンを密に配置することによっても、素子分離絶縁膜１０２を出っ張らせることができる。

実施の形態５．
上述の実施の形態４では、回路部およびマーク部における素子分離絶縁膜の表面を活性領域の基板よりも高くなるように形成して、その素子分離絶縁膜表面のエッジ部分にパターニングによりエッチングストッパー膜を形成した。
本実施の形態５では、回路部およびマーク部における素子分離絶縁膜の表面を活性領域の基板よりも高くなるように形成して、その素子分離絶縁膜表面のエッジ部分にのみ自己整合的にエッチングストッパー膜を形成した。さらに、本実施の形態５では、高濃度拡散層の上層に、シリサイド層を形成した。

図３４は、本発明の実施の形態５による半導体装置の回路部を説明するための断面図である。図３５は、本発明の実施の形態５による半導体装置のマーク部を説明するための図である。
図３４及び図３５において、図２６又は図２７と同一の符号は同様の部分を示しているため、その説明を簡略化ないし省略する。

図３４に示すように、素子分離絶縁膜１０２を、その表面が基板１０１表面よりも高くなるように形成した。また、エッチングストッパー膜１１４としてのシリコン窒化膜を、素子分離絶縁膜１０２のエッジ部分を覆うように自己整合的に形成した。
また、図３５に示すように、回路部と同様に、マーク部においても素子分離絶縁膜１０２のエッジ部分を覆うようにエッチングストッパー膜１１４を形成した。マーク部に形成されたエッチングストッパー膜１１４は、レジストパターン１２４と下地レイヤの重ね合わせを検査するための重ね合わせ検査マークとして用いられる（後述）。

次に、本実施の形態５による半導体装置の製造方法について説明する。図３６〜図４１は、本実施の形態５による半導体装置の製造方法を説明するための図である。
先ず、図３６に示す工程を行う。図３６に示す工程は、実施の形態４における図２８に示す工程と同一であるため、説明を省略する。

次に、図３７に示すように、シリコン窒化膜１３２および熱酸化膜１３１をウェットエッチングする。これにより、基板１０１表面よりも素子分離絶縁膜１０２表面が高くなるように、素子分離絶縁膜１０２が形成される。
そして、ゲート絶縁膜１０３として、例えばシリコン酸窒化膜（SiON）を膜厚3nmで形成する。次に、ゲート絶縁膜１０３上に、ノンドープトポリシリコン膜１０４ａを膜厚100nmで形成する。そして、実施の形態１と同様の方法で、ポリシリコン膜１０４ａ内に、Ｎ型およびＰ型ドーパントを注入する。次に、ポリシリコン膜１０４ａ上に、タングステン膜１０４ｂを膜厚100nmで形成する。さらに、タングステン膜１０４ｂ上に、絶縁膜（シリコン窒化膜）１０５を膜厚100nmで形成する。
次に、絶縁膜１０５をパターニングして、パターニングされた絶縁膜１０５をマスクとしてタングステン膜１０４ｂおよびポリシリコン膜１０４ａをドライエッチングする。続いて、例えば砒素（As＋）を30keV、1E14cm-2、45度で基板１０１内に注入することにより、低濃度拡散層（n−低濃度層）１０６を形成する。
そして、例えばシリコン窒化膜を膜厚50nmで基板全面に形成し、エッチバックする。これにより、ゲート電極１０４の側面にサイドウォール１０７が形成されるとともに、素子分離絶縁膜１０２のエッジ部分を覆うエッチングストッパー膜１１４が自己整合的に形成される。

次に、図３８に示すように、サイドウォール１０７をマスクとして例えば砒素を50keV、5E15cm-2で基板１０１内に注入することにより、低濃度拡散層１０６よりも不純物濃度が高い高濃度拡散層（n＋高濃度層）１０８を形成する。
そして、基板１０１全面に、シリコン酸化膜からなるシリサイドプロテクション膜１３６を形成する。
次に、シリサイドプロテクション膜１３６上に、当該シリサイドプロテクション膜１３６をパターニングするためのマスクであるレジストパターン（１２４）を形成する。ここで、レジストパターン（１２４）は、シリサイドを形成する部分が開口されたものである。
また、図３９に示すように、レジストパターン１２４は、マーク部にも同時に形成される。
上記レジストパターン１２４を形成した後、マーク部のエッチングストッパー膜１１４を重ね合わせ検査マークとして、レジストパターン１２４と下地レイヤの重ね合わせ検査を行う。この重ね合わせ検査において、検査マークとしてのエッチングストッパー膜１１２の位置を精度良く計測することができる。従って、レジストパターン１２４の重ね合わせ検査を精度良く行うことができる。
なお、マーク部のレジストパターン１２４は、回路部に形成されたレジストパターン（１２４）の最小ルールに近い寸法、例えば最小寸法〜最小寸法の２倍程度の寸法、でパターニングする。これにより、レンズの収差、すなわち露光装置間差による収差の影響を抑えることができ、重ね合わせ検査の精度を向上させることができる。

次に、図４０に示すように、基板全面に例えばコバルト等の金属膜を形成し、熱処理（シリサイド化）を行う。これにより、シリサイドプロテクション膜１３６で覆われていない部分、すなわち、高濃度拡散層１０８の上層にシリサイド層１２５が形成される。その後、シリサイドプロテクション膜１３６をウェット除去する。
そして、層間絶縁膜１０９として例えばＨＤＰ酸化膜を膜厚1000nmで形成して、層間絶縁膜１０９を300nmＣＭＰ研磨する。そして、層間絶縁膜１０９上に、レジストパターン１３４を形成する。さらに、レジストパターン１３４をマスクとして、高濃度拡散層１０８およびエッチングストッパー膜１１４に対して高い選択比を有するエッチング条件で、層間絶縁膜１０９をドライエッチングする。これにより、層間絶縁膜１０９の表面における口径が0.2μmであり、当該表面から基板１０１表面まで達するコンタクトホール１２０が形成される。

最後に、図４１に示すように、コンタクトホール１２０内に、例えばTiN／Tiからなるバリアメタル１２１ａを膜厚20nm／20nmでそれぞれ形成し、さらにタングステンプラグ１２１ｂをＣＶＤ法により膜厚200nmで形成し、ＣＭＰ法を用いて不要なタングステンを除去する。これにより、タングステンプラグ１２１ｂが形成される。すなわち、コンタクトホール１２０内に、バリアメタル１２１ａとタングステンプラグ１２１ｂからなるコンタクト１２１が形成される。さらに、コンタクト１２１上に、バリアメタル１２２ａとして例えばTiN/Tiを膜厚20／20nmで形成し、タングステン膜１２２ｂを膜厚100nmで形成する。そして、バリアメタル１２２ａおよびタングステン膜１２２ｂをパターニングする。これにより、コンタクト１２１上に、第２配線層１２２が形成される。

以上のように、本実施の形態５では、活性領域と素子分離領域の境界、すなわち高濃度拡散層１０８と素子分離絶縁膜１０２の境界にエッチングストッパー膜１１４を自己整合的に形成した。これにより、コンタクトホール１２０を形成する際に基板１０１に与えるエッチングダメージを低減することができる。また、リーク電流の少ない良好なコンタクト接合を形成することができる。
また、コンタクトホール１２０を形成する際に、上記境界部分の素子分離絶縁膜１０２、すなわち素子分離絶縁膜１０２のエッジ部分をスリット状にエッチングすることがないため、コンタクトホール１２０の底部の形状を改善することができる。従って、コンタクトホール１２０内にバリアメタル１２１ａおよびタングステンプラグ１２１ｂをカバレッジ良く成膜することができ、信頼性の高い良好なコンタクト１２１を形成することができる。

また、本実施の形態５では、回路部だけでなくマーク部にもエッチングストッパー膜１１４を同時に形成した。そして、マーク部に形成されたエッチングストッパー膜１１４を、重ね合わせ検査マークとして用いた。エッチングストッパー膜１１４はコントラストが良いため、エッチングストッパー膜１１４すなわち重ね合わせ検査マークの位置を容易に且つ精度良く測定することができる。従って、レジストパターン（１２４）と下地レイヤの重ね合わせ検査を精度良く行うことができる。

また、本実施の形態５では、エッチングストッパー膜１１４を自己整合的に形成するため、実施の形態４よりも工程数を減らすことができる。従って、半導体装置の製造コストを抑えることができる。

次に、本実施の形態５による半導体装置の変形例について説明する。
図４２は、実施の形態５による半導体装置の変形例を説明するための断面図である。
本実施の形態５による半導体装置との相違点は、シリサイド層１２５を形成した後に、基板全面にシリコン窒化膜１２６を例えば膜厚300nmで形成したことである。
本変形例のように、シリコン窒化膜１２６を形成することによって、コンタクトホール１２０の重ね合わせがサイドウォール幅よりも大きくずれた場合でも、コンタクトホール１２０の形状がスリット状にならず、良好なコンタクトホール１２０を形成することができる。

１０１ 基板（半導体基板）、 １０１ａ 素子分離溝、 １０２ 素子分離絶縁膜（ＨＤＰ酸化膜）、 １０３ ゲート絶縁膜（シリコン酸化膜）、 １０４ ゲート電極、 １０４ａ ポリシリコン膜、 １０４ｂ タングステン膜、１０５ 絶縁膜、 １０６ 低濃度拡散層（ｎ−低濃度層）、 １０７ サイドウォール（シリコン窒化膜）、 １０８ 高濃度拡散層（ｎ＋高濃度層）、１０９ 層間絶縁膜（ＨＤＰ酸化膜）、 １１０，１１１，１１２，１１３，１１４ エッチングストッパー膜（シリコン窒化膜）、 １２０ コンタクトホール、 １２１ コンタクト（コンタクトプラグ）、 １２１ａ バリアメタル、１２１ｂ タングステンプラグ、 １２２ 第２配線層、 １２２ａ バリアメタル、 １２２ｂ タングステン膜、 １２３ レジストパターン、 １２４レジストパターン、 １２５ シリサイド層、 １２６ シリコン窒化膜、１３１ 熱酸化膜、 １３２ シリコン窒化膜、 １３３，１３４，１３５，１３７ レジストパターン、 １３６ シリサイドプロテクション膜。

Claims (6)

1. 活性領域を分離するための素子分離領域を含む回路部と、マーク部とを基板に有する半導体装置であって、
   前記マーク部に形成された素子分離溝と、
   前記素子分離溝内に形成された素子分離絶縁膜と、
   前記素子分離絶縁膜の表面の少なくとも一部を覆うエッチングストッパー膜と、
   前記基板の全面に形成された層間絶縁膜と、
   前記層間絶縁膜の表面から前記基板の表面まで達するコンタクトホールと、
   を備えたことを特徴とする半導体装置。
2. 請求項１に記載の半導体装置において、
   前記素子分離溝、前記素子分離絶縁膜および前記エッチングストッパー膜が、前記回路部の前記素子分離領域に更に形成され、
   前記コンタクトホールが、前記回路部の前記活性領域に更に形成されたことを特徴とする半導体装置。
3. 請求項２に記載の半導体装置において、
   前記素子分離領域に形成されたエッチングストッパー膜が、前記素子分離絶縁膜のエッジ部分を覆うことを特徴とする半導体装置。
4. 請求項１から３の何れか１項に記載の半導体装置において、
   前記エッチングストッパー膜が、シリコン窒化膜を含むことを特徴とする半導体装置。
5. 請求項１から４の何れか１項に記載の半導体装置において、
   前記素子分離絶縁膜は、その表面が前記基板の表面より低くなるように前記素子分離溝内に形成されたことを特徴とする半導体装置。
6. 請求項１から４の何れか１項に記載の半導体装置において、
   前記素子分離絶縁膜は、その表面が前記基板の表面より高くなるように前記素子分離溝内に形成されたことを特徴とする半導体装置。

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