JP2012027970A - 不揮発性半導体記憶装置 - Google Patents

Abstract

【課題】隣接セル間の干渉による閾値電圧の変動を抑制する。
【解決手段】制御回路は、ワード線の１本に沿って形成される複数のメモリセルに対して第２閾値電圧分布を与えるための書き込み動作を実行する場合において、第２閾値電圧分布を与えるべきメモリセルに対し電圧印加動作を行なって書き込み動作を行う。一方、制御回路は、消去状態を維持すべきメモリセルに対しても電圧印加動作を行なう。これにより、制御回路は、消去状態を維持すべきメモリセルにおいて第１閾値電圧分布を正方向に移動させて消去状態を示す第３閾値電圧分布を得る制御を実行する。
【選択図】図９

Description

明細書の実施の形態は、電気的書き換え可能な不揮発性半導体記憶装置に関する。

ＮＡＮＤ型フラッシュメモリは、モバイル機器などで画像や動画などの大容量のデータを扱う用途の増加と共に需要が急増している。特に、１つのメモリセルに２ビット以上の情報を記憶することのできる多値記憶技術の採用により、小さなチップ面積で、より多くの情報を記憶することが可能となっている。

セルの微細化が進んだ高集積化フラッシュメモリでは、隣接セル間の干渉により、データしきい値分布が影響を受ける。特に、多値記憶方式を採用した場合には、２値記憶方式と比べてデータしきい値の幅と間隔を狭く設定することになるため、隣接セル間の干渉がデータの信頼性に大きく影響する。

特開２００４−１９２７８９号公報

本発明は、隣接セル間の干渉による閾値電圧の変動を抑制することのできる不揮発性半導体記憶装置を提供することを目的とする。

一態様に係る不揮発性半導体記憶装置は、メモリセルアレイ、複数のワード線、複数のビット線、ソース線、及び制御回路を有する。メモリセルアレイは、メモリストリングを複数配列してなる。メモリストリングは、メモリセルを直列接続してなる。メモリセルは、上限値が負の値でありデータが消去された消去状態を示す第１閾値電圧分布、及び第１閾値電圧分布の上限値よりも下限値が大きくデータが書き込まれた書き込み状態を示す第２閾値電圧分布を保持することによりデータを記憶可能に構成されている。複数のワード線は、それぞれ複数のメモリストリング中のメモリセルに共通接続されるように配設されている。複数のビット線は、メモリストリングの一端に接続されている。ソース線は、メモリストリングの他端に接続されている。制御回路は、ワード線、ビット線及びソース線を介してメモリセルを制御する。制御回路は、ワード線の１本に沿って形成される複数のメモリセルに対して第２閾値電圧分布を与えるための書き込み動作を実行する場合において、第２閾値電圧分布を与えるべきメモリセルに対し電圧印加動作を行なって書き込み動作を行う。一方、制御回路は、消去状態を維持すべきメモリセルに対しても電圧印加動作を行なう。これにより、制御回路は、消去状態を維持すべきメモリセルにおいて第１閾値電圧分布を正方向に移動させて消去状態を示す第３閾値電圧分布を得る制御を実行する。

一態様に係る不揮発性半導体記憶装置は、メモリセルアレイ、複数のワード線、複数のビット線、ソース線、及び制御回路を有する。メモリセルアレイは、メモリストリングを複数配列してなる。メモリストリングは、メモリセルを直列接続してなる。メモリセルは、上限値が負の値でありデータが消去された消去状態を示す第１閾値電圧分布、及び第１閾値電圧分布の上限値よりも下限値が大きくデータが書き込まれた書き込み状態を示す第２閾値電圧分布を保持することによりデータを記憶可能に構成されている。複数のワード線は、それぞれ複数のメモリストリング中のメモリセルに共通接続されるように配設されている。複数のビット線は、メモリストリングの一端に接続されている。ソース線は、メモリストリングの他端に接続されている。制御回路は、ワード線、ビット線及びソース線を介してメモリセルを制御する。制御回路は、メモリセルアレイに対する第２閾値電圧分布への書き込み動作の終了後、第１閾値電圧分布を与えられたメモリセルに対し選択的に電圧印加動作を行う。これにより、制御回路は、消去状態を維持すべきメモリセルにおいて第１閾値電圧分布を正方向に移動させて消去状態を示す第３閾値電圧分布を得る制御を実行する。

第１の実施の形態に係る不揮発性半導体記憶装置（ＮＡＮＤセル型フラッシュメモリ）の概略構成を示す構成図である。 図１に示すメモリセルアレイ１の構成を示す回路図である。 ４値記憶のフラッシュメモリにおける書込みデータの例を示す。 ４値記憶のフラッシュメモリにおけるデータ書込み手順を示す概念図である。 ４値記憶のフラッシュメモリにおけるデータ書込み手順を示す概念図である。 比較例に係るデータ書込み手順を示すフローチャートである。 比較例に係る隣接セル干渉による影響を説明する説明図である。 第１の実施の形態に係るデータ書込み手順を示す概念図である。 第１の実施の形態に係るデータ書込み手順を示すフローチャートである。 第１の実施の形態に係るデータ書込み手順を示す概念図である。 第１の実施の形態に係るデータ書込み手順を示すフローチャートである。 第１の実施の形態に係る隣接セル干渉による影響を説明する説明図である。 第２の実施の形態に係る不揮発性半導体記憶装置のデータ書込み方式を示す概念図である。 第２の実施の形態におけるデータ書込み方法の手順を示す概念図である。 第３の実施の形態におけるメモリセルアレイ１の構成を示す回路図である。 第３の実施の形態におけるデータ書込み方法の手順を示すフローチャート図である。

次に、図面を参照して、実施の形態に係る不揮発性半導体記憶装置について説明する。

［第１の実施の形態］
［構成］
図１は、第１の実施の形態に係る４値記憶方式を採用した不揮発性半導体記憶装置（４値書込み方式のＮＡＮＤセル型フラッシュメモリ）の構成を示している。この不揮発性半導体記憶装置は、データを記憶するメモリセルＭＣをマトリックス状に配置してなるメモリセルアレイ１を備えている。メモリセルアレイ１は、複数のビット線ＢＬ、複数のワード線ＷＬ、ソース線ＳＲＣ、及び複数のメモリセルＭＣを含む。メモリセルＭＣは、電気的にデータを書き換え可能に構成され、ビット線ＢＬとワード線ＷＬの交点にマトリクス状に配置されている。

メモリセルアレイ１には、ビット線ＢＬの電圧を制御するためのビット線制御回路２、及びワード線ＷＬの電圧を制御するためのワード線制御回路６が接続されている。すなわち、ビット線制御回路２は、ビット線ＢＬを介してメモリセルアレイ１中のメモリセルＭＣのデータを読み出す一方、ビット線ＢＬを介してメモリセルアレイ１中のメモリセルＭＣに制御電圧を印加してメモリセルＭＣに書込みを行う。

ビット線制御回路２には、カラムデコーダ３、データ入出力バッファ４及びデータ入出力端子５が接続されている。メモリセルアレイ１から読み出されたメモリセルＭＣのデータは、データ入出力端子５から外部へ出力される。また、外部からデータ入出力端子５に入力された書込みデータは、カラムデコーダ３によってビット線制御回路２に入力され、指定されたメモリセルＭＣへの書込みが行われる。

また、メモリセルアレイ１、ビット線制御回路２、カラムデコーダ３、データ入出力バッファ４、及びワード線制御回路６は、制御回路７に接続されている。制御回路７は、制御信号入力端子８に入力される制御信号に従い、ビット線制御回路２、カラムデコーダ３、データ入出力バッファ４、及びワード線制御回路６を制御するための制御信号を発生させる。また、データ入出力バッファ４には、読み出されたデータに従い、読出し対象とされたブロックが不良ブロックであるか否かを判定する不良ブロック判定回路９が接続されている。

図２は、図１に示すメモリセルアレイ１の構成を示している。メモリセルアレイ１は、図２に示すように、複数のブロックＢにて構成されている。メモリセルアレイ１においては、このブロックＢ単位でデータが消去される（ブロック消去処理）。

ブロックＢは、図２に示すように、複数のメモリユニットＭＵを含んで構成されている。１つのメモリユニットＭＵは、直列接続された例えば１６個のメモリセルＭＣ（ＥＥＰＲＯＭ）からなるメモリストリングＭＳと、その両端に接続される第１、第２選択トランジスタＳ１、Ｓ２とにより構成されている。第１選択トランジスタＳ１の一端はビット線ＢＬ０に接続され、第２選択トランジスタＳ２の一端はソース線ＳＲＣに接続されている。ロウ方向に一列に配置されたメモリセルＭＣの制御ゲートはワード線ＷＬ１〜ＷＬ１６のいずれかに共通接続されている。また、ロウ方向に一列に配置された第１選択トランジスタＳ１の制御ゲートはセレクト線ＳＧ１に共通接続され、ロウ方向に一列に配置された第２選択トランジスタＳ２の制御ゲートはセレクト線ＳＧ２に共通接続されている。

また１本のワード線ＷＬに接続された複数のメモリセルＭＣの集合Ｐは、１ページ又は複数ページを構成する。この集合Ｐ毎にデータが書き込まれ、読み出される。また、各ワード線ＷＬには、フラグデータＦＬＡＧを記憶するためのフラグセルＦＣが接続されている。このフラグセルＦＣに記憶されるフラグデータＦＬＡＧは、メモリセルＭＣに対する下位ページデータの書込み処理が終了した段階では“１”とされ、上位ページデータの書込み処理が終了した段階では“０”とされる。

［書込み方式］
次に、不揮発性半導体記憶装置の書込み方式の概略を説明する。不揮発性半導体記憶装置は、メモリセルＭＣの閾値電圧が、４通りの分布を持ち得るように構成されている。

先ず、第１の実施の形態を説明する前に、比較例に係る不揮発性半導体記憶装置の書込み方式について説明する。図３は、比較例に係る不揮発性半導体記憶装置のメモリセルＭＣに記憶される２ビットの４値データ（データ“１１”、“１０”、“０１”、“００”）とメモリセルＭＣの閾値電圧分布との関係を示している。なお、図３において、電圧ＶＡ、ＶＢ、ＶＣは４つのデータを読み出す場合に選択したワード線ＷＬに印加される電圧であり、電圧ＶＡＶ、ＶＢＶ、ＶＣＶは、各閾値電圧分布Ａ、Ｂ、Ｃへの書込みを行う場合において、書込みが完了したかどうかを確認するために印加されるベリファイ電圧を示している。また、電圧Ｖｒｅａｄは、データの読み出しを行う場合に、メモリストリングＭＳ中の非選択のメモリセルＭＣに対し印加され、その保持データに拘わらず当該非選択のメモリセルＭＣを導通させる読み出し電圧を示している。さらに、電圧Ｖｅｖは、メモリセルＭＣのデータを消去する場合において、その消去が完了したか否かを確認するためメモリセルＭＣに印加される消去ベリファイ電圧であり、負の値を有する。上述の各電圧の大小関係は、Ｖｅｖ＜ＶＡ＜ＶＡＶ＜ＶＢ＜ＶＢＶ＜ＶＣ＜ＶＣＶ＜Ｖｒｅａｄである。

なお、消去ベリファイ電圧Ｖｅｖは前述の通り負の値であるが、実際に消去ベリファイ動作においてメモリセルＭＣの制御ゲートに印加される電圧は、負の値ではなく、ゼロ又は正の値とすることができる。すなわち、実際の消去ベリファイ動作においては、メモリセルＭＣのバックゲートに正の電圧を与え、メモリセルＭＣの制御ゲートには、ゼロ又はバックゲートの電圧より小さい正の値の電圧を印加している。換言すれば、消去ベリファイ電圧Ｖｅｖは、等価的に負の値を有する電圧である。

ブロック消去後のメモリセルＭＣの閾値電圧分布Ｅは、その上限値も負の値であり、データ“１１”が割り当てられる。また、書込み状態のデータ“０１”、“１０”、“００”を示すメモリセルＭＣは、それぞれ正の閾値電圧分布Ａ、Ｂ、Ｃを有する（Ａ、Ｂ、Ｃの下限値も正の値である）。データ“０１”の閾値電圧分布Ａが最も電圧値が低く、データ“００”の閾値電圧分布Ｃが最も電圧値が高く、データ“１０”の閾値電圧分布Ｂは、データ“０１”とデータ“００”の中間の電圧値を有する。なお、図３に示す閾値電圧分布はあくまでも一例であって、例えば、図３では閾値電圧分布Ａ，Ｂ，Ｃは全て正の閾値電圧分布であるとして説明したが、閾値電圧分布Ａは負の電圧の分布であり、閾値電圧分布Ｂ、Ｃが正の電圧の分布であってもよい。閾値電圧分布Ｅが負の電圧の分布であれば良い。

図３に示すように、１つのメモリセルＭＣの２ビットデータは、下位ページデータと上位ページデータからなり、下位ページデータと上位ページデータは別々のデータ書込み処理、つまり、２回のデータ書込み処理により、メモリセルＭＣに書き込まれる。データ“＊＠”と標記するとき、“＊”は上位ページデータを、“＠”は下位ページデータを表している。

次に、下位ページデータの書込みを、図４を参照して説明する。図４において、全てのメモリセルＭＣは、消去状態の閾値電圧分布Ｅを示し、データ“１１”を記憶しているものとする。図４に示すように、下位ページデータの書込みを行うと、メモリセルＭＣの閾値電圧分布Ｅは、下位ページデータの値（“１”、或いは“０”）に応じて、２つの閾値電圧分布（Ｅ、Ｂ’）に分けられる。すなわち、下位ページデータの値が“１”の場合には、消去状態の閾値電圧分布Ｅを維持する。

一方、下位ページデータの値が“０”の場合には、メモリセルＭＣのトンネル酸化膜に高電界を印加し、フローティングゲート電極に電子を注入して、メモリセルＭＣの閾値電圧Ｖｔｈを所定量だけ上昇させる。具体的には、ベリファイ電位ＶＢＶ’を設定し、このベリファイ電圧ＶＢＶ’以上の閾値電圧となるまで電子の注入が繰り返される。その結果、メモリセルＭＣは、書込み状態（データ“１０”）に変化する。

次に、上位ページデータの書込みを、図５を参照して説明する。上位ページデータの書込みは、チップの外部から入力される書込みデータ（上位ページデータ）と、メモリセルＭＣに既に書き込まれている下位ページデータとに基づいて行われる。

即ち、図５に示すように、上位ページデータの値が“１”の場合には、メモリセルＭＣのトンネル酸化膜に高電界がかからないようにし、メモリセルＭＣの閾値電圧Ｖｔｈの上昇を防止する。その結果、データ“１１”（消去状態の閾値電圧分布Ｅ）のメモリセルＭＣは、データ“１１”をそのまま維持し、データ“１０”（閾値電圧分布Ｂ’）のメモリセルＭＣは、データ“１０”をそのまま維持する。ただし、上述のベリファイ電圧ＶＢＶ’よりも大きい正規のベリファイ電圧ＶＢＶを用いて閾値電圧分布Ｂ’の下限値を調整し、これにより閾値電圧分布Ｂ’の幅を狭めて、閾値電圧分布Ｂを形成する。

一方、上位ページデータの値が“０”の場合には、メモリセルＭＣのトンネル酸化膜に高電界を印加し、フローティングゲート電極に電子を注入して、メモリセルＭＣの閾値電圧Ｖｔｈを所定量だけ上昇させる。その結果、データ“１１”（消去状態の閾値電圧分布Ｅ）のメモリセルＭＣは、閾値電圧分布Ａのデータ“０１”に変化し、データ“１０”のメモリセルＭＣは、閾値電圧分布Ｃのデータ“００”に変化する。このとき、ベリファイ電圧ＶＡＶ、ＶＣＶが用いられて、閾値電圧分布Ａ、Ｃの下限値が調整される。

以上が、比較例に係る不揮発性半導体記憶装置におけるデータ書込み方式の一例であり、メモリセルＭＣは、消去状態を示す閾値電圧分布Ｅ、及び３通りの閾値電圧分布Ａ、Ｂ、Ｃのいずれかを与えられ、１メモリセルあたり２ビットのデータを記憶する。３ビット以上の多ビット記憶方式においても、上記の動作に更に上位のページデータに応じ、閾値電圧分布を８通りに分割する動作が加わるのみであるので、基本的な動作は同様である。

上記メモリセルＭＣへの書き込みは、図２に示した集合Ｐ単位で行われる。すなわち、１本のワード線ＷＬに接続される全てのメモリセルＭＣは一括して書き込まれる。次に、図６Ａに示すフローチャートを参照して、集合Ｐ単位の書き込み方法について説明する。なお、この書き込み方法は一例であり、本発明は図６Ａに示す書き込み方法に限られない。また、誤書き込みを防止する点から、１つのメモリストリングＭＳ中において、ソース線ＳＲＣに近い側のメモリセルＭＣ１６から順に書込みを行い、一番遠いメモリセルＭＣ１は最後に書き込まれる。

上述したようにメモリセルＭＣへの書き込みは集合Ｐ単位で行われる。例えば、図６Ａに示すように、ワード線ＷＬｎ−１に接続されるメモリセルＭＣが一括して書き込まれる（ステップＳ１１）。次に、ワード線ＷＬｎに接続されるメモリセルＭＣが一括して書き込まれる（ステップＳ１２）。続いて、ワード線ＷＬｎ＋１に接続されるメモリセルＭＣが一括して書き込まれる（ステップＳ１３）。ここで、隣接する集合ＰのメモリセルＭＣに蓄積された電荷量により、メモリセルＭＣの閾値が変動する。すなわち、ワード線ＷＬｎ＋１に接続されるメモリセルＭＣの蓄積された電荷量により、ワード線ＷＬｎに接続されるメモリセルＭＣの閾値が変動する。この現象を隣接セルの干渉と称する。この現象は、メモリセルＭＣ間が短くなるほど顕著になる。

図５に示したような閾値電圧分布は、隣接セルの干渉により、当該セルへの書込み動作の終了後においても変動することがある。例えば、図６Ｂ（ａ）に示すように、メモリセルＭＣａの保持データがデータ“０１”とされ、その周辺のメモリセルＭＣｂの保持データがデータ“００”とされる場合を考える。この場合、メモリセルＭＣａは、閾値電圧分布Ａに書き込まれ、メモリセルＭＣｂは、全て閾値電圧分布Ｃに書き込まれる。その結果、メモリセルＭＣａは、周辺のメモリセルＭＣｂに蓄積された電荷に基づく隣接セルの干渉を大きく受ける。よって、このようなメモリセルＭＣａの閾値は、正方向に大きくシフトする。

一方、例えば、図６Ｂ（ｂ）に示すように、メモリセルＭＣａの保持データがデータ“０１”(閾値電圧分布Ａ）とされ、その周辺のメモリセルＭＣｂの保持データがデータ“１１”（閾値電圧分布Ｅ）とされる場合を考える。この場合、メモリセルＭＣａが閾値電圧分布Ａに書き込まれ、メモリセルＭＣｂは、全て閾値電圧分布Ｅに保持される。その結果、周辺のメモリセルＭＣｂには高電圧が印加されないので、メモリセルＭＣａは隣接セルの干渉をほとんど受けない。よって、このようなメモリセルＭＣａの閾値は、図６Ｂ（ａ）に示した例と異なり、ほとんどシフトしない。

このように、メモリセルＭＣａの閾値は、隣接メモリセルＭＣｂのデータがデータ“０１”“１０”“００”（書込み状態）まで書き込まれるときは、大きく変動する（Ｃ＞Ｂ＞Ａの順に）。一方、メモリセルＭＣａの閾値は、隣接メモリセルＭＣｂのデータがデータ“１１”（消去状態）に保持されるときは、ほとんど変動しない。ここで、メモリセルアレイ１には多くのメモリセルＭＣが存在する。すなわち、メモリセルアレイ１内には、図６Ｂ（ａ）及び図６Ｂ（ｂ）のような保持データパターンが混在している。すなわち、閾値のシフト量が大きなメモリセルＭＣとシフト量が小さいメモリセルＭＣが混在することになる。

従って、図６Ｂ（ｃ）に示すように、メモリセルＭＣａの閾値電圧分布Ａは、隣接メモリセルＭＣｂの干渉に基づきより大きな分布幅を持つ閾値電圧分布Ａｘとなるが、閾値電圧分布Ａｘの下限値は、元の閾値電圧分布Ａの下限値と殆ど変わらない（図６Ｂ（ｃ）中の矢印）。同様の理由から、閾値電圧分布Ｂ、Ｃは、各々、より大きな分布幅を持つ閾値電圧分布Ｂｘ、Ｃｘとなるが、閾値電圧分布Ｂ，Ｃの下限値は、元の閾値電圧分布Ｂ、Ｃの下限値と殆ど変わらない。また、閾値電圧分布Ｅは、各々、より大きな分布幅を持つ閾値電圧分布Ｅｘとなるが、その下限値は、元の閾値電圧分布Ｅの下限値と殆ど変わらない。以上のようにして分布幅が広がった閾値電圧分布Ａｘ、Ｂｘ、Ｃｘは、誤読み出し等の原因となる。

上記比較例に係る書込み方式の問題に鑑み、第１の実施の形態は、図７Ａ、図７Ｂ、図８Ａ、及び図８Ｂに示す書込み方式を採用している。以下に示す処理は、制御回路７によって実行される。

第１の実施の形態において、下位ページデータの書き込み、上位ページデータの書き込みがこの順に行われる点は、比較例（図４、図５）と同様である。しかし、この実施の形態では、図７Ａに示すように、下位ページデータの書き込みにおいて、下位ページデータの値が”１”である場合にも、閾値電圧分布Ｅを正方向に移動させるべく書き込み電圧を印加して書き込み動作を実行し、閾値電圧分布Ｅ’を得る。この点、下位ページデータの値が”１”であれば、閾値電圧分布Ｅをそのまま維持する比較例と異なっている。閾値電圧分布Ｅ’の下限値はベリファイ電圧ＶＥＶ’を用いて調整される。なお、ベリファイ電圧ＶＥＶ’は、図６Ｂ（ｃ）に示す閾電圧分布Ａ、Ｂ、Ｃ、及び閾電圧分布Ａｘ、Ｂｘ、Ｃｘに基づき定められる。すなわち、消去状態を維持すべきメモリセルＭＣに接続されたワード線ＷＬに隣接するワード線ＷＬに接続されたメモリセルＭＣの閾値電圧分布Ａ、Ｂ、Ｃの変動量に基づき、ベリファイ電圧ＶＥＶ’は設定される。ただし、消去状態を維持すべきメモリセルＭＣに対する電荷蓄積量が、上記閾値電圧分布Ａ、Ｂ、Ｃの変動量に達しなくても従来例から比べて顕著な効果はある。

なお、上記閾値電圧分布Ａ、Ｂ、Ｃの変動量を補正することができれば、ベリファイ電圧ＶＥＶ’ で電荷量を補正する必要はない。その結果、回路動作を簡略化することができる。また、下位ページデータの書き込み時に下位ページデータの値が”１”であるメモリセルＭＣに書き込み電圧を加えることを省略して、ベリファイ動作のみで電荷量を調整しても良い。その結果、回路動作を簡略化することができる。すなわち、閾値電圧分布Ａ、Ｂ、Ｃの変動量を補償する電荷を“１”データを保持するメモリセルＭＣに蓄積すればよい。

上記の下位ページデータの書き込みは、例えば、図７Ｂのように実行される。図７Ｂに示すように、選択ワード線ＷＬに隣接する隣接ワード線ＷＬに接続されたメモリセルＭＣに対して一括して書込み動作が実行される（ステップＳ２１）。続いて、選択ワード線ＷＬに接続されたメモリセルＭＣに対して一括して下位ページデータの書込み動作が実行される（ステップＳ２２）。ステップＳ２２においては、下位ページデータの値が”１”であるメモリセルＭＣに対しても電荷が蓄積される。

また、この実施の形態では、図８Ａに示すように、上位ページデータの書き込みにおいて、下位ページデータの値が”１”で、且つ上位ページデータの値が”１”である場合にも、閾値電圧分布Ｅ’を更に正方向に移動させるべく（更に電荷を蓄積させるべく）書き込み電圧を印加して書き込み動作を実行し、閾値電圧分布Ｅ’’を得る。この点、下位ページデータの値が”１”で且つ上位ページデータの値が”１”であれば、閾値電圧分布Ｅをそのまま維持する比較例と異なっている。閾値電圧分布Ｅ”の下限値はベリファイ電圧ＶＥＶ”を用いて調整される。なお、消去状態を維持すべきメモリセルＭＣに接続されたワード線ＷＬに隣接するワード線ＷＬに接続されたメモリセルＭＣの閾値電圧分布Ａ、Ｂ、Ｃの変動量に基づき、ベリファイ電圧ＶＥＶ”は設定される。だだし、消去状態を維持すべきメモリセルＭＣに対する電荷蓄積量が、上記閾値電圧分布Ａ、Ｂ、Ｃの変動量に達しなくても従来例から比べて顕著な効果はある。

なお、上記閾値電圧分布Ａ、Ｂ、Ｃの変動量を補正することができれば、ベリファイ電圧ＶＥＶ”を与える必要はない。その結果、回路動作を簡略化することができる。また、上位ページデータの書き込み時に”１１”データを保持するメモリセルＭＣに書き込み電圧を加えることを省略し、ベリファイ電圧のみを加えても良い。その結果、回路動作を簡略化することができる。すなわち、閾値電圧分布Ａ、Ｂ、Ｃの変動量を補償する電荷を“１１”データを保持するメモリセルＭＣに蓄積すればよい。

上記の上位ページデータの書き込みは、例えば、図８Ｂのように実行される。図８Ｂに示すように、図７Ｂと同様のステップＳ２１、Ｓ２２の後、選択ワード線ＷＬに接続されたメモリセルＭＣに対して一括して上位ページデータの書込み動作が実行される（ステップＳ２３）。ステップＳ２３においては、上位ページデータの値が”１”であるメモリセルＭＣに対しても電荷が蓄積される。なお、ステップＳ２２とステップＳ２３の間に、他のワード線ＷＬに接続されるメモリセルＭＣの書き込みが行われても良い。

また、上位ページデータ書き込みにおいては、閾値電圧分布Ａ、Ｃの移動量は小さい。通常、下位ページデータが“１”であるときの閾値電圧分布Ｅ’から閾値電圧分布Ａを、下位ページデータが“０”であるときの閾値電圧分布Ｂ’から閾値電圧分布Ｃを書き込むためである。すなわち、隣接するワード線ＷＬに接続されたメモリセルＭＣの閾値電圧分布Ａ、Ｂ、Ｃの変動量は、下位ページデータ書き込みよりも上位ページデータ書き込みの方が小さくなる。ここで、上位ページデータ書き込みにおける消去状態を維持すべきメモリセルＭＣに対する電荷蓄積量を、下位ページデータ書き込みにおける消去状態を維持すべきメモリセルＭＣに対する電荷蓄積量を小さくすることにより、消費電力を低減させることができる。また、下位ページデータ書き込みにおいて、隣接するワード線ＷＬに接続されたメモリセルＭＣの閾値電圧分布Ａ、Ｂ、Ｃの変動量が大きくするために、ベリファイ電圧ＶＥＶ’を大きくする場合がある。しかし、ベリファイ電圧ＶＥＶ’とベリファイ電圧ＶＥＶ”の差は小さくできるため、上位ページデータ書き込み後の閾値電圧分布Ｅの上限を０Ｖ以下にすることができる場合がある。

以下、図７及び図８に示したように消去状態を示す閾値電圧分布Ｅを正方向に移動させる動作を、消去状態補正動作と称する。第１の実施の形態における消去状態補正動作は、ワード線ＷＬの１本に沿って形成される複数のメモリセルＭＣに対して閾値電圧分布Ａ、Ｂ、Ｃを書き込むと同時に実行される。すなわち、動作スピードは比較例とほぼ同じである。

第１の実施の形態に係る閾値電圧分布は、比較例と同様に、隣接セルの干渉により、当該セルへの書込み動作の終了後においても変動することがある。しかしながら、第１の実施の形態は、消去状態補正動作により、閾値電圧分布の分布幅を比較例よりも狭くすることができる。以下、図９を参照して、第１の実施の形態に係る効果を具体的に説明する。例えば、図９（ａ）に示すように、メモリセルＭＣａの保持データがデータ“０１”とされ、その周辺のメモリセルＭＣｂの保持データがデータ“００”とされる場合を考える。この場合、メモリセルＭＣａの閾値が、閾値電圧分布Ａに入るように書き込まれ、メモリセルＭＣｂの閾値が、全て閾値電圧分布Ｃに入るように書き込まれる。その結果、比較例と同様の理由から、メモリセルＭＣａの閾値電圧分布Ａは、正方向に大きくシフトする。

一方、例えば、図９（ｂ）に示すように、メモリセルＭＣａの保持データがデータ“０１”とされ、その周辺のメモリセルＭＣｂの保持データがデータ“１１”とされる場合を考える。この場合、比較例と異なり、メモリセルＭＣａが閾値電圧分布Ａに書き込まれ、メモリセルＭＣｂは、全て閾値電圧分布Ｅ”に書き込まれる。その結果、メモリセルＭＣａは、周辺のメモリセルＭＣｂに蓄積された電荷量に基づく隣接セルの干渉を受ける。よって、このようなメモリセルＭＣａの閾値電圧分布Ａは、図９（ａ）に示した例と同様に、正方向にシフトする。

このように、メモリセルＭＣａの閾値電圧分布は、隣接メモリセルＭＣｂにデータ“０１”“１０”“００”（書込み状態）が書き込まれるときは、正方向に大きく変動する。そして、メモリセルＭＣａの閾値電圧分布は、隣接メモリセルＭＣｂのデータがデータ“１１”（消去状態）に保持されるときも同様に正方向に変動する。従って、図９（ｃ）に示すように、メモリセルＭＣａの閾値電圧分布Ａは、隣接メモリセルＭＣｂの干渉によって正方向に移動して閾値電圧分布Ａｘ’となる。しかし、閾値電圧分布Ａｘ’の上限値及び下限値は、それぞれ元の閾値電圧分布Ａの上限値及び下限値を正方向に移動させた値となるので、閾値電圧分布Ａｘ’の分布幅は比較例に係る閾値電圧分布Ａｘの分布幅よりも狭くすることができる。同様の理由から、閾値電圧分布Ｂ、Ｃは、各々、正方向に移動して閾値電圧分布Ｂｘ’、Ｃｘ’となる。しかし、それら閾値電圧分布Ｂｘ’、Ｃｘ’の分布幅は比較例に係る閾値電圧分布Ｂｘ、Ｃｘの分布幅よりも狭くすることができる。すなわち、閾値電圧分布Ａ、Ｂ、Ｃを正方向に平行移動した閾値電圧分布が閾値電圧分布Ａｘ’、Ｂｘ’、Ｃｘ’となるといえる。また、閾値電圧分布Ｅ”は、正方向に移動して閾値電圧分布Ｅｘ”となるが、閾値電圧分布Ｅｘ”の分布幅は比較例に係る閾値電圧分布Ｅｘの分布幅よりも狭くすることができる。以上のように、第１の実施の形態は、隣接セルの干渉の影響を受けた閾値電圧分布の分布幅を比較例よりも狭くすることができるので、誤読み出し等を抑制することができる。

［第２の実施の形態］
次に、第２の実施の形態の不揮発性半導体記憶装置を、図１０を参照して説明する。第２の実施の形態では、上位ページデータ／下位ページデータの粗い書込みであるフォギー書込み処理と、上位ページデータ／下位ページデータの正確な書込みであるファイン書込み処理との２段階の書込み処理が実行される点で、第１の実施の形態と異なっている。一方、このフォギー書込み処理、ファイン書込み処理のそれぞれにおいて、消去状態補正動作により消去状態を示す閾値電圧分布は正方向に移動させられる。これにより、第２の実施の形態は、第１の実施の形態と同様の効果を得ることができる。

フォギー書込み処理、及びファイン書込み処理を伴う４値記憶方式における書込み処理を、図１０を参照して説明する。はじめに、全てのメモリセルＭＣが消去された状態（図１０の“ａ”）から、あるメモリセルＭＣに対しフォギー書込み処理（図１０の“ｂ”）を実行する。フォギー書込み処理は、図１０に示すように、最終的に得ようとする各閾値電圧分布Ｅ、Ａ、Ｂ、Ｃの下限値よりも小さいベリファイ電圧ＶＥＶｆｏ、ＶＡＶｆｏ、ＶＢＶｆｏ、ＶＣＶｆｏを用いて、閾値電圧分布Ｅｆｏ、Ａｆｏ、Ｂｆｏ、Ｃｆｏを得る書込み処理である。なお、消去状態を維持すべきメモリセルＭＣに接続されたワード線ＷＬに隣接するワード線ＷＬに接続されたメモリセルＭＣの閾値電圧分布Ａ、Ｂ、Ｃの変動量に基づき、ベリファイ電圧ＶＥＶｆｏは、設定される。

なお、上記閾値電圧分布Ａ、Ｂ、Ｃの変動量を補正することができれば、ベリファイ電圧ＶＥＶｆｏで電荷量を補正する必要はない。その結果、回路動作を簡略化することができる。また、フォギー書き込み時に消去状態を維持するメモリセルＭＣに書き込み電圧を省略してベリファイ動作のみで電荷量を調整しても良い。その結果、回路動作を簡略化することができる。すなわち、閾値電圧分布Ａ、Ｂ、Ｃの変動量を補償する電荷を消去状態を保持するメモリセルＭＣに蓄積すればよい。

隣接するメモリセルＭＣに電荷が蓄積されると、上述の隣接セルの干渉が発生する。その結果、フォギー書込み処理後の閾値電圧分布Ｅｆｏ、Ａｆｏ、Ｂｆｏ、Ｃｆｏは、それぞれ正方向にシフトし、閾値電圧分布Ｅｆｏｘ、Ａｆｏｘ、Ｂｆｏｘ、Ｃｆｏｘとなる（図１０の“ｃ”）。フォギー書込み処理は粗い書込み処理であり、各ベリファイ電圧ＶＥＶｆｏ、ＶＡＶｆｏ、ＶＢＶｆｏ、ＶＣＶｆｏの間の差も、ファイン書込み処理のベリファイ電圧ＶＥＶ、ＶＡＶ、ＶＢＶ、ＶＣＶの間の差よりも小さく設定される。このため、例えば、隣接セルの干渉により、閾値電圧分布Ｅｆｏ、Ａｆｏ、Ｂｆｏ、Ｃｆｏは、変動して互いに重なり合う閾値電圧分布Ｅｆｏｘ、Ａｆｏｘ、Ｂｆｏｘ、Ｃｆｏｘとなる。

この後、メモリセルＭＣに対しファイン書込み処理を行う（図１０の“ｄ”）。ファイン書込み処理においては、第１の実施の形態と同様に、下位ページデータの書込み（Ｅｆｏｘ→Ｂ）の後、上位ページデータの書込み（Ｅｆｏｘ→Ａ、Ｂ→Ｃ）、及び消去状態補正動作（Ｅｆｏｘ→Ｅ”）が行われる。ファイン書込み処理は、最終的に得ようとする複数の閾値電圧分布Ｅ”、Ａ、Ｂ、Ｃの下限値と等しいベリファイ電圧ＶＥＶ”、ＶＡＶ、ＶＢＶ、ＶＣＶを用いて、閾値電圧分布Ｅｆｏｘ、Ａｆｏｘ、Ｂｆｏｘ、Ｃｆｏｘを正方向に移動させ、閾値電圧分布Ｅ”、Ａ、Ｂ、Ｃを得る。このファイン書込み処理においても、閾値電圧分布Ｅｆｏの閾値電圧分布を正方向に移動させるため、ベリファイ電圧ＶＥＶ”を用いる。このベリファイ電圧ＶＥＶ”は、フォギー書込み処理で用いるベリファイ電圧ＶＥＶｆｏと同様に負の値（等価的に負の値）であるが、ベリファイ電圧ＶＥＶｆｏよりも大きい値である（絶対値が小さい）。

なお、上記閾値電圧分布Ａ、Ｂ、Ｃの変動量を補正することができれば、ベリファイ電圧ＶＥＶ”で電荷量を補正する必要はない。その結果、回路動作を簡略化することができる。また、ファイン書き込み時に消去状態を維持するメモリセルＭＣに書き込み電圧を省略して、ベリファイ動作のみで電荷量を調整しても良い。その結果、回路動作を簡略化することができる。すなわち、閾値電圧分布Ａ、Ｂ、Ｃの変動量を補償する電荷を消去状態を保持するメモリセルＭＣに蓄積すればよい。

このファイン書込み処理後も、隣接セルの干渉により、閾値電圧分布Ｅ”、Ａ、Ｂ、Ｃは多少変動するが（図１０の“ｅ”）、書込み手順等を工夫することにより、その変動量を小さくすることができる。

次に、閾値電圧分布の変動を小さくするための書込み手順の一例を、図１１を参照して説明する。第１の実施の形態と同様に、メモリストリングＭＳ中において、ソース線ＳＲＣに近い側のメモリセルＭＣ１６から順に書込みを行い、一番遠いメモリセルＭＣ１は最後に書き込まれる。

このようなメモリストリングＭＳに、上記のフォギー書込み処理、ファイン書込み処理を行う場合に、図１１のような書込み手順を実行することにより、閾値電圧分布の変動を最小限に抑えることができる。まず、最もソース線ＳＲＣに近いメモリセルＭＣ１６、２６（以下ワード線ＷＬ１６に接続される全てのメモリセルＭＣを総称してメモリセルＭＣ６とする）に対しフォギー書込みを実行する。続いて、隣接するメモリセルＭＣ１５、２５（以下ワード線ＷＬ１５に接続される全てのメモリセルＭＣを総称してメモリセルＭＣ５とする）にフォギー書込みを行う。

ここで、メモリセルＭＣ５にフォギー書込みを行なうと、メモリセルＭＣ６の閾値電圧分布は正方向にシフトする。しかし、メモリセルＭＣ５のフォギー書き込みの際、消去状態補正動作を行っている。すなわち、メモリセルＭＣ６の閾値電圧分布は正方向にほぼ平行移動するため、閾値電圧分布の幅は広がらない。一方、メモリセルＭＣ１４、２４（以下ワード線ＷＬ１４に接続される全てのメモリセルＭＣを総称してメモリセルＭＣ４とする）は書き込み前であるので、メモリセルＭＣ４の閾値電圧分布に対する影響はない。

メモリセルＭＣ５にフォギー書き込みを行った後、メモリセルＭＣ６に戻ってファイン書込みを実行する。ここで、メモリセルＭＣ６にファイン書込みを行なうと、メモリセルＭＣ５の閾値電圧分布は正方向にシフトする。しかし、メモリセルＭＣ６のファイン書き込みの際、消去状態補正動作を行っている。すなわち、メモリセルＭＣ５の閾値電圧分布は正方向にほぼ平行移動するため、閾値電圧分布の幅は広がらない。

次のステップでは、メモリセルＭＣ６に隣接するメモリセルＭＣ５ではなく、メモリセルＭＣ６からビット線ＢＬの方向に２つ離れたメモリセルＭＣ４に対しフォギー書込みを行う。ここで、メモリセルＭＣ４とメモリセルＭＣ６の間にはメモリセルＭＣ５が挟まれているため、メモリセルＭＣ１６の閾値電圧分布の変動は抑制される。一方、メモリセルＭＣ４にフォギー書込みを行なうと、メモリセルＭＣ５の閾値電圧分布は正方向にシフトする。しかし、メモリセルＭＣ４のフォギー書き込みの際、消去状態補正動作を行っている。すなわち、メモリセルＭＣ５の閾値電圧分布は正方向にほぼ平行移動するため、閾値電圧分布の幅は広がらない。

続いて、メモリセルＭＣ５に対するファイン書込みを行う。メモリセルＭＣ５にファイン書込みを行なうと、メモリセルＭＣ６及びＭＣ４の閾値電圧分布は正方向にシフトする。しかし、メモリセルＭＣ５のファイン書き込みの際、消去状態補正動作を行っている。すなわち、メモリセルＭＣ６及びＭＣ４の閾値電圧分布は正方向にほぼ平行移動するため、閾値電圧分布の幅は広がらない。

その後も、ファイン書込みが終了したメモリセルＭＣｎ（ｎは自然数）からビット線ＢＬの方向に２つ離れたメモリセルＭＣｎ−２にフォギー書込みを行い、その後１つ戻ってメモリセルＭＣｎ−１にファイン書込みを実行する、という手順を、メモリセルＭＣ１まで繰り返す。これにより、フォギー／ファイン書込みを実行するメモリセルアレイ１において、隣接するメモリセルＭＣの影響を最小限に抑えることができる。

また、ファイン書き込みにおける隣接メモリセルＭＣの閾値変動量はフォギー書き込みにおける閾値変動量よりも小さいため、ファイン書き込みにおける消去状態補正動作を省略することも可能である。その結果、消費電力を押さえることができる。

［第３の実施の形態］
次に、第３の実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイ１について説明する。上記の実施の形態に係る消去状態補正動作は、ワード線ＷＬの１本に沿って形成される複数のメモリセルＭＣに対して閾値電圧分布Ａ、Ｂ、Ｃを与える場合において、実行される。これに対して、第３の実施の形態に係る消去状態補正動作は、メモリセルアレイ１への閾値電圧分布Ａ、Ｂ、Ｃへの書き込み動作の終了後に実行され、閾値電圧分布Ｅを与えられたメモリセルＭＣは選択的に電圧を印加される。この点、第３の実施の形態は上記の実施の形態と異なる。

先ず、図１２を参照して、第３の実施の形態に係るメモリセルアレイ１の構成について説明する。第３の実施の形態に係るメモリセルアレイ１は、図１２に示すように、各ワード線ＷＬ１〜１６に制御ゲートを接続されたセルＥＣ１〜１６を有する。セルＥＣ１〜１６は、消去状態補正動作が完了したか否かを示すデータを保持する。例えば、ワード線ＷＬ１〜１６に接続された複数のメモリセルＭＣに対する消去状態補正動作が終了している場合に、セルＥＣ１〜１６は“０”データを保持する。また、ワード線ＷＬ１〜１６に接続された複数のメモリセルＭＣに対する消去状態補正動作が終了していない場合に、セルＥ１〜１６は“１”データを保持する。

次に、図１３を参照して、第３の実施の形態に係る不揮発性半導体記憶装置の消去状態補正動作について説明する。図１３は、一例として、ワード線ＷＬ１６に沿って形成された複数のメモリセルＭＣに対する消去状態補正動作を示している。なお、図１３に示す処理に移る前に、メモリセルアレイ１内の選択されたメモリセルＭＣは、下位ページデータ書込み処理及び上位ページデータ書込み処理によって、書込み状態（閾値電圧分布Ａ，Ｂ，Ｃ）に書き込まれているものとする。

図１３に示すように、先ず、ワード線ＷＬ１６に沿って形成されたセルＥＣ１６が“１”データを保持しているか否かが判断される（ステップＳ２１）。ここで、セルＥＣ１６が“１”データを保持していると判断されると（ステップＳ２１、Ｙ）、ワード線ＷＬ１６に沿って形成された複数のメモリセルＭＣ１６から、閾値電圧分布Ｅを与えられたメモリセルＭＣ１６’が特定される（ステップＳ２２）。次に、そのメモリセルＭＣ１６’に対して、消去状態補正動作が実行される（ステップＳ２３）。続いて、セルＥＣ１６のデータは、“１”データから“０”データに書き換えられる（ステップＳ２４）。そして、ステップＳ２４の後、複数のメモリセルＭＣに対する消去状態補正動作は終了する。なお、図１３に示す処理は、ワード線ＷＬ１６に沿って形成されたメモリセルＭＣ１６以外のメモリセルＭＣ１〜１５に対しても同様に実行される。

上記の第３の実施の形態によれば、消去状態補正動作は、メモリセルアレイ１に対する閾値電圧分布Ａ、Ｂ、Ｃへの書き込み動作の終了後に実行される。したがって、メモリセルアレイ１に対する閾値電圧分布Ａ、Ｂ、Ｃへの書き込み動作の終了から読み出し動作までに十分時間がある場合、その時間で消去状態補正動作が実行可能である。また、いわゆるバックグランドジョブにより消去補正動作を行うことにより、実質的に動作速度が遅くならない。また、消去状態補正動作が実行されたか否かを示す情報は、セルＥＣ１〜１６により保持されるので、消去状態補正動作が実行途中で中断された場合であっても、その実行途中から消去書込み処理を再開することができる。

以上、本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。例えば、上記実施の形態では、４値記憶方式（２ビット／セル）の不揮発性半導体装置を説明したが、本発明はこれに限定されるものではなく、８値記憶方式などより多ビットの記憶方式にも適用可能であることは言うまでもない。

また、第３の実施の形態においては、例えば、セルＥＣ１６に、メモリセルＭＣ１６に対する消去状態補正動作の実行状態を書き込む。しかしながら、本発明は、セルＥＣ１６に、メモリセルＭＣ１６と異なるメモリセルＭＣに対する消去状態補正動作の実行状態を書き込むものであってもよい。

１…メモリセルアレイ、 ２…ビット線制御回路、 ３…カラムデコーダ、 ４…データ入出力バッファ、 ５…データ入出力端子、 ６…ワード線制御回路、 ７…制御回路、 ８…制御信号入力端子、 ９…不良ブロック判定回路。

Claims (5)

1. 上限値が負の値でありデータが消去された消去状態を示す第１閾値電圧分布、及び前記第１閾値電圧分布の上限値よりも下限値が大きくデータが書き込まれた書き込み状態を示す第２閾値電圧分布を保持することによりデータを記憶可能に構成されたメモリセルを直列接続してなるメモリストリングを複数配列してなるメモリセルアレイと、
   それぞれ複数の前記メモリストリング中の前記メモリセルに共通接続されるように配設された複数のワード線と、
   前記メモリストリングの一端にて接続される複数のビット線と、
   前記メモリストリングの他端に接続されるソース線と
   前記ワード線、前記ビット線及び前記ソース線を介して前記メモリセルを制御する制御回路と
   を備え、
   前記制御回路は、
   前記ワード線の１本に沿って形成される複数の前記メモリセルに対して前記第２閾値電圧分布を与えるための書き込み動作を実行する場合において、前記第２閾値電圧分布を与えるべきメモリセルに対し電圧印加動作を行なって書き込み動作を行う一方、前記消去状態を維持すべきメモリセルに対しても電圧印加動作を行なって、これにより前記消去状態を維持すべきメモリセルにおいて前記第１閾値電圧分布を正方向に移動させて前記消去状態を示す第３閾値電圧分布を得る制御を実行するように構成された
   ことを特徴とする不揮発性半導体記憶装置。
2. 前記制御回路は、前記消去状態を維持すべきメモリセルに接続されたワード線に隣接するワード線に接続されたメモリセルの前記第２閾値電圧分布の変動量に基づき、前記第１閾値電圧分布を正方向に移動させて前記第３閾値電圧分布とする
   ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
3. 前記制御回路は、
   前記第２閾値電圧分布を与えるべきメモリセルに対して、前記第２閾値電圧分布の下限値よりも小さい第１ベリファイ電圧を用いて閾値電圧分布を正方向に移動させるフォギー書込み処理と、
   前記第２閾値電圧分布を与えるべきメモリセルに対して、前記第２閾値電圧分布の下限値と等しい第２ベリファイ電圧を用いて前記フォギー書込み処理後の閾値電圧分布を更に正方向に移動させるファイン書込み処理とを実行可能に構成され、
   前記フォギー書込み処理では、前記消去状態を維持すべきメモリセルに対して、前記第３閾値電圧分布の下限値よりも小さい第３のベリファイ電圧を用いて閾値電圧分布を正方向に移動させ、
   前記ファイン書込み処理では、前記消去状態を維持すべきメモリセルに対して、前記第３閾値電圧分布の下限値と等しい第４のベリファイ電圧を用いて前記フォギー書込み処理後の閾値電圧分布を更に正方向に移動させる
   ことを特徴とする請求項１又は請求項２記載の不揮発性半導体記憶装置。
4. 上限値が負の値でありデータが消去された消去状態を示す第１閾値電圧分布、及び前記第１閾値電圧分布の上限値よりも下限値が大きくデータが書き込まれた書き込み状態を示す第２閾値電圧分布を保持することによりデータを記憶可能に構成されたメモリセルを直列接続してなるメモリストリングを複数配列してなるメモリセルアレイと、
   それぞれ複数の前記メモリストリング中の前記メモリセルに共通接続されるように配設された複数のワード線と、
   前記メモリストリングの一端に接続される複数のビット線と、
   前記メモリストリングの他端に接続されるソース線と
   前記ワード線、前記ビット線及び前記ソース線を介して前記メモリセルを制御する制御回路と
   を備え、
   前記制御回路は、
   前記メモリセルアレイに対する前記第２閾値電圧分布への書き込み動作の終了後、前記第１閾値電圧分布を与えられたメモリセルに対し選択的に電圧印加動作を行って、これにより前記消去状態を維持すべきメモリセルにおいて前記第１閾値電圧分布を正方向に移動させて前記消去状態を示す第３閾値電圧分布を得る制御を実行するように構成された
   ことを特徴とする不揮発性半導体記憶装置。
5. 前記メモリセルアレイは、前記消去状態を維持すべきメモリセルに対して前記第１閾値電圧分布を正方向に移動させて前記第３閾値電圧分布とする処理が実行されたか否かを記憶するセルを備える
   ことを特徴とする請求項４記載の不揮発性半導体記憶装置。

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