JP2012023291A - 炭化珪素半導体装置 - Google Patents

Abstract

【課題】微細化してもソース領域およびベース領域に繋がるコンタクト領域とソース電極とのコンタクトが十分に取れるようにする。
【解決手段】コンタクトホール１２ａの長手方向、つまりソース電極１１とｎ⁺型ソース領域４およびｐ⁺型ボディ層５とのコンタクト領域の長手方向とｎ⁺型ソース領域４およびｐ⁺型ボディ層５の長手方向も直交させる。これにより、ｎ⁺型ソース領域４やｐ⁺型ボディ層５それぞれのソース電極１１へのコンタクト幅をコンタクトホール１２ａの幅分とすることが可能となる。このため、コンタクトを広く取ることが可能となる。これにより、素子を微細化してもｎ⁺型ソース領域４やｐ型ベース領域３に繋がるｐ⁺型ボディ層５とソース電極１１とのコンタクトが十分に取れるようにすることが可能となる。
【選択図】図３

Description

本発明は、縦型の絶縁ゲート型トランジスタが備えられた炭化珪素半導体装置に関するものである。

従来、例えば特許文献１において、縦型の絶縁ゲート型トランジスタとして縦型ＭＯＳＦＥＴが備えられた炭化珪素（以下、ＳｉＣという）半導体装置が開示されている。このＳｉＣ半導体装置では、図９（ａ）に示した上面レイアウトのように、ｎ⁺型ソース領域Ｊ１とｐ型ベース領域に接続されるｐ⁺型コンタクト領域Ｊ２の長手方向がトレンチゲート構造を構成するためのトレンチＪ３の長手方向と平行とされている。そして、層間絶縁膜に形成されるコンタクトホールＪ４をトレンチＪ３の長手方向と平行とし、このコンタクトホールＪ４を介してｎ⁺型ソース領域Ｊ１とｐ⁺型コンタクト領域Ｊ２とがソース電極と電気的に接続された構造とされている。

特許第３４８９３５８号公報

しかしながら、従来の構造の半導体装置の場合、微細化のためにセルピッチを縮小すると、図９（ｂ）に示した上面レイアウトのようにソース電極と電気的に接続されるｎ⁺型ソース領域Ｊ１とｐ⁺型コンタクト領域Ｊ２の幅が狭くなり、コンタクトが十分に取れなくなる可能性があるという問題がある。

本発明は上記点に鑑みて、微細化してもソース領域およびベース領域に繋がるコンタクト領域とソース電極とのコンタクトが十分に取れるようにすることを目的とする。

上記目的を達成するため、請求項１に記載の発明では、反転型のトレンチゲート構造の縦型半導体素子を有するＳｉＣ半導体装置において、ソース領域（４）およびベースコンタクト層（５）は、同方向に延設され、ソース領域（４）がトレンチ（６）の長手方向に対して直交させられる方向に並べられていると共に、ベースコンタクト層（５）もトレンチ（６）の長手方向に対して直交させられる方向に並べられており、かつ、コンタクトホール（１２ａ）がトレンチ（６）の長手方向と同方向を長手方向として形成されていることを特徴としている。

このように、コンタクトホール（１２ａ）の長手方向、つまりソース電極（１１）とソース領域（４）およびベースコンタクト層（５）とのコンタクト領域の長手方向とソース領域（４）およびベースコンタクト層（５）の延設方向を直交させている。したがって、ソース領域（４）やベースコンタクト層（５）それぞれのソース電極（１１）へのコンタクト幅をコンタクトホール（１２ａ）の幅分とすることが可能となる。このため、ソース領域（４）とベースコンタクト層（５）の両方のコンタクトをコンタクトホール（１２ａ）の幅内において取らなければならない構造（従来構造）と比較して、コンタクトを広く取ることが可能となる。これにより、素子を微細化してもソース領域（４）やベースコンタクト層（５）とソース電極（１１）とのコンタクトが十分に取れるようにすることが可能となる。

請求項２に記載の発明では、蓄積型のトレンチゲート構造の縦型半導体素子を有するＳｉＣ半導体装置において、請求項１と同様の構造とすることを特徴としている。このように、蓄積型のトレンチゲート構造の縦型半導体素子を有するＳｉＣ半導体装置について、請求項１と同様の構造を適用しても、請求項１と同様の効果を得ることができる。

例えば、請求項３に記載したように、トレンチ（６）の側面にベースコンタクト層（５）が接した構造、つまりベースコンタクト層（５）が隣り合うトレンチ（６）同士を繋ぐようにベースコンタクト層（５）を配置した構造とすることができる。

また、請求項４に記載したように、トレンチ（６）の側面からベースコンタクト層（５）を離間させ、トレンチ（６）の側面とベースコンタクト層（５）の間にもソース領域（４）が形成された構造とすることもできる。このような構成とすれば、トレンチ（６）の側面を全域チャネルとして機能させることが可能となる。すなわち、請求項３に記載したように、ベースコンタクト層（５）をトレンチ（６）の側面に至るような構造とする場合、その部分をチャネルとして機能させられないため、オン抵抗を増大させることになる。このため、請求項４に記載した構造とすることで、トレンチ（６）の側面全域がチャネルとして機能させられるようにすることで、よりオン抵抗の低減を図ることが可能となる。

請求項５に記載の発明では、ベース領域（３）の下方に配置されると共にトレンチ（６）よりも深い位置まで形成され、トレンチ（６）の長手方向と交差する方向に伸びる上面レイアウトとされる第２導電型のディープ層（１０）が備えられ、該ディープ層（１０）の上面レイアウトがベースコンタクト層（５）の上面レイアウトと同じであることを特徴としている。

請求項３記載のように、ベースコンタクト層（５）が隣り合うトレンチ（６）同士を繋ぐようにした構造のでは、ベースコンタクト層（５）とトレンチ（６）が隣接し、ＭＯＳＦＥＴのオン時にチャネルを狭めオン抵抗を増大させる懸念がある。同様に、ディープ層（１０）を形成した場合も、ディープ層（１０）がＭＯＳＦＥＴのオン時にチャネルを狭めることになり、オン抵抗の増大が懸念される。しかしながら、ディープ層（１０）の上面レイアウトをベースコンタクト層（５）の上面レイアウトと同じにすれば、ＭＯＳＦＥＴのオン時に狭められるチャネルを共通化することができ、オン抵抗の増大を抑制することができる。

なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。

本発明の第１実施形態にかかる反転型のトレンチゲート構造のＭＯＳＦＥＴの斜視断面図である。 図１のＡ−Ａ断面図である。 図１のＢ−Ｂ断面図である。 図１に示すＭＯＳＦＥＴの上面レイアウトを示した図である。 本発明の第２実施形態にかかるＳｉＣ半導体装置に備えられるトレンチゲート構造のＭＯＳＦＥＴの断面図である。 図４に示すＭＯＳＦＥＴの上面レイアウトを示した図である。 本発明の第３実施形態にかかるＳｉＣ半導体装置に備えられるトレンチゲート構造のＭＯＳＦＥＴの斜視断面図である。 図５に示すＭＯＳＦＥＴの上面レイアウトを示した図である。 （ａ）は、ｐ型ディープ層１０を形成する構造において、従来のようにトレンチゲート構造の長手方向とｎ⁺型ソース領域４およびｐ⁺型ボディ層５の長手方向とを一致させた場合の上面レイアウトであり、（ｂ）は、本実施形態のＳｉＣ半導体装置の上面レイアウトである。 従来の縦型ＭＯＳＦＥＴが備えられたＳｉＣ半導体装置の上面レイアウトである。

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。

（第１実施形態）
本発明の第１実施形態について説明する。ここではＳｉＣ半導体装置に備えられる素子として反転型のトレンチゲート構造のＭＯＳＦＥＴについて説明する。

図１は、本実施形態にかかるトレンチゲート構造のＭＯＳＦＥＴの斜視断面図である。この図は、ＭＯＳＦＥＴの１セル分を抽出したものに相当する。本図ではＭＯＳＦＥＴの１セル分しか記載していないが、図１に示すＭＯＳＦＥＴと同様の構造のＭＯＳＦＥＴが複数列隣り合うように配置されている。また、図２−ａ、ｂは、図１のＭＯＳＦＥＴの断面図である。図２−ａは、図１中のＡ−Ａ線においてｘｚ平面と平行に切断したときの断面、図２−ｂは、図１中のＢ−Ｂ線においてｘｚ平面と平行に切断したときの断面である。また、図３は、図１に示すＭＯＳＦＥＴの上面レイアウトを示した図である。図１は、図３における領域Ｒの断面図に相当している。

図１および図２−ａ、ｂに示すＭＯＳＦＥＴは、ＳｉＣからなるｎ⁺型基板１が半導体基板として形成されている。ｎ⁺型基板１は、リン等のｎ型不純物濃度が例えば１．０×１０¹⁹／ｃｍ³とされ、厚さが３００μｍ程度とされている。このｎ⁺型基板１の表面には、リン等のｎ型不純物濃度が例えば３．０×１０¹⁵〜１．０×１０¹⁶／ｃｍ³で厚さ１０〜１５μｍ程度のＳｉＣからなるｎ^-型ドリフト層２が形成されている。ｎ^-型ドリフト層２の不純物濃度は深さ方向において一定であっても良いが、濃度分布に傾斜を付けることもできる。例えば、ｎ^-型ドリフト層２のうちｎ⁺型基板１側の方がｎ⁺型基板１から離れる側よりも高濃度となるようにすることもできる。逆に、ｎ^-型ドリフト層２のうちの表層部の濃度を高くしても良い。このように、ｎ^-型ドリフト層２の一部の不純物濃度を高濃度にすると内部抵抗を低減できるため、オン抵抗を低減することが可能となる。

このｎ^-型ドリフト層２の表層部にはｐ型ベース領域３が形成されており、さらに、ｐ型ベース領域３の上層部分にはｎ⁺型ソース領域４およびｐ⁺型ボディ層（ベースコンタクト領域）５が形成されている。

ｐ型ベース領域３は、ボロンもしくはアルミニウム等のｐ型不純物濃度が例えば５．０×１０¹⁶〜２．０×１０¹⁹／ｃｍ³、厚さ２．０μｍ程度で構成されている。ｎ⁺型ソース領域４は、表層部におけるリン等のｎ型不純物濃度（表面濃度）が例えば１．０×１０²¹／ｃｍ³、厚さ０．３μｍ程度で構成されている。ｐ⁺型ボディ層５は、例えば表層部におけるボロンもしくはアルミニウム等のｐ型不純物濃度（表面濃度）が例えば１．０×１０²¹／ｃｍ³、厚さ０．３μｍ程度で構成されている。

ｐ型ベース領域３やｎ⁺型ソース領域４およびｐ⁺型ボディ層５は、後述するトレンチゲート構造の両側に配置されている。そして、ｎ⁺型ソース領域４およびｐ⁺型ボディ層５は、図３に示すようにライン状とされたものが交互に配置されることで、ストライプ状にレイアウトされている。これらｎ⁺型ソース領域４およびｐ⁺型ボディ層５の長手方向は、トレンチゲート構造の長手方向と直行する方向とされている。

また、ｐ型ベース領域３およびｎ⁺型ソース領域４を貫通してｎ^-型ドリフト層２に達するように、例えば幅が０．７〜２．０μｍ、深さが２．０μｍ以上（例えば２．４μｍ）のトレンチ６が複数本ストライプ状に形成されている。このトレンチ６の側面と接するように上述したｐ型ベース領域３やｎ⁺型ソース領域４およびｐ⁺型ボディ層５が配置されている。つまり、ｎ⁺型ソース領域４およびｐ⁺型ボディ層５は、共に、隣り合うトレンチ６の間を繋ぐように形成されている。

さらに、トレンチ６の内壁面はゲート酸化膜８にて覆われており、ゲート酸化膜８の表面に形成されたドープトＰｏｌｙ−Ｓｉにて構成されたゲート電極９により、トレンチ６内が埋め尽くされている。ゲート酸化膜８は、トレンチ６の内壁面を熱酸化することで形成されており、ゲート酸化膜８の厚みはトレンチ６の側面側と底部側共に１００ｎｍ程度となっている。

このようにして、トレンチゲート構造が構成されている。このトレンチゲート構造は、図１中のｙ方向を長手方向として延設されている。そして、複数のトレンチゲート構造が図１中のｘ方向に平行に並べられることでストライプ状とされている。この複数のトレンチゲート構造の長手方向が、上述したようにｎ⁺型ソース領域４およびｐ⁺型ボディ層５の長手方向とが直交させられており、トレンチ６の側面にｎ⁺型ソース領域４およびｐ⁺型ボディ層５が共に接触させられた構造となっている。

また、ｎ⁺型ソース領域４およびｐ⁺型ボディ層５の表面やゲート電極９の表面には、ソース電極１１やゲート配線（図示せず）が形成されている。ソース電極１１およびゲート配線は、複数の金属（例えばＮｉ／Ａｌ等）にて構成されており、少なくともｎ型ＳｉＣ（具体的にはｎ⁺型ソース領域４やｎドープの場合のゲート電極９）と接触する部分はｎ型ＳｉＣとオーミック接触可能な金属で構成され、少なくともｐ型ＳｉＣ（具体的にはｐ⁺型ボディ層５やｐドープの場合のゲート電極９）と接触する部分はｐ型ＳｉＣとオーミック接触可能な金属で構成されている。

これらソース電極１１およびゲート配線は、層間絶縁膜１２上に形成されることで電気的に絶縁されており、層間絶縁膜１２に形成されたコンタクトホール１２ａを通じてソース電極１１はｎ⁺型ソース領域４およびｐ⁺型ボディ層５と電気的に接触させられ、図示しないコンタクトホールを通じてゲート配線はゲート電極９と電気的に接触させられている。図３中にハッチングで示した部分は、層間絶縁膜１２のうちｎ⁺型ソース領域４およびｐ⁺型ボディ層５を露出させるためのコンタクトホール１２ａの形状を示した部分であり、この部分においてソース電極１１とｎ⁺型ソース領域４およびｐ⁺型ボディ層５とのコンタクト領域とされている。

そして、ｎ⁺型基板１の裏面側にはｎ⁺型基板１と電気的に接続されたドレイン電極１３が形成されている。このような構造により、ｎチャネルタイプの反転型のトレンチゲート構造のＭＯＳＦＥＴが構成されている。

このような構成により、本実施形態にかかる反転型のトレンチゲート構造のＭＯＳＦＥＴが構成されている。このような反転型のトレンチゲート構造のＭＯＳＦＥＴでは、複数のトレンチゲート構造の長手方向とｎ⁺型ソース領域４およびｐ⁺型ボディ層５の長手方向とを直交させている。このため、図３中にハッチングで示したように、コンタクトホール１２ａの長手方向、つまりソース電極１１とｎ⁺型ソース領域４およびｐ⁺型ボディ層５とのコンタクト領域の長手方向とｎ⁺型ソース領域４およびｐ⁺型ボディ層５の長手方向も直交させられることになる。

したがって、ｎ⁺型ソース領域４やｐ⁺型ボディ層５それぞれのソース電極１１へのコンタクト幅をコンタクトホール１２ａの幅分とすることが可能となる。このため、ｎ⁺型ソース領域４とｐ⁺型ボディ層５の両方のコンタクトをコンタクトホール１２ａの幅内において取らなければならない構造（従来構造）と比較して、本実施形態の方がコンタクトを広く取ることが可能となる。

これにより、素子を微細化してもｎ⁺型ソース領域４やｐ型ベース領域３に繋がるｐ⁺型ボディ層５とソース電極１１とのコンタクトが十分に取れるようにすることが可能となる。また、ｎ⁺型ソース領域４とｐ⁺型ボディ層５の両方のコンタクトをコンタクトホール１２ａの幅内において取らなければならない構造の場合、ｎ⁺型ソース領域４やｐ⁺型ボディ層５の形成やコンタクトホール１２ａの形成用のマスクについて、マスクずれが発生すると、コンタクトを取れなくなる可能性がある。しかしながら、本実施形態のような構造とすれば、上記のようなマスクずれが発生したとしても、その影響を受けることなく、ｎ⁺型ソース領域４やｐ⁺型ボディ層５とソース電極１１とのコンタクトを取ることができる。

なお、このように構成されるＳｉＣ半導体装置の製造方法は、従来構造の製造方法と比較して、ｎ⁺型ソース領域４やｐ⁺型ボディ層５を形成する際のイオン注入用のマスクのレイアウトを変更するだけで良く、特に製造工程を変更する必要がない。したがって、製造工程の増加なども無く、素子を微細化してもｎ⁺型ソース領域４やｐ型ベース領域３に繋がるｐ⁺型ボディ層５とソース電極１１とのコンタクトが十分に取れる構造のＳｉＣ半導体装置を製造することができる。

（第２実施形態）
本発明の第２実施形態について説明する。本実施形態のＳｉＣ半導体装置は、第１実施形態に対してオン抵抗の低減を図ったものであるが、基本構造に関しては第１実施形態と同様であるため、第１実施形態と異なっている部分に関してのみ説明する。

図４は、本実施形態にかかるＳｉＣ半導体装置に備えられるトレンチゲート構造のＭＯＳＦＥＴの断面図であり、図１のＢ−Ｂ断面に相当する図である。また、図５は、図４に示すＭＯＳＦＥＴの上面レイアウトを示した図である。

本実施形態にかかるＳｉＣ半導体装置の斜視断面構造は、図１と同様であるが、トレンチゲート構造の長手方向に対する垂直方向において、ｐ⁺型ボディ層５を通過する部分の断面、つまり図４に示される断面を第１実施形態に対して変更している。

図４に示すように、本実施形態では、ソース電極１１とのコンタクト領域においてｐ⁺型ボディ層５を形成しているが、トレンチ６の側面まではｐ⁺型ボディ層５を形成せずにトレンチ６から離間させ、トレンチ６の側面にはｎ⁺型ソース領域４が形成されるようにしている。つまり、ｐ⁺型ボディ層５は、ｎ⁺型ソース領域４を挟んでトレンチゲート構造と反対側に備えられた構造とされている。そして、ｎ⁺型ソース領域４のうち、トレンチゲート構造の長手方向の垂直方向においてｐ⁺型ボディ層５を通過するライン上に配置された部分は、層間絶縁膜１２で覆われており、コンタクトホール１２ａからはほぼ露出しない状態としてあるが、コンタクトホール１２ａから露出した構造であっても構わない。

このような構成とすれば、トレンチ６の側面を全域チャネルとして機能させることが可能となる。すなわち、第１実施形態のように、ｐ⁺型ボディ層５をトレンチ６の側面に至るような構造とする場合、その部分をチャネルとして機能させられないため、オン抵抗を増大させることになる。このため、本実施形態のような構造とし、トレンチ６の側面全域がチャネルとして機能させられるようにすることで、よりオン抵抗の低減を図ることが可能となる。

（第３実施形態）
本発明の第３実施形態について説明する。本実施形態のＳｉＣ半導体装置は、第１実施形態に対して耐圧向上を図ったものであるが、基本構造に関しては第１実施形態と同様であるため、第１実施形態と異なっている部分に関してのみ説明する。

図６は、本実施形態にかかるＳｉＣ半導体装置に備えられるトレンチゲート構造のＭＯＳＦＥＴの斜視断面図である。また、図７は、図６に示すＭＯＳＦＥＴの上面レイアウトを示した図である。

本実施形態にかかるＳｉＣ半導体装置では、ｎ^-型ドリフト層２のうちｐ型ベース領域３よりも下方位置において、トレンチゲート構造におけるトレンチ６の側面のうちチャネル領域が構成される部分に対する法線方向（図６中のｘ方向）、つまりトレンチ６の長手方向に対する垂直方向に伸びるｐ型ディープ層１０が備えられている。ｐ型ディープ層１０は、トレンチ６の底部よりも深くされており、ｎ^-型ドリフト層２の表面からの深さが例えば２．６〜３．０μｍ程度（ｐ型ベース領域３の底部からの深さが例えば０．６〜１．０μｍ）とされている。また、ｐ型ディープ層１０におけるボロンもしくはアルミニウム等のｐ型不純物濃度は、例えば１．０×１０¹⁷／ｃｍ³〜１．０×１０¹⁹／ｃｍ³とされている。

このｐ型ディープ層１０は、ｐ⁺型ボディ層５と上面から見たときのレイアウトが重なるように形成されており、その幅もｐ⁺型ボディ層５と同程度とされている。

このようなｐ型ディープ層１０を形成した場合、ＭＯＳＦＥＴのオン時には、チャネルを狭めることにはなるものの基本的には一般的なＭＯＳＦＥＴと同様の動作を行うが、ＭＯＳＦＥＴのオフ時には、ｐ型ディープ層１０によって耐圧向上を図ることができる。すなわち、オフ時には、ゲート電圧が０Ｖとされるためにドレイン−ゲート間にも電界がかかり、ゲート酸化膜８の底部にも電界集中が発生し得る。しかしながら、トレンチ６よりも深いｐ型ディープ層１０を備えた構造としているため、ｐ型ディープ層１０とｎ^-型ドリフト層２とのＰＮ接合部での空乏層がｎ^-型ドリフト層２側に大きく伸びることになり、ドレイン電圧の影響による高電圧がゲート酸化膜８に入り込み難くなる。特に、ｐ型ディープ層１０の不純物濃度をｐ型ベース領域３よりも高濃度とすれば、よりｎ^-型ドリフト層２側への空乏層の伸び量が大きくなる。これにより、ゲート酸化膜８内での電界集中、特にゲート酸化膜８のうちのトレンチ６の底部での電界集中を緩和することが可能となり、ゲート酸化膜８が破壊されることを防止することが可能となる。

したがって、本実施形態のような構造のＭＯＳＦＥＴとすることで、第１実施形態と同様の効果を得つつ、耐圧向上を図ることが可能となる。また、ｐ型ディープ層１０を形成する場合、ＭＯＳＦＥＴのオン時にチャネルを狭めることになり得るため、オン抵抗の増大が懸念されるが、本実施形態の構造によれば、オン抵抗の増大を抑制することもできる。これについて、図８を参照して説明する。

図８（ａ）は、ｐ型ディープ層１０を形成する構造において、従来のようにトレンチゲート構造の長手方向とｎ⁺型ソース領域４およびｐ⁺型ボディ層５の長手方向とを一致させた場合の上面レイアウトであり、図８（ｂ）は、本実施形態のＳｉＣ半導体装置の上面レイアウトである。

図８（ａ）に示すように、従来のようにトレンチゲート構造の長手方向とｎ⁺型ソース領域４およびｐ⁺型ボディ層５の長手方向とを一致させた場合であっても、トレンチゲート構造とｐ型ディープ層１０とが交差する部分（図中一点差線で囲んだ部分）において、電流の流れが阻害されるため、その分、オン抵抗が高くなる。このため、第１実施形態のように、トレンチゲート構造の長手方向とｎ⁺型ソース領域４およびｐ⁺型ボディ層５の長手方向とが交叉するような構造とする場合には、トレンチゲート構造とｐ⁺型ボディ層５とが交差する部分もチャネルとして機能しなくなるため、よりオン抵抗が高くなる可能性がある。

しかしながら、本実施形態では、図８（ｂ）に示すように、ｐ型ディープ層１０とｐ⁺型ボディ層５の上面レイアウトを合わせるようにしている。そして、ｐ⁺型ボディ層５が形成されている領域では元々チャネルとして機能しない部分であるため、この部分にｐ型ディープ層１０を形成したとしても、あまりチャネルを狭めないようにできる。したがって、従来のようにトレンチゲート構造の長手方向とｎ⁺型ソース領域４およびｐ⁺型ボディ層５の長手方向とを一致させる場合や、ｐ型ディープ層１０を形成しない第１実施形態のような構造に対して、オン抵抗の増大を抑制しつつ、耐圧向上を図ることが可能となる。

（他の実施形態）
（１）上記実施形態では、反転型のトレンチゲート構造のＭＯＳＦＥＴを備えたＳｉＣ半導体装置を例に挙げて説明したが、蓄積型のトレンチゲート構造のＭＯＳＦＥＴを備えたＳｉＣ半導体装置についても本発明を適用することができる。具体的には、上記各実施形態で説明した構造のＳｉＣ半導体装置において、トレンチ６の内壁面にリン等のｎ型不純物濃度が例えば１．０×１０¹⁶／ｃｍ³とされたｎ型チャネル層を形成したあとで、ゲート酸化膜８を形成した構造とすれば良い。ｎ型チャネル層はチャネル領域を構成するためのものであり、ノーマリオフ型となる厚さに設定され、例えばトレンチ６の底面上で０．３〜１．０μｍ、トレンチ６の側面上で０．１〜０．３μｍの厚みとすることができる。

（２）上記各実施形態では、第１導電型をｎ型、第２導電型をｐ型としたｎチャネルタイプのＭＯＳＦＥＴを例に挙げて説明したが、各構成要素の導電型を反転させたｐチャネルタイプのＭＯＳＦＥＴに対しても本発明を適用することができる。また、上記説明では、トレンチゲート構造のＭＯＳＦＥＴを例に挙げて説明したが、同様のトレンチゲート構造のＩＧＢＴに対しても本発明を適用することができる。ＩＧＢＴは、上記各実施形態に対して基板１の導電型をｎ型からｐ型に変更するだけであり、その他の構造や製造方法に関しては上記各実施形態と同様である。

（３）上記第３実施形態では、ｐ型ディープ層１０の上面レイアウトをｐ⁺型ボディ層５の上面レイアウトと同じにしたが、これらを共にイオン注入で形成していることから、これらの上面レイアウトを重ねるとリーク電流が発生し易くなるという問題が発生し得る。このため、オン抵抗の増大を抑制するという観点からすると好ましくないが、リーク電流の発生を抑制するために、ｐ型ディープ層１０の上面レイアウトがｐ⁺型ボディ層５の上面レイアウトと重ならないようにずらすこともできる。

（４）なお、上記実施形態では、トレンチゲート構造の長手方向に対する垂直方向をｎ⁺型ソース領域４およびｐ⁺型ボディ層５の長手方向と説明した。しかしながら、ｎ⁺型ソース領域４およびｐ⁺型ボディ層５の長手方向が必ずしもトレンチゲート構造の長手方向に対する垂直方向と一致していなくても良く、ｎ⁺型ソース領域４およびｐ⁺型ボディ層５がトレンチゲート構造の長手方向に対する垂直方向に延設されていれば良い。つまり、各ｎ⁺型ソース領域４および各ｐ⁺型ボディ層５はトレンチゲート構造の間において分断された構造となり、トレンチゲート構造の長手方向に対する垂直方向に分断された各部が並べられることになるが、ｎ⁺型ソース領域４およびｐ⁺型ボディ層５の延設方向と分断された各部の長手方向が必ずしも一致していなくても良い。例えば、ｎ⁺型ソース領域４やｐ⁺型ボディ層５が正方形の縞状に配置されるようなレイアウトであっても構わない。

１ ｎ⁺型基板
２ ｎ^-型ドリフト層
３ ｐ型ベース領域
４ ｎ⁺型ソース領域
５ ｐ⁺型ボディ層
６ トレンチ
８ ゲート酸化膜
９ ゲート電極
１０ ｐ型ディープ層
１１ ソース電極
１２ 層間絶縁膜
１３ ドレイン電極

Claims (5)

1. 炭化珪素からなる第１または第２導電型の基板（１）と、
   前記基板（１）の上に形成され、前記基板（１）よりも低不純物濃度とされた第１導電型の炭化珪素からなるドリフト層（２）と、
   前記ドリフト層（２）の上に形成された第２導電型の炭化珪素からなるベース領域（３）と、
   前記ベース領域（３）の上層部に形成され、前記ベース領域（３）よりも高濃度の第２導電型の炭化珪素からなるベースコンタクト層（５）と、
   前記ベース領域（３）の上層部に形成され、前記ドリフト層（２）よりも高濃度の第１導電型の炭化珪素にて構成されたソース領域（４）と、
   前記ソース領域（４）の表面から前記ベース領域（３）よりも深くまで形成され、一方向を長手方向として複数本ストライプ状に形成されたトレンチ（６）と、
   前記トレンチ（６）の内壁面に形成されたゲート絶縁膜（８）と、
   前記トレンチ（６）内において、前記ゲート絶縁膜（８）の上に形成されたゲート電極（９）と、
   前記ゲート電極（９）を覆い、かつ、前記ソース領域（４）および前記ベースコンタクト層（５）を露出させるコンタクトホール（１２ａ）が形成された層間絶縁膜（１２）と、
   前記コンタクトホール（１２ａ）を通じて前記ソース領域（４）および前記ベース領域（３）に電気的に接続されたソース電極（１１）と、
   前記基板（１）の裏面側に形成されたドレイン電極（１３）とを備え、
   前記ゲート電極（９）への印加電圧を制御することで前記トレンチ（６）の側面に位置する前記ベース領域（３）の表面部に反転型のチャネル領域を形成し、前記ソース領域（４）および前記ドリフト層（２）を介して、前記ソース電極（１１）および前記ドレイン電極（１３）の間に電流を流す反転型のＭＯＳＦＥＴを備えた炭化珪素半導体装置であって、
   前記ソース領域（４）および前記ベースコンタクト層（５）は、同方向に延設され、前記ソース領域（４）が前記トレンチ（６）の長手方向に対して直交させられる方向に並べられていると共に、前記ベースコンタクト層（５）も前記トレンチ（６）の長手方向に対して直交させられる方向に並べられており、かつ、前記コンタクトホール（１２ａ）が前記トレンチ（６）の長手方向と同方向を長手方向として形成されていることを特徴とする炭化珪素半導体装置。
2. 炭化珪素からなる第１または第２導電型の基板（１）と、
   前記基板（１）の上に形成され、前記基板（１）よりも低不純物濃度とされた第１導電型の炭化珪素からなるドリフト層（２）と、
   前記ドリフト層（２）の上に形成された第２導電型の炭化珪素からなるベース領域（３）と、
   前記ベース領域（３）の上層部に形成され、前記ベース領域（３）よりも高濃度の第２導電型の炭化珪素からなるベースコンタクト層（５）と、
   前記ベース領域（３）の上層部に形成され、前記ドリフト層（２）よりも高濃度の第１導電型の炭化珪素にて構成されたソース領域（４）と、
   前記ソース領域（４）の表面から前記ベース領域（３）よりも深くまで形成され、一方向を長手方向として複数本ストライプ状に形成されたトレンチ（６）と、
   前記トレンチ（６）の内壁に形成されたゲート絶縁膜（８）と、
   前記トレンチ（６）内において、前記ベース領域（３）と前記ゲート絶縁膜（８）との間に形成された炭化珪素からなる第１導電型のチャネル層と、
   前記トレンチ（６）内において、前記ゲート絶縁膜（８）の上に形成されたゲート電極（９）と、
   前記ゲート電極（９）を覆い、かつ、前記ソース領域（４）および前記ベースコンタクト層（５）を露出させるコンタクトホール（１２ａ）が形成された層間絶縁膜（１２）と、
   前記コンタクトホール（１２ａ）を通じて前記ソース領域（４）および前記ベース領域（３）に電気的に接続されたソース電極（１１）と、
   前記基板（１）の裏面側に形成されたドレイン電極（１３）とを備え、
   前記ゲート電極（９）への印加電圧を制御することで前記チャネル層に形成される蓄積型のチャネルを制御し、前記ソース領域（４）および前記ドリフト層（２）を介して、前記ソース電極（１１）および前記ドレイン電極（１３）の間に電流を流す蓄積型のＭＯＳＦＥＴを備えた炭化珪素半導体装置であって、
   前記ソース領域（４）および前記ベースコンタクト層（５）は、同方向に延設され、前記ソース領域（４）が前記トレンチ（６）の長手方向に対して直交させられる方向に並べられていると共に、前記ベースコンタクト層（５）も前記トレンチ（６）の長手方向に対して直交させられる方向に並べられており、かつ、前記コンタクトホール（１２ａ）が前記トレンチ（６）の長手方向と同方向を長手方向として形成されていることを特徴とする炭化珪素半導体装置。
3. 前記トレンチ（６）の側面に前記ベースコンタクト層（５）が接しており、前記ベースコンタクト層（５）が隣り合うトレンチ（６）同士を繋ぐように配置されていることを特徴とする請求項１または２に記載の炭化珪素半導体装置。
4. 前記トレンチ（６）の側面から前記ベースコンタクト層（５）が離間させられており、前記トレンチ（６）の側面と前記ベースコンタクト層（５）の間にも前記ソース領域（４）が形成されていることを特徴とする請求項１または２に記載の炭化珪素半導体装置。
5. 前記ベース領域（３）の下方に配置されると共に前記トレンチ（６）よりも深い位置まで形成され、前記トレンチ（６）の長手方向と交差する方向に伸びる上面レイアウトとされる第２導電型のディープ層（１０）が備えられ、該ディープ層（１０）の上面レイアウトが前記ベースコンタクト層（５）の上面レイアウトと同じであることを特徴とする請求項１ないし４のいずれか１つに記載の炭化珪素半導体装置。

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