JP2012019035A - Semiconductor device and method for manufacturing the same - Google Patents
Semiconductor device and method for manufacturing the same Download PDFInfo
- Publication number
- JP2012019035A JP2012019035A JP2010155013A JP2010155013A JP2012019035A JP 2012019035 A JP2012019035 A JP 2012019035A JP 2010155013 A JP2010155013 A JP 2010155013A JP 2010155013 A JP2010155013 A JP 2010155013A JP 2012019035 A JP2012019035 A JP 2012019035A
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- silicon layer
- semiconductor device
- film
- semiconductor substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Semiconductor Memories (AREA)
Abstract
Description
本発明は、半導体装置及びその製造方法に関する。 The present invention relates to a semiconductor device and a manufacturing method thereof.
近年の半導体装置の微細化が進められている。これに伴い、トランジスタのゲート長を短くした場合、トランジスタの短チャネル効果が顕著となり、サブスレッショルド電流が増大してトランジスタの閾値電圧（Ｖｔ）が低下するという問題が発生する。
また、トランジスタの閾値電圧（Ｖｔ）の低下を抑制するために、半導体基板の不純物濃度を増加させた場合、接合リーク電流が増大してしまう。
そのため、半導体装置としてＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を用い、ＤＲＡＭのメモリセルを微細化した場合、リフレッシュ特性の悪化が深刻な問題となる。
In recent years, miniaturization of semiconductor devices has been promoted. Along with this, when the gate length of the transistor is shortened, the short channel effect of the transistor becomes conspicuous, and there arises a problem that the subthreshold current increases and the threshold voltage (Vt) of the transistor decreases.
Further, when the impurity concentration of the semiconductor substrate is increased in order to suppress the decrease in the threshold voltage (Vt) of the transistor, the junction leakage current increases.
For this reason, when a DRAM (Dynamic Random Access Memory) is used as a semiconductor device and the memory cells of the DRAM are miniaturized, deterioration of refresh characteristics becomes a serious problem.
この問題を回避するための構造として、特許文献１，２には、半導体基板の表面側に形成した溝にゲート電極を埋め込む、いわゆるトレンチゲート型トランジスタ（「リセスチャネルトランジスタ」ともいう）が開示されており、トランジスタを上記構成とすることにより、有効チャネル長（ゲート長）を物理的かつ十分に確保することが可能となり、最小加工寸法が6０ｎｍ以下の微細なセルを有したＤＲＡＭが実現可能となる。
As a structure for avoiding this problem,
また、特許文献２には、Ｐ型シリコン基板（半導体基板）の活性領域に、所定の間隔を隔てて、隣り合う位置に形成された第１及び第２のゲートトレンチと、第１及び第２のゲートトレンチの内壁面に形成されたゲート絶縁膜と、ゲート絶縁膜を介して、第１のゲートトレンチを埋め込むと共に、Ｐ型シリコン基板の主面から突出する第１のゲート電極と、ゲート絶縁膜を介して、第２のゲートトレンチを埋め込むと共に、Ｐ型シリコン基板の主面から突出する第２のゲート電極と、第１のゲート電極と第２のゲート電極との間に位置するＰ型シリコン基板に形成され、第１及び第２のゲート電極の共通のソース／ドレイン領域となる不純物拡散領域と、ｐ型シリコン基板の表面に形成され、かつ第１及び第２のゲート電極のうち、ｐ型シリコン基板の表面から突出した部分を覆う層間絶縁膜と、を備えたＤＲＡＭが開示されている。
Further,
しかしながら、上記トレンチゲート型トランジスタをセルトランジスタ（セルアレイのアクセストランジスタ）として備えたＤＲＡＭでは、ゲート電極が半導体基板の主面から突出した構造となっており、また、第１のゲート電極と第２のゲート電極との間隔は、極めて狭小とされている。
これらの理由により、不純物拡散領域と接触し、かつ上層に配置されたビット線と接続されるビット線用コンタクトプラグを、第１のゲート電極と第２のゲート電極との間に形成することは極めて困難であった。
However, a DRAM having the trench gate type transistor as a cell transistor (an access transistor of a cell array) has a structure in which the gate electrode protrudes from the main surface of the semiconductor substrate, and the first gate electrode and the second gate electrode The distance from the gate electrode is extremely narrow.
For these reasons, it is not possible to form a bit line contact plug between the first gate electrode and the second gate electrode in contact with the impurity diffusion region and connected to the bit line disposed in the upper layer. It was extremely difficult.
このような問題を回避するために、半導体基板に形成した溝の内部に形成され、上端面が半導体基板の主面よりも下方に配置されたゲート電極（ワード線）と、ゲート電極上に位置する溝を埋め込むと共に、半導体基板の主面から突出しない絶縁膜と、を備えた構造を採用することが考えられる。
このように、ワード線となるゲート電極を半導体基板内に、完全に埋め込むことにより、ビット線用コンタクトプラグを容易に形成できる。
In order to avoid such a problem, a gate electrode (word line) formed in a groove formed in the semiconductor substrate and having an upper end surface disposed below the main surface of the semiconductor substrate is positioned on the gate electrode. It is conceivable to employ a structure including an insulating film that is embedded in the trench and that does not protrude from the main surface of the semiconductor substrate.
In this way, the bit line contact plug can be easily formed by completely embedding the gate electrode to be the word line in the semiconductor substrate.
しかしながら、上記説明した溝に完全に埋め込まれたゲート電極及び絶縁膜を備えた構造を、ＤＲＡＭのメモリセルに適用した場合、ゲート電極（埋め込みワード線）とゲート電極と接続されるコンタクトプラグとがショートしてしまうという問題が新たに発生する。
以下、この問題について図１９を参照して説明する。
However, when the structure including the gate electrode and the insulating film completely buried in the groove described above is applied to a DRAM memory cell, the gate electrode (buried word line) and the contact plug connected to the gate electrode are A new problem of short-circuiting occurs.
Hereinafter, this problem will be described with reference to FIG.
図１９は、埋め込みワード線構造が適用されたＤＲＡＭのセルの一例を示す断面図である。なお、図１９では、溝３０２の内面に形成されたゲート絶縁膜の図示を省略する。
図１９を参照するに、半導体基板３０１の所定の領域に形成された溝３０２の内部に、上端面３０３ａが半導体基板３０１の主面３０１ａよりも下方に配置されるように、ワード線となるゲート電極３０３が埋め込み形成されている。
FIG. 19 is a cross-sectional view showing an example of a DRAM cell to which the buried word line structure is applied. In FIG. 19, the illustration of the gate insulating film formed on the inner surface of the
Referring to FIG. 19, a gate serving as a word line so that
ゲート電極３０３の上端面３０３ａの上方に位置する溝３０２には、上端面３０５ａが半導体基板３０１の主面３０１ａ（不純物拡散領域３０６の上面３０６ａ）に対して面一となるように、シリコン酸化膜よりなる絶縁膜３０５が埋め込まれている。
半導体基板３０１の主面３０１ａには、絶縁膜３０５を挟むように、ソース領域として機能する不純物拡散領域３０６、及びドレイン領域として機能する不純物拡散領域３０７が形成されている。
In the
On the
不純物拡散領域３０７上には、ビット線３０８が形成されている。ビット線３０８上には、キャップ絶縁膜３１１が形成されている。不純物拡散領域３０７の近傍に位置する絶縁膜３０５の上端面３０５ａには、ビット線３０８の側面、及びキャップ絶縁膜３１１の側面を覆うサイドウォール膜３１２が形成されている。
半導体基板３０１の主面３０１ａ及び絶縁膜３０５上には、層間絶縁膜３１３が形成されている。層間絶縁膜３１３には、不純物拡散領域３０６、サイドウォール膜３１２の側面、及び絶縁膜３０５を露出するコンタクト孔３１４が形成されている。
A
An
コンタクト孔３１４には、不純物拡散領域３０６と接触するコンタクトプラグ３１６が形成されている。コンタクト孔３１４は、微細なセルを実現するために平面視した際、その一部が溝３０３に埋め込まれたゲート電極３０３と重なるようにレイアウトされる。
コンタクトプラグ３１６の上端には、王冠形状とされた下部電極３１６と、下部電極３１６を覆う容量絶縁膜３１７と、容量絶縁膜３１７を覆う上部電極３１８とよりなるキャパシタ３１９が形成されている。コンタクトプラグ３１６は、キャパシタ３１９と電気的に接続されている。
A
A
ここで、図１９に示すＤＲＡＭのセル構造の製造方法について、簡単に説明する。
図１９に示すＤＲＡＭのセル構造は、溝３０２、ゲート電極３０３、絶縁膜３０５、不純物拡散領域３０６，３０７、ビット線３０８、キャップ絶縁膜３１１、及びサイドウォール膜３１２を形成後に、シリコン酸化膜よりなる層間絶縁膜３１３を成膜し、次いで、層間絶縁膜３１３にコンタクト孔３１４を形成する。
コンタクト孔３１４は、シリコン酸化膜を選択的にエッチングする条件を用いた異方性エッチング（具体的には、ドライエッチング）により、不純物拡散領域３０６（半導体基板３０１に不純物をイオン注入することで形成される領域）を露出させた状態でエッチングを終了する。
Here, a method of manufacturing the cell structure of the DRAM shown in FIG. 19 will be briefly described.
The DRAM cell structure shown in FIG. 19 has a structure in which a
The
このとき、エッチングされる前の絶縁膜３０５の上端面３０５ａ（半導体基板３０１の主面３０１ａ（不純物拡散領域３０６の上面３０６ａ）に対して面一とされた絶縁膜３０５の面）をエッチングの終点として検知するが、通常、半導体基板３０１のドライエッチングの面内ばらつき等を考慮してある程度のオーバーエッチング（エッチングの終点検知後に行なうエッチング）を行なう。
At this time, the
このため、図１９に示すように、コンタクト孔３１４を形成する際のエッチング（オーバーエッチングを含む）により、シリコン酸化膜により構成され、ゲート電極３０３の上端面３０３ａを保護する絶縁膜３０５がエッチングされて、絶縁膜３０５が薄厚化、或いはコンタクト孔３１４によりゲート電極３０３の上端面３０３ａが露出されてしまう。
このような形状とされたコンタクト孔３１４にコンタクトプラグ３１６を形成した場合、
コンタクトプラグ３１６とゲート電極３０３との間でショートが発生してしまう。このようなショートの発生は、ＤＲＡＭの回路動作の阻害原因となる。
For this reason, as shown in FIG. 19, the
When the
A short circuit occurs between the
本発明の一観点によれば、半導体基板の主面が部分的にエッチングされて形成され、内面によって区画された凹部と、前記凹部の内面に形成されたゲート絶縁膜と、前記ゲート絶縁膜に形成され、前記凹部の一部を埋め込むと共に、その上端面が前記半導体基板の主面より低い位置にあるゲート電極と、前記ゲート電極の上端面を覆うように、前記凹部内に埋め込まれた絶縁膜と、前記凹部の一方の側面側に位置する前記半導体基板の主面に形成された不純物拡散領域と、前記不純物拡散領域の上面を覆うシリコン層と、前記半導体基板の主面に形成された層間絶縁膜と、前記層間絶縁膜の上層に配置される導体と接続されるように前記層間絶縁膜に内設され、少なくとも前記シリコン層の上面と接触し、かつ下端が前記シリコン層の上面と前記絶縁膜の上面との間に配置されたコンタクトプラグと、を有することを特徴とする半導体装置が提供される。 According to one aspect of the present invention, a main surface of a semiconductor substrate is formed by partially etching, a recess defined by an inner surface, a gate insulating film formed on the inner surface of the recess, and the gate insulating film An insulating layer embedded in the recess so as to cover a part of the recess and to cover the gate electrode whose upper end surface is lower than the main surface of the semiconductor substrate and the upper end surface of the gate electrode. A film, an impurity diffusion region formed on the main surface of the semiconductor substrate located on one side surface of the recess, a silicon layer covering an upper surface of the impurity diffusion region, and a main surface of the semiconductor substrate The interlayer insulating film is provided in the interlayer insulating film so as to be connected to a conductor disposed on the interlayer insulating film, and is in contact with at least the upper surface of the silicon layer, and the lower end is connected to the upper surface of the silicon layer. A semiconductor device, wherein is provided to have a contact plug that is disposed between the upper surface of the serial insulating film.
本発明の半導体装置によれば、不純物拡散領域の上面を覆うシリコン層と、層間絶縁膜の上層に配置される導体と接続されるように層間絶縁膜に内設され、少なくともシリコン層の上面と接触し、かつ下端がシリコン層の上面と絶縁膜の上面との間に配置されたコンタクトプラグと、を設けることにより、コンタクトプラグの下端とゲート電極の上面との間に、十分な厚さとされた絶縁膜を配置することが可能となるので、コンタクトプラグとゲート電極との間のショートの発生を抑制できる。 According to the semiconductor device of the present invention, the silicon layer covering the upper surface of the impurity diffusion region, and the interlayer insulating film so as to be connected to the conductor disposed on the upper layer of the interlayer insulating film, at least the upper surface of the silicon layer, By providing a contact plug that is in contact and whose lower end is disposed between the upper surface of the silicon layer and the upper surface of the insulating film, a sufficient thickness is provided between the lower end of the contact plug and the upper surface of the gate electrode. Therefore, the occurrence of a short circuit between the contact plug and the gate electrode can be suppressed.
以下、図面を参照して本発明を適用した実施の形態について詳細に説明する。なお、以下の説明で用いる図面は、本発明の実施形態の構成を説明するためのものであり、図示される各部の大きさや厚さや寸法等は、実際の半導体装置の寸法関係とは異なる場合がある。 Embodiments to which the present invention is applied will be described below in detail with reference to the drawings. Note that the drawings used in the following description are for explaining the configuration of the embodiment of the present invention, and the size, thickness, dimensions, and the like of each part shown in the drawings are different from the dimensional relationship of an actual semiconductor device. There is.
（実施の形態）
図１は、本発明の実施の形態に係る半導体装置の主要部の平面図であり、図２は、図１に示す半導体装置のＡ−Ａ線方向の断面図である。
図１では、本実施の半導体装置の一例としてＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を挙げる。また、図１は、ＤＲＡＭのセルのレイアウトの一例を図示している。
図１において、Ｘ方向は、ビット線２６の延在方向（第２の方向）を示しており、Ｙ方向は、Ｘ方向に対して交差（具体的には、略直交）する方向（第１の方向）を示している。
図１では、説明の便宜上、半導体基板１１、活性領域１２、素子分離領域１３、凹部１４，１５、ダミー用ゲート電極１７、シリコン層２１、シリコン層２２（他のシリコン層）、ビット線２６、コンタクト孔３２、及び容量コンタクトパッド３５のみを図示し、これら以外のセルの構成要素の図示を省略する。
また、図２において、図１に示す半導体装置１０と同一構成部分には同一符号を付す。
(Embodiment)
FIG. 1 is a plan view of a main part of a semiconductor device according to an embodiment of the present invention, and FIG. 2 is a cross-sectional view of the semiconductor device shown in FIG.
In FIG. 1, a DRAM (Dynamic Random Access Memory) is taken as an example of the semiconductor device of this embodiment. FIG. 1 shows an example of the layout of a DRAM cell.
In FIG. 1, the X direction indicates the extending direction (second direction) of the
In FIG. 1, for convenience of explanation, a
In FIG. 2, the same components as those of the
始めに、本実施の形態の半導体装置１０のメモリセル領域のセルの構成について説明する。
図１及び図２を参照するに、本実施の形態の半導体装置１０のセルは、半導体基板１１と、素子分離領域１３と、凹部１４，１５と、ゲート絶縁膜１６と、ダミー用ゲート電極１７と、トランジスタ１９と、シリコン層２１と、シリコン層２２（他のシリコン層）と、層間絶縁膜を構成する第１及び第２の層間絶縁膜２３，３１と、シリサイド膜２４，３３と、ビット線２６と、キャップ絶縁膜２７と、サイドウォール膜２８と、コンタクト孔３２と、コンタクトプラグ３４と、導体である容量コンタクトパッド３５と、シリコン窒化膜３６と、キャパシタ３７と、を有する。
First, the cell configuration of the memory cell region of the
1 and 2, the cell of the
半導体基板１１は、板状とされ、シリコンを構成材料として含む半導体基板である。半導体基板１１としては、例えば、ｐ型の単結晶シリコン基板を用いることができる。半導体基板１１の主面１１ａには、素子分離領域に挟まれ、図１に示すＸ方向に所定角度傾斜した方向に対して帯状に延在し、かつＹ方向に所定の間隔で離間した状態で配置された複数の活性領域１２が形成されている。
図１を参照するに、素子分離領域１３は、半導体基板１１に形成されており、上記複数の活性領域１２を区画している。素子分離領域１３は、半導体基板１１に形成された溝（図示せず）を絶縁膜（例えば、シリコン酸化膜（ＳｉＯ２膜））で埋め込むことで構成されている。
The
Referring to FIG. 1, the
図２を参照するに、凹部１４は、半導体基板１１の主面１１ａが部分的にエッチングされて形成され、内面により区画された溝である。凹部１４は、図１に示すＹ方向に延在する溝である。凹部１４は、図１に示すＸ方向に所定の間隔で配置されている。凹部１４は、一方の側面１４ａ、側面１４ａと対向する他方の側面１４ｂ、及び底面１４ｃを備えた内面を有する。
Referring to FIG. 2, the
図２を参照するに、凹部１５は、半導体基板１１の主面１１ａが部分的にエッチングされて形成され、内面により区画された溝である。凹部１５は、凹部１５の内面を構成する側面１５ａ，１５ｂ及び底面１５ｃを有する。凹部１５は、図１に示すＹ方向に延在する溝である。凹部１５は、図１に示すＸ方向に対して隣り合うように配置された２本の凹部１４を、Ｘ方向から挟み込むように配置されている。凹部１５は、図１に示すＸ方向に複数配置されている。
Referring to FIG. 2, the
図２を参照するに、ゲート絶縁膜１６は、凹部１５の側面１５ａ，１５ｂ及び底面１５ｃを覆うように設けられている。ゲート絶縁膜１６としては、例えば、単層のシリコン酸化膜（ＳｉＯ２膜）、シリコン酸化膜を窒化した膜（ＳｉＯＮ膜）、積層されたシリコン酸化膜（ＳｉＯ２膜）、シリコン酸化膜（ＳｉＯ２膜）上にシリコン窒化膜（ＳｉＮ膜）を積層させた積層膜等を用いることができる。
ゲート絶縁膜１６として単層のシリコン酸化膜（ＳｉＯ２膜）を用いる場合、ゲート絶縁膜１６の厚さは、例えば、６ｎｍとすることができる。
Referring to FIG. 2, the
When a single-layer silicon oxide film (SiO 2 film) is used as the
図２を参照するに、ダミー用ゲート電極１７は、その上端面１７ａが半導体基板１１の主面１１ａよりも低くなるように、ゲート絶縁膜１６を介して、凹部１５に設けられている。図１を参照するに、ダミー用ゲート電極１７は、複数の活性領域１２及び素子分離領域１３に跨って、Ｙ方向に延在している。ダミー用ゲート電極１７は、素子分離用の電極であり、Ｘ方向に離間して配置された２本のゲート電極４１をＸ方向から挟み込むように配置されている。ダミー用ゲート電極１７は、例えば、窒化チタン膜と、タングステン膜とを順次積層した積層構造とすることができる。
絶縁膜１８は、凹部１５内に、ダミー用ゲート電極１７の上端面１７ａを覆うと共に、その上面１８ａが半導体基板１１の主面１１ａに対して略面一となるように設けられている。絶縁膜１８としては、シリコン酸化膜（ＳｉＯ２膜）を用いることができる。
Referring to FIG. 2, the
The insulating
図２を参照するに、トランジスタ１９は、トレンチゲート型トランジスタであり、ゲート絶縁膜１６と、埋め込みゲート電極（埋め込みワード線）であるゲート電極４１と、絶縁膜１８と、不純物拡散領域４３と、他の不純物拡散領域である不純物拡散領域４４とを有する。
ゲート絶縁膜１６は、凹部１４の側面１４ａ，１４ｂ及び底面１４ｃを覆うように設けられている。
ゲート電極４１は、その上端面４１ａが半導体基板１１の主面１１ａよりも低くなるように、ゲート絶縁膜１６を介して、凹部１４に設けられている。図１を参照するに、ゲート電極４１は、複数の活性領域１２及び素子分離領域１３に跨って、Ｙ方向に延在している。ゲート電極４１は、ワード線として機能する電極である。
絶縁膜１８は、凹部１４内に、ゲート電極４１の上端面４１ａを覆うと共に、その上端面４１ａが半導体基板１１の主面１１ａに対して略面一となるように設けられている。
Referring to FIG. 2, the
The
The
The insulating
不純物拡散領域４３は、その上面４３ａが半導体基板１１の主面１１ａとなるように、凹部１４の側面１４ａと凹部１５の側面１５ａとの間に位置する半導体基板１１（活性領域１２）に形成されている。不純物拡散領域４３は、ソース領域として機能する領域である。半導体基板１１がｐ型の単結晶シリコン基板の場合、不純物拡散領域４３は、ｎ型不純物（例えば、リン（Ｐ））を半導体基板１１にイオン注入することで形成する。
The
不純物拡散領域４４は、半導体基板１１の主面１１ａが上面４４ａとなるように、隣り合うように形成された２つの凹部１４の側面１４ｂ間に位置する半導体基板１１（活性領域１２）に形成されている。不純物拡散領域４４は、ドレイン領域として機能する領域である。半導体基板１１がｐ型の単結晶シリコン基板の場合、不純物拡散領域４４は、ｎ型不純物（例えば、リン（Ｐ））を半導体基板１１にイオン注入することで形成する。
なお、上記不純物拡散領域４３,４４は、ゲート電極４１の上端面４１ａに対して不純物拡散領域４３，４４の下面が略面一となるような深さに形成する。言い換えれば、不純物拡散領域４３,４４の深さを、絶縁膜１８の厚さの値と同じにする。
The
The
図１を参照するに、シリコン層２１は、活性領域１２のうち、２つのゲート電極４１に挟まれた活性領域１２（半導体基板１１の主面１１ａ）に設けられており、その外周部は活性領域１２からはみ出している。
図１及び図２を参照するに、シリコン層２１は、不純物拡散領域４３の上面４３ａ（活性領域１２）を覆うと共に、その外周部が不純物拡散領域４３に隣接して配置された絶縁膜１８の上面１８ａ及び素子分離領域１３の上面１３ａに張り出すように形成されている。
言い換えれば、シリコン層２１は、不純物拡散領域４３の上面４３ａよりも外側の位置まで形成されている。
Referring to FIG. 1, the
Referring to FIGS. 1 and 2, the
In other words, the
図２を参照するに、シリコン層２１は、半導体基板１１の主面１１ａ（不純物拡散領域４３の上面４３ａ）からその上方に突出している。シリコン層２１は、半導体基板１１の主面１１ａからシリコン層２１の上面２１ａに向かうにつれて幅が狭くなる形状とされている。これにより、シリコン層２１の断面形状は、台形とされている。シリコン層２１の厚さは、例えば、４０ｎｍとすることができる。
Referring to FIG. 2, the
図１を参照するに、シリコン層２１は、コンタクト孔３２に露出される上面２１ａと、コンタクト孔３２に露出され、傾斜面とされた側面２１ｂ，２１ｅと、第１の層間絶縁膜２３に覆われた側面２１ｃ，２１ｄと、を有する。
シリコン層２１の上面２１ａ及び側面２１ｂ，２１ｅは、シリサイド膜３３が形成される面である。
Referring to FIG. 1, the
The
シリコン層２１は、選択エピタキシャル成長法により形成されたエピタキシャルシリコン層である。シリコン層２１は、絶縁膜１８を構成するシリコン酸化膜（ＳｉＯ２膜）とは異なる材料により構成された層であり、かつ半導体基板１１の主面１１ａから突出している。このため、異方性エッチング（具体的には、ドライエッチング）により第１及び第２の層間絶縁膜２３，３１をエッチングしてコンタクト孔３２を形成する際、シリコン層２１をドライエッチングの終点検知用のパターンとして利用することができる。
言い換えれば、ドライエッチングにより、シリコン層２１の上面２１ａが露出された時点をドライエッチングの終点として検知することができる。
The
In other words, the time when the
図１を参照するに、シリコン層２２は、活性領域１２のうち、ビット線２６と重なる活性領域１２に対応する半導体基板１１の主面１１ａに設けられており、その外周部は活性領域１２からはみ出している。
図２を参照するに、シリコン層２２は、不純物拡散領域４４の上面４４ａ（活性領域１２）を覆うと共に、不純物拡散領域４４に隣接して配置された絶縁膜１８の上面１８ａ及び素子分離領域１３の上面１３ａに張り出している。言い換えれば、シリコン層２２は、不純物拡散領域４４の上面４４ａよりも外側の位置まで形成されている。
シリコン層２２は、半導体基板１１の主面１１ａ（不純物拡散領域４４の上面４４ａ）からその上方に突出している。シリコン層２２は、半導体基板１１の主面１１ａからシリコン層２２の上面２２ａに向かうにつれて幅が狭くなる形状とされている。これにより、シリコン層２２の断面形状は、台形とされている。シリコン層２２の厚さは、例えば、４０ｎｍとすることができる。
Referring to FIG. 1, the
Referring to FIG. 2, the
The
図１を参照するに、シリコン層２２は、ビット線２６の下端と対向する上面２２ａと、第１の層間絶縁膜２３に覆われ、かつ傾斜面とされた側面２２ｄ，２２eと、傾斜面とされた側面２２ｂ，２２ｃとを有する。
シリコン層２２の上面２２ａの一部及び側面２２ｂ，２２ｃは、シリサイド膜２４が形成される面である。シリコン層２２は、選択エピタキシャル成長法により形成されたエピタキシャルシリコン層であり、先に説明したシリコン層２１と共に、一括形成される。
Referring to FIG. 1, the
A part of the
図１及び図２を参照するに、第１の層間絶縁層２３は、絶縁膜１８の上面１８ａ及び不純物拡散領域４３，４４の上面４３ａ，４４ａに設けられている。第１の層間絶縁層２３は、シリコン層２１，２２の一部を覆うと共に、シリコン層２１の上面２１ａ及び側面２１ｂ,２１ｅ、及びシリコン層２２の上面２２ａ及び側面２２ｂ,２２ｃを露出している。
第１の層間絶縁層２３は、シリコン層２２の上面２２ａ及び側面２２ｂ,２２ｃを露出し、かつ図１に示すＸ方向に延在する溝状開口部４６を有する。第１の層間絶縁層２３としては、シリコン酸化膜（ＳｉＯ２膜）を用いる。
1 and 2, the first
The first
第２の層間絶縁層３１は、第１の層間絶縁層２３の上面２３ａに設けられている。第２の層間絶縁層３１としては、シリコン酸化膜（ＳｉＯ２膜）を用いる。
シリサイド膜２４は、第１の層間絶縁層２３に形成された溝状開口部４６から露出されたシリコン層２２の上面２２ａ及び側面２２ｂ,２２ｃに設けられている。シリサイド膜２４としては、例えば、チタンシリサイド膜やコバルトシリサイド膜等を用いることができる。
The second
The
図２を参照するに、ビット線２６は、溝状開口部４６を充填するように、第１の層間絶縁膜２３の上面２３ａに設けられている。図１を参照するに、ビット線２６は、Ｘ方向に延在するように配置されており、ダミー用ゲート電極１７及びゲート電極４１と略直交している。ビット線２６は、複数設けられており、複数のビット線２６は、Ｙ方向に所定の間隔で配列されている。
図２を参照するに、ビット線２６は、シリコン層２２に形成されたシリサイド膜２４と接触しており、シリサイド膜２４を介して、不純物拡散領域４４と電気的に接続されている。ビット線２６は、例えば、窒化チタン膜と、タングステン膜とが順次積層された積層膜を用いることができる。
Referring to FIG. 2, the
Referring to FIG. 2, the
このように、活性領域１２のうち、ビット線２６が重なる部分に、不純物拡散領域４４（ドレイン領域）と接触し、半導体基板１１の主面１１ａから突出するシリコン層２２を設け、シリコン層２２を介して、Ｘ方向に延在するビット線２６と不純物拡散領域４４とを電気的に接続することにより、Ｘ方向において、ビット線２６及びシリコン層２２よりなる積層構造（ポリメタル積層構造）とビット線２６（メタル構造）とが連続した配線構造となる。
よって、メモリセル領域から周辺回路領域に亘るように、ビット線２６を形成することにより、周辺回路領域に配置されたビット線２６を、周辺回路領域に形成される後述する図１６Ｅに示すｎ型トランジスタ７７及びｐ型トランジスタ７８（共に、周辺回路用トランジスタ）のゲート電極７１，７２の一部として流用することができる。
また、シリサイド膜２４を介して、ビット線２６と不純物拡散層４４とを電気的に接続することでコンタクト抵抗を低減できる。
なお、本実施の形態の半導体装置１０は、メモリセル領域の周囲に周辺回路領域を有しており、周辺回路領域に形成されたｎ型トランジスタ７７及びｐ型トランジスタ７８の構成については、後述する図１４において説明する。
As described above, the
Accordingly, by forming the
Further, the contact resistance can be reduced by electrically connecting the
The
キャップ絶縁膜２７は、ビット線２６の上面を覆うように設けられている。キャップ絶縁膜２７の上面２７ａは、第２の層間絶縁膜３１の上面３１ａに対して略面一とされている。キャップ絶縁膜２７としては、シリコン窒化膜（ＳｉＮ膜）を用いる。
サイドウォール膜２８は、ビット線２６の側面及びキャップ絶縁膜２７の側面を覆うように、第１の層間絶縁膜２３の上面２３ａに設けられている。サイドウォール膜２８としては、シリコン窒化膜（ＳｉＮ膜）を用いる。
The
The
図１及び図２を参照するに、コンタクト孔３２は、第１及び第２の層間絶縁膜２３，３１に、ゲート電極４１上に配置された絶縁膜１８の上面１８ａの一部、素子分離領域１３の上面、シリコン層２１の上面２１ａ及び側面２１ｂ，２１ｅを露出するように形成されている。
なお、本実施の形態では、図２に示すように、絶縁膜１８の上面１８ａの一部、素子分離領域１３の上面、シリコン層２１の上面２１ａ及び側面２１ｂ，２１ｅを露出するコンタクト孔３２を設けた場合を例に挙げたが、コンタクト孔３２は、少なくともシリコン層２１の上面２１ａを露出し、かつコンタクト孔３２の底面３２ａがシリコン層２１の上面２１ａから絶縁膜１８の上面１８ａとの間に配置されておればよい。
1 and 2, the
In the present embodiment, as shown in FIG. 2, a
シリサイド膜３３は、コンタクト孔３２から露出されたシリコン層２１の上面２１ａ及び側面２１ｂ，２１ｅを覆うように形成されている。シリサイド膜３３としては、例えば、チタンシリサイド膜やコバルトシリサイド膜等を用いることができる。
The
図２を参照するに、コンタクトプラグ３４は、コンタクト孔３２を充填するように配置されている。コンタクトプラグ３４は、ゲート電極４１上に配置された絶縁膜１８の上面１８ａと接触すると共に、シリコン層２１の上面２１ａ及び側面２１ｂ，２１ｅに形成されたシリサイド膜３３と接触している。
これにより、コンタクトプラグ３４の下端３４ｂは、その下方に配置された絶縁膜１８により、ゲート電極４１と絶縁されると共に、シリサイド膜３３を介して、不純物拡散領域４３と電気的に接続されている。
Referring to FIG. 2, the
As a result, the
コンタクトプラグ３４の上端面３４ａは、平坦な面とされており、第１の層間絶縁膜３１の上面３１ａ及びキャップ絶縁膜２７の上面２７ａに対して略面一とされている。コンタクトプラグ３４の上端は、容量コンタクトパッド３５と接続されている。
また、コンタクトプラグ３４は、図１に示す平面図において、ゲート電極４１の一部と、素子分離領域１３の一部と、活性領域１２の一部とに跨っている。
コンタクトプラグ３４は、例えば、窒化チタン膜と、タングステン膜と、を順次積層した積層構成とすることができる。
なお、本実施の形態では、図２に示すように、コンタクトプラグ３４の下端３４ｂが絶縁膜１８の上面１８ａと接触する場合を例に挙げて説明したが、コンタクトプラグ３４の下端３４ｂは、少なくともシリコン層２１の上面２１ａと接触し、かつコンタクトプラグ３４の下端３４ｂが、がシリコン層２１の上面２１ａから絶縁膜１８の上面１８ａとの間に配置されておればよい。このような状態でも、コンタクトプラグ３４は、シリコン層２１の上面２１ａを介して、不純物拡散領域４３と電気的に接続される。
The upper end surface 34 a of the
In addition, the
For example, the
In the present embodiment, as shown in FIG. 2, the case where the
このように、不純物拡散領域４３の上面４３ａを覆うと共に、半導体基板１１の主面１１ａから突出するシリコン層２１と、第１及び第２の層間絶縁膜２３，３１に内設され、少なくともシリコン層２１の上面２１ａと接触し、かつ下端３４ｂがシリコン層２１の上面２１ａと絶縁膜１８の上面１８ａとの間に配置されたコンタクトプラグ３４と、を設けることにより、コンタクトプラグ３４の下端３４ｂとゲート電極４１の上端面４１ａとの間に、十分な厚さとされた絶縁膜１８を配置することが可能となるので、コンタクトプラグ３４とゲート電極４１との間のショートの発生を抑制できる。
また、シリサイド膜３３を介して、コンタクトプラグ３４と不純物拡散領域４３とを電気的に接続することでコンタクト抵抗を低減できる。
In this way, the
Further, the contact resistance can be reduced by electrically connecting the
図２を参照するに、容量コンタクトパッド３５は、その一部がコンタクトプラグ３４の上端面３４ａと接続されるように、第２の層間絶縁膜３１の上面３１ａに設けられている。容量コンタクトパッド３５上には、キャパシタ３７を構成する下部電極５１が接続されている。これにより、容量コンタクトパッド３５は、コンタクトプラグ３４と下部電極５１とを電気的に接続している。
図１を参照するに、容量コンタクトパッド３５は、円形状とされており、Ｙ方向において、コンタクトプラグ３４に対して互い違いの位置に配列されている。これらの容量コンタクトパッド３５は、Ｘ方向において、隣り合うビット線２６間に配置されている。
Referring to FIG. 2, the
Referring to FIG. 1, the
つまり、容量コンタクトパッド３５は、Ｙ方向に沿って１つおきにゲート電極４１上に容量コンタクトパッド３５の中心部を配置するか、Ｙ方向に沿って１つおきにゲート電極４１の側面上方に容量コンタクトパッド３５の中心部を配置するかの、いずれかの位置を繰り返すように互い違いに配置されている。言い換えると、容量コンタクトパッド３５は、Ｙ方向に千鳥状に配置されている。
That is, the center of the
図２を参照するに、シリコン窒化膜３６は、容量コンタクトパッド３５の外周部を囲むように、第２の層間絶縁膜３１の上面３１ａに設けられている。
キャパシタ３７は、容量コンタクトパッド３５に対してそれぞれ１つ設けられている。キャパシタ３７は、複数の下部電極５１と、複数の下部電極５１に対して共通の容量絶縁膜５２と、複数の下部電極５１に対して共通の電極である上部電極５３とを有する。
Referring to FIG. 2, the
One
下部電極５１は、容量コンタクトパッド３５上に設けられており、容量コンタクトパッド３５と接続されている。下部電極５１は、王冠形状とされている。
容量絶縁膜５２は、シリコン窒化膜３６から露出された複数の下部電極５１の表面、及びシリコン窒化膜３６の上面を覆うように設けられている。
上部電極５３は、容量絶縁膜５２の表面を覆うように設けられている。上部電極５３は、容量絶縁膜５２が形成された下部電極５１の内部、及び複数の下部電極５１間を埋め込むように配置されている。上部電極５３の上面５３ａは、複数の下部電極５１の上端よりも上方に配置されている。
上記構成とされたキャパシタ３７は、容量コンタクトパッド３５を介して、不純物拡散領域４３と電気的に接続されている。
The
The capacitive insulating
The
The
本実施の形態の半導体装置によれば、不純物拡散領域４３の上面４３ａを覆うと共に、半導体基板１１の主面１１ａから突出するシリコン層２１と、第１及び第２の層間絶縁膜２３，３１に内設され、少なくともシリコン層２１の上面２１ａと接触し、かつ下端３４ｂがシリコン層２１の上面２１ａと絶縁膜１８の上面１８ａとの間に配置されたコンタクトプラグ３４と、を設けることにより、コンタクトプラグ３４の下端３４ｂとゲート電極４１の上端面４１ａとの間に、十分な厚さとされた絶縁膜１８を配置することが可能となるので、コンタクトプラグ３４とゲート電極４１との間のショートの発生を抑制できる。
なお、図２には図示していないが、本実施の形態の半導体装置１０は、上部電極５３の上面５３ａ上に図示していない層間絶縁膜、ビア、配線等を有している。
According to the semiconductor device of the present embodiment, the
Although not shown in FIG. 2, the
図３Ａ〜図３Ｅ、図４Ａ〜図４Ｅ、図５Ａ〜図５Ｅ、図６Ａ〜図６Ｅ、図７Ａ〜図７Ｅ、図８Ａ〜図８Ｅ、図９Ａ〜図９Ｅ、図１０Ａ〜図１０Ｅ、図１１Ａ〜図１１Ｅ、図１２、図１３Ａ〜図１３Ｅ、図１４、図１５Ａ〜図１５Ｅ、図１６Ａ〜図１６Ｅ、図１７Ａ〜図１７Ｅ、図１８は、本発明の実施の形態に係る半導体装置の製造工程を示す図である。
図３Ａ、図４Ａ、図５Ａ、図６Ａ、図７Ａ、図８Ａ、図９Ａ、図１０Ａ、図１１Ａ、図１３Ａ、図１５Ａ、図１６Ａ、及び図１７Ａは、メモリセル領域に対応する構造体の平面図である。
3A-3E, 4A-4E, 5A-5E, 6A-6E, 7A-7E, 8A-8E, 9A-9E, 10A-10E, and 11A. 11E, 12, 13A to 13E, 14, 15A to 15E, 16A to 16E, 17A to 17E, and 18 show the manufacture of the semiconductor device according to the embodiment of the present invention. It is a figure which shows a process.
3A, 4A, 5A, 6A, 7A, 8A, 9A, 10A, 11A, 13A, 15A, 16A, and 17A show structures corresponding to the memory cell region. It is a top view.
図３Ｂは、図３Ａに示す構造体のＡ−Ａ線方向の断面図であり、図４Ｂは、図４Ａに示す構造体のＡ−Ａ線方向の断面図であり、図５Ｂは、図５Ａに示す構造体のＡ−Ａ線方向の断面図である。
図６Ｂは、図６Ａに示す構造体のＡ−Ａ線方向の断面図であり、図７Ｂは、図７Ａに示す構造体のＡ−Ａ線方向の断面図であり、図８Ｂは、図８Ａに示す構造体のＡ−Ａ線方向の断面図である。
図９Ｂは、図９Ａに示す構造体のＡ−Ａ線方向の断面図であり、図１０Ｂは、図１０Ａに示す構造体のＡ−Ａ線方向の断面図であり、図１１Ｂは、図１１Ａに示す構造体のＡ−Ａ線方向の断面図である。
図１３Ｂは、図１３Ａに示す構造体のＡ−Ａ線方向の断面図であり、図１５Ｂは、図１５Ａに示す構造体のＡ−Ａ線方向の断面図であり、図１６Ｂは、図１６Ａに示す構造体のＡ−Ａ線方向の断面図であり、図１７Ｂは、図１７Ａに示す構造体のＡ−Ａ線方向の断面図である。
3B is a cross-sectional view of the structure shown in FIG. 3A in the AA line direction, FIG. 4B is a cross-sectional view of the structure shown in FIG. 4A in the AA line direction, and FIG. It is sectional drawing of the AA line direction of the structure shown in FIG.
6B is a cross-sectional view in the AA line direction of the structure shown in FIG. 6A, FIG. 7B is a cross-sectional view in the AA line direction of the structure shown in FIG. 7A, and FIG. It is sectional drawing of the AA line direction of the structure shown in FIG.
9B is a cross-sectional view in the AA line direction of the structure shown in FIG. 9A, FIG. 10B is a cross-sectional view in the AA line direction of the structure shown in FIG. 10A, and FIG. It is sectional drawing of the AA line direction of the structure shown in FIG.
13B is a cross-sectional view in the AA line direction of the structure shown in FIG. 13A, FIG. 15B is a cross-sectional view in the AA line direction of the structure shown in FIG. 15A, and FIG. FIG. 17B is a cross-sectional view of the structure shown in FIG. 17A in the AA line direction.
図３Ｃは、図３Ｂに示す構造体のＢ−Ｂ線方向の断面図であり、図４Ｃは、図４Ｂに示す構造体のＢ−Ｂ線方向の断面図であり、図５Ｃは、図５Ｂに示す構造体のＢ−Ｂ線方向の断面図である。
図６Ｃは、図６Ｂに示す構造体のＢ−Ｂ線方向の断面図であり、図７Ｃは、図７Ｂに示す構造体のＢ−Ｂ線方向の断面図であり、図８Ｃは、図８Ｂに示す構造体のＢ−Ｂ線方向の断面図である。
図９Ｃは、図９Ｂに示す構造体のＢ−Ｂ線方向の断面図であり、図１０Ｃは、図１０Ｂに示す構造体のＢ−Ｂ線方向の断面図であり、図１１Ｃは、図１１Ｂに示す構造体のＢ−Ｂ線方向の断面図である。
図１３Ｃは、図１３Ｂに示す構造体のＢ−Ｂ線方向の断面図であり、図１５Ｃは、図１５Ｂに示す構造体のＢ−Ｂ線方向の断面図であり、図１６Ｃは、図１６Ｂに示す構造体のＢ−Ｂ線方向の断面図であり、図１７Ｃは、図１７Ｂに示す構造体のＢ−Ｂ線方向の断面図である。
3C is a cross-sectional view of the structure shown in FIG. 3B in the BB line direction, FIG. 4C is a cross-sectional view of the structure shown in FIG. 4B in the BB line direction, and FIG. It is sectional drawing of the BB line direction of the structure shown in FIG.
6C is a cross-sectional view of the structure shown in FIG. 6B in the BB line direction, FIG. 7C is a cross-sectional view of the structure shown in FIG. 7B in the BB line direction, and FIG. It is sectional drawing of the BB line direction of the structure shown in FIG.
9C is a cross-sectional view of the structure shown in FIG. 9B in the BB line direction, FIG. 10C is a cross-sectional view of the structure shown in FIG. 10B in the BB line direction, and FIG. It is sectional drawing of the BB line direction of the structure shown in FIG.
13C is a cross-sectional view of the structure shown in FIG. 13B in the BB line direction, FIG. 15C is a cross-sectional view of the structure shown in FIG. 15B in the BB line direction, and FIG. FIG. 17C is a cross-sectional view of the structure shown in FIG. 17B in the BB line direction.
図３Ｄは、図３Ｃに示す構造体のＣ−Ｃ線方向の断面図であり、図４Ｄは、図４Ｃに示す構造体のＣ−Ｃ線方向の断面図であり、図５Ｄは、図５Ｃに示す構造体のＣ−Ｃ線方向の断面図である。
図６Ｄは、図６Ｃに示す構造体のＣ−Ｃ線方向の断面図であり、図７Ｄは、図７Ｃに示す構造体のＣ−Ｃ線方向の断面図であり、図８Ｄは、図８Ｃに示す構造体のＣ−Ｃ線方向の断面図である。
図９Ｄは、図９Ｃに示す構造体のＣ−Ｃ線方向の断面図であり、図１０Ｄは、図１０Ｃに示す構造体のＣ−Ｃ線方向の断面図であり、図１１Ｄは、図１１Ｃに示す構造体のＣ−Ｃ線方向の断面図である。
図１３Ｄは、図１３Ｃに示す構造体のＣ−Ｃ線方向の断面図であり、図１５Ｄは、図１５Ｃに示す構造体のＣ−Ｃ線方向の断面図であり、図１６Ｄは、図１６Ｃに示す構造体のＣ−Ｃ線方向の断面図であり、図１７Ｄは、図１７Ｃに示す構造体のＣ−Ｃ線方向の断面図である。
3D is a cross-sectional view in the CC line direction of the structure shown in FIG. 3C, FIG. 4D is a cross-sectional view in the CC line direction of the structure shown in FIG. 4C, and FIG. It is sectional drawing of the CC line direction of the structure shown in FIG.
6D is a cross-sectional view in the CC line direction of the structure shown in FIG. 6C, FIG. 7D is a cross-sectional view in the CC line direction of the structure shown in FIG. 7C, and FIG. It is sectional drawing of the CC line direction of the structure shown in FIG.
9D is a cross-sectional view in the CC line direction of the structure shown in FIG. 9C, FIG. 10D is a cross-sectional view in the CC line direction of the structure shown in FIG. 10C, and FIG. It is sectional drawing of the CC line direction of the structure shown in FIG.
13D is a cross-sectional view of the structure shown in FIG. 13C in the CC line direction, FIG. 15D is a cross-sectional view of the structure shown in FIG. 15C in the CC line direction, and FIG. FIG. 17D is a cross-sectional view of the structure shown in FIG. 17C in the CC line direction.
図３Ｅ、図４Ｅ、図５Ｅ、図６Ｅ、図７Ｅ、図８Ｅ、図９Ｅ、図１０Ｅ、図１１Ｅ、図１３Ｅ、図１５Ｅ、図１６Ｅ、及び図１７Ｅは、周辺回路領域に対応する構造体の平面図である。
図１２及び図１４は、周辺回路領域に対応する構造体の断面図である。図１８は、メモリセル領域に対応する半導体装置の断面図であり、図２に示す半導体装置の断面図に対応する図である。
3E, 4E, 5E, 6E, 7E, 8E, 9E, 10E, 11E, 13E, 15E, 16E, and 17E are structures of the peripheral circuit region. It is a top view.
12 and 14 are cross-sectional views of the structure corresponding to the peripheral circuit region. 18 is a cross-sectional view of the semiconductor device corresponding to the memory cell region, and corresponds to the cross-sectional view of the semiconductor device shown in FIG.
図３Ａ〜図３Ｅ、図４Ａ〜図４Ｅ、図５Ａ〜図５Ｅ、図６Ａ〜図６Ｅ、図７Ａ〜図７Ｅ、図８Ａ〜図８Ｅ、図９Ａ〜図９Ｅ、図１０Ａ〜図１０Ｅ、図１１Ａ〜図１１Ｅ、図１２、図１３Ａ〜図１３Ｅ、図１４、図１５Ａ〜図１５Ｅ、図１６Ａ〜図１６Ｅ、図１７Ａ〜図１７Ｅ、及び図１８を参照して、本実施の形態に係る半導体装置１０の製造方法について説明する。
始めに、図３Ａ〜図３Ｅに示す工程では、メモリセル領域（図３Ａ〜図３Ｄ参照）及び周辺回路領域（図３Ｅ参照）に対応する半導体基板１１の主面１１ａに、素子分離領域１３を形成する。これにより、Ｘ方向に所定角度傾斜した方向に対して帯状に延在し、かつＹ方向に所定の間隔で離間した状態で配置された複数の活性領域１２を区画する。
3A-3E, 4A-4E, 5A-5E, 6A-6E, 7A-7E, 8A-8E, 9A-9E, 10A-10E, and 11A. 11E, 12, 13A to 13E, 14, 15A to 15E, 16A to 16E, 17A to 17E, and FIG. 18, the semiconductor device according to the present embodiment The
First, in the process shown in FIGS. 3A to 3E, the
半導体基板１１としては、シリコンを構成材料として含む半導体基板を準備する。具体的には、半導体基板１１としては、ｐ型或いｎ型のシリコン単結晶基板を準備する。
なお、以下の説明では、半導体基板１１としてｐ型のシリコン単結晶基板を用いた場合を例に挙げる。
素子分離領域１３は、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法により形成する。具体的には、素子分離領域１３は、エッチングにより半導体基板１１に溝（図示せず）を形成し、該溝に絶縁膜（例えば、シリコン酸化膜（ＳｉＯ２膜））で埋め込むことで形成する。このとき、素子分離領域１３の上面が、半導体基板１１の主面１１ａに対して略面一となるように、素子分離領域１３を形成する。
As the
In the following description, a case where a p-type silicon single crystal substrate is used as the
The
次いで、半導体基板１１の主面１１ａに、図示していないシリコン酸化膜（ＳＩＯ２膜）を形成する。このシリコン酸化膜（ＳＩＯ２膜）は、後述する図１６Ｅに示す周辺回路領域に形成されるｎ型トランジスタ７７及びｐ型トランジスタ７８（周辺回路用トランジスタ）のゲート絶縁膜（図示せず）となる膜である。
次いで、図３Ｅに示すように、周辺回路領域であって、図示していないシリコン酸化膜（ＳＩＯ２膜）が形成された半導体基板１１の主面１１ａ、及び素子分離領域１３の上面を覆うシリコン膜５７（ＳＩＯ２膜）を形成する。
Next, a silicon oxide film (SIO 2 film) (not shown) is formed on the
Next, as shown in FIG. 3E, silicon that covers the
シリコン膜５７は、例えば、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、シリコン膜（例えば、厚さ２０ｎｍ）を素子分離領域１２が形成された半導体基板１１の主面１１ａ全体を覆うように形成し、その後、周辺回路領域に対応するシリコン膜上を覆うと共に、メモリセル領域に形成されたシリコン膜の上面を露出するホトレジスト（図示せず）を形成し、次いで、該ホトレジストをマスクとする異方性エッチング（具体的には、ドライエッチング）により、メモリセル領域に形成されたシリコン膜を除去し、周辺回路領域のみにシリコン膜を残存させることで形成する。その後、ホトレジスト（図示せず）は除去する。
The
次いで、図４Ａ〜図４Ｅに示す工程では、メモリセル領域に形成された半導体基板１１の主面１１ａ及び素子分離領域１３の上面、及び周辺回路領域に形成されたシリコン膜５７の上面に、シリコン窒化膜（ＳｉＮ膜）よりなるエッチング用マスク５８を形成する。
このとき、エッチング用マスク５８は、メモリセル領域において、図４Ａに示すように、Ｙ方向に延在する帯状形状とされ、かつＸ方向に等ピッチ間隔で複数配置されたライン状（帯状）に形成する。
また、エッチング用マスク５８は、周辺回路領域において、シリコン膜５７の上面を覆うように形成する。
4A to 4E, silicon is formed on the
At this time, as shown in FIG. 4A, the
The
具体的には、ＣＶＤ法により、メモリセル領域に形成された半導体基板１１の主面１１ａ及び素子分離領域１３の上面、及び周辺回路領域に形成されたシリコン膜５７の上面を覆うように、シリコン窒化膜を成膜し、次いで、ホトリソグラフィ技術により、シリコン窒化膜上にパターニングされたホトレジスト（図示せず）を形成し、次いで、該ホトレジスト（図示せず）をマスクとする異方性エッチング（具体的には、ドライエッチング）によりシリコン窒化膜をエッチングすることで、メモリセル領域及び周辺回路領域にシリコン窒化膜よりなるエッチング用マスク５８を形成する。
Specifically, silicon is formed by CVD so as to cover the
次いで、図５Ａ〜図５Ｅに示す工程では、エッチング用マスク５８とする異方性エッチング（具体的には、ドライエッチング）により、エッチング用マスク５８から露出された活性領域１２に対応する半導体基板１１、及びエッチング用マスク５８から露出された素子分離領域１３をエッチングすることで、メモリセル領域に図５Ａに示すＹ方向に延在し、Ｘ方向に配置された複数の凹部１４，１５を形成する。
Next, in the steps shown in FIGS. 5A to 5E, the
このとき、凹部１４は、側面１４ａ，１４ｂ及び底面１４ｃを有する内面を備えた溝として形成する。凹部１５は、側面１５ａ，１５ｂ及び底面１５ｃを有する内面を備えた溝として形成する。凹部１４，１５は、同様な形状（具体的には、溝の幅や溝の深さが同じ）とされている。
At this time, the
また、凹部１５は、図５Ａに示すＸ方向に対して隣り合うように配置された２本の凹部１４を、Ｘ方向から挟み込むように形成する。
また、図５Ｄに示すように、凹部１４は、凹部１４の下面１４ｃが素子分離領域１２の下端よりも上方に位置するように形成する。なお、図示してはいないが、凹部１５も凹部１４と同様に、凹部１５の下面１５ｃが素子分離領域１２の下端よりも上方に位置するように形成する。
Moreover, the recessed
Further, as shown in FIG. 5D, the
次いで、図６Ａ〜図６Ｅに示す工程では、凹部１４の側面１４ａ，１４ｂ及び底面１４ｃ（凹部１４の内面）、及び凹部１５の側面１５ａ，１５ｂ及び底面１５ｃ（凹部１５の内面）を覆うように、ゲート絶縁膜１６を形成する。
ゲート絶縁膜１６としては、例えば、単層のシリコン酸化膜（ＳｉＯ２膜）、シリコン酸化膜を窒化した膜（ＳｉＯＮ膜）、積層されたシリコン酸化膜（ＳｉＯ２膜）、シリコン酸化膜（ＳｉＯ２膜）上にシリコン窒化膜（ＳｉＮ膜）を積層させた積層膜等を用いることができる。
ゲート絶縁膜１６として単層のシリコン酸化膜（ＳｉＯ２膜）を用いる場合、ゲート絶縁膜１６は、熱酸化法により形成し、ゲート絶縁膜１６の厚さは、例えば、６ｎｍとすることができる。
6A to 6E, the side surfaces 14a and 14b and the
Examples of the
When a single layer silicon oxide film (SiO 2 film) is used as the
次いで、図７Ａ〜図７Ｅに示す工程では、ゲート絶縁膜１６が形成された凹部１４の一部を埋め込むと共に、その上端面４１ａが半導体基板１１の主面１１ａより低い位置にあり、かつ導電膜６１よりなるゲート電極４１と、ゲート絶縁膜１６が形成された凹部１５の一部を埋め込むと共に、その上端面１７ａが半導体基板１１の主面１１ａより低い位置にあり、かつ導電膜６１よりなるダミー用ゲート電極１７と、を一括形成する。
7A to 7E, a part of the
具体的には、例えば、ＣＶＤ法により、導電膜６１として、窒化チタン膜と、タングステン膜とを順次積層された積層膜を形成し、次いで、ドライエッチングにより、導電膜６１を全面エッチバックすることで、ゲート電極４１及びダミー用ゲート電極１７を一括形成する。
このとき、凹部１４，１５内に形成された導電膜６１の上面（ゲート電極４１の上端面４１ａ、及びダミー用ゲート電極１７の上端面１７ａ）が半導体基板１１の主面１１ａよりも低い位置に配置されるようにエッチバックを行う。
また、このエッチバックにより、図７Ｃに示すように、図６Ｃに示す構造体上に成膜された導電膜６１は除去され、また、図７Ｅに示すように、図６Ｅに示す構造体（周辺回路領域に形成された構造体）上に成膜された導電膜６１は除去される。
Specifically, for example, a stacked film in which a titanium nitride film and a tungsten film are sequentially stacked is formed as the
At this time, the upper surface of the
7C, the
次いで、図８Ａ〜図８Ｅに示す工程では、凹部１４，１５内を埋め込むと共に、上面１８ａが半導体基板１１の主面１１ａに対して略面一とされた絶縁膜１８を形成する。
具体的には、図７Ａ〜図７Ｅに示す構造体上に、ＣＶＤ法により、凹部１４，１５内を埋め込むように、シリコン酸化膜（ＳｉＯ２膜）を成膜し、次いで、シリコン酸化膜（ＳｉＯ２膜）を全面エッチバックすることで、凹部１４，１５内に、上面１８ａが半導体基板１１の主面１１ａに対して略面一とされた絶縁膜１８を形成する。
Next, in the steps shown in FIGS. 8A to 8E, the insulating
Specifically, a silicon oxide film (SiO 2 film) is formed on the structures shown in FIGS. 7A to 7E by the CVD method so as to fill the
その後、図７Ａ〜図７Ｃ、及び図７Ｅに示すエッチング用マスク５８（シリコン窒化膜よりなるマスク）を除去することで、図８Ａ〜図８Ｅに示す構造体が形成される。
具体的には、シリコン窒化膜よりなるエッチング用マスク５８は、熱燐酸により選択的に除去する。これにより、図８Ｅに示すように、周辺回路領域に形成された構造体に設けられたシリコン膜５７の上面が露出される。
Thereafter, the etching mask 58 (mask made of a silicon nitride film) shown in FIGS. 7A to 7C and FIG. 7E is removed, so that the structures shown in FIGS. 8A to 8E are formed.
Specifically, the
次いで、図９Ａ〜図９Ｅに示す工程では、選択エピタキシャル成長法により、活性領域１２に対応する半導体基板１１の主面１１ａ上に、シリコン層２１，２２を一括形成する。
このとき、シリコン層２１は、ダミー用ゲート電極１７とゲート電極４１との間に位置する活性領域１２に対応する半導体基板１１の主面１１ａに形成し、シリコン層２２は、ゲート電極４１間に位置する活性領域１２に対応する半導体基板１１の主面１１ａに形成する。
9A to 9E, silicon layers 21 and 22 are collectively formed on the
At this time, the
具体的には、活性領域１２に対応する半導体基板１１の主面１１ａ上に形成されたシリコン酸化膜（ＳｉＯ２膜）を全て除去した後、チャンバー内の圧力が１５Ｔｏｒｒで、かつチャンバー内の温度が８００℃の水素雰囲気下において、チャンバー内にジクロロシラン（ＳｉＨ2Ｃｌ2）を２００ｍｌ／ｍｉｎ、塩化水素（ＨＣｌ）を１００ｍｌ／ｍｉｎの条件で供給することで、活性領域１２に対応する半導体基板１１の主面１１ａ上に、厚さが４０ｎｍとされたシリコン層２１，２２を一括形成する。
先に説明したように、本実施の形態では、半導体基板１１としてｐ型のシリコン単結晶基板を用いている。このため、メモリセル領域では、ｐ型のシリコン単結晶基板をシード層としてシリコン層２１，２２がエピタキシャル成長する。したがって、シリコン層２１，２２は、単結晶シリコン層となる。
Specifically, after all the silicon oxide film (SiO 2 film) formed on the
As described above, in this embodiment, a p-type silicon single crystal substrate is used as the
上記の選択エピタキシャル成長条件では、半導体基板１１の主面１１ａに優先的にシリコン層が成長するが、成長したシリコン層自体が逐次シード層として機能するため横方向へも成長が進行する。これにより、シリコン層２１，２２の断面形状は、台形状となり、シリコン層２１，２２の外周部が絶縁膜１８の上面１８ａ及び素子分離領域１３の上面１３ａに１０〜２０ｎｍ程度張り出す。
Under the above selective epitaxial growth conditions, a silicon layer grows preferentially on the
また、図９Ｅに示す周辺回路領域に形成された構造体の最表面には、シリコン層５７が形成されているため、上記選択エピタキシャル成長法により、シリコン膜５７上には、シリコン膜５７の上面を覆うシリコン層６２が形成される。
ところで、周辺領域に形成されたシリコン膜５７は、素子分離領域１３を構成するシリコン酸化膜（ＳｉＯ２）上、及び半導体基板１１の主面１１ａに形成された図示していないシリコン酸化膜（ＳｉＯ２）上に形成されているため、非晶質もしくは多結晶状態となっている。
そのため、シリコン膜５７をシード層としてエピタキシャル成長するシリコン層６２は、非晶質もしくは多結晶状態となる。
Further, since the
By the way, the
Therefore, the
シリコン層２１，２２の横方向の成長速度は、縦方向の成長速度と比較して遅いが、選択エピタキシャル成長時の上記条件を変更することで制御可能である。
選択エピタキシャル成長法により、シリコン層２１，２２を形成する場合、選択エピタキシャル成長の条件としては、塩化水素（ＨＣｌ）の供給量がジクロロシラン（ＳｉＨ2Ｃｌ2）の供給量の３０〜７０％、温度が７５０〜９００℃、圧力が５〜１００Ｔｏｒｒの範囲が好ましい。
The lateral growth rate of the silicon layers 21 and 22 is slower than the vertical growth rate, but can be controlled by changing the above conditions during selective epitaxial growth.
When the silicon layers 21 and 22 are formed by the selective epitaxial growth method, the conditions for selective epitaxial growth are that the supply amount of hydrogen chloride (HCl) is 30 to 70% of the supply amount of dichlorosilane (SiH 2 Cl 2 ), and the temperature is A range of 750 to 900 ° C. and a pressure of 5 to 100 Torr is preferable.
選択エピタキシャル成長時の塩化水素の供給量が上記範囲よりも少なくなると選択性を維持できなくなるため、任意のシリコン酸化膜上にもシリコン核が成長してしまう不都合がある。また、塩化水素の供給量が上記範囲よりも多くなると、成長ではなく半導体基板１１のエッチングが進行してしまう不都合がある。さらに、選択エピタキシャル成長時の温度が上記温度範囲よりも低くなるとシリコン層２１，２２の成長が困難となり、また、上記温度範囲よりも高くなると成長速度の制御性が低下してしまう。
If the supply amount of hydrogen chloride at the time of selective epitaxial growth is less than the above range, the selectivity cannot be maintained, and there is a disadvantage that silicon nuclei grow on any silicon oxide film. Further, when the supply amount of hydrogen chloride is larger than the above range, there is a disadvantage that etching of the
次いで、図９Ａ〜図９Ｅに示す構造体の上面全面に、ｎ型不純物であるリン（Ｐ）をイオン注入し、次いで、リン（Ｐ）がイオン注入された図９Ａ〜図９Ｅに示す構造体を熱処理することで、リン（Ｐ）を半導体基板１１に拡散させる。
これにより、半導体基板１１のうち、シリコン層２１と接触する部分（活性領域）にｎ型の不純物拡散領域４３を形成すると共に、半導体基板１１のうち、シリコン層２２と接触する部分（活性領域）にｎ型の不純物拡散領域４４を形成する。
Next, phosphorus (P), which is an n-type impurity, is ion-implanted into the entire upper surface of the structure shown in FIGS. 9A to 9E, and then phosphorus (P) is ion-implanted and the structure shown in FIGS. 9A to 9E. Then, phosphorus (P) is diffused into the
Thus, an n-type
このとき、不純物拡散領域４３,４４は、ゲート電極４１の上端面４１ａに対して不純物拡散領域４３，４４の下面が略面一となるような深さに形成する。言い換えれば、不純物拡散領域４３,４４の深さを、絶縁膜１８の厚さの値と同じにする。
これにより、メモリセル領域には、ゲート絶縁膜１６、ゲート電極１７、及び不純物拡散領域４３，４４を有したトランジスタ１９が形成される。
また、上記方法によりｎ型の不純物拡散領域４３，４４を形成することで、シリコン層２１，２２，６２は、ｎ型半導体に変換される。
At this time, the
Thus, the
In addition, by forming the n-type
なお、シリコン層２１，２２，６２は、チャンバー内にホスフィン（ＰＨ３）等の不純物含有ガスを供給することで、ドープドシリコン層として成長させてもよい。
また、不純物拡散領域４３,４４は、素子分離領域１３を形成する前、或いは素子分離領域１３の形成後に、メモリセル領域内のみにイオン注入を行ない、その後、熱処理することで形成してもよい。
Note that the silicon layers 21, 22, and 62 may be grown as doped silicon layers by supplying an impurity-containing gas such as phosphine (PH 3 ) into the chamber.
The
次いで、図１０Ａ〜図１０Ｅに示す工程では、シリコン層２１，２２，６２、絶縁膜１８の上面１８ａ、及び素子分離領域１３の上面を覆うように、シリコン酸化膜（ＳｉＯ２膜）よりなり、かつ上面２３ａが平坦化された第１の層間絶縁膜２３を形成する。
10A to 10E, the silicon layers 21, 22, 62, the
具体的には、先に説明した図９Ａ〜図９Ｅに示す構造体の上面側を覆うように、ＣＶＤ法により、シリコン酸化膜（ＳｉＯ２膜）を成膜し、次いで、ＣＭＰ法により、シリコン酸化膜（ＳｉＯ２膜）を研磨することで、シリコン酸化膜（ＳｉＯ２膜）の上面を平坦化することで、平坦な上面２３ａを有した第１の層間絶縁膜２３を形成する。
このとき、シリコン層２１，２２の上面２１ａ，２２ａ上に残存するシリコン酸化膜（ＳｉＯ２膜）の厚さが２０ｎｍとなるように上記研磨を行なう。これにより、絶縁膜１８の上面１８ａには、６０ｎｍのシリコン酸化膜（ＳｉＯ２膜）が残存する。
Specifically, a silicon oxide film (SiO 2 film) is formed by CVD so as to cover the upper surface side of the structure shown in FIGS. 9A to 9E described above, and then silicon is formed by CMP. by polishing the oxide film (SiO 2 film), to planarize the upper surface of the silicon oxide film (SiO 2 film), a first
At this time, the above polishing is performed so that the thickness of the silicon oxide film (SiO 2 film) remaining on the
次いで、図１１Ａ〜図１１Ｅに示す工程では、図１１Ａに示すように、第１の層間絶縁膜２３に、Ｙ方向に延在し、かつＹ方向に配置された複数のシリコン層２２の一部を露出する溝状開口部４６を形成すると共に、図１１Ｅに示すように、周辺回路領域に形成された第１の層間絶縁膜２３を除去する。
溝状開口部４６は、ビット線形成用の開口部であり、溝状開口部４６により、Ｙ方向に配置された複数のシリコン層２２の上面２２ａ及び側面２２ｄ，２２eが露出される。
具体的には、ホトリソグラフィ技術により、第１の層間絶縁膜２３の上面２３ａに、溝状開口部４６の形成領域に対応する第１の層間絶縁膜２３の上面２３ａ、及び周辺回路領域に形成された第１の層間絶縁膜２３の上面２３ａを露出するホトレジスト（図示せず）を形成し、次いで、該ホトレジストをマスクとする異方性エッチング（具体的には、ドライエッチング）により、第１の層間絶縁膜２３に溝状開口部４６を形成すると共に、周辺回路領域に形成された第１の層間絶縁膜２３を除去する。その後、ホトレジスト（図示せず）を除去する。
Next, in the steps shown in FIGS. 11A to 11E, as shown in FIG. 11A, a part of the plurality of silicon layers 22 extending in the Y direction and arranged in the Y direction on the first
The groove-shaped
Specifically, it is formed on the
このように、ビット線２６が形成される溝状開口部４６を、Ｙ方向に配置された複数のシリコン層２２に跨るように形成することで、第１の層間絶縁膜２３に各シリコン層２２に対してコンタクト孔（ビット線２６とシリコン層２２とを電気的に接続するコンタクトプラグが形成される微細な孔）を形成する場合（コンタクトプラグを介して、ビット線２６とシリコン層２２とを電気的に接続する場合）と比較して、容易に溝状開口部４６を形成することができる。
As described above, the groove-
なお、溝状開口部４６を形成後、シリコン層２２とビット線２６との間の抵抗を低減するために、ホトリソグラフィ技術により、周辺回路領域に形成されたシリコン層６２上を覆うホトレジスト（図示せず）を形成し、次いで、シリコン層２２にドーズ量５Ｅ１４程度のｎ型不純物である砒素（Ａｓ）を追加でイオン注入し、その後、熱処理により砒素（Ａｓ）を不純物拡散領域４４内に拡散させることで、不純物拡散領域４４内に図示していない高濃度不純物拡散領域を形成してもよい。その後、ホトレジスト（図示せず）を除去する。
In addition, after forming the groove-
次いで、図１２に示す工程では、図１１Ｅに示す構造体上に、後述する図１４に示すｎ型トランジスタ７７（周辺回路用トランジスタ）の形成領域に対応するシリコン層６２の上面を露出し、かつ図１４に示す後述するｐ型トランジスタ７８（周辺回路用トランジスタ）の形成領域に対応するシリコン層６２の上面を覆うホトレジスト（図示せず）を形成する。次いで、該ホトレジストをマスクとして、ホトレジストから露出されたシリコン層６５にｎ型不純物であるリン（Ｐ）をイオン注入することで、図１２に示すように、図１１Ｅに示すシリコン膜５７及びシリコン層６２を母材とするｎ型シリコン層６５を形成する。その後、ホトレジスト（図示せず）を除去する。
Next, in the step shown in FIG. 12, the upper surface of the
次いで、ｐ型トランジスタ７８の形成領域に対応するシリコン層６２の上面を露出し、かつｎ型シリコン層６５の上面を覆うホトレジスト（図示せず）を形成し、次いで、該ホトレジストをマスクとして、ホトレジストから露出されたシリコン層６５にｐ型不純物であるボロン（Ｂ）をイオン注入することで、図１２に示すように、図１１Ｅに示すシリコン膜５７及びシリコン層６２を母材とするｐ型シリコン層６６を形成する。その後、ホトレジスト（図示せず）を除去する。
Next, a photoresist (not shown) that exposes the upper surface of the
次いで、図１３Ａ〜図１３Ｅに示す工程では、先に説明した図１１Ａ〜図１１Ｄ及び図１２に示す構造体上に、シリサイド膜２４と、導電膜６８である窒化チタン膜及びタングステン膜と、キャップ絶縁膜２７の母材となるシリコン窒化膜（図示せず）とを順次成膜する。
シリサイド膜２４は、溝状開口部４６から露出された複数のシリコン層２２の上面２２ａ及び側面２２ｄ，２２ｅを覆うように選択的に形成する。シリサイド膜２４としては、例えば、チタンシリサイド膜やコバルトシリサイド膜等を用いることができる。
なお、図１３Ａ〜図１３Ｅにおいて、シリコン層２２の側面２２ｄ，２２ｅを図示することは困難なため、これらの図示を省略している。
13A to 13E, the
The
In FIGS. 13A to 13E, it is difficult to show the side surfaces 22d and 22e of the
次いで、ホトリソグラフィ技術により、シリコン窒化膜（図示せず）上に、ビット線２６の形成領域を覆うホトレジスト（図示せず）を形成する。
次いで、該ホトレジストをマスクとする異方性エッチング（具体的には、ドライエッチング）により、導電膜６８である窒化チタン膜及びタングステン膜、及びシリコン窒化膜（図示せず）をパターニングすることで、シリサイド膜２４及びシリコン層２２を介して、不純物拡散領域４４と電気的に接続されるビット線２６と、ビット線２６上に配置されたキャップ絶縁膜２７とを一括形成する。その後、ホトレジスト（図示せず）を除去する。
このように、シリサイド膜２４を介して、Ｘ方向に延在するビット線２６と複数のシリコン層２２とを電気的に接続することでコンタクト抵抗を低減できる。
Next, a photoresist (not shown) covering the formation region of the
Next, by patterning the titanium nitride film, the tungsten film, and the silicon nitride film (not shown) as the
In this way, the contact resistance can be reduced by electrically connecting the
次いで、メモリセル領域及び周辺回路領域に形成されたビット線２６及びキャップ絶縁膜２７を覆うように、シリコン窒化膜（図示せず）と、シリコン酸化膜（図示せず）とを成順次膜し、その後、該シリコン窒化膜（ＳｉＮ）及びシリコン酸化膜（ＳｉＯ２）を全面エッチバックすることにより、キャップ絶縁膜２７の側面及びビット線２６の側面を覆うと共に、シリコン窒化膜（図示せず）及びシリコン酸化膜（ＳｉＯ２）よりなるサイドウォール膜２８を形成する。
Next, a silicon nitride film (not shown) and a silicon oxide film (not shown) are successively formed so as to cover the
このように、サイドウォール膜２８をシリコン窒化膜（図示せず）と、シリコン酸化膜（図示せず）とを順次積層させて形成することにより、後述する図１５Ａ〜１５Ｅに示す工程において、第２の層間絶縁膜３１としてＳＯＤ法による塗布系絶縁膜（具体的には、シリコン酸化膜）を成膜した際、該シリコン酸化膜の濡れ性が改善されるため、シリコン酸化膜中へのボイドの発生を抑制できる。
As described above, the
図１３Ｅに示すように、周辺回路領域では、上記異方性エッチング（ビット線２６及びキャップ絶縁膜２７を形成するためのドライエッチング）により、図１２に示すｎ型シリコン層６５及びｐ型シリコン層６６、導電膜６８である窒化チタン膜及びタングステン膜、及びキャップ絶縁膜２７の母材となるシリコン窒化膜（図示せず）をパターニングする。
これにより、ビット線２６（導電膜６８）及びｎ型シリコン層６５よりなるゲート電極７１と、ビット線２６（導電膜６８）及びｐ型シリコン層６６よりなるゲート電極７２と、ゲート電極７１，７２に形成されたキャップ絶縁膜２７とが形成される。その後、ゲート電極７１,７２の側面及びキャップ絶縁膜２７の側面を覆うキャップ絶縁膜２７を形成する。
As shown in FIG. 13E, in the peripheral circuit region, the n-
As a result, the
このように、不純物拡散領域４４（ドレイン領域）と接触し、半導体基板１１の主面１１ａから突出する複数のシリコン層２２上に、メモリセル領域から周辺回路領域に形成されるｎ型トランジスタ７７及びｐ型トランジスタ７８（図１４参照）に亘るように、図１３Ａに示すＸ方向に延在し、かつ複数のシリコン層２２と電気的に接続されるビット線２６を形成することにより、Ｘ方向において、ビット線２６及びシリコン層２２よりなる積層構造（ポリメタル積層構造）とビット線２６（メタル構造）とが連続した配線構造となる。これにより、ビット線２６を周辺回路領域に形成されるｎ型トランジスタ７７及びｐ型トランジスタ７８のゲート電極７１，７２の一部として流用することができる。
As described above, the n-
次いで、図１４に示す工程では、図１３Ｅに示す構造体上に、ホトリソグラフィ技術により、ゲート電極７２の周囲に位置する半導体基板１１の主面１１ａを覆うホトレジスト（図示せず）を形成する。
次いで、ゲート電極７１の両側に位置する半導体基板１１の主面１１ａ（活性領域１２）に、リン（Ｐ）及び砒素（Ａｓ）をイオン注入することで、一対のｎ型不純物拡散領域７４を形成する。その後、ホトレジスト（図示せず）を除去する。
これにより、ゲート電極７１、半導体基板１１の主面１１ａに形成された図示していないゲート絶縁膜、及び一対のｎ型不純物拡散領域７４を備えたｎ型トランジスタ７７が形成される。
Next, in the process shown in FIG. 14, a photoresist (not shown) that covers the
Next, phosphorus (P) and arsenic (As) are ion-implanted into the
As a result, an n-
次いで、ホトリソグラフィ技術により、ゲート電極７１の周囲に位置する半導体基板１１の主面１１ａを覆うホトレジスト（図示せず）を形成し、次いで、ゲート電極７２の両側に位置する半導体基板１１の主面１１ａ（活性領域１２）に、ボロン（Ｂ）をイオン注入することで、一対のｐ型不純物拡散領域７５を形成する。その後、ホトレジスト（図示せず）を除去する。
これにより、ゲート電極７２、半導体基板１１の主面１１ａに形成された図示していないゲート絶縁膜、一対のｐ型不純物拡散領域７５を備えたｐ型トランジスタ７８が形成される。
Next, a photoresist (not shown) is formed by photolithography to cover the
As a result, a p-
次いで、図１５Ａ〜図１５Ｅに示す工程では、図１３Ａ〜図１３Ｄに示す構造体及び図１４に示す構造体の上面側に、キャップ絶縁膜２７の上面２７ａに対して略面一とされた上面３１ａを有し、かつシリコン酸化膜（ＳｉＯ２膜）よりなる第２の層間絶縁膜３１を形成する。これにより、キャップ絶縁膜２７の上面２７ａは、第２の層間絶縁膜３１から露出される。
Next, in the steps shown in FIGS. 15A to 15E, the upper surface substantially flush with the
具体的には、図１３Ａ〜図１３Ｄ及び図１４に示す構造体の上面側に、キャップ絶縁膜２７及びサイドウォール膜２８を覆うように、ＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）法により塗布系絶縁膜（シリコン酸化膜）を塗布し、次いで、熱処理を行なうことで、該シリコン酸化膜の膜質を緻密にする。
また、上記ＳＯＧ法によりシリコン酸化膜を形成する際には、ポリシラザンを含有した塗布液を用いる。また、上記熱処理は、水蒸気雰囲気中で行なうとよい。
Specifically, a coating insulating film (silicon) is formed on the upper surface side of the structure shown in FIGS. 13A to 13D and 14 by a SOG (Spin On Glass) method so as to cover the
Further, when the silicon oxide film is formed by the SOG method, a coating liquid containing polysilazane is used. The heat treatment is preferably performed in a steam atmosphere.
次いで、ＣＭＰ法により、キャップ絶縁膜２７の上面２７ａが露出するまで、熱処理されたシリコン酸化膜の研磨を行なう。これにより、図１５Ａ〜図１５Ｅに示すように、平坦な上面３１ａを有した第２の層間絶縁膜３１が形成される。
なお、図１５Ａ〜図１５Ｅに示す構造体には図示していないが、上記研磨後に、ＣＶＤ法により、キャップ絶縁膜２７の上面２７ａ及び第２の層間絶縁膜３１の上面３１ａを覆うシリコン酸化膜（ＳｉＯ２膜）を形成してもよい。
Next, the heat-treated silicon oxide film is polished by CMP until the
Although not shown in the structures shown in FIGS. 15A to 15E, a silicon oxide film covering the
次いで、図１６Ａ〜図１６Ｅに示す工程では、ＳＡＣ（Ｓｅｌｆ Ａｌｉｇｎｅｄ Ｃｏｎｔａｃｔ）法により、図１６Ａ〜図１６Ｄに示すように、メモリセル領域に形成された第１及び第２の層間絶縁膜２３，３１を異方性エッチング（具体的には、ドライエッチング）することで、第１及び第２の層間絶縁膜２３，３１にシリコン層２１の上面２１ａ及び側面２１ｂ，２１e（シリコン層２１の上面及び側面の一部）を露出し、かつ絶縁膜１８の上面１８ａに到達する深さとされたコンタクト孔３２を形成すると共に、図１６Ｅに示すように、周辺回路領域に形成された第２の層間絶縁膜３１を異方性エッチング（具体的には、ドライエッチング）することで、ｎ型不純物拡散領域７４を露出する深さとされたコンタクト孔８１，８２、及びｐ型不純物拡散領域７５を露出する深さとされたコンタクト孔８３，８４を形成する。
16A to 16E, first and second
このとき、コンタクト孔８１は、一方のｎ型不純物拡散領域７４（ソース領域）を露出するように形成し、コンタクト孔８２は、他方のｎ型不純物拡散領域７４（ドレイン領域）を露出するように形成する。また、コンタクト孔８３は、一方のｐ型不純物拡散領域７５（ソース領域）を露出するように形成し、コンタクト孔８４は、他方のｐ型不純物拡散領域７５（ドレイン領域）を露出するように形成する。
また、上記コンタクト孔３２，８１〜８４を形成する際には、コンタクト孔３２の形成領域おいて、シリコン層２１の上面２１ａが露出された時点をエッチングの終点として検知することでコンタクト孔３２，８１〜８４を形成する。
つまり、シリコン酸化膜よりなる絶縁膜１８とは異なる材料により構成され、半導体基板１１の主面１１ａから突出するシリコン層２１をコンタクト孔３２，８１〜８４を形成する際の終点検知用のパターンとして利用する。
At this time, the
Further, when forming the contact holes 32, 81 to 84, the
That is, the
ところで、先に説明した図１９に示す構造体（ＤＲＡＭ）の場合、ソース領域として機能する不純物拡散領域３０６上には、本実施の形態で説明したシリコン層２１が形成されていない。そのため、シリコン層２１が形成されていない図１９に示す構成において、コンタクト孔３１４を形成する場合、ドライエッチングにより不純物拡散領域３０６が露出された段階でエッチングの終点検知をせざるを得なかった。
In the case of the structure (DRAM) shown in FIG. 19 described above, the
これにより、エッチングの終点検知後に行なわれるオーバーエッチング（半導体基板１１の主面１１ａ内のエッチングばらつきを考慮して、確実に半導体基板１１の全面においてコンタクト孔３１４から不純物拡散領域３０６を露出させるためのエッチング）により、絶縁膜３０５が深くエッチングされてしまう。
このため、絶縁膜３０５の厚さが薄くなり、或いは、ゲート電極３０３が露出されてしまうため、コンタクトプラグ３１６とゲート電極３０３との間でショートが発生してしまう問題があった。
As a result, over-etching performed after detection of the etching end point (in consideration of etching variations in the
For this reason, the thickness of the insulating
一方、本実施の形態の場合、図１６Ｂ及び図１６Ｃに示すように、コンタクト孔３２の形成領域に対応する不純物拡散領域４３上に、半導体基板１１の主面１１ａから突出するシリコン層２１を形成し、コンタクト孔３２，８１〜８４を形成するドライエッチングにおいて、シリコン層２１の上面２１ａが露出された時点をドライエッチングの終点として検知してエッチングを行なう。このため、コンタクト孔３２の深さ方向において、エッチングの終点検知位置と絶縁膜１８の上面１８ａの位置とを離間させることが可能となる。
On the other hand, in the case of the present embodiment, as shown in FIGS. 16B and 16C, the
これにより、ドライエッチングの終点検知後に行うオーバーエッチングにより、絶縁膜１８がほとんどエッチングされなくなるため、コンタクトプラグ３４とゲート電極４１との間に十分な厚さ（具体的には、コンタクトプラグ３４とゲート電極４１とを絶縁させるために十分な厚さ）とされた絶縁膜１８を残存させることが可能となる。
よって、コンタクトプラグ３４とゲート電極４１との間でのショートの発生を抑制することができる。
As a result, since the insulating
Therefore, the occurrence of a short circuit between the
次いで、図１７Ａ〜図１７Ｅに示す工程では、コンタクト孔３２から露出されたシリコン層２１の上面２１ａ及び側面２１ｂ，２１eを覆うシリサイド膜３３を形成する。シリサイド膜３３は、コンタクト抵抗低減用の膜である。シリサイド膜３３は、シリコン層２１にのみに選択的に形成する。シリサイド膜３３としては、例えば、チタンシリサイド膜やコバルトシリサイド膜等を用いる。
17A to 17E, a
ところで、図１９に示す構造体（ＤＲＡＭのセル）に設けられ、ソース領域として機能する不純物拡散領域３０６上にシリサイド膜３３を形成する場合、シリサイド膜３３が不純物拡散領域３０６を突き破って、接合リークを発生させる場合がある。
一方、本実施の形態では、ソース領域として機能する不純物拡散領域４３の上面４３ａから離間した位置に配置されたシリコン層２１の上面２１ａ及び側面２１ｂ，２１eにシリサイド膜３３を形成しているため、接合までの距離を十分に確保することが可能となり、接合リークの発生を抑制できる。
By the way, when the
On the other hand, in the present embodiment, since the
次いで、図１７Ｂ〜図１７Ｅに示す構造体に形成されたコンタクト孔３２，８１〜８４内を埋め込むように、ＣＶＤ法により、窒化チタン膜（図示せず）と、タングステン膜（図示せず）とを順次積層させる。
次いで、ＣＭＰ法により、第２の層間絶縁膜３１の上面３１ａに形成された不要な窒化チタン膜及びタングステン膜を研磨除去することで、メモリセル領域に配置され、かつ窒化チタン膜及びタングステン膜よりなるコンタクトプラグ３４、及び周辺回路領域に配置され、かつ窒化チタン膜及びタングステン膜よりなるコンタクトプラグ８６〜８９を一括形成する。
Next, a titanium nitride film (not shown) and a tungsten film (not shown) are formed by CVD so as to fill the contact holes 32, 81 to 84 formed in the structure shown in FIGS. 17B to 17E. Are sequentially laminated.
Next, the unnecessary titanium nitride film and tungsten film formed on the
このとき、コンタクトプラグ３４は、シリサイド膜３３を介して、不純物拡散領域４３と電気的に接続されように形成する。また、コンタクトプラグ８６は、一方のｎ型不純物拡散領域７４と接触するように、コンタクト孔８１に形成する。
コンタクトプラグ８７は、他方のｎ型不純物拡散領域７４と接触するように、コンタクト孔８１に形成する。コンタクトプラグ８８は、一方のｐ型不純物拡散領域７５と接触するように、コンタクト孔８２に形成する。コンタクトプラグ８９は、他方のｐ型不純物拡散領域７５と接触するように、コンタクト孔８３に形成する。
また、ＣＭＰ法により研磨を行なうことで、コンタクトプラグ３４，８６〜８９の上端面は、第２の層間絶縁膜３１の上面３１ａに対して略面一となる。
At this time, the
Contact plug 87 is formed in
Further, by polishing by the CMP method, the upper end surfaces of the contact plugs 34, 86 to 89 are substantially flush with the
次いで、図１８に示す工程では、第２の層間絶縁膜３１の上面３１ａに、コンタクトプラグ３４の上面３４ａの一部と接触する容量コンタクトパッド３５を形成する。
具体的には、キャップ絶縁膜２７の上面２７ａ、コンタクトプラグ３４の上端面３４ａ、及び第２の層間絶縁膜３１の上面３１ａを覆うように、コンタクトプラグ３４の母材となる金属膜（図示せず）を成膜する。次いで、ホトリソグラフィ技術により、該金属膜の上面のうち、容量コンタクトパッド３５の形成領域に対応する面を覆うホトレジスト（図示せず）を形成し、次いで、該ホトレジストをマスクとするドライエッチングにより、ホトレジストから露出された不要な金属膜を除去することで、金属膜よりなる容量コンタクトパッド３５を形成する。その後、ホトレジスト（図示せず）を除去する。
Next, in the step shown in FIG. 18, a
Specifically, a metal film (not shown) serving as a base material of the
次いで、キャップ絶縁膜２７の上面２７ａ、コンタクトプラグ３４の上端面３４ａ、及び第２の層間絶縁膜３１の上面３１ａに、容量コンタクトパッド３５を覆うシリコン窒化膜３６を形成する。
次いで、シリコン窒化膜３６上に、図示していない厚さの厚いシリコン酸化膜（ＳｉＯ２膜）を成膜する。該シリコン酸化膜（ＳｉＯ２膜）の厚さは、例えば、厚さ１５００ｎｍとすることができる。
Next, a
Next, a thick silicon oxide film (SiO 2 film) (not shown) is formed on the
次いで、ホトリソグラフィ技術により、シリコン酸化膜（ＳｉＯ２膜）上にパターニングされたホトレジスト（図示せず）を形成し、次いで、該ホトレジストをマスクとするドライエッチングにより、容量コンタクトパッド３５と対向するシリコン酸化膜（図示せず）及びシリコン窒化膜３６をエッチングすることで、容量コンタクトパッド３５を露出売るシリンダーホール（図示せず）を形成する。その後、ホトレジスト（図示せず）を除去する。
Next, a patterned photoresist (not shown) is formed on the silicon oxide film (SiO 2 film) by a photolithography technique, and then silicon facing the
次いで、シリンダーホール（図示せず）の内面、及び容量コンタクトパッド３５の上面に、導電膜（例えば、窒化チタン膜）を成膜することで、該導電膜よりなり、かつ王冠形状とされた下部電極５１を形成する。
次いで、ウエットエッチングにより、シリコン酸化膜（図示せず）を除去する。次いで、シリコン窒化膜３５の上面を露出させる。次いで、シリコン窒化膜３６の上面、及び下部電極５１を覆う容量絶縁膜５２を形成する。
Next, a conductive film (for example, a titanium nitride film) is formed on the inner surface of a cylinder hole (not shown) and the upper surface of the
Next, the silicon oxide film (not shown) is removed by wet etching. Next, the upper surface of the
次いで、容量絶縁膜５２の表面を覆うように、上部電極５３を形成する。このとき、上部電極５３は、上部電極５３の上面５３ａの位置が容量絶縁膜５２よりも上方に配置されるように形成する。これにより、各容量コンタクトパッド３５上に、下部電極５１、容量絶縁膜５２、及び上部電極５３よりなるキャパシタ３７が形成される。
その後、上部電極５３の上面５３ａに、図示していない層間絶縁膜、ビア、配線等を形成することで、本実施の形態の半導体装置１０が製造される。
Next, the
Thereafter, by forming an interlayer insulating film, vias, wirings, etc. (not shown) on the
本実施の形態の半導体装置の製造方法によれば、コンタクト孔３２の形成領域に対応する不純物拡散領域４３上に、半導体基板１１の主面１１ａから突出するシリコン層２１を形成し、コンタクト孔３２，８１〜８４を形成する際のドライエッチングによりシリコン層２１の上面２１ａが露出された時点をドライエッチングの終点として検知することで、コンタクト孔３２，８１〜８４の深さ方向においてドライエッチングの終点検知位置と絶縁膜１８の上面１８ａの位置とを離間させることが可能となる。
According to the semiconductor device manufacturing method of the present embodiment, the
これにより、ドライエッチングの終点検知後に行うオーバーエッチングにより、絶縁膜１８がほとんどエッチングされなくなるため、コンタクトプラグ３４とゲート電極４１との間に十分な厚さとされた絶縁膜１８を残存させることが可能となる。
よって、コンタクトプラグ３４とゲート電極４１との間でのショートの発生を抑制できる。
As a result, the insulating
Therefore, the occurrence of a short circuit between the
また、ソース領域として機能する不純物拡散領域４３の上面４３ａから離間した位置に配置されたシリコン層２１の上面２１ａ及び側面２１ｂ，２１eにシリサイド膜３３を形成しているため、接合までの距離を十分に確保することが可能となり、接合リークの発生を抑制することができる。
Further, since the
以上、本発明の好ましい実施の形態について詳述したが、本発明はかかる特定の実施の形態に限定されるものではなく、特許請求の範囲内に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。 The preferred embodiments of the present invention have been described in detail above, but the present invention is not limited to such specific embodiments, and within the scope of the present invention described in the claims, Various modifications and changes are possible.
本発明は、半導体装置及びその製造方法に適用可能である。 The present invention is applicable to a semiconductor device and a manufacturing method thereof.
１０…半導体装置、１１…半導体基板、１１ａ…主面、１２…活性領域、１３…素子分離領域、１３ａ，１８ａ，２３ａ，２７ａ，３１ａ，４３ａ，４４ａ，５３ａ…上面、１４，１５…凹部、１４ａ，１４ｂ，１５ａ，１５ｂ，２１ｂ，２１ｃ，２１ｄ，２１e，２２ｂ，２２ｃ，２２ｄ，２２ｅ…側面、１４ｃ，１５ｃ，３２ａ…底面、１６…ゲート絶縁膜、１７…ダミー用ゲート電極、１７ａ,３４ａ，４１ａ…上端面、１８…絶縁膜、１９…トランジスタ、２１，２２，６２…シリコン層、２３…第１の層間絶縁膜、２４，３３…シリサイド膜、２６…ビット線、２７…キャップ絶縁膜、２８…サイドウォール膜、３１…第２の層間絶縁膜、３２，８１〜８４…コンタクト孔、３４，８６〜８９…コンタクトプラグ、３４ｂ…下端、３５…容量コンタクトパッド、３６…シリコン窒化膜、３７…キャパシタ、４１，７１，７２…ゲート電極、４３，４４…不純物拡散領域、４６…溝状開口部、５１…下部電極、５２…容量絶縁膜、５３…上部電極、５７…シリコン膜、５８…エッチング用マスク、６１，６８…導電膜、６５…ｎ型シリコン層、６６…ｐ型シリコン層、７４…ｎ型不純物拡散領域、７５…ｐ型不純物拡散領域、７７…ｎ型トランジスタ、７８…ｐ型トランジスタ
DESCRIPTION OF
Claims (20)
前記凹部の内面に形成されたゲート絶縁膜と、
前記ゲート絶縁膜に形成され、前記凹部の一部を埋め込むと共に、その上端面が前記半導体基板の主面より低い位置にあるゲート電極と、
前記ゲート電極の上面を覆うように、前記凹部内に埋め込まれた絶縁膜と、
前記凹部の一方の側面側に位置する前記半導体基板の主面に形成された不純物拡散領域と、
前記不純物拡散領域の上面を覆うシリコン層と、
前記半導体基板の主面に形成された層間絶縁膜と、
前記層間絶縁膜の上層に配置される導体と接続されるように前記層間絶縁膜に内設され、少なくとも前記シリコン層の上面と接触し、かつ下端が前記シリコン層の上面と前記絶縁膜の上面との間に配置されたコンタクトプラグと、
を有することを特徴とする半導体装置。 A recess formed by partially etching the main surface of the semiconductor substrate and defined by the inner surface;
A gate insulating film formed on the inner surface of the recess;
A gate electrode formed in the gate insulating film, burying a part of the recess, and an upper end surface of which is lower than a main surface of the semiconductor substrate;
An insulating film embedded in the recess so as to cover the upper surface of the gate electrode;
An impurity diffusion region formed on the main surface of the semiconductor substrate located on one side of the recess;
A silicon layer covering the upper surface of the impurity diffusion region;
An interlayer insulating film formed on the main surface of the semiconductor substrate;
The interlayer insulating film is provided in the interlayer insulating film so as to be connected to a conductor disposed in an upper layer of the interlayer insulating film, is in contact with at least the upper surface of the silicon layer, and the lower end is the upper surface of the silicon layer and the upper surface of the insulating film A contact plug disposed between and
A semiconductor device comprising:
前記シリサイド膜を介して、前記不純物拡散領域と前記コンタクトプラグとを電気的に接続したことを特徴とする請求項１または２記載の半導体装置。 A silicide film is provided on the upper and side surfaces of the silicon layer,
3. The semiconductor device according to claim 1, wherein the impurity diffusion region and the contact plug are electrically connected through the silicide film.
前記シリコン層は、エピタキシャル成長法により形成されたことを特徴とする請求項１ないし３のうち、いずれか１項記載の半導体装置。 The semiconductor substrate contains silicon as a constituent material,
4. The semiconductor device according to claim 1, wherein the silicon layer is formed by an epitaxial growth method.
前記導体に前記下部電極を接続したことを特徴とする請求項１ないし８のうち、いずれか１項記載の半導体装置。 On the conductor, a capacitor comprising a lower electrode, a capacitive insulating film, and an upper electrode is provided,
9. The semiconductor device according to claim 1, wherein the lower electrode is connected to the conductor.
前記ゲート電極は、前記第１の方向に延在することを特徴とする請求項１ないし９のうち、いずれか１項記載の半導体装置。 The recess is a groove extending in a first direction;
The semiconductor device according to claim 1, wherein the gate electrode extends in the first direction.
前記他の不純物拡散領域の上面を覆うように形成され、前記半導体基板の主面から突出する他のシリコン層と、
周辺回路領域に設けられた周辺回路用トランジスタと、
前記他のシリコン層上に配置されると共に、前記他のシリコン層と電気的に接続され、前記第１の方向に対して交差する第２の方向に延在し、かつメモリセル領域から周辺回路用トランジスタまで亘るように形成されたビット線と、を設け、
前記周辺回路領域に配置された前記ビット線の一部を、前記周辺回路用トランジスタのゲート電極として用いることを特徴とする請求項１０記載の半導体装置。 Another impurity diffusion region formed in the semiconductor substrate located on the other side surface of the recess, such that the main surface of the semiconductor substrate is an upper surface;
Another silicon layer formed so as to cover the upper surface of the other impurity diffusion region and protruding from the main surface of the semiconductor substrate;
Peripheral circuit transistors provided in the peripheral circuit area;
The semiconductor device is disposed on the other silicon layer, is electrically connected to the other silicon layer, extends in a second direction intersecting the first direction, and extends from the memory cell region to a peripheral circuit. A bit line formed so as to extend to the transistor for use,
11. The semiconductor device according to claim 10, wherein a part of the bit line arranged in the peripheral circuit region is used as a gate electrode of the peripheral circuit transistor.
前記凹部の内面にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の表面であって、前記凹部内の前記半導体基板の主面より低い位置にゲート電極を形成する工程と、
前記ゲート電極が形成された前記凹部内を埋め込む絶縁膜を形成する工程と
選択エピタキシャル成長法により、活性領域に対応する前記半導体基板の主面上にシリコン層を形成する工程と、
前記シリコン層の下方に位置する前記半導体基板の活性領域に、不純物拡散領域を形成する工程と、
前記半導体基板の主面上に、前記シリコン層を覆う層間絶縁膜を形成する工程と、
前記シリコン層の上面が露出された時点をエッチングの終点として検知する異方性エッチングにより、前記層間絶縁膜をエッチングすることで、少なくとも前記シリコン層の上面を露出するコンタクト孔を形成する工程と、
前記コンタクト孔内を充填するように、前記層間絶縁膜の上層に形成される導体と電気的に接続されるコンタクトプラグを形成する工程と、
を含むことを特徴とする半導体装置の製造方法。 A step of partially etching a main surface of a semiconductor substrate containing silicon as a constituent material to form a recess defined by the inner surface;
Forming a gate insulating film on the inner surface of the recess;
Forming a gate electrode on the surface of the gate insulating film at a position lower than the main surface of the semiconductor substrate in the recess;
Forming an insulating film filling the recess in which the gate electrode is formed; and forming a silicon layer on a main surface of the semiconductor substrate corresponding to an active region by a selective epitaxial growth method;
Forming an impurity diffusion region in an active region of the semiconductor substrate located below the silicon layer;
Forming an interlayer insulating film covering the silicon layer on the main surface of the semiconductor substrate;
Forming a contact hole exposing at least the upper surface of the silicon layer by etching the interlayer insulating film by anisotropic etching that detects when the upper surface of the silicon layer is exposed as an end point of etching;
Forming a contact plug electrically connected to a conductor formed in an upper layer of the interlayer insulating film so as to fill the contact hole;
A method for manufacturing a semiconductor device, comprising:
前記他のシリコン層の下層に位置する前記半導体基板に他の不純物拡散領域を形成する工程と、
メモリセル領域から周辺回路領域まで亘るように、前記第１の方向に対して交差する第２の方向に延在し、かつ前記他のシリコン層の上面と電気的に接続されるビット線を形成する工程と、
を有することを特徴とする請求項１７項記載の半導体装置の製造方法。 When the silicon layer is formed, another silicon layer is formed together with the silicon layer on the other side surface of the recess and on the main surface of the semiconductor substrate corresponding to the active region,
Forming another impurity diffusion region in the semiconductor substrate located under the other silicon layer;
A bit line extending in a second direction intersecting the first direction and extending electrically from the upper surface of the other silicon layer is formed so as to extend from the memory cell region to the peripheral circuit region. And a process of
18. The method of manufacturing a semiconductor device according to claim 17, further comprising:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2010155013A JP2012019035A (en) | 2010-07-07 | 2010-07-07 | Semiconductor device and method for manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2010155013A JP2012019035A (en) | 2010-07-07 | 2010-07-07 | Semiconductor device and method for manufacturing the same |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2012019035A true JP2012019035A (en) | 2012-01-26 |
Family
ID=45604083
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2010155013A Pending JP2012019035A (en) | 2010-07-07 | 2010-07-07 | Semiconductor device and method for manufacturing the same |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2012019035A (en) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013191808A (en) * | 2012-03-15 | 2013-09-26 | Elpida Memory Inc | Semiconductor device and method for manufacturing semiconductor device |
| WO2014069213A1 (en) * | 2012-10-31 | 2014-05-08 | ピーエスフォー ルクスコ エスエイアールエル | Semiconductor device, and manufacturing method for same |
| US9123550B2 (en) | 2012-09-14 | 2015-09-01 | Samsung Electronics Co., Ltd. | Semiconductor devices using air spaces to separate conductive structures and methods of manufacturing the same |
| US9177891B2 (en) | 2012-10-23 | 2015-11-03 | Samsung Electronics Co., Ltd. | Semiconductor device including contact pads |
| US10037999B2 (en) | 2014-01-24 | 2018-07-31 | Samsung Electronics Co., Ltd. | Semiconductor device including landing pad for connecting substrate and capacitor |
| US10347639B1 (en) | 2018-04-19 | 2019-07-09 | Micron Technology, Inc. | Integrated assemblies, and methods of forming integrated assemblies |
| US10374033B1 (en) | 2018-03-08 | 2019-08-06 | Micron Technology, Inc. | Semiconductor assemblies having semiconductor material regions with contoured upper surfaces |
| TWI741784B (en) * | 2019-11-08 | 2021-10-01 | 南亞科技股份有限公司 | Semiconductor device with epitaxial structures and method for forming the same |
| US11217587B2 (en) | 2019-06-05 | 2022-01-04 | Winbond Electronics Corp. | Semiconductor device with capacitor contact surrounded by conductive ring and manufacturing method of the semiconductor device |
-
2010
- 2010-07-07 JP JP2010155013A patent/JP2012019035A/en active Pending
Cited By (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013191808A (en) * | 2012-03-15 | 2013-09-26 | Elpida Memory Inc | Semiconductor device and method for manufacturing semiconductor device |
| US9123550B2 (en) | 2012-09-14 | 2015-09-01 | Samsung Electronics Co., Ltd. | Semiconductor devices using air spaces to separate conductive structures and methods of manufacturing the same |
| US9177891B2 (en) | 2012-10-23 | 2015-11-03 | Samsung Electronics Co., Ltd. | Semiconductor device including contact pads |
| US9536868B2 (en) | 2012-10-23 | 2017-01-03 | Samsung Electronics Co, Ltd. | Semiconductor device |
| WO2014069213A1 (en) * | 2012-10-31 | 2014-05-08 | ピーエスフォー ルクスコ エスエイアールエル | Semiconductor device, and manufacturing method for same |
| US10037999B2 (en) | 2014-01-24 | 2018-07-31 | Samsung Electronics Co., Ltd. | Semiconductor device including landing pad for connecting substrate and capacitor |
| WO2019172970A1 (en) * | 2018-03-08 | 2019-09-12 | Micron Technology, Inc. | Semiconductor assemblies having semiconductor material regions with contoured upper surfaces; and methods of forming semiconductor assemblies utilizing etching to contour upper surfaces of semiconductor material |
| US10374033B1 (en) | 2018-03-08 | 2019-08-06 | Micron Technology, Inc. | Semiconductor assemblies having semiconductor material regions with contoured upper surfaces |
| US10546923B2 (en) | 2018-03-08 | 2020-01-28 | Micron Technology, Inc. | Semiconductor assemblies having semiconductor material regions with contoured upper surfaces; and methods of forming semiconductor assemblies utilizing etching to contour upper surfaces of semiconductor material |
| CN111527602A (en) * | 2018-03-08 | 2020-08-11 | 美光科技公司 | A semiconductor assembly having a region of semiconductor material with a contoured upper surface; and a method of forming a semiconductor assembly by contouring an upper surface of a semiconductor material using etching |
| US10347639B1 (en) | 2018-04-19 | 2019-07-09 | Micron Technology, Inc. | Integrated assemblies, and methods of forming integrated assemblies |
| WO2019203896A1 (en) * | 2018-04-19 | 2019-10-24 | Micron Technology, Inc. | Integrated assemblies, and methods of forming integrated assemblies |
| US10896909B2 (en) | 2018-04-19 | 2021-01-19 | Micron Technology, Inc. | Integrated assemblies, and methods of forming integrated assemblies |
| US11217587B2 (en) | 2019-06-05 | 2022-01-04 | Winbond Electronics Corp. | Semiconductor device with capacitor contact surrounded by conductive ring and manufacturing method of the semiconductor device |
| TWI741784B (en) * | 2019-11-08 | 2021-10-01 | 南亞科技股份有限公司 | Semiconductor device with epitaxial structures and method for forming the same |
| US11758709B2 (en) | 2019-11-08 | 2023-09-12 | Nanya Technology Corporation | Method for preparing semiconductor device with epitaxial structures |
| US11765884B2 (en) | 2019-11-08 | 2023-09-19 | Nanya Technology Corporation | Semiconductor device with epitaxial structures and method for forming the same |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8053307B2 (en) | Method of fabricating semiconductor device with cell epitaxial layers partially overlap buried cell gate electrode | |
| JP4947931B2 (en) | Semiconductor device | |
| JP2012019035A (en) | Semiconductor device and method for manufacturing the same | |
| JP2008288597A (en) | Semiconductor device, method for manufacturing the same, and method for manufacturing DRAM | |
| JP2006135117A (en) | Semiconductor device and manufacturing method thereof | |
| US9012983B2 (en) | Semiconductor device and method of forming the same | |
| JP2012238642A (en) | Semiconductor device and manufacturing method of the same | |
| KR20130106689A (en) | Semiconductor device including buried gate structure and method of manufacturing the same | |
| US20150340368A1 (en) | Semiconductor device manufacturing method | |
| JP2013219311A (en) | Semiconductor device and manufacturing method of the same | |
| US20160027785A1 (en) | Semiconductor device and method for manufacturing same | |
| US7629215B2 (en) | Semiconductor device and method of manufacturing the same | |
| CN101937915A (en) | Semiconductor device and method for manufacturing semiconductor device | |
| US8198674B2 (en) | Semiconductor device and manufacturing method thereof | |
| JP2011166089A (en) | Semiconductor device and method of manufacturing the same | |
| KR20080090171A (en) | Method of forming a semiconductor device having a landing pad | |
| JP2012028805A (en) | Manufacturing method of semiconductor device | |
| KR20120126433A (en) | Semiconductor device and manufacturing method of the same | |
| KR20040016678A (en) | Semiconductor device and method for manufacturing the same | |
| JP6054046B2 (en) | Semiconductor device and manufacturing method thereof | |
| JP2011129760A (en) | Method of manufacturing semiconductor device, and semiconductor device | |
| JP2013135029A (en) | Semiconductor device manufacturing method | |
| JP2012064627A (en) | Method of manufacturing semiconductor device | |
| JP2012054454A (en) | Semiconductor device manufacturing method | |
| JP4044525B2 (en) | Semiconductor memory device and manufacturing method thereof |