JP2012014820A - 不揮発性半導体メモリ装置及び不揮発性半導体メモリ装置のデータ読み出し方法 - Google Patents

Abstract

【課題】読み出し時にビット線を流れる電流を削減し、消費電力の向上を図ると共に、充放電電流の集中による動作不具合を回避できるようにする。
【解決手段】メモリセルアレイ１は、メインデータ線ＭＤＬからビット線ＢＬが分岐された階層構造となっており、メインデータ線ＭＤＬとビット線ＢＬとの間に、反転センス回路１０が挿入される。反転センス回路１０は、データの読み出し時に、ビット線ＢＬのデータをセンスすると共に、上層側のメインデータ線ＭＤＬと下層側のビット線ＢＬとの間で一方に電流が流れるときに他方に電流が流れないように設定する。これにより、ビット線の寄生容量が減少し、読み出し時の消費電力の低減が図れると共に、データ「１」の場合に充放電する寄生容量と、データ「０」の場合に充放電する寄生容量が平坦化され、電流のピークが相殺され、ピーク電流のばらつきが少なくなる。
【選択図】図２

Description

本発明は、不揮発性半導体メモリ装置及び不揮発性半導体メモリ装置のデータ読み出し方法に関するもので、特に、データ読み出し時の消費電力の改善及び動作不具合の改善に関わる。

ＮＡＮＤ型フラッシュメモリは、フローティングゲートを有するメモリセルを複数個直列に接続し、その両端に選択トランジスタを接続したＮＡＮＤストリングから構成されている（例えば非特許文献１）。

図１９は、このようなＮＡＮＤ型フラッシュメモリに配設されるＮＡＮＤストリングの構成を示す図である。図１９において、フローティングゲートを有するメモリセルＭ１、Ｍ２、…、Ｍｎが直列接続され、その両端に選択トランジスタＳＧＤ及びＳＧＳが接続される。選択トランジスタＳＧＤのドレインはビット線ＢＬに接続され、選択トランジスタＳＧＳのソースは共通ソース線Ｖｓｓに接続される。

メモリセルＭ１、Ｍ２、…、Ｍｎのゲートは、ワード線ＷＬ１、ＷＬ２、…、ＷＬｎに接続される。選択トランジスタＳＧＤのゲートは、選択信号線ＳＥＬＤに接続される。選択トランジスタＳＧＳのゲートは、選択信号線ＳＥＬＳに接続される。

メモリセルＭ１、Ｍ２、…、Ｍｎのスレショルド値Ｖｔは、データ「１」のときには低く、データ「０」のときには高くなる。データ読み出し時には、ビット線ＢＬがプリチャージされ、メモリセルＭ１、Ｍ２、…、Ｍｎのうち、非選択のメモリセルは、全てオンされ、選択メモリセルのゲートには、所定電圧が印加される。また、選択トランジスタＳＧＤ及びＳＧＳがオンされる。ここで、選択メモリセルがデータ「１」なら、選択メモリセルはオンし、ビット線ＢＬに電流が流れ、プリチャージされていた電荷が放電される。これにより、ビット線ＢＬの電圧が下降していく。選択メモリセルがデータ「０」なら、選択メモリセルはオフとなり、ビット線ＢＬに電流は流れず、ビット線ＢＬの電圧はハイレベルに維持される。よって、ビット線ＢＬの電圧をセンスすることで、データを読み出すことができる。

「Ａ ｈｉｇｈ ｄｅｎｓｉｔｙ ＮＡＮＤ Ｆｌａｓｈ ｍｅｍｏｒｙ ｔｅｃｈｎｏｌｏｇｙ ｆｏｒ ａ ｓｉｌｉｃｏｎ ｍｏｖｉｅ ｅｒａ」 Ｋ． Ｓａｋｕｉ Ｔｏｓｈｉｂａ Ｃｏｒｐｏｒａｔｉｏｎ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｃｏｍｐａｎｙ

近年、メモリの大容量化に伴い、ビット線ＢＬの寄生容量は増大傾向にある。上述のように、従来のＮＡＮＤ型フラッシュメモリでは、ビット線ＢＬをプリチャージして、データの読み出しを行っているので、ビット線の容量が増大すると、データを読み出す際の充放電電流も増大し、消費電力が増大する。

また、従来のＮＡＮＤ型フラッシュメモリでは、上述のように、データを読み出し時に、ビット線ＢＬに電流が流れるのは、メモリセルのデータが「１」の場合であり、メモリセルのデータが「０」ならビット線ＢＬに電流は流れていない。このように、データ「１」の場合とデータ「０」の場合とで、ビット線ＢＬに流れる電流にアンバランスがある。このため、従来のＮＡＮＤ型フラッシュメモリでは、「１」のデータが連続するような場合に、消費電力が著しく増大すると共に、ビット線ＢＬの充放電電流が集中し、動作不具合を起こす可能性がある。

なお、従来のＮＡＮＤ型フラッシュメモリでは、出荷時に、全てのメモリセルのデータは「１」に初期化されている。このことから、統計的に、「１」が連続するデータの読み出し頻度は高くなっている。

上述の課題を鑑み、本発明は、読み出し時にビット線を流れる電流を削減し、消費電力の向上を図ると共に、充放電電流の集中による動作不具合を回避できるようにした不揮発性半導体メモリ装置及び不揮発性半導体メモリ装置のデータ読み出し方法を提供することを目的とする。

上述の課題を解決するために、本発明に係る不揮発性半導体メモリ装置は、上層階層のメインデータ線と上記メインデータ線から分岐された下層階層のビット線とからなるビット線階層構造と、上記ビット線に接続されたメモリセルと、上記メモリセルに記憶されたデータの読み出し時に、上記メインデータ線と上記ビット線とで一方に電流が流れるときには他方に電流が流れないように電流の流れを設定する反転センス回路とを備えることを特徴とする。

本発明に係る不揮発性半導体メモリ装置のデータ読み出し方法は、ビット線の構造を、上層階層のメインデータ線と上記メインデータ線から分岐された下層階層のビット線とからなる階層構造とし、上記下層階層のビット線にメモリセルを接続した不揮発性半導体メモリ装置のデータ読み出し方法であって、データ読み出し時に、上記メインデータ線を流れる電流の位相と上記ビット線を流れる電流の位相とを対にすることを特徴とする。

本発明によれば、ビット線を階層構造とし、データ読み出し時に、反転センス回路により、上層と下層とで、一方に電流が流れるときに他方に電流が流れないように設定している。これにより、ビット線の寄生容量が減少し、読み出し時の消費電力の低減が図れる。また、データ「１」の場合に充放電する電流と、データ「０」の場合に充放電する電流が平坦化される。これにより、電流のピークが相殺され、電流のばらつきが少なくなる。また、充放電流の集中による電圧降下に伴う誤動作を回避できる。

本発明の第１の実施形態のＮＡＮＤ型フラッシュメモリの全体構成を示す図である。 本発明の第１の実施形態におけるメモリセルアレイ１の構成を説明する図である。 本発明の第１の実施形態におけるメインラッチ６の構成を示す図である。 本発明の第１の実施形態における反転センス回路１０の構成を示す図である。 本発明の第１の実施形態のＮＡＮＤ型フラッシュメモリのデータ「１」読み出し時のタイミング波形を示す図である。 本発明の第１の実施形態のＮＡＮＤ型フラッシュメモリのデータ「０」読み出し時のタイミング波形を示す図である。 従来のＮＡＮＤ型フラッシュメモリと、本発明の第１の実施形態のＮＡＮＤ型フラッシュメモリとの寄生容量の説明図である。 ビット線ＢＬにＮＡＮＤストリングを接続した従来の構成におけるデータ読み出し時の充放電電流の説明図である。 ビット線ＢＬにＮＡＮＤストリングを接続した従来の構成（ただし、データ「０」の場合にディスチャージを行わない）におけるデータ読み出し時の充放電電流の説明図である。 上層のメインデータ線ＭＤＬと下層のビット線ＢＬとに階層構造とした構成におけるデータ読み出し時の充放電電流の説明図である。 上層のメインデータ線ＭＤＬと下層のビット線ＢＬとに階層構造とした構成（ただし、上層、下層のうち一方に電流が流れるときに他方に電流が流れないようにした）におけるデータ読み出し時の充放電電流の説明図である。 本発明の第２の実施形態の説明図である。 本発明の第３の実施形態の説明図である。 本発明の第４の実施形態におけるＮＡＮＤ型フラッシュメモリの全体構成を示す図である。 本発明の第４の実施形態におけるメインラッチ１０６の構成を示す接続図である。 本発明の第４の実施形態における反転センス回路１００の構成を示す接続図である。 図１４の楕円領域Ａの内部構成の一例を表す図である。 従来のＮＡＮＤ型フラッシュメモリと、本発明の第４の実施形態のＮＡＮＤ型フラッシュメモリとの寄生容量の説明図である。 従来のＮＡＮＤ型フラッシュメモリに配設されるＮＡＮＤストリングの構成を示す図である。

以下、本発明の実施の形態について図面を参照しながら説明する。なお、以下において本発明の不揮発性半導体メモリ装置がＮＡＮＤ型フラッシュメモリである場合について説明するが、これに限るものではなく、その他のメモリ（例えばＮＯＲ型フラッシュメモリ）についても可能な限り本発明を適用することができ、そのようなものも本発明の範囲に含まれる。

＜第１の実施形態＞
図１は、本発明の第１の実施形態のＮＡＮＤ型フラッシュメモリの全体構成を示す図である。本発明の第１の実施形態のＮＡＮＤ型フラッシュメモリは、メモリセルアレイ１と、コマンドデコーダ２と、Ｘデコーダ及びワード線ドライバ３と、Ｙデコーダ４と、タイミングコントローラ５と、メインラッチ６と、入力／出力コントローラ７とを少なくとも備える。

図１において、メモリセルアレイ１としては、ＮＡＮＤストリング１１がマトリクス状に配置されたものが想定される。そして、図２に示すように、同一列方向に配置されたＮＡＮＤストリング１１は、メインデータ線ＭＤＬから分岐した同一のビット線ＢＬに接続される。なお、本発明におけるメインデータ線ＭＤＬ（上層）、ビット線ＢＬ（下層）は、従来のビット線を階層化した構造のものである。（図示しない）サブセレクトトランジスタＳＳＥＬにより、メインデータ線ＭＤＬ（上層）とビット線ＢＬ（下層）との接続が制御される。

また、同一行に配置されたＮＡＮＤストリング１１中のメモリセルや選択トランジスタ、サブセレクトトランジスタＳＳＥＬは、共通のワード線ＷＬ、選択信号線（選択トランジスタに対応する信号線ＳＥＬＤ、ＳＥＬＳ、サブセレクトトランジスタＳＳＥＬに対応する信号線ＳＳｅｌ）に接続される。また、メモリセルアレイ１においてメインデータ線ＭＤＬとビット線ＢＬとの間に、反転センス回路１０が挿入されている。具体的には、反転センス回路１０の出力はメインデータ線ＭＤＬと接続される。また、反転センス回路１０の入力は接続ノードＣＮと接続される。また、接続ノードＣＮは、（図示しない）サブセレクトトランジスタＳＳＥＬを介してビット線ＢＬと接続される。

ＮＡＮＤストリング１１、ビット線ＢＬ、（図示しない）サブセレクトトランジスタＳＳＥＬ、接続ノードＣＮ、反転センス回路１０により構成されたＮＡＮＤユニットは、図１に示すように、メインデータ線ＭＤＬから複数分岐した態様で配置される。そして、複数のＮＡＮＤユニットが分岐したメインデータ線ＭＤＬは、行方向に複数配置される。

コマンドデコーダ２には、チップイネーブル信号／ＣＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号／ＲＥ等の各種のコマンドが入力される。コマンドデコーダ２は、これらのコマンドをデコードし、各部に出力して各部の制御を行う。

Ｘデコーダ及びワード線ドライバ３は、ワード線ＷＬや、選択信号線（選択トランジスタに対応する信号線ＳＥＬＤ、ＳＥＬＳ、サブセレクトトランジスタＳＳＥＬに対応する信号線ＳＳｅｌ）等の行方向における制御線の制御を行う。Ｘデコーダ及びワード線ドライバ３のうちＸデコーダは、例えば読み出し対象メモリセルに対応するワード線ＷＬや選択信号線等を選択する。Ｘデコーダ及びワード線ドライバ３のうちワード線ドライバはその選択に対応するワード線ＷＬや選択信号線等に読み出し時の選択時及び非選択時のワード線電圧を供給する。

Ｙデコーダ４は、メインデータ線ＭＤＬ等の列方向における制御線の制御を行う。データ読み出し時には、例えばＹデコーダ４が選択したメインデータ線ＭＤＬ、ビット線ＢＬが（図示しない）プリチャージ回路によりプリチャージされ、上記Ｘデコーダ及びワード線ドライバ３により選択されたメモリセルのデータが読み出される。なお、上記プリチャージを行うプリチャージ回路は、Ｙデコーダ４に含ませてもよいし、例えば反転回路１０に含ませてもよい。タイミングコントローラ５は、反転センス回路１０のイネーブル信号ＳＬＥを含む各種のタイミング信号を生成して出力する。このタイミング信号は、例えばコマンドデコーダ２でデコードされたコマンドに基づいて生成される。

メインラッチ６は、メモリセルアレイ１からデータを読み出す場合に、メインデータ線ＭＤＬを通じて出力される読み出しデータをセンスする。入力／出力コントローラ７は、外部とのデータの入力／出力を行う。

図２は、本発明の第１の実施形態におけるメモリセルアレイ１の構成を説明する図である。図２に示すように、本発明の第１の実施形態のＮＡＮＤ型フラッシュメモリにおけるメモリセルアレイ１は、メインデータ線ＭＤＬからビット線ＢＬが分岐された階層構造となっている。分岐されるビット線ＢＬは、図２に示すように複数あってもよい。そして、上層のメインデータ線ＭＤＬと下層のビット線ＢＬとは、反転センス回路１０を介して接続される。具体的には、反転センス回路１０の出力はメインデータ線ＭＤＬに接続される。また、反転センス回路１０の入力は接続ノードＣＮに接続される。また、接続ノードＣＮは、図２に示すように、サブセレクトトランジスタＳＳＥＬ０、ＳＳＥＬ１を介してビット線ＢＬに接続される。

反転センス回路１０は、データの読み出し時に、ビット線ＢＬのデータをセンスすると共に、上層側のメインデータ線ＭＤＬと下層側のビット線ＢＬとの間で、一方に電流が流れると他方に電流が流れないように電流の流れを設定する。すなわち、反転センス回路１０は、ビット線ＢＬにおける電流状態を反転させてメインデータ線ＭＤＬにおける電流状態をその反転させた状態にするものである。なお、本発明において反転とは、電流が流れる場合は電流が流れない状態にし、電流が流れない場合は電流が流れる状態にすることを言うものとする。なお、本発明において電流が流れない状態とは、若干のリーク電流が流れたとしても電流が流れない状態と看做す。すなわち、ビット線ＢＬとメインデータ線ＭＤＬの間で対になる状態を作り出せれば、本発明においては反転させたと言える。この場合、メインデータ線ＭＤＬとビット線ＢＬとで一方に電流が流れるときには他方に電流が流れないように電流の流れを設定できたと言える。また、メインデータ線ＭＤＬを流れる電流の位相とビット線ＢＬを流れる電流の位相とを対にしたと言える。

また、本発明において反転とは、電圧レベルがハイレベルの場合はローレベルの電圧レベルにし、電圧レベルがローレベルの場合はハイレベルの電圧レベルにすることをも言うものとする。そして、上記電圧レベルのハイレベル、ローレベルも完全な意味で、電圧レベルがハイレベル、ローレベルでなくてはいけないものではなく、対になる状態としてセンスできればよい。この場合、完全な意味で、電圧レベルがハイレベル、ローレベルでないようなものをもハイレベル、ローレベルとして許容してセンス可能な構成のメインラッチ６や反転回路１０を用いればよい。以上のような場合も、メインデータ線ＭＤＬとビット線ＢＬとで一方に電流が流れるときには他方に電流が流れないように電流の流れを設定できたと言える。また、メインデータ線ＭＤＬを流れる電流の位相とビット線ＢＬを流れる電流の位相とを対にしたと言える。

ＮＡＮＤストリング１１は、フローティングゲートを有するメモリセルＭ１、…、Ｍｎを直列に接続し、その両端に選択トランジスタＳＧＤ及びＳＧＳを接続して構成されている。このようなＮＡＮＤストリング１１が、メモリセルアレイ１においてマトリクス状に配置されている。そして、同一列方向に配置された各ＮＡＮＤストリング１１における選択トランジスタＳＧＤのドレインを同一のビット線ＢＬと接続させることにより、同一列方向に配置された各ＮＡＮＤストリング１１とそのビット線ＢＬとは接続される。一方、同一列方向に配置された各ＮＡＮＤストリング１１における選択トランジスタＳＧＳのソースは、例えば接地電圧ラインＶｓｓに接続する。

また、同一行に配置された各メモリセルＭ１、…、Ｍｎのゲートは、それぞれ共通のワード線ＷＬ（ワード線ＷＬ１、…、ＷＬｎ）に接続されている。また、同一行に配置された選択トランジスタＳＧＤ及びＳＧＳのゲートは、それぞれ共通の選択信号線ＳＥＬＤ、ＳＥＬＳに接続されている。サブセレクトトランジスタＳＳＥＬ０、ＳＳＥＬ１は、それぞれ接続されたビット線ＢＬとメインデータ線ＭＤＬとを接続／遮断させる接続制御トランジスタである。サブセレクトトランジスタＳＳＥＬ０、ＳＳＥＬ１にいずれかをオンさせることにより、接続ノードＣＮ及び反転回路１０を介して対応するビット線ＢＬとメインデータ線ＭＤＬとを接続させる。図２においては図示されていないが、同一行に配置されたサブセレクトトランジスタＳＳＥＬのゲートも上記と同様に共通の選択信号線ＳＳｅｌ（選択信号線ＳＳｅｌ０、ＳＳｅｌ１）に接続されている。

以上のようなメインデータ線ＭＤＬから分岐した２つのビット線ＢＬ、２つのビット線ＢＬに接続された複数のＮＡＮＤストリング１１、接続ノードＣＮ、反転センス回路１０の構成を一つのＮＡＮＤユニットとして、図２に示すように１つのメインデータ線ＭＤＬに多数設けることができる。なお、ＮＡＮＤユニットは、上記のような構成に限るものではない。ＮＡＮＤユニットは、１つのビット線ＢＬ、１つのビット線ＢＬに対応する複数のＮＡＮＤストリング１１、接続ノードＣＮ、反転センス回路１０により構成させてもよいし、３つ以上のビット線ＢＬ、３つ以上のビット線ＢＬに対応する複数のＮＡＮＤストリング１１、接続ノードＣＮ、反転センス回路１０により構成させてもよい。本発明の第１の実施形態のＮＡＮＤ型フラッシュメモリにおけるメモリセルアレイ１は、複数のメインデータ線ＭＤＬが行方向に複数並んでおり、各メインデータ線ＭＤＬに対して、ＮＡＮＤユニットが設けられた構成になっている。

なお、図１に示すように、メインラッチ６のイネーブル信号ＭＬＥ、反転センス回路１０のイネーブル信号ＳＬＥ、サブセレクトトランジスタＳＳＥＬのセレクト信号は、タイミングコントローラ５から供給されるが、これに限るものではなく、その他の部分から供給されてもよい。

図３は、本発明の第１の実施形態におけるメインラッチ６の構成を示す図である。メインラッチ６は、図３に示すように、データをセンスするインバータ３１及び３２とからなるラッチ回路と、メインデータ線ＭＤＬからデータを取り込むＭＯＳトランジスタ３３とから構成される。なお、上記インバータ３１及び３２は、互いの出力が互いに入力されるようにして接続されている。

ＭＯＳトランジスタ３３のゲートには、タイミングコントローラ５からイネーブル信号ＭＬＥが供給される。タイミングコントローラ５からイネーブル信号ＭＬＥが供給されると、ＭＯＳトランジスタ３３はオンする。そして、メインデータ線ＭＤＬからのデータはラッチ回路でセンス・ラッチされる。インバータ３１で反転されたデータがデータＤＡＴＡＢとして、入力／出力コントローラ７へ出力される。

図４は、本発明の第１の実施形態における反転センス回路１０の構成を示す図である。反転センス回路１０は、図４に示すように、データをセンスするインバータ５１及び５２とからなるラッチ回路と、このラッチ回路をリセットするＰチャネルＭＯＳトランジスタ５３と、ラッチ回路のイネーブルを制御するＮチャネルＭＯＳトランジスタ５４と、ビット線ＢＬの電圧レベルに応じた信号を出力するＭＯＳトランジスタ５５とから構成される。

また、上記ラッチ回路にラッチされたデータのメインデータ線ＭＤＬへの出力を制御するＭＯＳトランジスタ５７が設けられる。ＭＯＳトランジスタ５３、５４並びに５７のゲートには、イネーブル信号ＳＬＥが供給される。また、ビット線ＢＬには、（図示しない）プリチャージ電源ラインに接続されたプリチャージ用のＰチャネルＭＯＳトランジスタ５６が接続される。このプリチャージ用のＰチャネルＭＯＳトランジスタ５６を通じてビット線ＢＬは、プリチャージされる。プリチャージ電源ラインに接続されたプリチャージ用のＰチャネルＭＯＳトランジスタ５６を用いれば、データ読み出しに関係のないビット線ＢＬをプリチャージせずに済むため、プリチャージに伴う消費電流を低減させることができる。

図５及び図６は、本発明の第１の実施形態のＮＡＮＤ型フラッシュメモリのデータ読み出し時のタイミング波形を示す図である。

図５は、データ「１」を読み出す場合を示している。図５（Ｂ）に示すように、データの読み出しを開始するときには、ビット線ＢＬはプリチャージされ、ビット線ＢＬの電圧はハイレベルにある。同様に、図５（Ｄ）に示すように、メインデータ線ＭＤＬはプリチャージされ、メインデータ線ＭＤＬの電圧はハイレベルにある。その後、図５（Ａ）に示すように、選択メモリセルのワード線ＷＬに所定電圧が印加される。このとき、選択メモリセルのデータが「１」の場合には、メモリセルのスレショルド値Ｖｔが低いので、選択メモリセルがオンし、図５（Ｂ）に示すように、ビット線ＢＬに電流が流れ、ビット線ＢＬの電圧が下降していく。

図４における反転センス回路１０では、イネーブル信号ＳＬＥがローレベルのときには、ＰチャネルＭＯＳトランジスタ５３がオンし、インバータ５１及び５２からなるラッチ回路がリセットされる。そして、イネーブル信号ＳＬＥ（図５（Ｃ））がハイレベルになると、ＭＯＳトランジスタ５４がオンし、ビット線ＢＬの電圧レベルがＭＯＳトランジスタ５４を介してインバータ５１及び５２からなるラッチ回路でセンスされる。

ここで、選択メモリセルのデータが「１」の場合には、ビット線ＢＬに電流が流れ、ＭＯＳトランジスタ５５のゲート電圧が下降し、ＭＯＳトランジスタ５５はオフする。このため、イネーブル信号ＳＬＥによりＭＯＳトランジスタ５４がオンすると、インバータ５１及び５２からなるラッチ回路には、ＭＯＳトランジスタ５４を介してハイレベル信号が供給され、このハイレベル信号がインバータ５１及び５２でセンスされる。そして、センスされたハイレベル信号は、ＭＯＳトランジスタ５７を介して、メインデータ線ＭＤＬに出力される。このため、ビット線ＢＬに電流が流れ、ビット線ＢＬの電圧レベルが下降するときには、図５（Ｄ）に示すように、メインデータ線ＭＤＬは、ハイレベルに維持される。なお、反転センス回路１０がない場合、メインデータ線ＭＤＬは、図５（Ｄ）の点線のようにビット線ＢＬに電流が流れ、ビット線ＢＬの電圧レベルが下降すると、メインデータ線ＭＤＬも同様に、電流が流れ、電圧レベルが下降する。

図３におけるメインラッチ６では、イネーブル信号ＭＬＥがハイレベルになると（図５（Ｅ））、メインデータ線ＭＤＬの状態（ハイレベル）がＭＯＳトランジスタ３３に入力され、インバータ３１及び３２からなるラッチ回路でセンスされる。入力／出力コントローラ７へ出力されるデータＤＡＴＡＢは、インバータ３１によりメインデータ線ＭＤＬの状態をさらに反転させたデータである。これにより、図５（Ｆ）に示すように、入力／出力コントローラ７を介して外部に出力されるデータＤＡＴＡＢがローレベルに確定する。

図６は、データ「０」を読み出す場合を示している。データの読み出しを開始するときには、図６（Ｂ）に示すように、ビット線ＢＬはプリチャージされ、ビット線ＢＬの電圧はハイレベルにある。同様に、図６（Ｄ）に示すように、メインデータ線ＭＤＬはプリチャージされ、メインデータ線ＭＤＬの電圧はハイレベルにある。その後、図６（Ａ）に示すように、選択メモリセルのワード線ＷＬに所定電圧が印加される。このとき、選択メモリセルのデータが「０」の場合には、メモリセルのスレショルド値Ｖｔが高いので、選択メモリセルはオフし、図６（Ｂ）に示すように、ビット線ＢＬの電圧はハイレベルに維持される。

図４における反転センス回路１０では、イネーブル信号ＳＬＥがローレベルのときには、ＰチャネルＭＯＳトランジスタ５３がオンし、インバータ５１及び５２からなるラッチ回路がリセットされる。そして、イネーブル信号ＳＬＥ（図６（Ｃ））がハイレベルになると、ＭＯＳトランジスタ５４がオンし、ビット線ＢＬの電圧レベルがＭＯＳトランジスタ５４を介してインバータ５１及び５２からなるラッチ回路でセンスされる。

ここで、選択メモリセルのデータが「０」の場合には、選択メモリセルはオフし、ビット線ＢＬがハイレベルに維持されるので、ＭＯＳトランジスタ５５はオンとなる。このため、イネーブル信号ＳＬＥによりＭＯＳトランジスタ５４がオンすると、インバータ５１及び５２からなるラッチ回路には、ＭＯＳトランジスタ５４を介してローレベル信号が供給され、このローレベル信号がインバータ５１及び５２でセンスされる。そして、センスされたローレベル信号は、ＭＯＳトランジスタ５７を介して、メインデータ線ＭＤＬに出力される。このため、ビット線ＢＬに電流が流れず、ビット線ＢＬの電圧レベルが維持されるときには、図６（Ｄ）に示すように、メインデータ線ＭＤＬは、ローレベルになる。なお、反転センス回路１０がない場合、メインデータ線ＭＤＬは、図６（Ｄ）の点線のようにビット線ＢＬに電流が流れず、ビット線ＢＬの電圧レベルが維持されると、メインデータ線ＭＤＬも同様に、電流が流れず、電圧レベルが維持される。

図３におけるメインラッチ６では、イネーブル信号ＭＬＥがハイレベルになると（図６（Ｅ））、メインデータ線ＭＤＬの状態（ローレベル）がＭＯＳトランジスタ３３に入力され、インバータ３１及び３２からなるラッチ回路でセンスされる。入力／出力コントローラ７へ出力されるデータＤＡＴＡＢは、インバータ３１によりメインデータ線ＭＤＬの状態をさらに反転させたデータである。これにより、図６（Ｆ）に示すように、データＤＡＴＡＢがハイレベルに確定する。

図５及び図６の説明から明らかなように、本発明の第１の実施形態のＮＡＮＤ型フラッシュメモリにおいては、反転回路１０において反転させた読み出しデータをメインラッチ６においてさらに再反転させて元の読み出しデータに戻して出力させている。なお、上記再反転を行う再反転手段は、メインラッチ６におけるラッチ回路のインバータ３１に限るものではなく、その他の位置にインバータ３１に相当する構成を設けてもよい。すなわち、上記再反転を行うことのできるあらゆる構成を本発明は含む。

このように、本発明の第１の実施形態では、ビット線の構造を、上層階層（メインデータ線ＭＤＬ）と下層階層（ビット線ＢＬ）とからなる階層構造とするようにしている。これにより、ビット線ＢＬの寄生容量が削減され、消費電力の低減が図れる。

さらに、本発明の第１の実施形態では、図５及び図６に示したように、反転センス回路１０により、上層階層（メインデータ線ＭＤＬ）と、下層階層（ビット線ＢＬ）のうち、一方に電流が流れるときに他方に電流が流れないように設定している。つまり、データ「１」を読み出す場合、図５（Ｂ）に示したように、ビット線ＢＬに電流が流れ、ビット線ＢＬの電圧レベルが下降する。一方、データ「１」を読み出す場合、図５（Ｄ）に示すように、メインデータ線ＭＤＬには電流は流れず、メインデータ線ＭＤＬの電圧レベルはハイレベルに維持される。また、データ「０」を読み出す場合、図６（Ｂ）に示したように、ビット線ＢＬには電流は流れず、ビット線ＢＬの電圧レベルはハイレベルに維持される。一方、データ「０」を読み出す場合、図６（Ｄ）に示すように、メインデータ線ＭＤＬに電流が流れ、メインデータ線ＭＤＬの電圧レベルが下降していく。

本発明の第１の実施形態では、このように、上層階層（メインデータ線ＭＤＬ）と下層階層（ビット線ＢＬ）のうち、一方に電流が流れるときに他方に電流が流れないようにしているので、階層間で充放電電流を平坦化し、消費電力の低減を図ると共に、充放電電流の集中による動作不具合を回避できる。

次に、本発明の第１の実施形態のＮＡＮＤ型フラッシュメモリにおける読み出し時の充放電電流について、図７を参照しながら考察する。

従来のＮＡＮＤ型メモリでは、図７（Ａ）に示すように、メインラッチ６からビット線ＢＬを延出し、このビット線ＢＬに、ＮＡＮＤストリングを接続している。図７（Ａ）の例では、１つのビット線ＢＬに２０４８個のＮＡＮＤストリングが接続されている。

図７（Ｂ）〜図７（Ｄ）は、本発明の第１の実施形態のＮＡＮＤ型フラッシュメモリにおいてこれと同等のものを構成した例である。この構成では、図７（Ｄ）に示すように、メインラッチ６からメインデータ線ＭＤＬが延出され、図７（Ｃ）及び図７（Ｂ）に示すように、メインデータ線ＭＤＬから、複数のビット線ＢＬが分岐され、メインデータ線ＭＤＬと各ビット線ＢＬとの間のそれぞれに、複数の反転センス回路１０が設けられる。

この例では、メインデータ線ＭＤＬは４つのエリアに分離され、各エリアで、メインデータ線ＭＤＬから８本のビット線ＢＬが分岐される。そして、その８本のビット線ＢＬは、上方向と下方向に向かってそれぞれ互いに入れ子になるよう分岐される。その各ビット線ＢＬには、図７（Ｂ）に示すように６４個のＮＡＮＤストリングが接続される。このような構成とすることで、（６４×８×４＝２０４８）となり、図７（Ａ）に示した構成と同等となる。

このような構成では、図７（Ｂ）に示すように、１つのビット線ＢＬは、６４個のＮＡＮＤストリングを有する。これに対して、従来では、図７（Ａ）に示すように、１つのビット線ＢＬは、２０４８個のＮＡＮＤストリングを有する。よって、従来の構成に比べて、下位のビット線ＢＬの長さは（６４／２０４８＝１／３２）と短くすることが可能となり、寄生する容量もこれに応じて小さくなる。

上位のメインデータ線ＭＤＬは従来のビット線ＢＬと同等の配線長となるが、従来の構成ではジャンクション数が２０４８であるのに対して、本発明の第１の実施形態では、メインデータ線ＭＤＬでのジャンクション数は３６となり、ジャンクションの数が（３６／２０４８≒１／５７）となり、同様にジャンクションの寄生容量を小さくすることができる。

本発明の第１の実施形態においては、反転センス回路１０により、ビット線ＢＬとメインデータ線ＭＤＬとのうち、一方に電流が流れるときに他方に電流が流れないように電流が設定されるが、この反転センス回路１０の前後での寄生容量を比較する。反転センス回路１０からビット線ＢＬ側では、ジャンクションの数は６４であり、反転センス回路１０からメインデータ線ＭＤＬ側では、ジャンクションの数は３６である。よって、反転センス回路１０の前後の寄生容量の比は、ジャンクションの寄生容量について考察した場合には、（６４：３６＝１．８：１）である。また、反転センス回路１０の前後で配線容量を比較すると（１：３２）である。このことから、反転センス回路１０の前後での寄生容量の比は、（１．８：１）（ジャンクション容量が支配的）から（１：３２）（配線容量が支配的）の間で表される。

従来のビット線ＢＬの相対寄生容量、ビット線ＢＬの相対ジャンクション容量ともに３２Ｃと定義すると、反転センス回路１０からビット線ＢＬ側の相対寄生容量は、ビット線ＢＬの相対ジャンクション容量（３２Ｃ／３２）と、ビット線ＢＬの相対配線容量（３２Ｃ／３２）との和になる。すなわち、反転センス回路１０からビット線ＢＬ側の相対寄生容量は、
（３２Ｃ／３２）＋（３２Ｃ／３２）＝２Ｃ
となる。

反転センス回路１０からメインデータ線ＭＤＬ側の相対寄生容量は、メインデータ線ＭＤＬの相対ジャンクション容量（３２Ｃ／５７）と、メインデータ線ＭＤＬの相対配線容量（３２Ｃ／４）との和になる。よって、反転センス回路１０からメインデータ線ＭＤＬ側の相対寄生容量は、
（３２Ｃ／５７）＋（３２Ｃ／４）＝８．５６２５Ｃ
となる。なお、メインデータ線ＭＤＬの相対配線容量を１／４にしているのは、従来のビット線ＢＬの１／４のピッチで配置できるため、配線容量も１／４相当であるからである。以上の結果から、本発明の第１の実施形態のＮＡＮＤ型フラッシュメモリにおけるビット線ＢＬとメインデータ線ＭＤＬとの寄生容量の比は、（１：４）と考えることができる。

次に、ＮＡＮＤ型フラッシュメモリの読み出し動作時に伴う充放電電流について、従来の構成と本発明の第１の実施形態の構成とで比較する。ここでは、図８〜図１１に示す構成について比較する。

図８は、ビット線ＢＬにＮＡＮＤストリングを接続した従来の構成である。図９は、ビット線ＢＬにＮＡＮＤストリングを接続した従来の構成でデータ「０」の場合にディスチャージを行わない場合の構成である。図１０は、上層のメインデータ線ＭＤＬと下層のビット線ＢＬとに階層構造とした構成である。図１１は、上層のメインデータ線ＭＤＬと下層のビット線ＢＬとに階層構造とすると共に上層と下層とで一方に電流が流れるときに他方に電流が流れないようにした場合の構成である。

なお、以下の説明では、従来のビット線ＢＬの寄生容量を３２Ｃとした相対容量で説明する。また、ビット線ＢＬとメインデータ線ＭＤＬとの寄生容量の比は、前述したように、（１：４）とする。

図８（Ａ）に示すように、ビット線ＢＬにＮＡＮＤストリングを接続した従来の構成の場合、ビット線ＢＬの相対寄生容量を３２Ｃとすると、図８（Ｂ）に示すように、データ「１」の場合には相対寄生容量３２Ｃに相当する電荷を充放電し、また、データ「０」の場合には、相対寄生容量３２Ｃに相当する電荷を充放電することになる。よって、図８（Ｃ）に示すように、データがオール「１」の場合には、読み出し時に、相対寄生容量３２Ｃに相当する電荷量の電流が流れ、また、データがオール「０」の場合に、相対寄生容量３２Ｃに相当する電荷量の電流が流れ、「１」のデータと「０」のデータが平均する場合も、相対寄生容量３２Ｃに相当する電荷量の電流が流れることになる。

図９（Ａ）に示すように、データ「０」でディスチャージを行わない構成とすると、図９（Ｂ）に示すように、データ「１」の場合には相対寄生容量３２Ｃに相当する電荷を充放電し、データ「０」の場合には、充放電は行われない。よって、図９（Ｃ）に示すように、データがオール「１」の場合には、読み出し時に、相対寄生容量３２Ｃに相当する電荷量の電流が流れる。また、図９（Ｃ）に示すように、データがオール「０」の場合には電流は流れず、「１」のデータと「０」のデータが平均（イーブン）する場合には、相対寄生容量１６Ｃに相当する電荷量の電流が流れることになる。

図１０（Ａ）に示すように、ビット線の階層構造とした場合には（データ「０」でディスチャージを行わない構成とする）と、図１０（Ｂ）に示すように、データ「１」の場合には、ビット線ＢＬの寄生容量（１Ｃ）とメインデータ線ＭＤＬの寄生容量（４Ｃ）との合計で５Ｃに相当する電荷を充放電することになり、データ「０」の場合には、充放電は行われない。よって、図１０（Ｃ）に示すように、データがオール「１」の場合には、読み出し時に、相対寄生容量５Ｃに相当する電荷量の電流が流れ、また、データがオール「０」の場合には電流は流れず、「１」のデータと「０」のデータが平均する場合には、相対寄生容量２．５Ｃに相当する電荷量の電流が流れることになる。

図１１（Ａ）に示すように、ビット線を階層構造とし、さらに、反転センス回路１０により、上層と下層とで一方に電流が流れるときに他方に電流が流れないようにした場合には、図１１（Ｂ）に示すように、データ「１」の場合には、読み出し時に、ビット線ＢＬで相対寄生容量１Ｃに相当する電荷が充放電され、メインデータ線ＭＤＬでは充放電は行われない。データ「０」の場合には、読み出し時に、メインデータ線ＭＤＬで相対寄生容量４Ｃに相当する電荷が充放電され、ビット線ＢＬでは充放電は行われない。よって、図１１（Ｃ）に示すように、データがオール「１」の場合には、読み出し時に、相対寄生容量１Ｃに相当する電荷量の電流が流れ、データがオール「０」の場合には相対寄生容量４Ｃに相当する電荷量の電流が流れる。また、「１」のデータと「０」のデータが平均する場合には、相対寄生容量２．５Ｃに相当する電荷量の電流が流れることになる。

図８〜図１１に示す結果を比較すると、ビット線の階層構造とすると（図１０）、従来の構成（図８及び図９）と比較して、読み出し時の寄生容量が著しく減少することがわかる。したがって、ビット線を、上層のメインデータ線ＭＤＬと下層のビット線ＢＬとに階層構造とすると、読み出し時の消費電力の低減が図れる。

さらに、図１１に示したように、上層と下層とで一方に電流が流れるときに他方に電流が流れないようにした場合には、データ「１」の場合に充放電する寄生容量と、データ「０」の場合に充放電する寄生容量が平坦化される。これにより、電流のピークが相殺され、ピーク電流のばらつきが少なくなる。このため、充放電電流による電圧降下に伴う誤動作を回避できる。また、ビット線を階層構造のみとした場合と（図１０）、さらに上層と下層とで一方に電流が流れるときに他方に電流が流れないようにした場合（図１１）とを比較すると、オール「１」の場合の充放電電流が減少する。ＮＡＮＤ型フラッシュメモリでは、データが「１」となる頻度は高いことから、オール「１」の場合の充放電電流の減少は、全体的な消費電力の低減につながる。

＜第２の実施形態＞
図１２は、本発明の第２の実施形態を示すものである。この実施形態は、前述の第１の実施形態と同様に、メインデータ線ＭＤＬからビット線ＢＬを分岐して階層構造とし、メインデータ線ＭＤＬとビット線ＢＬとの間のそれぞれに反転センス回路１０を挿入している。この第２の実施形態では、さらに、メインデータ線ＭＤＬでの振幅とビット線ＢＬでの振幅を変えるようにしている。

すなわち、本発明の第２の実施形態では、図１２（Ａ）に示すように、ビット線ＢＬは、ハイレベルが１．５Ｖ、ローレベルが０Ｖの振幅（Δ１．５Ｖ）で動作し、メインデータ線ＭＤＬは、ハイレベルが０．５Ｖ、ローレベルが０Ｖの振幅（Δ０．５Ｖ）で動作し、ビット線ＢＬでの振幅に対して、メインデータ線ＭＤＬでの振幅を小振幅としている。このように、ビット線ＢＬでの振幅に対して、メインデータ線ＭＤＬでの振幅を小振幅にするために、この実施形態では、図１２（Ｂ）に示すように、反転センス回路１０において、プルアップ手段により、ビット線ＢＬを１．５Ｖにプリチャージして読み出しを行い、ワード線ＷＬ選択により遷移したビット線ＢＬの状態を、反転センス回路１０に用意した０．５Ｖ系のラッチ回路（インバータ５１及び５２）でラッチすることで、メインデータ線ＭＤＬの振幅を０．５Ｖとしている。すなわち、ビット線ＢＬの状態を取り込む回路を１．５Ｖ系で駆動させ、ラッチ回路を０．５Ｖ系で駆動させることにより、電圧レベルの振幅を変換させている。

このように、ビット線ＢＬとメインデータ線ＭＤＬとで、データを読み出すときの振幅を変えると、読み出しデータが「１」のときの充放電電流と、読み出しデータが「０」のときの充放電電流の比率を、制御することができる。

つまり、図１１に示したように、本発明の第１の実施形態では、データがオール「１」の場合には、読み出し時に、ビット線ＢＬに相対寄生容量１Ｃに相当する電荷量の充放電電流が流れ、データがオール「０」の場合には、メインデータ線ＭＤＬに相対寄生容量４Ｃに相当する電荷量の充放電電流が流れる。ここで、寄生容量Ｃと、電圧Ｖと、電荷Ｑとには、Ｑ＝ＣＶの関係があり、電流は電荷を微分したものであるから、電圧Ｖを小さくすれば、それに応じて、充放電電流は小さくなる。

上述のように、ビット線ＢＬの振幅（Δ１．５Ｖ）をメインデータ線ＭＤＬの振幅（Δ０．５Ｖ）に変換すると、その振幅が１／３になるため、メインデータ線ＭＤＬを流れる電流はビット線ＢＬを流れる電流の１／３になる。

図１１に示したように、本発明の第１の実施形態では、データがオール「１」の場合には、読み出し時に、ビット線ＢＬに相対寄生容量１Ｃに相当する電荷量の充放電電流が流れる。また、本発明の第１の実施形態では、データがオール「０」の場合には、メインデータ線ＭＤＬに相対寄生容量４Ｃに相当する電荷量の充放電電流が流れる。したがって、本発明の第１の実施形態では、データがオール「１」の場合とオール「０」の場合との電流比は（１：４）である。

ここで、ビット線ＢＬの振幅をメインデータ線ＭＤＬの振幅の１／３に変換すると、データがオール「１」の場合に、ビット線ＢＬに相対寄生容量１Ｃに相当する充放電電流が流れ、データがオール「０」の場合に、（４Ｃ×（１／３）＝４／３Ｃ）相当する充放電電流がメインデータ線ＭＤＬ流れることになり、データがオール「１」の場合とオール「０」の場合との電流比は（１：１．３３）となる。

このように、本発明の第２の実施形態では、データがオール「１」の場合とオール「０」の場合とで、電流のばらつきを小さくすることができる。

なお、ここでは、ビット線ＢＬの振幅（１．５Ｖ）をメインデータ線ＭＤＬの振幅（０．５Ｖ）に変換しているが、振幅の変換比は、これに限定されるものではない。メインデータ線ＭＤＬの振幅がビット線ＢＬの振幅より小振幅とするように変換するばかりでなく、ビット線ＢＬの振幅がメインデータ線ＭＤＬの振幅より小振幅とするように変換しても良い。

＜第３の実施形態＞
図１３は、本発明の第３の実施形態を示すものである。この実施形態は、上述の第２の実施形態と同様に、ビット線ＢＬとメインデータ線ＭＤＬとで、データを読み出すときの振幅を変えるようにしたものである。

この第３の実施形態では、図１３（Ｂ）に示すように、ビット線ＢＬでの振幅に対して、メインデータ線ＭＤＬでの振幅を小振幅にするために、反転センス回路１０において、プルアップ手段により、ビット線ＢＬを１．５Ｖにプリチャージして読み出しを行い、ワード線ＷＬ選択により遷移したビット線ＢＬの状態を、ラッチ回路（インバータ５１及び５２）でラッチして、ゲート回路のＭＯＳトランジスタ６０を介して出力している。ここで、ＭＯＳトランジスタ６０のゲートに与えるレベルを０．５Ｖ系の小振幅とすることで、メインデータ線ＭＤＬの振幅が０．５Ｖとなる。例えば、ＭＯＳトランジスタ６０の閾値Ｖｔｈを０．５Ｖ程度とした場合、ＭＯＳトランジスタ６０のゲートに１Ｖ程度の電圧を印加すれば、メインデータ線ＭＤＬには０．５Ｖ相当の電圧が出力される。他の構成については、前述の第２の実施形態と同様である。

＜第４の実施形態＞
次に、本発明の第４の実施形態について説明する。図１４は、本発明の第４の実施形態のＮＡＮＤ型フラッシュメモリの全体構成を示すものである。本発明の第４の実施形態のＮＡＮＤ型フラッシュメモリは、メモリセルアレイ１０１と、コマンドデコーダ１０２と、Ｘデコーダ及びワード線ドライバ１０３と、Ｙデコーダ１０４と、タイミングコントローラ１０５と、メインラッチ１０６と、入力／出力コントローラ１０７とを少なくとも備える。本発明の第４の実施形態におけるコマンドデコーダ１０２と、Ｘデコーダ及びワード線ドライバ１０３と、Ｙデコーダ１０４と、タイミングコントローラ１０５と、入力／出力コントローラ１０７とは、本発明の第１の実施形態におけるコマンドデコーダ２と、Ｘデコーダ及びワード線ドライバ３と、Ｙデコーダ４と、タイミングコントローラ５と、入力／出力コントローラ７と同様の機能を有するものであり、上記において既に説明済みであるため、その説明を省略する。

前述の第１の実施形態のメモリセルアレイ１では、メインデータ線ＭＤＬから分岐されたビット線ＢＬは、サブセレクトトランジスタＳＳＥＬ、接続ノードＣＮ及び反転センス回路１０を介してメインデータ線ＭＤＬと接続させる構成とした。これに対して、この第４の実施形態のメモリセルアレイ１０１では、メインデータ線ＭＤＬから分岐されたビット線ＢＬは、（図示しない）サブセレクトトランジスタＳＳＥＬ、接続ノードＣＮ´を介してメインデータ線ＭＤＬと接続させる構成とした。そして、反転センス回路１００は、メインデータ線ＭＤＬにおける所定のビット線ＢＬの分岐点と、次の分岐点との間においてメインデータ線ＭＤＬを接続／遮断させるような態様でメインデータ線ＭＤＬと接続されている。すなわち、反転センス回路１００の入力は、上記所定のビット線ＢＬの分岐点から下流に延設されたメインデータ線ＭＤＬと接続される。反転センス回路１００の出力は、自身より下流のメインデータ線ＭＤＬと接続される。なお、上記上流、下流については、メインデータ線ＭＤＬの任意の位置からメインラッチ１０６に向かう側を下流、メインデータ線ＭＤＬの任意の位置においてメインラッチ１０６から離れる側を上流と定義することとする。

また、第１の実施形態のメモリセルアレイ１では、メインデータ線ＭＤＬとビット線ＢＬとの間に反転回路１０が介在しているため、反転回路１０とビット線ＢＬ（（図示しない）サブセレクトトランジスタＳＳＥＬ）とを接続する接続ノードＣＮが必要であった。しかしながら、第４の実施形態のメモリセルアレイ１０１では、メインデータ線ＭＤＬとビット線ＢＬとは、（図示しない）サブセレクトトランジスタＳＳＥＬを介して直接に接続されている。このため、第４の実施形態のメモリセルアレイ１０１における接続ノードＣＮ´は、第１の実施形態のメモリセルアレイ１のようにメインデータ線ＭＤＬとは別個のノードとしなくてもよい。図１４の第４の実施形態のメモリセルアレイ１０１の等価回路上は接続ノードＣＮ´とメインデータ線ＭＤＬとは別個のノードと見えるが、図１４における接続ノードＣＮ´は、メインデータ線ＭＤＬにより構成させてもよい。また、図１４に示すＮＡＮＤ型フラッシュメモリの等価回路を実現するその他の態様も本発明に含まれる。以下において、接続ノードＣＮ´はメインデータ線ＭＤＬにより構成されたものとして説明する。

そして、本発明の第４の実施形態におけるＮＡＮＤユニットは、（図示しない）サブセレクトトランジスタＳＳＥＬ、その（図示しない）サブセレクトトランジスタＳＳＥＬを介してメインデータ線ＭＤＬから分岐したビット線ＢＬと、そのビット線ＢＬに接続されたＮＡＮＤストリング１１１と、メインデータ線ＭＤＬを接続／遮断させるような態様で設けられた反転センス回路１００との組み合わせである。本発明の第４の実施形態では、図１４に示すように、このようなＮＡＮＤユニットがメインデータ線ＭＤＬに複数設けられている。この点が、本発明の第１の実施形態におけるメモリセルアレイ１と、本発明の第４の実施形態におけるメモリセルアレイ１０１との違いであり、その他の点においては、メモリセルアレイ１とメモリセルアレイ１０１とは同様である。

図１５は、本発明の第４の実施形態のおけるメインラッチ１０６の構成を示すものである。メインラッチ１０６は、図１５に示すように、データをセンスするインバータ１３１及び１３２とからなるラッチ回路と、データを取り込みＭＯＳトランジスタ１３３とから構成される。この構成は、前述の第１の実施形態と同様である。

また、動作も前述の第１の実施形態と同様である。すなわち、本発明の第４の実施形態のＮＡＮＤ型フラッシュメモリにおいては、反転回路１００において反転させた読み出しデータをメインラッチ１０６においてさらに再反転させて元の読み出しデータに戻して出力させている。なお、上記再反転を行う再反転手段は、メインラッチ１０６におけるラッチ回路のインバータ１３１に限るものではなく、その他の位置にインバータ１３１に相当する構成を設けてもよい。すなわち、上記再反転を行うことのできるあらゆる構成を本発明は含む。

図１６は、本発明の第４の実施形態のおける反転センス回路１００の構成を示すものである。反転センス回路１００は、図１６に示すように、データをセンスするインバータ１５１及び１５２とからなるラッチ回路と、このラッチ回路をリセットするＰチャネルＭＯＳトランジスタ１５３と、ラッチ回路をイネーブルに制御するＮチャネルＭＯＳトランジスタ１５４と、信号レベルに応じた信号を出力するＭＯＳトランジスタ１５５とから構成される。この構成は、前述の第１の実施形態と同様である。また、反転センス回路１００には、さらにプリチャージ用のＰチャネルＭＯＳトランジスタ１５６と、上記ラッチ回路にラッチされたデータのメインデータ線ＭＤＬへの出力を制御するＭＯＳトランジスタ１５７と、メインデータ線ＭＤＬの接続／遮断を制御する接続制御トランジスタであるＭＯＳトランジスタ１６１と、メインデータ線ＭＤＬ上におけるデータの反転センス回路１００への入力を制御する入力制御トランジスタであるＭＯＳトランジスタ１６２とが設けられる。

上記プリチャージ用のＰチャネルＭＯＳトランジスタ１５６によりビット線ＢＬは、プリチャージされる。プリチャージ用のＰチャネルＭＯＳトランジスタ１５６を用いれば、データ読み出しに関係のないビット線ＢＬをプリチャージせずに済むため、プリチャージに伴う消費電流を低減させることができる。

所定のメモリセルから読み出されたデータは、（図示しない）ビット線ＢＬから分岐点ｂｒを経てメインデータ線ＭＤＬへ移動する。所定のタイミングで入力制御トランジスタであるＭＯＳトランジスタ１６２をオンさせると、そのデータに対応するハイレベル又はローレベルの信号が、ＭＯＳトランジスタ１５５のゲートに入力される。なお、この際、接続制御トランジスタであるＭＯＳトランジスタ１６１はオフにしておく。これにより、反転センス回路１００を経ずに、読み出されたデータがより下流にそのまま流れていくことはない。そして、イネーブル信号ＳＬＥがハイレベルになると、ＭＯＳトランジスタ１５４がオンする。

ＭＯＳトランジスタ１５５のゲートに入力される電圧レベルがローレベルの場合、ＭＯＳトランジスタ１５５はオフし、インバータ５１及び５２からなるラッチ回路でハイレベルがセンスされる。すなわち、ＭＯＳトランジスタ１５５のゲートに入力したデータがローレベルに対応するデータである場合、反転してラッチ回路でハイレベルに対応するデータとしてラッチされる。

一方、ＭＯＳトランジスタ１５５のゲートに入力される電圧レベルがハイレベルの場合、ＭＯＳトランジスタ１５５はオンし、インバータ１５１及び１５２からなるラッチ回路でローレベルがセンスされる。すなわち、ＭＯＳトランジスタ１５５のゲートに入力したデータがハイレベルに対応するデータである場合、反転してラッチ回路でローレベルに対応するデータとしてラッチされる。

イネーブル信号ＳＬＥがハイレベルの場合、ＭＯＳトランジスタ１５７はオンし、ラッチ回路でラッチされた反転されたデータがより下流のメインデータ線ＭＤＬに出力される。以上のようにして、反転センス回路１００においてデータが反転される。なお、前述の第１の実施形態では、読み出されたデータは反転された状態でメインデータ線ＭＤＬに流れ出すが、第４の実施形態では、読み出されたデータは反転せずに一旦メインデータ線ＭＤＬに流れ出し、反転センス回路１００において読み出されたデータは反転されてメインラッチ１０６へ流れていく。

図１７は、図１４の楕円領域Ａの内部構成の一例を表す図である。図１７に示すように、各反転センス回路１００において、読み出し対象ＮＡＮＤユニット及び読み出し対象ＮＡＮＤユニットより上流側の接続制御トランジスタであるＭＯＳトランジスタ１６１はオフされ、読み出し対象ＮＡＮＤユニットより下流側の接続制御トランジスタであるＭＯＳトランジスタ１６１はオンされる。なお、上記説明したように、上記上流、下流については、メインデータ線ＭＤＬの任意の位置からメインラッチ１０６に向かう側を下流、メインデータ線ＭＤＬの任意の位置においてメインラッチ１０６から離れる側を上流と定義することとする。

読み出し対象ＮＡＮＤユニット及び読み出し対象ＮＡＮＤユニットより上流側の反転センス回路１００のＭＯＳトランジスタ１６１をオフすることで、読み出し対象ＮＡＮＤユニットより上流側の余分なメインデータ線ＭＤＬは電気的に切断されることになり、読み出し対象ＮＡＮＤユニットより上流側の配線容量による影響を低減することができる。また、読み出し対象ＮＡＮＤユニットより下流側の反転センス回路１００のＭＯＳトランジスタ１６１をオンすることで、読み出し対象ＮＡＮＤユニットからメインラッチ１０６までのデータ転送経路が形成される。

次に、本発明の第４の実施形態のＮＡＮＤ型フラッシュメモリにおける読み出し時の充放電電流について、図１８を参照しながら考察する。

従来のＮＡＮＤ型メモリでは、図１８（Ａ）に示すように、メインラッチ６からビット線ＢＬを延出し、このビット線ＢＬに、ＮＡＮＤストリングを接続している。図１８（Ａ）の例では、１つのビット線ＢＬに２０４８個のＮＡＮＤストリングが接続されている。

図１８（Ｂ）〜図１８（Ｄ）は、本発明の第４の実施形態のＮＡＮＤ型フラッシュメモリにおいて図１８（Ａ）に示すものと同等のものを構成した例である。この構成では、図１８（Ｄ）に示すように、メインラッチ１０６からメインデータ線ＭＤＬが延出される。メインデータ線ＭＤＬから、図１８（Ｃ）に示すように、複数のビット線ＢＬが分岐される。図１８（Ｄ）に示すように、この例で、反転センス回路１００は、図１８（Ｃ）に示す単位毎にメインデータ線ＭＤＬに設けられ、ＮＡＮＤユニットを構成する。なお、どのような単位毎に反転センス回路１００をメインデータ線ＭＤＬ上に設けて、ＮＡＮＤユニットを構成させるかは、様々な態様が挙げられるが、全て本発明に含まれる。

この例では、メインデータ線ＭＤＬは４つのエリアに分離され、各エリアで、メインデータ線ＭＤＬから８本のビット線ＢＬが分岐される。そして、その８本のビット線ＢＬは、上方向と下方向に向かってそれぞれ互いに入れ子になるよう分岐される。その各ビット線ＢＬには、図１８（Ｂ）に示すように６４個のＮＡＮＤストリングが接続される。このような構成とすることで、（６４×８×４＝２０４８）となり、図１８（Ａ）に示した構成と同等となる。

このような構成では、図１８（Ｂ）に示すように、１つのビット線ＢＬは６４個のストリングを有することになる。これに対して、従来は、図１８（Ａ）に示すように、１つのビット線ＢＬは２０４８個のストリングを有する。よって、従来の構成に比べて、下位のビット線ＢＬの長さは（６４／２０４８＝１／３２）と短くすることが可能となり、寄生する容量も同様に小さくなる。

最も遠いエリアでデータ読み出しの選択が行われた場合には、従来と同等の配線長に、従来比で１／１６のジャンクション容量が付加される。最も近いエリアでデータ読み出しの選択が行われた場合には、従来比で１／４の配線長に、従来比で１／６４のジャンクション容量が付加されることになる。

本発明の第４の実施形態においては、メインデータ線ＭＤＬ中に反転センス回路１００を設けるようにしている。この反転センス回路１００の前後で、寄生容量を比較する。

最も遠いエリアでデータ読み出しの選択が行われた場合、反転センス回路１００よりビット線ＢＬ側の寄生容量は、ビット線ＢＬの寄生容量とメインデータ線ＭＤＬの寄生容量との和となる。すなわち、反転センス回路１００よりビット線ＢＬ側の相対寄生容量は、ビット線ＢＬのジャンクション容量（３２Ｃ／３２）と、ビット線ＢＬの相対配線容量（３２Ｃ／３２）と、メインデータ線ＭＤＬのジャンクション容量（３２Ｃ／６４）と、メインデータ線ＭＤＬの相対配線容量（３２Ｃ／４／４）との和となる。なお、メインデータ線ＭＤＬは従来のビット線ＢＬの１／４のピッチで配置できるため、配線容量も１／４相当となる。よって、最も遠いエリアでデータ読み出しの選択が行われた場合、反転センス回路１００よりビット線ＢＬ側の相対寄生容量は、
（３２Ｃ／３２）＋（３２Ｃ／３２）＋（３２Ｃ／６４）＋（３２Ｃ／１６）＝４．５Ｃ
となる。

最も遠いエリアでデータ読み出しの選択が行われた場合、反転センス回路１００よりメインデータ線ＭＤＬ側の寄生容量は、メインデータ線ＭＤＬのジャンクション容量（３×（３２Ｃ／６４））と、メインデータ線ＭＤＬの相対配線容量（３×（３２Ｃ／４／４））との和となる。よって、最も遠いエリアでデータ読み出しの選択が行われた場合、反転センス回路１００よりメインデータ線ＭＤＬ側の相対寄生容量は、
（３×（３２Ｃ／６４））＋（３×（３２Ｃ／１６））＝７．５Ｃ
となる。

最も近いエリアでデータ読み出しの選択が行われた場合には、反転センス回路１００よりビット線ＢＬ側の相対寄生容量は、最も遠いエリアでデータ読み出しの選択が行われた場合と同様に、４．５Ｃとなる。また、最も近いエリアでデータ読み出しの選択が行われた場合には、反転センス回路１００よりメインデータ線ＭＤＬ側の相対寄生容量は、反転センス回路１００よりビット線ＢＬ側の寄生容量に比べて十分に小さい。以上の結果から、本発明の第４の実施形態のＮＡＮＤ型フラッシュメモリにおけるビット線ＢＬとメインデータ線ＭＤＬとの寄生容量の比は、大きくても（１：２）と考えることができる。

以上説明したように、本発明の第４の実施形態では、ビット線を階層構造とし、反転センス回路１００により、上層と下層とで一方に電流が流れるときに他方に電流が流れないようしているので、ビット線の寄生容量が減少し、読み出し時の消費電力の低減が図れると共に、データ「１」の場合に充放電する寄生容量と、データ「０」の場合に充放電する寄生容量が平坦化される。さらに、メインデータ線ＭＤＬから複数のビット線ＢＬを分岐する前のメインデータ線ＭＤＬ中に、反転センス回路１００を設けるようにしているので、反転センス回路１００の数を減少させることができる。また、本発明の第４の実施形態では、データ読み出し対象ＮＡＮＤユニットより上側の反転センス回路１００の接続制御トランジスタであるＭＯＳトランジスタ１６１をオフすることで、データ読み出し対象ＮＡＮＤユニットより上側の余分なメインデータ線ＭＤＬは電気的に切断して、データ読み出し対象ＮＡＮＤユニットより上側の配線容量による影響を低減することができる。

本発明は、上述した実施形態に限定されるものではなく、この発明の要旨を逸脱しない範囲内で様々な変形や応用が可能である。

１、１０１：メモリセルアレイ
２、１０２：コマンドデコーダ
３、１０３：Ｘデコーダ及びワード線ドライバ
４、１０４：Ｙデコーダ
５、１０５：タイミングコントローラ
６、１０６：メインラッチ
７、１０７：出力コントローラ
１０，１００：反転センス回路
ＢＬ：ビット線
ＣＮ、ＣＮ´：接続ノード
ＭＤＬ：メインデータ線

Claims (13)

1. 上層階層のメインデータ線と前記メインデータ線から分岐された下層階層のビット線とからなるビット線階層構造と、
   前記ビット線に接続されたメモリセルと、
   前記メモリセルに記憶されたデータの読み出し時に、前記メインデータ線と前記ビット線とで一方に電流が流れるときには他方に電流が流れないように電流の流れを設定する反転センス回路と
   を備えることを特徴とする不揮発性半導体メモリ装置。
2. 前記メインデータ線に電流が流れたか否かを検出し、その検出結果を反転させたものを前記メモリセルに記憶されたデータとして出力する再反転手段をさらに備えたことを特徴とする請求項１に記載の不揮発性半導体メモリ装置。
3. 前記反転センス回路は、
   データをセンスするラッチ回路と、
   前記ラッチ回路をイネーブルに制御するラッチ制御回路と、
   前記ビット線の電圧レベルに応じた信号を出力する電圧レベル出力回路とからなり、
   前記ラッチ回路は、前記ラッチ制御回路によりイネーブルに制御されると、前記電圧レベル出力回路が出力した前記ビット線の電圧レベルに応じた信号を反転してセンスし、その反転してセンスした前記信号を前記メインデータ線に出力することを特徴とする請求項１に記載の不揮発性半導体メモリ装置。
4. 前記メインデータ線に出力された反転してセンスした前記信号を、再反転させてその再反転させた信号を前記メモリセルに記憶されたデータとして出力する再反転手段をさらに備えたことを特徴とする請求項３に記載の不揮発性半導体メモリ装置。
5. 前記ビット線は、前記反転センス回路を介して前記メインデータ線から分岐されたことを特徴とする請求項３に記載の不揮発性半導体メモリ装置。
6. 前記反転センス回路は、前記センスしたデータの振幅を変更して前記メインデータ線に出力する振幅変換手段をさらに含むことを特徴とする請求項３に記載の不揮発性半導体メモリ装置。
7. 前記振幅変換手段は、前記ラッチ回路の駆動電圧を振幅に応じて設定することを特徴とする請求項６に記載の不揮発性半導体メモリ装置。
8. 前記振幅変換手段は、前記センスしたデータを出力する出力回路の出力レベルを振幅に応じて設定することを特徴とする請求項６に記載の不揮発性半導体メモリ装置。
9. さらに、前記ビット線をプリチャージする手段を設けることを特徴とする請求項３に記載の不揮発性半導体メモリ装置。
10. 前記反転センス回路は、前記メインデータ線と前記ビット線との分岐点と、次の前記分岐点との間における前記メインデータ線を接続／遮断する接続制御手段をさらに含み、
    前記電圧レベル出力回路は、前記メインデータ線を通じて取り込んだ前記ビット線の電圧レベルに基づいて、前記ビット線の電圧レベルに応じた信号を出力し、
    前記ラッチ回路は、前記反転してセンスした電圧レベルに応じた信号を、前記接続制御手段よりも下流の前記メインデータ線に出力することを特徴とする請求項３に記載の不揮発性半導体メモリ装置。
11. 読み出し対象のメモリセルからデータを読み出す時に、前記読み出し対象のメモリセルに接続されたビット線と、前記メインデータ線との分岐点よりもメインデータ線の上流に位置する前記接続制御手段、及び前記読み出し対象のメモリセルに接続されたビット線に対応する前記接続制御手段は、前記メインデータ線を遮断させ、
    前記読み出し対象のメモリセルに接続されたビット線に対応する前記接続制御手段よりも下流に位置する前記接続制御手段は、前記メインデータ線を接続させることを特徴とする請求項１０に記載の不揮発性半導体メモリ装置。
12. ビット線の構造を、上層階層のメインデータ線と前記メインデータ線から分岐された下層階層のビット線とからなる階層構造とし、前記下層階層のビット線にメモリセルを接続した不揮発性半導体メモリ装置のデータ読み出し方法であって、
    データ読み出し時に、前記メインデータ線を流れる電流の位相と前記ビット線を流れる電流の位相とを対にすることを特徴とする不揮発性半導体メモリ装置のデータ読み出し方法。
13. 前記メインデータ線を流れる電流の位相を反転させて、その電流の位相を読み出しデータとして出力させることを特徴とする請求項１２に記載の不揮発性半導体メモリ装置のデータ読み出し方法。

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