JP2012009774A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】強誘電体キャパシタにおける強誘電体層の結晶配向度を向上する半導体装置の製造方法を提供する。
【解決手段】本実施形態の半導体装置の製造方法は、下部電極層４１上にバッファ層４４を形成する工程と、バッファ層４４に対して、１００体積％の濃度よりも低い酸素濃度の雰囲気下で且つ第１の温度で第１の熱処理を行った後、第１の温度よりも高い第２の温度で第２の熱処理を行う工程と、バッファ層４４上に誘電体層４２を形成する工程と、誘電体層４２上に上部電極層４３を形成する工程と、誘電体層４２を熱処理して結晶化する工程と、を備える。
【選択図】図１

Description

本発明は、半導体装置の製造方法に関する。

近年、電源が切断された状態でも記憶した情報が保持される不揮発性メモリが注目されている。

不揮発性メモリの中でも、低電圧で動作し、書き込み及び読み出しを高速で行なうことができるメモリとして、強誘電体メモリ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ：ＦｅＲＡＭ）がある。

強誘電体メモリは、容量素子として、強誘電体膜を含む強誘電体キャパシタを有している。強誘電体キャパシタは、容量絶縁膜としての強誘電体膜が一対の電極間に挟まれて形成される。そして、強誘電体メモリでは、強誘電体膜のヒステリシス特性を利用して情報が記憶される。

この強誘電体膜は、電極間の印加電圧に応じて分極を生じ、印加電圧が取り去さられても自発分極を有する。印加電圧の極性を反転すれば、強誘電体膜の自発分極の極性も反転する。従って、この自発分極を検出すれば、記憶した情報を読み出すことができる。また、分極は、強誘電体膜が有する原子の変位によって起こる現象なので、強誘電体メモリの読み書きは非常に速い速度で行なわれる。

そして、メモリが搭載される電子装置の高機能化に伴って、高速化、省電力化等の性能が不揮発性メモリに求められている。

このような要請に応えて、強誘電体メモリを微細化するために、強誘電体キャパシタの微細化が求められている。強誘電体キャパシタを薄膜化することにより、分極反転電圧を低くすることができる。

しかし、強誘電体膜に印加される電界強度を一定に保ったまま、強誘電体キャパシタを薄膜化しても、薄膜化前の分極特性を維持できない場合がある。この理由の１つとして、強誘電体膜と下部電極との界面に存在する格子不整合が、薄膜化された強誘電体膜の結晶度を低下させることが考えられる。

そこで、強誘電体膜と下部電極との間にバッファ層を配置して、強誘電体膜の結晶配向度を向上させることが提案されている。

例えば、強誘電体膜であるチタン酸ジルコン酸鉛系化合物（ＰＺＴ）と、下部電極であるプラチナとの間に、バッファ層としてのルテニウム酸ストロンチウム（ＳｒＲｕＯ₃）を配置することが開示されている。具体的には、下部電極上に、Ｒｕを２〜３％過剰に含有させたルテニウム酸ストロンチウム膜が２ｎｍ以下の厚さで成膜される。そして、ルテニウム酸ストロンチウム膜に対して、酸素濃度が１００体積％の雰囲気下で３０秒間、温度６００℃での急速加熱アニール処理による結晶化処理が行われた後、ルテニウム酸ストロンチウム膜上に強誘電体膜及び上部電極が順に形成される。そして、強誘電体膜が熱処理により結晶化されることによって、チタン酸ジルコン酸鉛系化合物の（１１１）面配向度を向上させている。

しかし、この強誘電体キャパシタの形成方法では、過剰なＲｕ元素は、強誘電体膜と下部電極との界面に界面準位を形成するので、リーク電流が増加するおそれがある。また、この方法により形成された強誘電体キャパシタの分極特性は、ばらつきが大きく且つ（１１１）面配向度も不十分であるという問題がある。

また、強誘電体キャパシタの別な形成方法が提案されている。スパッタ法により、まず酸素雰囲気下での第１層目のルテニウム酸ストロンチウム膜が下部電極上に形成され、続いて、更に酸素濃度が低い酸素雰囲気下で第２層目のルテニウム酸ストロンチウム膜が形成される。そして、急速加熱アニール処理により、ルテニウム酸ストロンチウム膜が結晶化されることが開示されている。

しかし、この強誘電体キャパシタの形成方法では、スパッタ法により、低酸素濃度の雰囲気下でルテニウム酸ストロンチウム膜が形成されるので、ルテニウム酸ストロンチウム膜の膜質の安定性が悪化する。従って、バッファ層であるルテニウム酸ストロンチウム膜上に形成される強誘電体膜の結晶配向度が不均一となり、強誘電体キャパシタの性能が安定しないおそれがある。

特開２００７−１１９８９２号公報

本明細書では、誘電体キャパシタにおける誘電体層の結晶度を向上する半導体装置の製造方法を提供することを目的とする。

上記課題を解決するために、本明細書で開示する半導体装置の製造方法の一形態によれば、下部電極層上にバッファ層を形成する工程と、上記バッファ層に対して、１００体積％の濃度よりも低い酸素濃度の雰囲気下で且つ第１の温度で第１の熱処理を行った後、上記第１の温度よりも高い第２の温度で第２の熱処理を行う工程と、上記バッファ層上に誘電体層を形成する工程と、上記誘電体層上に上部電極層を形成する工程と、誘電体層を熱処理して結晶化する工程と、を備える。

上述した半導体装置の製造方法の一形態によれば、誘電体キャパシタにおける誘電体層の結晶度が向上する。

本発明の目的及び効果は、特に請求項において指摘される構成要素及び組み合わせを用いることによって認識され且つ得られるだろう。

前述の一般的な説明及び後述の詳細な説明の両方は、例示的及び説明的なものであり、クレームされている本発明を制限するものではない。

本明細書に開示する半導体装置の一実施形態を示す図である。 本明細書に開示する半導体装置の製造方法の一実施形態による製造工程（その１）を示す図である。 本明細書に開示する半導体装置の製造方法の一実施形態による製造工程（その２）を示す図である。 本明細書に開示する半導体装置の製造方法の一実施形態による製造工程（その３）を示す図である。 本明細書に開示する半導体装置の製造方法の一実施形態による製造工程（その４）を示す図である。 本明細書に開示する半導体装置の製造方法の一実施形態による製造工程（その５）を示す図である。 本明細書に開示する半導体装置の製造方法の一実施形態による製造工程（その６）を示す図である。 本明細書に開示する半導体装置の製造方法の一実施形態による製造工程（その７）を示す図である。 本明細書に開示する半導体装置の製造方法の一実施形態による製造工程（その８）を示す図である。 ＸＲＤピーク強度と第１の熱処理の第１の温度との関係を示す図である。 ＸＲＤピーク強度と第１の熱処理の酸素濃度との関係を示す図である。 ＸＲＤピーク強度と第１の熱処理の処理時間との関係を示す図である。 ＸＲＤピーク強度と第２の熱処理の第２の温度との関係を示す図である。 ＸＲＤピーク強度と第２の熱処理の酸素濃度との関係を示す図である。 ＸＲＤピーク強度と第２の熱処理との関係を示す図である。 ＸＲＤピーク強度と第１の熱処理の第１の温度との関係を示す図である。 ＸＲＤピーク強度とバッファ層の厚さとの関係を示す図である。 ＸＲＤピーク強度とバッファ層の膜厚との関係を示す図である。

以下、本明細書で開示する半導体装置の好ましい実施形態を、図を参照して説明する。但し、本発明の技術範囲はそれらの実施形態に限定されず、特許請求の範囲に記載された発明とその均等物に及ぶものである。

図１は、本明細書に開示する半導体装置の一実施形態を示す図である。

本明細書で開示する実施形態（以下、単に本実施形態ともいう）の半導体装置１は、容量素子として強誘電体キャパシタＱを有する強誘電体メモリを備えている。強誘電体メモリは、ＭＯＳトランジスタと強誘電体キャパシタＱとが直列に接続された基本構造を有する。この強誘電体メモリは、図１に示すように、強誘電体キャパシタＱの下部電極４１ａのコンタクト領域ＣＲ上に導電性プラグ６０ｂが形成されたプレーナ型の構造を有する。

図１に示すように、半導体装置１は、例えば、ＭＯＳトランジスタＴＲ１、ＴＲ２が配置されるトランジスタ層と、トランジスタ層の上に形成され、強誘電体キャパシタＱが配置されるキャパシタ層と、キャパシタ層の上に形成され、配線が配置される配線層とを有する。

トランジスタ層では、単結晶シリコン基板２０上に、素子分離絶縁膜２１で画成されたｐ型のＳｉウェル２２が形成される。そして、ｎチャネルのＭＯＳトランジスタＴＲ１、ＴＲ２が、このＳｉウェル２２領域に間隔を空けて配置される。

ＭＯＳトランジスタＴＲ１、ＴＲ２は、それぞれのチャネル領域に対応するゲート絶縁膜２８を有する。

ゲート絶縁膜２８上にはｎ型にドープされた多結晶シリコンのゲート電極２５ａ、２５ｂが配置される。ゲート電極２５ａ、２５ｂは、強誘電体メモリのワード線の一部を形成する。

ゲート電極２５ａ、２５ｂの両側壁上には、絶縁性のサイドウォール２６が配置される。そして、サイドウォール２６それぞれの外側には、ｎ型の第１〜第３ソース／ドレイン領域２３ａ，２３ｂ，２３ｃが配置される。

また、図１に示すように、ＭＯＳトランジスタＴＲ１では、第１ソース／ドレイン領域２３ａの端部からゲート絶縁膜２８に向って、第１ソース／ドレインエクステンション領域２４ａが延出する。同様に、ＭＯＳトランジスタＴＲ２では、第３ソース／ドレイン領域２３ｃの端部からゲート絶縁膜２８に向って、第３ソース／ドレインエクステンション領域２４ｃが延出する。また、第２ソース／ドレイン領域２３ｂの両側それぞれには、第２ソース／ドレインエクステンション領域２４ｂが配置される。

図１に示すように、第１〜第３ソース／ドレイン領域２３ａ，２３ｂ，２３ｃ上それぞれにはシリサイド層２７が配置される。また、同様のシリサイド層２７が、ゲート電極２５ａ、２５ｂ上にも配置される。

第１ソース／ドレイン領域２３ａ上には、第１ソース／ドレイン領域２３ａと上層とを接続する第１導電性プラグ３２ａが、シリサイド層２７を介して配置される。同様に、第２ソース／ドレイン領域２３ｂ上には第２導電性プラグ３２ｂが配置され、第３ソース／ドレイン領域２３ｃ上には第３導電性プラグ３２ｃが配置される。

また、図１に示すように、カバー膜２９が、２つのＭＯＳトランジスタＴＲ１、ＴＲ２を覆うようにシリコン基板２０上に配置される。更に、カバー膜２９の上には、第１絶縁層３０が配置される。

トランジスタ層の上に配置されるキャパシタ層では、強誘電体キャパシタＱの結晶性を高めるために使用されるアルミナ膜３７が、第１絶縁層３０の上に配置される。

図１に示すように、アルミナ膜３７の上には、強誘電体キャパシタＱが配置される。強誘電体キャパシタＱは、下部電極４１ａと、下部電極４１ａ上に形成された強誘電体膜４２ａと、強誘電体膜４２ａ上に形成された上部電極４３ａと、を有する。

誘電体膜４２ａの形成材料としては、チタン酸ジルコン酸鉛であるＰｂ（Ｚｒ_x，Ｔｉ_1-x）Ｏ₃ （０≦ｘ≦１）、又はこのＰｂ（Ｚｒ_x，Ｔｉ_1-x）Ｏ₃に対してＣａ、Ｓｒ、Ｌａ、Ｎｂ、Ｔａ、Ｉｒ及びＷからなる群から選択された少なくとも１種の元素が添加された化合物を用いることが好ましい。

このように、誘電体膜４２ａの形成材料としてチタン酸ジルコン酸鉛を用いた場合、誘電体膜４２ａは、（００１）面を配向させたときに分極値が最大になる。一方、強誘電体キャパシタの生産性の観点からは、（００１）面よりも配向させることが容易であり、また、スイッチング方向が反転電界に対して４５°の角度をなして比較的大きな分極値が得られる（１１１）面を配向させることの方が好ましい。

また、半導体装置１では、強誘電体キャパシタＱには、下部電極４１ａと強誘電体膜４２ａとの間にバッファ膜４４ａが配置される。バッファ膜４４ａは、強誘電体膜４２ａが熱処理によりバッファ膜上で結晶化される際に、（１１１）面配向度を高める働きを有する。このバッファ膜４４ａの働きについては、後述する半導体装置１の製造方法の説明において詳述する。

更に、強誘電体キャパシタＱの上部電極４３ａの上には、第１保護層１０ａが配置されている。第１保護膜１０ａは、半導体装置１の形成中に、水素が上部電極４３ａを通過して、強誘電体膜４２ａに移動することを防止する。

また、半導体装置１の製造中に水素等の還元性雰囲気から強誘電体キャパシタＱを保護する第２保護層５０が、強誘電体キャパシタＱを覆うようにアルミナ膜３７上に配置される。

上部電極４３ａの上には、上部電極４３ａと上層とを接続する第４導電性プラグ６０ａが配置される。第４導電性プラグ６０ａは、第１保護層１０ａと、第２保護層５０とを貫通して、上部電極４３ａと接続する。

また、下部電極４１ａのコンタクト領域ＣＲ上には、下部電極４１ａと上層の配線とを接続する第５導電性プラグ６０ｂが配置される。第５導電性プラグ６０ｂは、第２保護層５０を貫通して、上部電極４３ａと接続する。

また、図１に示すように、下層の第１導電性プラグ３２ａと上層の配線とを接続する第６導電性プラグ６０ｃが、第１導電性プラグ３２ａの上に配置される。第６導電性プラグ６０ｃは、アルミナ膜３７を貫通して第１導電性プラグ３２ａと接続する。同様に、第７導電性プラグ６０ｄが、第２導電性プラグ３２ｂの上に配置され、第８導電性プラグ６０eが、第３導電性プラグ３２ｃの上に配置される。

また、図１に示すように、第２絶縁層５１が、強誘電体キャパシタＱを中に埋め込むように第２保護層５０上に配置される。

キャパシタ層の上に配置される配線層では、第４導電性プラグ６０ａ及び第８導電性プラグ６０ｅとを接続する配線６２ｂが配置される。配線６２ｂは、複数のプラグを介して、ＭＯＳトランジスタＴＲ２の第３ソース／ドレイン領域２３ｃと誘電体キャパシタＱの上部電極４３ａとを接続する。

同様に、第２絶縁層５１の上には、第５導電性プラグ６０ｂと接続する配線６２ｃが配置される。配線６２ｃは、強誘電体メモリのプレーナ線の一部を形成する。

また、第２絶縁層５１の上には、第６導電性プラグ６０ｃと接続する配線６２ａが配置される。

更に、第２絶縁層５１の上には、第７導電性プラグ６０ｄと接続する導電性パッド６２ｄが配置される。導電性パッド６２ｄ上には、導電性パッド６２ｄと上層とを接続する第９導電性プラグ６０ｆが配置される。

また、図１に示すように、各配線等を埋め込むように第３絶縁層６３が第２絶縁層５１上に配置される。この第３絶縁層６３の上には、必要に応じて、更に別の配線層等を配置しても良い。

次に、図１に示した強誘電体メモリを有する半導体装置１の製造方法の一実施形態を、図２〜図８を参照して以下に説明する。

まず、図２に示すように、シリコン基板２０上に、ＭＯＳトランジスタＴＲ１、ＴＲ２を有するトランジスタ層が形成される。そして、ＭＯＳトランジスタＴＲ１、ＴＲ２を埋め込む第１絶縁層３０上に、アルミナ膜３７が形成される。アルミナ膜３７の形成方法としては、例えば、ＲＦマグネトロンスパッタ法を用いることができる。

以下、図２中の四角い枠で囲んだ部分において、アルミナ膜３７上に、容量素子である強誘電体キャパシタＱが形成される各工程を説明する。

図３に示すように、アルミナ膜３７上に下部電極層４１が形成される。下部電極層４１の形成方法としては、例えばスパッタ法が使用される。スパッタ法としては、具体的には、ＤＣマグネトロンスパッタ法を用いることができる。下部電極層４１の厚さとしては、強誘電体キャパシタの設計により適宜設定され得るが、例えば５０ｎｍとすることができる。下部電極層４１の形成材料としては、例えば、プラチナを用いることができる。下部電極層４１としてプラチナを用いる場合は、プラチナは自己配向性を有しているが、下部電極層の形成条件を、プラチナの（１１１）面配向度を促進するように設定することが、後に形成されるバッファ層及び強誘電体層の（１１１）面配高度を高める観点から好ましい。

次に、図４に示すように、下部電極層４１上にバッファ層４４が形成される。バッファ層４４の形成方法としては、例えばスパッタ法が使用される。スパッタ法としては、具体的には、ＤＣマグネトロンスパッタ法を用いることができる。スパッタの際に、シリコン基板２０が載置されるステージの温度としては、例えば２０℃〜１５０℃、好ましくは６０℃とすることができる。また、スパッタに使用する電力としては、強誘電体キャパシタの設計により適宜設定され得るが、例えば３０Ｗ〜３５０Ｗ、好ましくは３１０Ｗとすることができる。また、スパッタの際の雰囲気としては、酸素を含まない雰囲気を使用することが好ましい。この雰囲気としては、アルゴンガスのような不活性ガスを用いることができる。ここで、スパッタの際の雰囲気として、酸素を含む雰囲気を使用した場合、スパッタ速度が低下し、またバッファ層面内の比抵抗の分布の均一性が低下するおそれがある。このようにバッファ層面内の比抵抗の分布が不均一になると、このバッファ層上に形成される強誘電体層の（１１１）面配向度が減少し、強誘電体キャパシタの分極特性が低下するおそれがある。

バッファ層４４の厚さは、強誘電体キャパシタの設計により適宜設定され得るが、例えば１〜２ｎｍとすることができる。バッファ層４４の形成材料としては、例えば、ルテニウム酸ストロンチウム（ＳｒＲｕＯ₃）、又はチタン酸ストロンチウム（ＳｒＴｉＯ₃）、又はチタン酸鉛（ＰｂＴｉＯ₃）、又は酸化チタン（ＴｉＯ₂）又は鉛酸バリウム（ＢａＰｂＯ₃）を用いることができる。特に、バッファ層４４の形成材料は、上に形成される強誘電体層と格子整合性の高い材料を用いることが好ましい。

このように下部電極層４１上に形成されたバッファ層４４は、通常アモルファス状態にある。

そして、バッファ層４４に対して、１００体積％の濃度よりも低い酸素濃度の雰囲気下で且つ第１の温度で第１の熱処理が行われる。この第１の熱処理によって、アモルファス状態のバッファ層４４の結晶化が進む。この際、バッファ層４４は、下部電極層４４の露出した表面の結晶面に従って、結晶化が進む。即ち、下部電極層４４の露出した表面が（１１１）面であれば、バッファ層４４も、下部電極層４４の（１１１）面にならって同じ結晶面を備えて結晶化が進む。

この第１の温度は、６００℃以上であることが、バッファ層４４の結晶化を促進する観点から好ましい。第１の温度の上限は、トランジスタ層が形成されたシリコン基板２０に欠陥等を生じない範囲の温度とすることが好ましい。第１の温度の上限としては、例えば、１０００℃以下、又は９００℃以下、又は８００℃以下、又は６５０℃以下とすることができる。

また、第１の熱処理の酸素濃度は、０体積％より高く且つ５０体積％以下、特に０体積％より高く且つ１０体積％以下であることが、バッファ層４４の結晶化を促進する観点から好ましい。

第１の熱処理の酸素濃度を上述した範囲にすることが好ましい理由を、バッファ層４４であるルテニウム酸ストロンチウムが下部電極層４１であるプラチナ上に形成される場合を例にして、以下に説明する。ルテニウム酸ストロンチウムを形成するルテニウムは、ストロンチウムよりも酸素と結合し易いので、バッファ層４４が形成される際の酸素濃度が低い場合には、まず、ルテニウムが酸素と結合し、酸化ルテニウムの結晶核が下部電極層４１であるプラチナの（１１１）面上に形成されると考えられる。そして、プラチナの（１１１）面上に形成された酸化ルテニウムの結晶核を元にしてルテニウム酸ストロンチウムの（１１１）面が、プラチナの（１１１）面上に優先して成長すると考えられる。一方、バッファ層４４が形成される際の酸素濃度が高い場合には、ルテニウムの酸化と共に、ストロンチウムが酸化し、更に下部電極層４１であるプラチナの表面も酸化されると考えられる。そのため、ルテニウム酸ストロンチウムのプラチナの（１１１）面に従った成長が阻害されて、ランダムな面方位を有するルテニウム酸ストロンチウムの成長が生じると考えられる。このように、ランダムな面方位を有するルテニウム酸ストロンチウム上に形成される強誘電体膜は、結晶配向度が低くく分極値も低くなる。また、バッファ層４４が酸素を含まない雰囲気下で形成される場合、酸素を含まない雰囲気下では、酸化ルテニウムが形成されないので、ルテニウム酸ストロンチウムはプラチナ上にランダムな配向を備えて形成されると考えられる。

また、上述した第１の熱処理は、急速加熱アニール処理であることが好ましい。この理由を、バッファ層４４であるルテニウム酸ストロンチウムが下部電極層４１であるプラチナ上に形成される場合を例にして、以下に説明する。バッファ層４４であるルテニウム酸ストロンチウムが、第１の温度である６００℃以上の温度で急速加熱されると、ルテニウム酸ストロンチウムでは、（１１１）面が優先して成長し、他の結晶面の成長は抑制される。一方、バッファ層４４であるルテニウム酸ストロンチウムが、もっと遅い昇温速度で加熱される場合には、（１１１）面以外の結晶面の成長が増加し、（１１１）面の成長が減少する。従って、第１の熱処理は、昇温速度が速い急速加熱アニール処理であることが好ましい。第１の熱処理の急速加熱アニール処理の昇温速度は、例えば１２５℃／秒とすることができる。

上述した第１の熱処理によって、アモルファスの状態であったバッファ層４４には、少なくとも下部電極層４１の面方位に従った多数の結晶核が形成されると考えられる。そして、第１の熱処理により形成された多数の結晶核は、次に説明する第２の熱処理によって、離散している結晶核それぞれが成長しながら結合して、バッファ層４４全体が、下部電極層４１の面方位に従った結晶状態になると考えられる。

そして、バッファ層４４に対して、第１の熱処理に続いて、第１の温度よりも高い第２の温度で第２の熱処理が行われる。第２の温度は、７００℃以上であることが、バッファ層４４全体を結晶配向度を高める上で好ましい。第２の温度の上限は、トランジスタ層等が形成されたシリコン基板２０に欠陥等を生じない範囲の温度とすることが好ましい。第２の温度の上限としては、例えば、１０００℃以下、又は９００℃以下、又は８００℃以下、又は７５０℃以下とすることができる。

また、第２の熱処理が、酸素を含む雰囲気下で行われることが、第１の熱処理において説明したのと同様の観点から好ましい。具体的には、第２の熱処理の酸素濃度は、２．５体積％以上、特に１００体積％であることが好ましい。

そして、上述した第１の熱処理と同様の理由から、第２の熱処理も、急速加熱アニール処理であることが好ましい。第２の熱処理の急速加熱アニール処理の昇温速度は、例えば１２５℃／秒とすることができる。

次に、図５に示すように、バッファ層４４上に第１誘電体層４２ｂが形成される。第１強誘電体層４２ｂの形成法としては、例えばスパッタ法が使用される。具体的には、スパッタ法として、ＲＦマグネトロンスパッタ法を用いることができる。スパッタの際に、シリコン基板２０が載置されるステージの温度としては、例えば２０℃〜１５０℃、好ましくは５０℃とすることができる。また、スパッタに使用する電力は、強誘電体キャパシタの設計により適宜設定され得るが、例えば１．０ｋＷとすることができる。また、スパッタの際の雰囲気としては、例えば、アルゴンガスを用いることができる。具体的には、アルゴンガスを２０×１．６６７×１０^-8ｍ³／秒（２０ｓｃｃｍ）の流量で流して、圧力を１Ｐａとしても良い。第１強誘電体層４２ｂの厚さは、強誘電体キャパシタの設計により適宜設定され得るが、例えば５５ｎｍとすることができる。ターゲットの形成材料としては、例えば、組成がＰｂ：１．１３／Ｚｒ：０．４５／Ｔｉ：０．５５／Ｏ：３／Ｌａ：０．０２／Ｓｒ：０．０２５／Ｃａ：０．０５であるチタン酸ジルコン酸鉛を用いることができる。

そして、バッファ層４４上に第１強誘電体層４２ｂが積層された構造が、酸素含有雰囲気中で急速加熱アニール処理されて、第１強誘電体層４２ｂが結晶化される。第１強誘電体層４２ｂは、特定の面配向度を有するバッファ層４４上で、このバッファ層４４の面配向に従って結晶化される。この急速加熱アニール処理の条件として、例えば、基板温度が５８２℃、酸素濃度が１．２５体積％、処理時間９０秒、昇温速度１２５℃／秒を用いることができる。

次に、図６に示すように、バッファ層４４上に第２誘電体層４２ｃが形成される。第２誘電体層４２ｃは、上述した第１誘電体層４２ｂと同様に形成することができる。例えば、ＲＦマグネトロンスパッタ法を用いて、チタン酸ジルコン酸鉛を用いて第２誘電体層４２ｃが形成される。第２誘電体層４２ｃの厚さは、強誘電体キャパシタの設計により適宜設定され得るが、例えば１５ｎｍとすることができる。

次に、図７に示すように、第２強誘電体層４２ｃの上に上部電極層４３が形成される。上部電極層４３の形成方法としては、例えばスパッタ法が使用される。スパッタ法としては、具体的には、ＤＣマグネトロンスパッタ法を用いることができる。上部電極層４３の厚さとしては、強誘電体キャパシタの設計により適宜設定され得るが、例えば５０ｎｍとすることができる。上部電極層４３の形成材料としては、例えば、プラチナ等の貴金属、又は、酸化イリジウム若しくは酸化ルテニウム等の導電性酸化物を用いることができる。

次に、図８に示すように、第１強誘電体層４２ｂ及び第２強誘電体層４２ｃと共に、上部電極層４３が熱処理により結晶化されて、第１強誘電体層４２ｂ及び第２強誘電体層４２ｃが結晶化されて一体となった強誘電体層４２が形成される。この熱処理では、第１強誘電体層４２ｂ上の第２強誘電体層４２ｃが、第１強誘電体層４２ｂが有する面方位に従って結晶化される。この熱処理の条件として、例えば、温度が７１７℃、酸素濃度が１体積％、処理時間が１２０秒の急速加熱アニール処理を用いることができる。

次に、図９に示すように、上部電極層４２の上に第１保護層１０が形成される。第１保護層の形成材料としては、酸化イリジウム、プラチナ、酸化ルテニウム又は窒化チタンアルミニウムを用いることができる。また、第１保護層１０は、図９に示すように、２つの層１０ｂ、１０ｃにより形成しても良い。

そして、リソグラフィー等の技術を用いて、下部電極層４１から下部電極４１ａが、バッファ層４４からバッファ膜４４ａが、強誘電体層４２から強誘電体膜４２ａが、上部電極層４３から上部電極４３ａが、第１保護層１０から第１保護膜１０ａが形成される。このようにして、図１に示す強誘電体キャパシタＱが得られる。そして、更に、強誘電体キャパシタＱが形成されたシリコン基板２０上に、各層、各導電性プラグ、配線が形成されて、図１に示す半導体装置１が得られる。

上述した半導体装置の製造方法によれば、強誘電体キャパシタにおける強誘電体膜の結晶配向度が向上する。具体的には、下部電強層４１の面の配向を、バッファ層４４を介して、第１強誘電体層４２ａ及び第２強誘電体層４２ｂに精確に伝えてを結晶化することができる。例えば、下部電極層４１が（１１１）面を有していれば、第１強誘電体層４２ａ及び第２強誘電体層４２ｂも（１１１）面配向度の高い結晶に形成することができる。従って、強誘電体膜の分極値を向上できるので、強誘電体膜の分極値を低下させることなく、強誘電体膜の厚さを薄くすることができる。

次に、上述した半導体装置の製造工程におけるバッファ層の第１の熱処理又は第２の熱処理後の強誘電体層のＸ線回折（ＸＲＤ）ピーク強度を測定することにより、熱処理の各条件と強誘電体層の面配向度との関係を以下に説明する。

図１０は、ＸＲＤピーク強度と第１の熱処理の第１の温度との関係を示す図である。

図１０には、４つのサンプルについて、ＸＲＤピーク強度と第１の熱処理の第１の温度との関係が示されている。４つのサンプルそれぞれは、第１の熱処理の第１の温度が異なっている。具体的には、第１の温度は、５５０℃、６００℃、６４２℃及び７１７℃であった。４つのサンプルの下部電極の形成材料はプラチナ、バッファ層はルテニウム酸ストロンチウム、強誘電体層はチタン酸ジルコニア酸鉛であった。ここで、４つのサンプルそれぞれは、第１の熱処理では、酸素濃度が２．５体積％、処理時間が１分で、急速加熱アニール処理が行われた。４つのサンプルは、第２の熱処理は行われておらず、上部電極層４３が形成され、強誘電体層４２が結晶化された後の状態について、ＸＲＤピーク強度の測定を行ったものである。ＸＲＤピーク強度の測定は、チタン酸ジルコニア酸鉛の（１１１）面及び（１０１）面について行われた。なお、チタン酸ジルコニア酸鉛の（１０１）面は、主にランダムな配向状態を意味する。

図１０に示すように、第１の温度が高い程、強誘電体層の（１１１）面配向度が高くなっている。何れの温度においても、強誘電体層の（１１１）面配向度は、（１０１）面配向度と比べて高い値を示している。また、第１の温度が低い程、強誘電体層の（１０１）面配向度が増加している。ここで、強誘電体層の（１１１）面配向度は、下のバッファ層の（１１１）面配向度の高さに対応すると考えられる。

この結果から、バッファ層の（１１１）面配向度は、第１の熱処理の第１の温度が高い程高くなると考えられる。

図１１は、ＸＲＤピーク強度と第１の熱処理の酸素濃度との関係を示す図である。

図１１には、５つのサンプルについて、ＸＲＤピーク強度と第１の熱処理の酸素濃度との関係が示されている。５つのサンプルそれぞれは、第１の熱処理の酸素濃度が異なっている。具体的には、酸素濃度は、２．５体積％、５体積％、１０体積％、５０体積％及び１００体積％であった。ここで、５つのサンプルそれぞれは、第１の熱処理では、第１の温度が６００℃、処理時間が１分で、急速加熱アニール処理が行われた。その他の製造条件については、５つのサンプルは、図１０に示すサンプルと同様に処理された。

図１１に示すように、酸素濃度が、２．５体積％〜１０体積％の範囲において、高い強誘電体層の（１１１）面配向度が得られた。特に、酸素濃度が５体積％において、最も高い（１１１）面配向度が得られた。何れの酸素濃度においても、強誘電体層の（１１１）面配向度は、（１０１）面配向度と比べて高い値を示している。強誘電体層の（１０１）面配向度については、酸素濃度が２．５体積％〜１０体積％の範囲よりも、５０体積％以上の範囲において若干高い傾向が見られる。

この結果から、バッファ層の（１１１）面配向度は、酸素濃度が２．５体積％〜１０体積％の範囲において、高いと考えられる。

図１２は、ＸＲＤピーク強度と第１の熱処理の処理時間との関係を示す図である。

図１２には、２つのサンプルについて、ＸＲＤピーク強度と第１の熱処理の処理時間との関係が示されている。具体的には、第１の熱処理の処理時間は、１分及び２分であった。ここで、２つのサンプルそれぞれは、第１の熱処理では、第１の温度が６００℃、酸素濃度が２．５体積％で、急速加熱アニール処理が行われた。その他の製造条件については、２つのサンプルは、図１０に示すサンプルと同様に処理された。

図１２に示すように、処理時間が１分と２分とでは、ほぼ同じ強誘電体層の（１１１）面配向度及び（１０１）面配向度が得られた。何れの処理時間においても、強誘電体層の（１１１）面配向度は、（１０１）面配向度と比べて高い値を示している。

この結果から、バッファ層の（１１１）面配向度は、処理時間が１分と２分との間では、変化が少ないと考えられる。

図１３は、ＸＲＤピーク強度と第２の熱処理温度との関係を示す図である。

図１３には、２つのサンプルについて、ＸＲＤピーク強度と第２の熱処理の第２の温度との関係が示されている。具体的には、第２の温度は、７１７℃及び７３２℃であった。ここで、２つのサンプルそれぞれは、第１の熱処理では、第１の温度が６００℃、酸素濃度が２．５体積％、処理時間が１分で、急速加熱アニール処理が行われた。その後、２つのサンプルそれぞれは、第２の熱処理では、酸素濃度が１００体積％、処理時間が２分で急速加熱アニール処理が行われた。その他の製造条件については、２つのサンプルは、図１０に示すサンプルと同様に処理された。

図１３に示すように、第２の温度が７１７℃及び７３２℃とでは、ほぼ同じ強誘電体層の（１１１）面配向度が得られた。何れの温度においても、強誘電体層の（１１１）面配向度は、（１０１）面配向度と比べて高い値を示している。

この結果から、バッファ層の（１１１）面配向度は、第２の熱処理の第２の温度が７１７℃〜７３２℃の範囲では、変化が少ないと考えられる。

図１４は、ＸＲＤピーク強度と第２の熱処理の酸素濃度との関係を示す図である。

図１４には、２つのサンプルについて、ＸＲＤピーク強度と第２の熱処理の酸素濃度との関係が示されている。具体的には、酸素濃度は、２．５体積％及び１００体積％であった。ここで、２つのサンプルそれぞれは、第１の熱処理では、第１の温度が６００℃、酸素濃度が２．５体積％、処理時間が１分で、急速加熱アニール処理が行われた後、第２の熱処理では、第２の温度が７１７℃、処理時間が２分で急速加熱アニール処理が行われた。その他の製造条件については、２つのサンプルは、図１０に示すサンプルと同様に処理された。

図１４に示すように、第２の熱処理の酸素濃度が２．５体積％及び１００体積％では、ほぼ同じ強誘電体層の（１１１）面配向度が得られた。何れの温度においても、強誘電体層の（１１１）面配向度は、（１０１）面配向度と比べて高い値を示している。第２の熱処理の酸素濃度が２．５体積％では、強誘電体層の（１０１）面配向度は測定下限以下の値であった。

この結果から、バッファ層の（１１１）面配向度は、第２の熱処理の酸素濃度が２．５体積％〜１００体積％の範囲では、変化が少ないと考えられる。

図１５は、ＸＲＤピーク強度と第２の熱処理との関係を示す図である。

図１５には、第１の熱処理のみが行われた場合と、第１の熱処理及び第２の熱処理が行われた場合について、ＸＲＤピーク強度が比較して示されている。ここで、各サンプルは、第１の熱処理では、第１の温度が６００度、酸素濃度が２．５体積％、処理時間が１分で、急速加熱アニール処理が行われた。また、第２の熱処理では、酸素濃度が２．５体積％、処理時間が２分で急速加熱アニール処理が行われた。その他の製造条件については、各サンプルは、図１０に示すサンプルと同様に処理された。

図１５に示すように、第２の熱処理を行うことにより、強誘電体層の（１１１）面配向度が大幅に向上することが分かる。一方、強誘電体層の（１０１）面配向度は、第２の熱処理を行うことにより減少する。

この結果から、バッファ層の（１１１）面配向度は、バッファ層に対して、第１の温度で第１の熱処理を行った後に第１の温度よりも高い第２の温度で第２の熱処理が行われることにより、大幅に向上すると考えられる。

図１６は、ＸＲＤピーク強度と第１の熱処理の第１の温度との関係を示す図である。

図１６は、５５０℃、６００℃及び７１７℃の第１の温度で第１の熱処理を行った後、第２の熱処理を行ったサンプルについて、ＸＲＤピーク強度の測定結果が示されている。ここで、各サンプルは、第１の熱処理では、酸素濃度が２．５体積％、処理時間が１分で、急速加熱アニール処理が行われた。また、第２の熱処理では、第２の温度が７１７℃、酸素濃度が１００体積％、処理時間が２分で急速加熱アニール処理が行われた。その他の製造条件については、各サンプルは、図１０に示すサンプルと同様に処理された。

図１６に示すように、第１の温度が高い程、強誘電体層の（１１１）面配向度が高くなるが、第１の温度が６００℃以上であれば、強誘電体層の（１１１）面配向度はほぼ一定となっている。

この結果から、バッファ層の（１１１）面配向度は、第１の温度が６００℃以上であれば、ほぼ一定になると考えられる。

また、高い強誘電体層の（１１１）面配向度を確保しつつ、高い温度の熱処理の時間を減らす観点からは、第１の熱処理の温度を６００℃程度にすることが好ましいと考えられる。

次に、バッファ層の膜厚と、強誘電体層の（１１１）面配向度との関係を以下に説明する。

図１７は、強誘電体層のＸＲＤピーク強度とバッファ層の厚さとの関係を示す図である。ここで、バッファ層はルテニウム酸ストロンチウム、強誘電体層はチタン酸ジルコニア酸鉛であった。

図１７に示すように、バッファ層の膜厚が厚いと、薄い場合と比べて、強誘電体層の（１１１）面配向度が低くなる。一方、強誘電体層の（１０１）面配向度は、バッファ層の膜厚が厚い方が、薄い場合よりも若干高くなっている。

そこで、バッファ層の膜厚が厚い場合でも、強誘電体層の（１１１）面配向度を向上できる方法の検討を行った。

具体的には、下部電極層上に薄いバッファ層（例えば、膜厚が１ｎｍ）が形成され、このバッファ層に対して、１００体積％の濃度よりも低い酸素濃度の雰囲気下で且つ第１の温度で第１の熱処理を行う。その後、更に、薄いバッファ層（例えば、膜厚が１ｎｍ）の形成及び第１の熱処理が繰り返されて、下部電極層上に厚いバッファ層が形成される。そして、この厚いバッファ層に対して、第２の熱処理が行われる。

図１８は、強誘電体層のＸＲＤピーク強度とバッファ層の膜厚との関係を示す図である。図１８には、薄いバッファ層（例えば、膜厚が１ｎｍ）の形成及び第１の熱処理が繰り返されて形成された厚いバッファ層上に形成された強誘電体層の（１１１）面配向度と、バッファ層の膜厚との関係が示されている。ここで、バッファ層はルテニウム酸ストロンチウム、強誘電体層はチタン酸ジルコニア酸鉛であった。

図１８に示すように、厚いバッファ層が、薄いバッファ層の形成及び第１の熱処理が繰り返されて形成された場合には、図１７に示すバッファ層が薄い場合と同程度又はそれ以上の強誘電体層の（１１１）面配向度が得られている。この理由としては、薄いバッファ層の形成及び第１の熱処理により、各薄いバッファ層が十分に結晶化されるので、この薄いバッファ層が積層されて形成された厚いバッファ層の結晶度が高くなるためと考えられる。

本発明では、上述した実施形態の半導体装置及びその製造方法は、本発明の趣旨を逸脱しない限り適宜変更が可能である。例えば、上述した実施形態では、容量素子が、強誘電体膜を有する強誘電体キャパシタであったが、容量素子は、強誘電体ではない誘電体を有する誘電体キャパシタであっても良い。

また、上述した実施形態では、半導体装置が強誘電体キャパシタを有する強誘電体メモリを備えていたが、半導体装置は、上述した構造を有する容量素子を備えていれば、強誘電体メモリでなくても良い。

また、上述した実施形態では、強誘電体キャパシタは、プレーナ型であったが、強誘電体キャパシタはスタック型であっても良い。

また、上述した実施形態では、ｎチャネルのＭＯＳトランジスタを有していたが、ｐチャネルのＭＯＳトランジスタ又は他のスイッチング素子を有していてもよい。

ここで述べられた全ての例及び条件付きの言葉は、読者が、発明者によって寄与された発明及び概念を技術を深めて理解することを助けるための教育的な目的を意図する。ここで述べられた全ての例及び条件付きの言葉は、そのような具体的に述べられた例及び条件に限定されることなく解釈されるべきである。また、明細書のそのような例示の機構は、本発明の優越性及び劣等性を示すこととは関係しない。本発明の実施形態は詳細に説明されているが、その様々な変更、置き換え又は修正が本発明の精神及び範囲を逸脱しない限り行われ得ることが理解されるべきである。

以上の上述した実施形態に関し、更に以下の付記を開示する。

（付記１）
下部電極層上にバッファ層を形成する工程と、
前記バッファ層に対して、１００体積％の濃度よりも低い酸素濃度の雰囲気下で且つ第１の温度で第１の熱処理を行った後、前記第１の温度よりも高い第２の温度で第２の熱処理を行う工程と、
前記バッファ層上に誘電体層を形成する工程と、
前記誘電体層上に上部電極層を形成する工程と、
前記誘電体層を熱処理して結晶化する工程と、
を備える半導体装置の製造方法。

（付記２）
前記第１の温度は、６００℃以上である付記１に記載の半導体装置の製造方法。

（付記３）
前記第２の温度は、７００℃以上である付記２に記載の半導体装置の製造方法。

（付記４）
前記第１の熱処理の酸素濃度は、０体積％より高く且つ１０体積％以下である付記１〜３の何れか一項に記載の半導体装置の製造方法。

（付記５）
前記第２の熱処理を、酸素を含む雰囲気下で行う付記１〜４の何れか一項に記載の半導体装置の製造方法。

（付記６）
前記第２の熱処理の酸素濃度は、２．５体積％以上である付記５に記載の半導体装置の製造方法。

（付記７）
前記第１の熱処理又は前記第２の熱処理は急速加熱アニール処理である付記１〜６の何れか一項に記載の半導体装置の製造方法。

（付記８）
前記バッファ層の形成材料は、ルテニウム酸ストロンチウム、又はチタン酸ストロンチウム、又はチタン酸鉛、又は酸化チタン又は鉛酸バリウムである付記１〜７の何れか一項に記載の半導体装置の製造方法。

（付記９）
前記誘電体層の形成材料は、Ｐｂ（Ｚｒ_x，Ｔｉ_1-x）Ｏ₃ （０≦ｘ≦１）、又はこのＰｂ（Ｚｒ_x，Ｔｉ_1-x）Ｏ₃に対してＣａ、Ｓｒ、Ｌａ、Ｎｂ、Ｔａ、Ｉｒ及びＷからなる群から選択された少なくとも１種の元素が添加された化合物である付記１〜８の何れか一項に記載の半導体装置の製造方法。

（付記１０）
前記バッファ層を形成する工程では、スパッタ法を用いて、酸素を含まない雰囲気下で前記下部電極層上に前記バッファ層を形成する付記１〜９の何れか一項に記載の半導体装置の製造方法。

１ 半導体装置
１０ 第１保護層
１０ａ 第１保護膜
２０ シリコン基板
２１ 素子分離絶縁膜
２２ ｐウェル
２３ａ 第１ソース／ドレイン領域
２３ｂ 第２ソース／ドレイン領域
２３ｃ 第３ソース／ドレイン領域
２４ａ 第１ソース／ドレインエクステンション領域
２４ｂ 第２ソース／ドレインエクステンション領域
２５ａ ゲート電極
２５ｂ ゲート電極
２６ サイドウォール
２７ シリサイド層
２８ ゲート絶縁膜
２９ カバー膜
３０ 第１絶縁層
３２ａ 第１導電性プラグ
３２ｂ 第２導電性プラグ
３２ｃ 第３導電性プラグ
３７ アルミナ膜
４１ 下部電極層
４１ａ 下部電極
４２ 強誘電体層
４２ａ 強誘電体膜
４２ｂ 第１強誘電体層
４２ｃ 第２強誘電体層
４３ 上部電極層
４３ａ 上部電極
４４ バッファ層
４４ａ バッファ膜
５０ 第２保護層
５１ 第２絶縁層
５４ 第２層間絶縁膜
５４ａ 第１ホール
６０ａ 第４導電性プラグ
６０ｂ 第５導電性プラグ
６０ｃ 第６導電性プラグ
６０ｄ 第７導電性プラグ
６０ｅ 第８導電性プラグ
６０ｆ 第９導電性プラグ
６２ａ 配線
６２ｂ 配線
６２ｃ 配線
６２ｄ 導電性パッド
６３ 第３絶縁層
ＣＲ コンタクト領域
Ｑ 強誘電体キャパシタ（容量素子）

Claims (5)

1. 下部電極層上にバッファ層を形成する工程と、
   前記バッファ層に対して、１００体積％の濃度よりも低い酸素濃度の雰囲気下で且つ第１の温度で第１の熱処理を行った後、前記第１の温度よりも高い第２の温度で第２の熱処理を行う工程と、
   前記バッファ層上に誘電体層を形成する工程と、
   前記誘電体層上に上部電極層を形成する工程と、
   前記誘電体層を熱処理して結晶化する工程と、
   を備える半導体装置の製造方法。
2. 前記第１の温度は、６００℃以上である請求項１に記載の半導体装置の製造方法。
3. 前記第２の温度は、７００℃以上である請求項２に記載の半導体装置の製造方法。
4. 前記第１の熱処理の酸素濃度は、０体積％より高く且つ１０体積％以下である請求項１〜３の何れか一項に記載の半導体装置の製造方法。
5. 前記第２の熱処理を、酸素濃度が、２．５体積％以上である酸素雰囲気下で行う請求項１〜４の何れか一項に記載の半導体装置の製造方法。

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