JP2012009543A - 半導体装置 - Google Patents

Abstract

【課題】本実施形態は、ボディコンタクトの面積を相対的に縮小し信頼性を向上させた半導体装置を提供することを目的とする。
【解決手段】実施形態に係る半導体装置は、第１および第２のドレイン領域の間に設けられたソース領域を備える。第１のドレイン領域とソース領域との間には、第１のボディ領域が形成され、第２のドレイン領域とソース領域との間には、第２のボディ領域が形成されている。さらに、第１のボディ領域および第２のボディ領域の少なくとも一方に接続された複数のキャリアパス領域と、第１および第２のボディ領域から離間して設けられたコンタクト領域と、を備える。キャリアパス領域は、第１または第２のボディ領域とコンタクト領域との間を電気的に接続し、ソース領域は、第１および第２のボディ領域と、複数のキャリアパス領域と、コンタクト領域と、によって囲まれたことを特徴とする。
【選択図】図２

Description

本発明の実施形態は、半導体装置に関する。

シリコン基板の上に絶縁層とシリコン層とを積層したＳＯＩ(Silicon On Insulator)基板を用いた半導体装置の開発が進められている。絶縁層上のシリコン層、所謂ＳＯＩ層に設けられるＦＥＴ(Field Effect Transistor)は、寄生容量やリーク電流が小さく、高周波特性に優れている。このため、例えば、移動体通信システムに用いられる高速ロジックＩＣに適用することができる。

一方、ＳＯＩ層に設けられたＦＥＴでは、通常のシリコン基板を用いたＦＥＴには見られない、ＳＯＩ基板の構造に起因した不利な要因を考慮する必要がある。すなわち、絶縁層を介在させて基板から分離されたＦＥＴでは、ゲート下部のボディ領域に電荷が蓄積され易く、閾値電圧が変動して動作が不安定になる場合がある。これを防ぐためには、ボディ領域に電気的に接続されたボディコンタクトをＳＯＩ層の表面に形成し、さらに、ボディコンタクトに接続された電極を介して蓄積されたキャリアを排出する必要がある。

しかしながら、ボディコンタクトをＳＯＩ層の表面に設けることは、ＦＥＴの面積を拡大し高集積化を阻害する要因となる。また、ボディコンタクトは、不純物を高濃度にドープした低抵抗領域であるため、ＦＥＴの信頼度を低下させる要因となる場合がある。そこで、ボディコンタクトの面積を相対的に縮小し信頼性を向上させることができる半導体装置が求められている。

特開２００８−２５１８５３号公報

本発明の実施形態は、ボディコンタクトの面積を相対的に縮小し信頼性を向上させた半導体装置を提供する。

実施形態に係る半導体装置は、半導体基板の主面側に設けられた絶縁層と、前記絶縁層の上側に設けられた第１導電型の半導体層と、を有する半導体装置であって、前記半導体層の表面側に選択的に設けられた第２導電型の第１および第２のドレイン領域と、前記第１および第２のドレイン領域の間であって前記半導体層の表面側に選択的に設けられた第２導電型のソース領域と、を備える。前記第１のドレイン領域と前記ソース領域との間には、第１導電型の第１のボディ領域が形成され、前記第２のドレイン領域と前記ソース領域との間には、第１導電型の第２のボディ領域が形成されている。さらに、前記半導体層の表面に形成され、前記第１のボディ領域および前記第２のボディ領域の少なくとも一方に接続された複数の第１導電型のキャリアパス領域と、前記第１および第２のボディ領域から離間して前記半導体層の表面に選択的に設けられ、前記キャリアパス領域よりも第１導電型不純物の濃度が高い第１導電型のコンタクト領域と、を備える。前記キャリアパス領域は、前記第１または第２のボディ領域と前記コンタクト領域との間を電気的に接続する。前記ソース領域は、前記第１および第２のボディ領域と、前記複数のキャリアパス領域と、前記コンタクト領域と、によって囲まれたことを特徴とする。

半導体装置のユニットセルを例示する模式図である。（ａ）は、ユニットセルの平面配置を示し、（ｂ）は、（ａ）に示すIb−Ib断面、（ｃ）は、Ic−Ic断面、（ｄ）は、Id−Id断面の構造を示している。 第１の実施形態に係る半導体装置の平面配置の一部を例示する模式図である。 第１の実施形態に係る半導体装置におけるＦＥＴの配置を概念的に示す模式図である。 図２におけるゲート電極の下層の配置を例示する模式図である。 第１の実施形態に係る半導体装置の断面の一部を例示する模式図である。（ａ）は、図２に示すVa−Va断面の一部を示し、（ｂ）は、図２に示すVb−Vb断面の一部を示している。 第１の実施形態に係る半導体装置の断面の一部を例示する模式図である。図２に示す半導体表面に層間絶縁膜を介して配線が形成された状態を示し、（ａ）は、Va−Va断面の一部を示し、（ｂ）は、Vb−Vb断面の一部を示している。 第２の実施形態に係る半導体装置の平面配置の一部を例示する模式図である。（ａ）は、ゲート電極が設けられた状態、（ｂ）は、ゲート電極を除去した状態の半導体表面を示している。 第２の実施形態に係る半導体装置におけるＦＥＴの配置を概念的に示す模式図である。 第２の実施形態の変形例に係る半導体装置の平面配置の一部を例示する模式図である。（ａ）は、ゲート電極が設けられた状態、（ｂ）は、ゲート電極を除去した状態の半導体表面を示している。 比較例に係る半導体装置のユニットセルを示す模式図である。（ａ）は、ユニットセルの平面配置を示し、（ｂ）は、（ａ）に示すXb−Xb断面、および（ｃ）は、Xc−Xc断面の構造を示している。

以下、本発明の一実施形態について図面を参照しながら説明する。なお、以下の実施形態では、図面中の同一部分には同一番号を付してその詳しい説明は適宜省略し、異なる部分について適宜説明する。第１導電型をｎ型、第２導電型をｐ型として説明するが、第１導電型をｐ型、第２導電型をｎ型としても良い。

本実施形態に係る半導体装置は、半導体基板２の主面１５の側に設けられた絶縁層３と、絶縁層３の上側に設けられたｎ型の半導体層４を有する半導体ウェーハを用いて製作することができる。例えば、シリコン基板の上にシリコン酸化膜（ＳｉＯ_２）およびｎ型シリコン層の積層構造を形成した、所謂ＳＯＩウェーハを用いることができる。
絶縁層３は、半導体基板２の主面１５の全面に限らず、一部に設けられても良い。

図１は、半導体層４に設けられる半導体装置のＦＥＴ１００を例示する模式図である。図１（ａ）は、ユニットセルの平面配置を示している。図１（ｂ）は、図１（ａ）に示すIb−Ib断面の構造を示し、図１（ｃ）は、Ic−Ic断面、図１（ｄ）は、Id−Id断面の構造を示している。

図１（ａ）に示すように、ＦＥＴ１００のソース領域５とドレイン領域６との間に設けられたゲート電極７は、チャネル幅方向の両端においてソース領域５に向かって延在している。ゲート電極７の延在部７ｅの先には、コンタクト領域９が設けられている。

図１（ｂ）に示すIb−Ib断面には、ＦＥＴ１００の能動領域が示されている。絶縁層３の上に設けられたｎ型の半導体層４には、ｐ型のソース領域５およびｐ型のドレイン領域６が選択的に設けられている。ソース領域５およびドレイン領域６は離間して設けられ、その間にｎ型のボディ領域１３が形成される。さらに、ボディ領域１３の上には、ゲート絶縁膜８介してゲート電極７が設けられている。

ＦＥＴ１００はＰＭＯＳＦＥＴ（positive channel Metal Oxide SemiconductorＦＥＴ）であるから、ゲート電極７に加えられる負のゲートバイアスにより、ゲート絶縁膜８とボディ領域１３との間に正孔が蓄積された反転チャネルが形成され、ドレイン領域６からソース領域５へドレイン電流が流れる。この際、正孔の一部がボディ領域１３にトラップされ、ボディ領域１３の電位の変動を来す場合がある。

図１（ｂ）に示すように、ＦＥＴ１００のボディ領域１３は、絶縁層３とソース領域５とドレイン領域６とに囲まれている。したがって、ボディ領域１３にトラップされた正孔は、単純には逃げ場が無くボディ領域１３に蓄積されやすい。そこで、ボディ領域１３の電位を一定に保ち閾値電圧を安定させるために、キャリア（正孔）の排出経路を設けて、ボディ領域１３に蓄積された正孔を能動領域の外に排出させることが望ましい。

ＦＥＴ１００では、図１（ｃ）および（ｄ）に示すように、ボディ領域１３の両端に接続したキャリアパス領域１２が設けられている。さらに、キャリアパス領域１２は、コンタクト領域９に接続されている。キャリアパス領域１２には、ｎ型不純物がボディ領域１３と同じレベルにドープされている。一方、コンタクト領域９には、ｎ型不純物がキャリアパス領域１２よりも高濃度にドープされている。

例えば、後述するように、コンタクト領域９の表面にコンタクト配線２６を接続し、さらに、ソース配線２３に電気的に接続することができる（図６参照）。これにより、ボディ領域１３からキャリアパス領域１２、コンタクト領域９、およびソース配線２３を介して正孔を排出することが可能となる。

そして、本実施形態では、キャリアパス領域１２の不純物濃度を、例えば、ボディ領域１３と同じレベルの濃度とし、離間して設けられたボディ領域１３とコンタクト領域９とを、低濃度のキャリアパス領域１２が電気的に接続する構成となっている。
すなわち、本実施形態におけるボディコンタクトは、キャリアパス領域１２とコンタクト領域９との組合せで構成されている。

次に、ボディ領域１３と高濃度のコンタクト領域９とを離間して設ける効果について説明する。
例えば、図１０に示す比較例に係るＦＥＴ１５０では、能動領域であるボディ領域１３とコンタクト領域９とが近接して設けられている。したがって、ボディ領域１３からコンタクト領域９への正孔の排出抵抗が小さく、ボディ領域１３から効率よく正孔を排出することができる。

このような構成のＦＥＴ１５０を、ＮＢＴＩ（Negative Bias Temperature Instability）試験にかけると、比較的早い時期に閾値およびドレイン電流に変化が現れ、推定寿命が短いことが明らかとなる場合がある。

図１０（ａ）に示すように、ＦＥＴ１５０では、ゲート電極７は、ソース側に伸びる延在部７ｅを有しない。そして、ソース領域５の両側に設けられたコンタクト領域９の一方の端は、ソース領域５とドレイン領域６との間に位置するゲート電極７に近接して設けられている。
図１０（ｂ）に示すように、ゲート電極７の下には、ボディ領域１３が形成されており、結果として、コンタクト領域９とボディ領域１３とが近接して配置されている。

ＮＢＴＩ試験は、ＦＥＴのゲート電極に動作条件よりも高いゲート電圧を加え、加温された環境に保持する加速試験である。これにより、ＦＥＴの寿命を推定するためのデータを取得することができる。

例えば、ＦＥＴ１５０のようなＰＭＯＳＦＥＴの場合、ゲート電極７に負のゲート電圧を加えて、所定の期間、高温の温度環境に保持される。
この間、例えば、イオン化してプラスに帯電したｎ型不純物が、コンタクト領域９からゲート電極７に向かって移動し、ゲート絶縁膜８の内部に入り込むことによって閾値電圧を変動させることがある。

上記の現象はＦＥＴの通常動作においても生じ、ＮＢＴＩ試験では、高いゲート電圧を印加して高温環境に保持することにより、短期間で現出させることができる。すなわち、コンタクト領域９とゲート電極７とを近接して設けることが、閾値電圧を変動させる要因となり、ＦＥＴの寿命を短くする場合があることを示している。

これに対し、本実施形態に係るＦＥＴ１００のように、ｎ型不純物が高濃度にドープされたコンタクト領域９をボディ領域１３から離間させることにより、ゲート電極７へ向かうｎ型不純物の移動を抑制し、ＦＥＴ１００の寿命を延ばすことができる。

（第１の実施形態）
図２は、第１の実施形態に係る半導体装置２００の平面配置の一部を例示する模式図である。半導体装置２００を構成する複数のドレイン領域６ａ、６ｂ、ソース領域５、ゲート電極７、および、コンタクト領域９を、無駄なスペースを発生させないように効率良く配置した例を示している。

本実施形態に係る半導体装置２００は、絶縁層３の上に設けられた半導体層４の表面に選択的に設けられたｐ型の第１のドレイン領域６ａおよびｐ型の第２のドレイン領域６ｂと、ドレイン領域６ａおよび６ｂに対向して半導体層４の表面に選択的に設けられたｐ型のソース領域５と、を備えている。

ドレイン領域６ａおよびドレイン領域６ｂは、半導体層４の表面上において直交するＸ方向およびＹ方向に交互に配置されている。ソース領域５は、ドレイン領域６ａとドレイン領域６ｂとの間に配置されている。

ソース領域５とドレイン領域６ａとの間には、ゲート電極７が設けられている。ゲート電極７は、ソース領域５とドレイン領域６ａとの間に挟まれた領域からソース領域５に沿って、コンタクト領域９に近接する位置まで延在している。

図３は、半導体装置２００におけるＦＥＴの配置を概念的に示す模式図である。
本実施形態では、図１に示すＦＥＴ１００のドレイン領域６を共通にして、Ｘ方向およびＹ方向に４つのＦＥＴ１００を配置した構成となっている。さらに、ゲート電極７の延在部７ｅを、Ｘ方向およびＹ方向のそれぞれに対して斜めに交差するＰ方向（図４参照）に延在させ、延在部７ｅおよびコンタクト領域９を、ドレイン領域６を中心として隣り合うソース領域５の間で共有化させている。

これにより、４つＦＥＴ１００を平面配置する際に、複数のソース領域５およびドレイン領域６ａ、６ｂによってスペースが敷き詰められ、無駄なスペースが発生しない。さらに、ゲート電極７の延在部７ｅおよびコンタクト領域９を各ソース領域５で共有することにより、チップ面積を縮小させ高集積化を可能とすることができる。

図４は、図３におけるゲート電極７の下層の配置を例示する模式図である。
ドレイン領域６ａとソース領域５との間には、ｎ型の第１のボディ領域１３が形成されている。一方、ドレイン領域６ｂとソース領域５との間には、ｎ型の第２のボディ領域１４が形成されている。

ドレイン領域６ａおよび６ｂの周りに配置されたソース領域５の間には、ボディ領域１３およびボディ領域１４の少なくとも一方に接続された複数のｎ型のキャリアパス領域１２が形成されている。さらに、キャリアパス領域１２よりもｎ型不純物濃度が高いｎ型のコンタクト領域９が、ボディ領域１３および１４から離間して設けられている。

キャリアパス領域１２は、ボディ領域１３または１４と、コンタクト領域９との間を電気的に接続している。結果として、ボディ領域１３および１４と、４つのキャリアパス領域１２と、２つのコンタクト領域９とが、１つのソース領域５を囲むように構成されている。

ドレイン領域６ａおよび６ｂ、ソース領域５は、例えば、ｎ型の半導体層４（図１参照）の表面に、ｐ型不純物を選択的にイオン注入することにより形成することができる。この際、ゲート電極７をマスクの一部として用いても良い。その結果、ボディ領域１３および１４は、ゲート電極７の下に、ドレイン領域６ａまたは６ｂと、ソース領域５と、に挟まれた半導体層４の一部として形成される。そして、キャリアパス領域１２は、隣り合うソース領域５の間に形成される。

このため、ボディ領域１３および１４と、キャリアパス領域１２と、の間には、明確な境界がある訳ではない。ゲート電極７の下に形成される反転チャネルを介して、ドレイン領域６ａまたは６ｂからソース領域５へドレイン電流が流れる領域を、ボディ領域１３または１４とすることができる。ボディ領域１３または１４に蓄積された正孔をコンタクト領域９へ排出する経路となるのが、キャリアパス領域１２である。したがって、図４中に示された、ボディ領域１３および１４と、キャリアパス領域１２と、の間の境界は、概念的に両者を区別するために表示されている。

一方、コンタクト領域９は、例えば、半導体層４の表面にｎ型不純物をイオン注入することにより形成することができる。したがって、コンタクト領域９は、ｎ型不純物がイオン注入された領域として画され、キャリアパス領域１２を間に挟むことによりボディ領域１３および１４から離間して設けることができる。

コンタクト領域９のｎ型不純物濃度は、キャリアパス領域１２のｎ型不純物濃度よりも高濃度に形成される。これにより、ボディ領域１３または１４から正孔を排出する際の、排出抵抗を小さくすることができる。さらに、コンタクト領域９の表面に設けられるコンタクト配線２６との間のコンタクト抵抗を低減し、電界集中の発生を抑えることができる。

結果として、ゲート電極７は、ボディ領域１３および１４の表面にゲート絶縁膜８を介して設けられ、ボディ領域１３および１４の表面からキャリアパス領域１２の表面に沿って延在することができる。
さらに、ゲート電極７は、ボディ領域１３または１４の表面から、キャリアパス領域１２とコンタクト領域９との間の境界まで延在するように設けることができる。

コンタクト領域９には、４つのキャリアパス領域１２が接続されており、それぞれのキャリアパス領域１２を介して、２つのボディ領域１３および２つのボディ領域１４に電気的に共有されている。
これにより、前述したようにコンタクト領域９の面積の比率を小さくしてチップ面積の縮小を図ることができる。さらに、共有化によりコンタクト領域９の数を減らすことができるので、コンタクト領域９に接続される配線パターンを簡略化することができる。

図４に示すように、キャリアパス領域１２は、例えば、Ｐ方向に延在する。したがって、キャリアパス領域１２とボディ領域１３または１４とが接続される部分は、キャリアパス領域１２の幅Ｌｐを底辺とし、ゲート長Ｌｇの長さの２辺を有する２等辺三角形の形状となる。

一方、例えば、後述する実施態様に示すように（図７参照）、キャリアパス領域１２とボディ領域１３または１４とが直交する場合、接続部分は、幅ＬｐおよびＬｇの方形となる。したがって、キャリアパス領域１２の延在方向を、Ｘ方向およびＹ方向に対して斜めに交差するように構成することにより、直交させた場合よりも接合部分の面積を小さくすることができる。

さらに、本実施形態における配置では、Ｌｐ＞Ｌｇとなるので、キャリアパス領域１２の抵抗値を低減でき、ボディ領域１３および１４からの正孔の排出抵抗を低減することができる。
ボディ領域１３および１４と、キャリアパス領域１２とが交差する角度θは、例えば、４５°とすることができる。

図５は、半導体装置２００の断面の一部を例示する模式図である。図５（ａ）は、図２に示すVa−Va断面の一部を示し、図５（ｂ）は、図２に示すVb−Vb断面の一部を示している。

図５（ａ）に示すように、Va−Va断面では、絶縁層３の上に設けられた半導体層４に、ソース領域５およびドレイン領域６ａ、６ｂが選択的に設けられ、ソース領域５と、ドレイン領域６ａ、６ｂと、の間に、ボディ領域１３および１４が形成されている。

ボディ領域１３および１４の表面には、ゲート絶縁膜８を介してゲート電極７が設けられ、ＦＥＴの能動領域が形成されている。図５（ａ）中に示された各能動領域に対応するＦＥＴは、それぞれ隣り合うＦＥＴの間でソース領域５とドレイン領域６ａおよび６ｂを共有している。

一方、図５（ｂ）には、キャリアパス領域１２に沿ったVb−Vb断面の一部が示されている。絶縁層３の上の半導体層４に選択的に設けられたｎ型のキャリアパス領域１２は、ｎ型のコンタクト領域９と、ｎ型のボディ領域１３と、の間を電気的に接続する。キャリアパス領域１２の表面には、ゲート絶縁膜８を介してゲート電極７の延在部７ｅが設けられている。

図６は、図２に示された半導体装置２００の表面に層間絶縁膜２２を介して配線が形成された状態の断面を示している。図６（ａ）は、図２のVa−Va断面の一部を示し、図６（ｂ）は、Vb−Vb断面の一部を示している。

図６（ａ）に示すように、半導体装置２００は、例えば、層間絶縁膜２２に設けられたコンタクトホール２７を介してソース領域５に接続されたソース配線２３と、コンタクトホール２８を介してドレイン領域６ａに接続されたドレイン配線２４を備えることができる。

さらに、図６（ｂ）に示すように、コンタクトホール２９を介してコンタクト領域９に接続されたボディコンタクト配線２６を備え、ボディコンタクト配線２６は、ソース配線２３に電気的に接続されても良い。

ソース領域５、ドレイン領域６ａ、６ｂ、およびコンタクト領域９の表面には、図示しないコンタクト層を形成して、各配線との間でオーミックコンタクトを形成することができる。例えば、半導体層４がシリコン層である場合は、コンタクト層として白金シリサイドを形成しても良い。

（第２の実施形態）
図７は、第２の実施形態に係る半導体装置３００の平面配置の一部を例示する模式図である。図７（ａ）は、ゲート電極７が設けられた状態の半導体層４の表面、図７（ｂ）は、ゲート電極７を除去した状態の半導体層４の表面を示している。

図７（ａ）に示すように、半導体装置３００は、半導体層４の表面に選択的に設けられたｐ型の第１のソース領域５ａおよび第２のソース領域５ｂと、ソース領域５ａおよび５ｂに対向して半導体層４の表面に選択的に設けられたｐ型の第１のドレイン領域６ａおよび第２のドレイン領域６ｂと、を備えている。

ドレイン領域６ａおよびドレイン領域６ｂは、ストライプ状に設けられ、平行に配置されている。複数のソース領域５ａおよび５ｂは、ドレイン領域６ａとドレイン領域６ｂとの間において、ストライプに沿ったＹ方向に並列して設けられている。

ゲート電極７は、ソース領域５ａおよび５ｂと、ドレイン領域６ａとドレイン領域６ｂと、の間に形成された第１ボディ領域１３および第２のボディ領域１４の表面にゲート絶縁膜８を介して設けられている。ゲート電極７は、ボディ領域１３および１４の表面からキャリアパス領域１２の表面に沿って延在している。

また、図７（ｂ）に示すように、ドレイン領域６ａとソース領域５ａとの間には、ｎ型の第１のボディ領域１３が形成され、ドレイン領域６ｂとソース領域５ｂとの間には、ｎ型の第２のボディ領域１４が形成されている。

ドレイン領域６ａおよび６ｂに沿って設けられた複数のソース領域５ａおよび５ｂの間には、複数のｎ型のキャリアパス領域１２が形成され、同じｎ型のボディ領域１３および１４の少なくとも一方に接続されている。

さらに、複数のｎ型のコンタクト領域９が、ボディ領域１３とボディ領域１４の中間に設けられている。そして、コンタクト領域９は、ボディ領域１３および１４から離間して設けられ、キャリアパス領域１２を介して電気的に接続されている。ｎ型のコンタクト領域９は、キャリアパス領域１２よりもｎ型不純物の濃度が高い。

半導体装置３００では、コンタクト領域９は、ドレイン領域６ａとドレイン領域６ｂとの間の中間位置に設けられ、ボディ領域１３および１４と、複数のキャリアパス領域１２と、コンタクト領域９とが、ソース領域５ａおよび５ｂを囲むように配置されている。

図８は、半導体装置３００におけるＦＥＴの配置を概念的に示す模式図である。
本実施形態では、図１に示すＦＥＴ１００のソース領域５を共通にして、２つのＦＥＴ１００を配置する構成となっている。ゲート電極７の延在部７ｅおよびコンタクト領域９は、Ｘ方向に隣り合うソース領域５ａの間、およびソース領域５ｂの間で共有化される（図７参照）。

図９は、第２の実施形態の変形例に係る半導体装置４００の平面配置の一部を例示する模式図である。図９（ａ）は、ゲート電極が設けられた状態の半導体層４の表面、図９（ｂ）は、ゲート電極を除去した状態の半導体層４の表面を示している。

図９（ａ）に示すように、半導体装置４００では、ドレイン領域６ａおよび６ｂがストライプ状に、平行に設けられている点において、半導体装置３００と共通する。
一方、ドレイン領域６ａとドレイン領域６ｂとの間には、複数のソース領域５が、ドレイン領域６ａおよび６ｂが延在するＹ方向に沿って配置されている。

ゲート電極７は、ドレイン領域６ａおよびドレイン領域６ｂとソース領域５との間に形成されたボディ領域１３および１４の表面から、コンタクト領域９の方向に延在している。

図９（ｂ）に示すように、コンタクト領域９は、ボディ領域１３および１４から離間して、ドレイン領域６ａとドレイン領域６ｂとの間の中間位置に設けられている。また、複数のコンタクト領域９が、Ｙ方向に離間して配列されている。

ゲート電極７の延在部７ｅの下に形成されたキャリアパス領域１２は、ボディ領域１３または１４と、コンタクト領域９と、を接続し、ボディ領域１３または１４およびコンタクト領域９と共に、ソース領域５を囲んでいる。

上記の第２の実施形態に係る半導体装置３００および４００においても、図６に示す半導体装置２００と同じように、半導体層４の表面に設けられた層間絶縁膜２２を介してソース配線２３およびドレイン配線２４を設けることができる。さらに、ソース領域５とコンタクト領域９とは、電気的に接続しても良い。

上記の第１実施形態および第２実施形態では、ＳＯＩ構造を有するＦＥＴの信頼性を得るための条件である、ボディ領域から離間した高濃度のコンタクト領域、さらに、ボディ領域の表面からコンタクト領域へ延在したゲート電極およびその下に形成されたキャリアパス領域を備える。そして、半導体層の表面におけるスペース効率の良いＦＥＴの配置を例示した。

これにより、ＳＯＩ構造においてボディ領域からキャリアを排出するためのボディコンタクトの面積を相対的に小さくすることができる。そして、高集積化が可能な、高い信頼度を有する半導体装置を実現することができる。
さらに、第１実施形態および第２実施形態に示された半導体装置２００〜３００は、製造プロセスの条件を変更することなく、各領域の配置、形状を変更するのみで製造することが可能である。

以上、本発明に係る第１および第２の実施形態を参照して本発明を説明したが、本発明はこれらの実施形態に限定されるものではない。例えば、出願時の技術水準に基づいて、当業者がなし得る設計変更や、材料の変更等、本発明と技術的思想を同じとする実施態様も本発明の技術的範囲に含有される。

２・・・半導体基板、 ３・・・絶縁層、 ４・・・半導体層、 ５、５ａ、５ｂ・・・ソース領域、 ６、６ａ、６ｂ・・・ドレイン領域、 ７・・・ゲート電極、 ７ｅ・・・延在部、 ８・・・ゲート絶縁膜、 ９・・・コンタクト領域、 １２・・・キャリアパス領域、 １３、１４・・・ボディ領域、 １５・・・主面、 ２２・・・層間絶縁膜、 ２３・・・ソース配線、 ２４・・・ドレイン配線、 ２６・・・ボディコンタクト配線、 ２７、２８、２９・・・コンタクトホール、 １００、１５０・・・ＦＥＴ、 ２００、３００、４００・・・半導体装置、 Ｌ_ｇ・・・ゲート長

Claims (6)

1. 半導体基板の主面側に設けられた絶縁層と、前記絶縁層の上側に設けられた第１導電型の半導体層と、を有する半導体装置であって、
   前記半導体層の表面側に選択的に設けられた第２導電型の第１および第２のドレイン領域と、
   前記第１および第２のドレイン領域の間であって前記半導体層の表面側に選択的に設けられた第２導電型のソース領域と、
   前記第１のドレイン領域と前記ソース領域との間に形成された第１導電型の第１のボディ領域と、
   前記第２のドレイン領域と前記ソース領域との間に形成された第１導電型の第２のボディ領域と、
   前記第１のボディ領域および前記第２のボディ領域の少なくとも一方に接続するように形成された複数の第１導電型のキャリアパス領域と、
   前記第１および第２のボディ領域から離間して前記半導体層の表面に選択的に設けられ、前記キャリアパス領域を介して前記第１または第２のボディ領域に電気的に接続され、前記キャリアパス領域よりも第１導電型不純物の濃度が高い第１導電型のコンタクト領域と、
   を備え、
   前記ソース領域は、前記第１および第２のボディ領域と、前記複数のキャリアパス領域と、前記コンタクト領域と、によって囲まれたことを特徴とする半導体装置。
2. 前記第１および第２のボディ領域に蓄積されたキャリアを、前記キャリアパス領域と前記コンタクト領域とを介して、前記コンタクト領域に電気的に接続された配線に排出することを特徴とする請求項１記載の半導体装置。
3. 前記第１および第２のボディ領域の表面にゲート絶縁膜を介して設けられたゲート電極をさらに備え、
   前記ゲート電極は、前記第１および第２のボディ領域の表面から前記キャリアパス領域の表面に沿って延在したことを特徴とする請求項１または２に記載の半導体装置。
4. 前記第１および第２のボディ領域と、前記キャリアパス領域とは、斜めに交差したことを特徴とする請求項１〜３のいずれか１つに記載の半導体装置。
5. 前記第１のドレイン領域および前記第２のドレイン領域は、平行なストライプ状に設けられ、
   前記第１のドレイン領域と前記第２ドレイン領域との間において、複数の前記ソース領域が前記ストライプに沿った方向に並列して設けられたことを特徴とする請求項１〜３のいずれか１つに記載の半導体装置。
6. 前記キャリアパス領域は、前記複数のソース領域の間に、前記第１および第２のボディ領域の少なくともいずれか一方に接続して設けられたことを特徴とする請求項５記載の半導体装置。

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