JP2012004466A

JP2012004466A - Semiconductor device

Info

Publication number: JP2012004466A
Application number: JP2010140043A
Authority: JP
Inventors: Toshihito Tabata; 利仁田畑; Takahiro Saeki; 貴広佐伯; Shinichi Kurita; 信一栗田
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 2010-06-21
Filing date: 2010-06-21
Publication date: 2012-01-05

Abstract

【課題】確実に高絶縁耐圧化できる半導体装置１００を提供する。
【解決手段】能動領域１２を取り囲むように形成された第１導電型の複数のガードリング３ａ〜３ｅと、ガードリング３ａ〜３ｅを取り囲むように形成された第２導電型のチャネルストッパ４ａ、４ｂとを備え、能動領域１２に接合し第１絶縁膜８ａ上に形成された第１電極５と、複数のガードリング３ａ〜３ｅ毎に１つずつ接合し第２絶縁膜８ｂ〜８ｅ上に形成された複数の第２電極６ａ〜６ｅと、チャネルストッパ４ａ、４ｂに接合し第３絶縁膜８ｆ上に形成された第３電極７とを有し、チャネルストッパ４ａ、４ｂは、第３電極７に接合し半導体基板１の側方に露出している第２導電型の第１半導体層４ａと、第３絶縁膜８ｆに接し第１半導体層４ａの直下に配置され半導体基板１の側方に露出し不純物濃度が第１半導体層４ａより低く半導体基板１より高い第２導電型の第２半導体層４ｂとを有する。
【選択図】図２A semiconductor device capable of reliably increasing a high withstand voltage is provided.
A plurality of first conductivity type guard rings 3a to 3e formed so as to surround an active region 12, and second conductivity type channel stoppers 4a and 4b formed so as to surround the guard rings 3a to 3e. The first electrode 5 formed on the first insulating film 8a and bonded to the active region 12 is formed on the second insulating films 8b to 8e and bonded to each of the plurality of guard rings 3a to 3e. A plurality of second electrodes 6a to 6e and a third electrode 7 bonded to the channel stoppers 4a and 4b and formed on the third insulating film 8f. The channel stoppers 4a and 4b And the second conductive type first semiconductor layer 4a exposed to the side of the semiconductor substrate 1 and the third insulating film 8f in contact with the first semiconductor layer 4a. The exposed impurity concentration is lower than that of the first semiconductor layer 4a. And a second semiconductor layer 4b is higher than the semiconductor substrate 1 second conductivity type.
[Selection] Figure 2

Description

本発明は、能動領域を囲むガードリングを囲むチャネルストッパを有する半導体装置に関する。 The present invention relates to a semiconductor device having a channel stopper surrounding a guard ring surrounding an active region.

半導体装置は、モータ・発電機等の電気機器の制御や電力を変換するために用いられ、このような半導体装置は、大電力のスイッチング制御が可能なので、パワー半導体装置と呼ばれている。そして、近年、モータ・発電機等の電気機器の高効率化や大容量化のため、パワー半導体装置の使用環境性能の高電圧・大電流化（大電力化）が推し進められている（特許文献１、２等参照）。 Semiconductor devices are used to control electric devices such as motors and generators and to convert electric power, and such semiconductor devices are called power semiconductor devices because they can perform high-power switching control. In recent years, in order to increase the efficiency and capacity of electric devices such as motors and generators, the use environment performance of power semiconductor devices has been increased to higher voltage and higher current (higher power) (Patent Literature). 1 and 2 etc.).

パワー半導体装置では、電気的な高耐圧（高い絶縁耐圧）が必要とされるので、半導体素子となる能動領域を取り囲むように複数本のガードリング（フィールドリミティングリングとも言う）が配設されている。ガードリングは、自身及びその周辺に空乏層を広げ耐圧を確保する。ガードリングの本数を増加させることにより、高絶縁耐圧化に対応でき、隣り合うガードリングの間隙ごとに電界を分散させ、半導体装置の中央から端部に向かって電界を徐々に緩和させる。そして、ガードリング、特に、ガードリングの角部への電界集中を防止するために、ガードリング上には導電材によるフィールド電極が形成されている。 Since a power semiconductor device requires a high electrical breakdown voltage (high dielectric breakdown voltage), a plurality of guard rings (also referred to as field limiting rings) are disposed so as to surround an active region serving as a semiconductor element. Yes. The guard ring spreads a depletion layer around itself and its periphery to ensure a withstand voltage. By increasing the number of guard rings, it is possible to cope with a high withstand voltage, disperse the electric field for each gap between adjacent guard rings, and gradually relax the electric field from the center of the semiconductor device toward the end. A field electrode made of a conductive material is formed on the guard ring, in particular, in order to prevent electric field concentration on the corner of the guard ring.

また、パワー半導体装置には、複数のガードリングを取り囲むようにチャネルストッパが配設されている。チャネルストッパは、ガードリングによって半導体装置の中央に配置された能動領域から端部に向かって延びた空乏層をその端部に達しないように確実に止め、端部に電界が集中し耐圧が低下するのを抑制する。そして、チャネルストッパ、特に、チャネルストッパの角部への電界集中を防止するために、チャネルストッパ上には導電材によるストッパ電極が形成されている。 The power semiconductor device is provided with a channel stopper so as to surround the plurality of guard rings. The channel stopper securely stops the depletion layer extending from the active region located at the center of the semiconductor device toward the end by the guard ring so that it does not reach the end, and the electric field concentrates on the end and the breakdown voltage decreases. To suppress. A stopper electrode made of a conductive material is formed on the channel stopper in order to prevent electric field concentration on the channel stopper, particularly on the corner of the channel stopper.

特開２００１−４４４１４号公報JP 2001-44414 A 特開２００７−３２４２６１号公報JP 2007-324261 A

近年、ガードリングとその周辺の空乏化をより確実に行うために、隣り合うガードリングの間隔よりも、隣り合うフィールド電極の間隔を狭く加工し、フィールド電極の電界効果によりフィールド電極直下の半導体基板表面の空乏化をアシストさせている。そして、フィールド電極の間隔を狭く加工するために、ドライエッチングが用いられている。 In recent years, in order to more surely deplete the guard ring and its surroundings, the interval between adjacent field electrodes is made narrower than the interval between adjacent guard rings, and the semiconductor substrate immediately below the field electrode due to the field effect of the field electrode Assists depletion of the surface. Then, dry etching is used in order to process the distance between the field electrodes to be narrow.

しかしながら、このドライエッチングの際に、チャネルストッパの一部がエッチングされる可能性があり、この場合、チャネルストッパで空乏層の半導体装置の端部への伸びを止めることができない。チャネルストッパの電位が所定の高電位に安定して設定できなくなるので、その高電界を複数のガードリングに確実に印加できず、耐圧が低下する場合があると考えられた。ドライエッチングによるチャネルストッパのエッチング量がばらついても、チャネルストッパで空乏層を確実に止められ高絶縁耐圧化できることが望ましい。 However, in this dry etching, part of the channel stopper may be etched, and in this case, the channel stopper cannot stop the extension of the depletion layer to the end of the semiconductor device. Since the potential of the channel stopper cannot be stably set to a predetermined high potential, it is considered that the high electric field cannot be reliably applied to a plurality of guard rings, and the breakdown voltage may be reduced. Even if the amount of etching of the channel stopper by dry etching varies, it is desirable that the depletion layer can be reliably stopped by the channel stopper and high withstand voltage can be increased.

そこで、本発明の目的は、確実に高絶縁耐圧化できる半導体装置を提供することにある。 SUMMARY OF THE INVENTION An object of the present invention is to provide a semiconductor device that can reliably achieve a high withstand voltage.

前記目的を達成するために、本発明は、
半導体基板の一方の主表面に形成された能動領域と、
前記能動領域を取り囲むように前記一方の主表面に第１導電型の複数のガードリングが形成されたガードリング領域と、
前記ガードリング領域を取り囲むように前記一方の主表面に第２導電型のチャネルストッパが形成されたチャネルストッパ領域と、
前記能動領域と前記ガードリング領域と前記チャネルストッパ領域に対向して、前記半導体基板の他方の主表面に形成された第１導電型の下面半導体層とを備え、
前記能動領域と前記複数のガードリングの内の最内周のガードリングとに跨り前記一方の主表面上に形成された第１絶縁膜と、
隣り合う２つの前記ガードリングに跨り前記主表面上に形成された第２絶縁膜と、
前記複数のガードリングの内の最外周のガードリングと前記チャネルストッパとに跨り前記一方の主表面上に形成された第３絶縁膜と、
前記能動領域に接合し、前記第１絶縁膜上に形成された第１電極と、
前記複数のガードリング毎に１つずつ接合し、前記第２絶縁膜上に形成された複数の第２電極と、
前記チャネルストッパに接合し、前記第３絶縁膜上に形成された第３電極と、
前記下面半導体層に接合する第４電極とを有する半導体装置であって、
前記チャネルストッパは、
前記一方の主表面に形成され、前記第３電極に接合し、前記半導体基板の側方に露出している第２導電型の第１半導体層と、
前記一方の主表面において前記第３絶縁膜に接し、前記第１半導体層の直下に配置され、前記半導体基板の側方に露出し、不純物濃度が前記第１半導体層より低く前記半導体基板より高い第２導電型の第２半導体層とを有することを特徴としている。 In order to achieve the above object, the present invention provides:
An active region formed on one main surface of the semiconductor substrate;
A guard ring region in which a plurality of first conductivity type guard rings are formed on the one main surface so as to surround the active region;
A channel stopper region in which a second conductivity type channel stopper is formed on the one main surface so as to surround the guard ring region;
A first conductivity type lower surface semiconductor layer formed on the other main surface of the semiconductor substrate, facing the active region, the guard ring region, and the channel stopper region;
A first insulating film formed on the one main surface straddling the active region and the innermost guard ring of the plurality of guard rings;
A second insulating film formed on the main surface straddling two adjacent guard rings;
A third insulating film formed on the one main surface straddling the outermost guard ring of the plurality of guard rings and the channel stopper;
A first electrode bonded to the active region and formed on the first insulating film;
A plurality of second electrodes formed on the second insulating film, one bonded for each of the plurality of guard rings;
A third electrode bonded to the channel stopper and formed on the third insulating film;
A semiconductor device having a fourth electrode joined to the lower semiconductor layer,
The channel stopper is
A first conductive layer of a second conductivity type formed on the one main surface, bonded to the third electrode, and exposed to the side of the semiconductor substrate;
The first main surface is in contact with the third insulating film, disposed immediately below the first semiconductor layer, exposed to the side of the semiconductor substrate, and has an impurity concentration lower than that of the first semiconductor layer and higher than that of the semiconductor substrate. And a second semiconductor layer of the second conductivity type.

本発明によれば、確実に高絶縁耐圧化できる半導体装置を提供することができる。 ADVANTAGE OF THE INVENTION According to this invention, the semiconductor device which can be reliably made into a high withstand voltage can be provided.

本発明の実施形態に係る半導体装置の平面図である。1 is a plan view of a semiconductor device according to an embodiment of the present invention. 図１のＡ−Ａ方向の矢視断面図である。It is arrow sectional drawing of the AA direction of FIG. 図２のチャネルストッパ領域周辺の拡大図（その１：第１半導体層の全部が残っている場合）である。FIG. 3 is an enlarged view around the channel stopper region in FIG. 2 (Part 1: when the entire first semiconductor layer remains); 図２のチャネルストッパ領域周辺の拡大図（その２：第１半導体層の一部が残っている場合）である。FIG. 3 is an enlarged view around the channel stopper region in FIG. 2 (part 2: when a part of the first semiconductor layer remains); 図２のチャネルストッパ領域周辺の拡大図（その３：第１半導体層と第２半導体層の一部が残っている場合）である。FIG. 3 is an enlarged view of the periphery of the channel stopper region in FIG. 2 (part 3: when a part of the first semiconductor layer and the second semiconductor layer remains). 主表面から第２半導体層の底面までの深さＸと主耐圧との関係を示すグラフである。It is a graph which shows the relationship between the depth X from the main surface to the bottom face of a 2nd semiconductor layer, and a main proof pressure.

次に、本発明の実施形態について、適宜図面を参照しながら詳細に説明する。ただし、本発明はここで取り上げた実施の形態に限定されることはない。すなわち、本実施形態では、ＩＧＢＴ（Insulated Gate Bipolar Transistor）を例に説明するが、本発明は、ＩＧＢＴ以外のパワー半導体装置、例えば、パワーＭＯＳＦＥＴ（Metal-Oxide Semiconductor Field Effect Transistor）や、ダイオードにも適用できるのである。なお、各図において、共通する部分には同一の符号を付し重複した説明を省略している。 Next, embodiments of the present invention will be described in detail with reference to the drawings as appropriate. However, the present invention is not limited to the embodiment taken up here. That is, in this embodiment, an IGBT (Insulated Gate Bipolar Transistor) will be described as an example. However, the present invention may be applied to a power semiconductor device other than an IGBT, such as a power MOSFET (Metal-Oxide Semiconductor Field Effect Transistor) or a diode. It can be applied. In each figure, common portions are denoted by the same reference numerals, and redundant description is omitted.

（半導体装置の構造）
図１に、本発明の実施形態に係る半導体装置（ＩＧＢＴ）１００の平面図を示す。半導体装置１００の中央の能動領域１２には、エミッタ電極として機能する第１電極（上面主電極）５が設けられている。能動領域１２の第１電極（上面主電極）５を取り囲むように、複数本、図１では５本の第２電極（フィールド電極）６ａ、６ｂ、６ｃ、６ｄ、６ｅが、多重（５重）に設けられている。第２電極６ａ、６ｂ、６ｃ、６ｄ、６ｅは、能動領域１２を取り囲むガードリング領域１３に設けられている。そして、複数本の第２電極６ａ、６ｂ、６ｃ、６ｄ、６ｅを取り囲むように、１本の第３電極（ストッパ電極）７が、一回り設けられている。第３電極７は、能動領域１２とガードリング領域１３を取り囲む、半導体装置１００の最外周のチャネルストッパ領域１４に設けられている。 (Structure of semiconductor device)
FIG. 1 shows a plan view of a semiconductor device (IGBT) 100 according to an embodiment of the present invention. In the active region 12 at the center of the semiconductor device 100, a first electrode (upper surface main electrode) 5 that functions as an emitter electrode is provided. Multiple second electrodes (field electrodes) 6a, 6b, 6c, 6d, and 6e in FIG. 1 are multiplexed (five) so as to surround the first electrode (upper surface main electrode) 5 of the active region 12. Is provided. The second electrodes 6 a, 6 b, 6 c, 6 d, 6 e are provided in the guard ring region 13 that surrounds the active region 12. A single third electrode (stopper electrode) 7 is provided around the plurality of second electrodes 6a, 6b, 6c, 6d, and 6e. The third electrode 7 is provided in the channel stopper region 14 on the outermost periphery of the semiconductor device 100 that surrounds the active region 12 and the guard ring region 13.

第１電極５と、複数の第２電極６ａ、６ｂ、６ｃ、６ｄ、６ｅの内の最内周の第２電極６ａとの間の領域には、第１絶縁膜８ａが設けられている。隣り合う第２電極６ａと６ｂの間の領域には、第２絶縁膜８ｂが設けられている。隣り合う第２電極６ｂと６ｃの間の領域には、第２絶縁膜８ｃが設けられている。隣り合う第２電極６ｃと６ｄの間の領域には、第２絶縁膜８ｄが設けられている。隣り合う第２電極６ｄと６ｅの間の領域には、第２絶縁膜８ｅが設けられている。複数の第２電極６ａ、６ｂ、６ｃ、６ｄ、６ｅの内の最外周の第２電極６ｅと、第３電極７との間の領域には、第３絶縁膜８ｆが設けられている。第３電極７の外側の領域には、チャネルストッパとなる第１半導体層４ａ又は第２半導体層４ｂが露出している。 A first insulating film 8a is provided in a region between the first electrode 5 and the innermost second electrode 6a among the plurality of second electrodes 6a, 6b, 6c, 6d, and 6e. A second insulating film 8b is provided in a region between the adjacent second electrodes 6a and 6b. A second insulating film 8c is provided in a region between the adjacent second electrodes 6b and 6c. A second insulating film 8d is provided in a region between the adjacent second electrodes 6c and 6d. A second insulating film 8e is provided in a region between the adjacent second electrodes 6d and 6e. A third insulating film 8 f is provided in a region between the second electrode 6 e on the outermost periphery of the plurality of second electrodes 6 a, 6 b, 6 c, 6 d, and 6 e and the third electrode 7. In the region outside the third electrode 7, the first semiconductor layer 4a or the second semiconductor layer 4b serving as a channel stopper is exposed.

図２に、図１のＡ−Ａ方向の矢視断面図を示す。前記能動領域１２には、実質的にＩＧＢＴとして機能する主機能素子部２が形成されている。なお、“ｎ”または“ｐ”を冠した層または領域は、それぞれ電子、正孔を多数キャリアとする層または領域を意味し、“ｎ”または“ｐ”に対して、上付きの“＋”または“−”は、その層または領域の多数キャリアの濃度（不純物濃度）が比較的高い、或いは比較的低いことを意味するものとする。 FIG. 2 is a cross-sectional view taken along the line AA in FIG. In the active region 12, a main functional element portion 2 that substantially functions as an IGBT is formed. Note that a layer or a region bearing “n” or “p” means a layer or region in which electrons and holes are majority carriers, respectively, and a superscript “+” is added to “n” or “p”. “Or“ − ”means that the majority carrier concentration (impurity concentration) of the layer or region is relatively high or relatively low.

主機能素子部２では、ｎ⁻型の半導体基板１の一方の主表面（上面）Ｓ１に、ｐ型のベース層２１が形成されている。そして、互いに離れた一対のエミッタ層２２が、ベース層２１の中の前記主表面（上面）Ｓ１に形成されている。前記主表面（上面）Ｓ１上に、エミッタ層２２からベース層２１を経てｎ⁻型の半導体基板１に跨るように、一対のゲート絶縁膜２３が形成されている。対となるそれぞれのゲート絶縁膜２３の上には、ドープドポリシリコン等からなるゲート電極２４が形成されている。一対のゲート電極２４の内の一方のゲート電極２４は、第１絶縁膜８ａで覆われ、エミッタ電極として機能する第１電極（上面主電極）５から絶縁されている。一対のゲート電極２４の内の他方のゲート電極２４は、第４絶縁膜８ｇで覆われ、第１電極（上面主電極）５から絶縁されている。第１電極（上面主電極）５は、一対のエミッタ層２２の両方と、一対のエミッタ層２２に挟まれた前記主表面（上面）Ｓ１の領域のベース層２１とに接している。また、第１電極（上面主電極）５は、第１絶縁膜８ａ又は第４絶縁膜８ｇを介して、ゲート電極２４の上方に配置されている。 In the main function element portion 2, a p-type base layer 21 is formed on one main surface (upper surface) S 1 of the n ⁻ -type semiconductor substrate 1. A pair of emitter layers 22 separated from each other is formed on the main surface (upper surface) S <b> 1 in the base layer 21. A pair of gate insulating films 23 are formed on the main surface (upper surface) S1 so as to straddle the n ⁻ type semiconductor substrate 1 from the emitter layer 22 through the base layer 21. A gate electrode 24 made of doped polysilicon or the like is formed on each pair of gate insulating films 23. One gate electrode 24 of the pair of gate electrodes 24 is covered with a first insulating film 8a and insulated from the first electrode (upper surface main electrode) 5 functioning as an emitter electrode. The other gate electrode 24 of the pair of gate electrodes 24 is covered with the fourth insulating film 8 g and insulated from the first electrode (upper surface main electrode) 5. The first electrode (upper surface main electrode) 5 is in contact with both the pair of emitter layers 22 and the base layer 21 in the region of the main surface (upper surface) S <b> 1 sandwiched between the pair of emitter layers 22. The first electrode (upper surface main electrode) 5 is disposed above the gate electrode 24 via the first insulating film 8a or the fourth insulating film 8g.

ｎ⁻型の半導体基板１の他方の主表面（下面）Ｓ２には、その全面に亘って、ｐ^＋型の下面半導体層（コレクタ層）９が形成されている。下面半導体層（コレクタ層）９には、その下面の全面に亘って、コレクタ電極として機能する第４電極（下面主電極）１０が形成されている。第４電極（下面主電極）１０は、下面半導体層（コレクタ層）９にオーミック接合している。 On the other main surface (lower surface) S2 of the n ⁻ type semiconductor substrate 1, a p ⁺ type lower surface semiconductor layer (collector layer) 9 is formed over the entire surface. In the lower surface semiconductor layer (collector layer) 9, a fourth electrode (lower surface main electrode) 10 that functions as a collector electrode is formed over the entire lower surface. The fourth electrode (lower surface main electrode) 10 is in ohmic contact with the lower surface semiconductor layer (collector layer) 9.

能動領域１２の外側（端部側）には、ガードリング領域１３が設けられている。ガードリング領域１３には、ｎ⁻型の半導体基板１の一方の主表面（上面）Ｓ１に、ｐ型（第１導電型）の複数（図２の例では５個）のガードリング３ａ〜３ｅが形成されている。ガードリング３ａ〜３ｅの下方には、ガードリング３ａ〜３ｅに対向するように、主表面（下面）Ｓ２に下面半導体層９が設けられている。 A guard ring region 13 is provided on the outer side (end side) of the active region 12. In the guard ring region 13, one main surface (upper surface) S <b> 1 of the n ⁻ type semiconductor substrate 1 has a plurality of p-type (first conductivity type) (five in the example of FIG. 2) guard rings 3 a to 3 e. Is formed. A lower semiconductor layer 9 is provided on the main surface (lower surface) S2 below the guard rings 3a to 3e so as to face the guard rings 3a to 3e.

ガードリング領域１３の外側（端部側）には、チャネルストッパ領域１４が設けられている。チャネルストッパ領域１４には、ｎ⁻型の半導体基板１の一方の主表面（上面）Ｓ１に、チャネルストッパとして機能するｎ^＋型（第２導電型）の第１半導体層４ａとｎ型（第２導電型）の第２半導体層４ｂが形成されている。第２半導体層４ｂの下方には、第２半導体層４ｂに対向するように、主表面（下面）Ｓ２に下面半導体層９が設けられている。 A channel stopper region 14 is provided on the outer side (end portion side) of the guard ring region 13. In the channel stopper region 14, an n ⁺ type (second conductivity type) first semiconductor layer 4 a that functions as a channel stopper and an n type (second type) are formed on one main surface (upper surface) S 1 of the n ⁻ type semiconductor substrate 1. 2 conductivity type) second semiconductor layer 4b is formed. Below the second semiconductor layer 4b, a lower surface semiconductor layer 9 is provided on the main surface (lower surface) S2 so as to face the second semiconductor layer 4b.

第１半導体層４ａは、主表面（上面）Ｓ１に形成され、半導体基板１の上方と側方に露出している。第１半導体層４ａは、第２半導体層４ｂによって、ｎ⁻型の半導体基板１から分離している。第１半導体層４ａとｎ⁻型の半導体基板１の間に、第２半導体層４ｂが挟まっている。 The first semiconductor layer 4a is formed on the main surface (upper surface) S1, and is exposed above and to the side of the semiconductor substrate 1. The first semiconductor layer 4a is separated from the n ⁻ type semiconductor substrate 1 by the second semiconductor layer 4b. A second semiconductor layer 4b is sandwiched between the first semiconductor layer 4a and the n ⁻ type semiconductor substrate 1.

第２半導体層４ｂは、第１半導体層４ａの直下に配置され、半導体基板１の側方に露出している。また、第２半導体層４ｂのガードリング領域１３側の端は、第１半導体層４ａのガードリング領域１３側の端より、ガードリング領域１３に近接している。第２半導体層４ｂは、ｎ⁻型の半導体基板１を介すことで、ガードリング３ｅから離れている。第２半導体層４ｂは、前記主表面（上面）Ｓ１から前記主表面（下面）Ｓ２に縦断する方向に第１半導体層４ａを取り囲んでいる。ｎ型の第２半導体層４ｂの不純物濃度は、ｎ^＋型の第１半導体層４ａの不純物濃度より低く、ｎ⁻型の半導体基板１の不純物濃度より高くなっている。 The second semiconductor layer 4 b is disposed immediately below the first semiconductor layer 4 a and is exposed to the side of the semiconductor substrate 1. The end of the second semiconductor layer 4b on the guard ring region 13 side is closer to the guard ring region 13 than the end of the first semiconductor layer 4a on the guard ring region 13 side. The second semiconductor layer 4 b is separated from the guard ring 3 e through the n ⁻ type semiconductor substrate 1. The second semiconductor layer 4b surrounds the first semiconductor layer 4a in the longitudinal direction from the main surface (upper surface) S1 to the main surface (lower surface) S2. The impurity concentration of the n-type second semiconductor layer 4 b is lower than the impurity concentration of the n ⁺ -type first semiconductor layer 4 a and higher than the impurity concentration of the n ⁻ -type semiconductor substrate 1.

第１絶縁膜８ａは、能動領域１２から、複数のガードリング３ａ〜３ｅの内の最内周のガードリング３ａに跨り、前記主表面（上面）Ｓ１上に形成されている。 The first insulating film 8a is formed on the main surface (upper surface) S1 so as to straddle from the active region 12 to the innermost guard ring 3a of the plurality of guard rings 3a to 3e.

第２絶縁膜８ｂは、隣り合う２つのガードリング３ａと３ｂに跨り、前記主表面（上面）Ｓ１上に形成されている。第２絶縁膜８ｃは、隣り合う２つのガードリング３ｂと３ｃに跨り、前記主表面（上面）Ｓ１上に形成されている。第２絶縁膜８ｄは、隣り合う２つのガードリング３ｃと３ｄに跨り、前記主表面（上面）Ｓ１上に形成されている。第２絶縁膜８ｅは、隣り合う２つのガードリング３ｄと３ｅに跨り、前記主表面（上面）Ｓ１上に形成されている。 The second insulating film 8b is formed on the main surface (upper surface) S1 across the two adjacent guard rings 3a and 3b. The second insulating film 8c is formed on the main surface (upper surface) S1 across the two adjacent guard rings 3b and 3c. The second insulating film 8d is formed on the main surface (upper surface) S1 across two adjacent guard rings 3c and 3d. The second insulating film 8e is formed on the main surface (upper surface) S1 across the two adjacent guard rings 3d and 3e.

第３絶縁膜８ｆは、複数のガードリング３ａ〜３ｅの内の最外周のガードリング３ｅと、チャネルストッパとして機能する第１半導体層４ａと第２半導体層４ｂに跨り、前記主表面（上面）Ｓ１上に形成されている。第３絶縁膜８ｆは、前記主表面（上面）Ｓ１において、第１半導体層４ａと第２半導体層４ｂに接している。 The third insulating film 8f extends over the outermost guard ring 3e of the plurality of guard rings 3a to 3e, the first semiconductor layer 4a and the second semiconductor layer 4b functioning as channel stoppers, and the main surface (upper surface). It is formed on S1. The third insulating film 8f is in contact with the first semiconductor layer 4a and the second semiconductor layer 4b on the main surface (upper surface) S1.

複数の第２電極（フィールド電極）６ａ、６ｂ、６ｃ、６ｄ、６ｅは、複数のガードリング３ａ、３ｂ、３ｃ、３ｄ、３ｅ毎に１つずつオーミック接合し、第２絶縁膜８ｂ、８ｃ、８ｄ、８ｅ上に形成されている。 The plurality of second electrodes (field electrodes) 6a, 6b, 6c, 6d, 6e are in ohmic contact with each of the plurality of guard rings 3a, 3b, 3c, 3d, 3e, and the second insulating films 8b, 8c, It is formed on 8d and 8e.

第２電極６ａは、前記主表面（上面）Ｓ１上でガードリング３ａにオーミック接合している。かつ、第２電極６ａは、第１絶縁膜８ａと第２絶縁膜８ｂ上に形成されている。第２電極６ｂは、前記主表面（上面）Ｓ１上でガードリング３ｂにオーミック接合している。かつ、第２電極６ｂは、第２絶縁膜８ｂと８ｃ上に形成されている。第２電極６ｃは、前記主表面（上面）Ｓ１上でガードリング３ｃにオーミック接合している。かつ、第２電極６ｃは、第２絶縁膜８ｃと８ｄ上に形成されている。第２電極６ｄは、前記主表面（上面）Ｓ１上でガードリング３ｄにオーミック接合している。かつ、第２電極６ｄは、第２絶縁膜８ｄと８ｅ上に形成されている。第２電極６ｅは、前記主表面（上面）Ｓ１上でガードリング３ｅにオーミック接合している。かつ、第２電極６ｅは、第２絶縁膜８ｅと第３絶縁膜８ｆ上に形成されている。 The second electrode 6a is in ohmic contact with the guard ring 3a on the main surface (upper surface) S1. The second electrode 6a is formed on the first insulating film 8a and the second insulating film 8b. The second electrode 6b is in ohmic contact with the guard ring 3b on the main surface (upper surface) S1. The second electrode 6b is formed on the second insulating films 8b and 8c. The second electrode 6c is in ohmic contact with the guard ring 3c on the main surface (upper surface) S1. The second electrode 6c is formed on the second insulating films 8c and 8d. The second electrode 6d is in ohmic contact with the guard ring 3d on the main surface (upper surface) S1. The second electrode 6d is formed on the second insulating films 8d and 8e. The second electrode 6e is in ohmic contact with the guard ring 3e on the main surface (upper surface) S1. The second electrode 6e is formed on the second insulating film 8e and the third insulating film 8f.

第３電極（ストッパ電極）７は、前記主表面（上面）Ｓ１上で第１半導体層４ａ（チャネルストッパ）にオーミック接合している。第３電極７は、第３絶縁膜８ｆ上に形成されている。 The third electrode (stopper electrode) 7 is in ohmic contact with the first semiconductor layer 4a (channel stopper) on the main surface (upper surface) S1. The third electrode 7 is formed on the third insulating film 8f.

このような半導体装置１００に対し、例えば、第１電極（上面主電極）５を０（ゼロ）Ｖに設定し、第４電極（下面主電極）１０に１２００Ｖを印加する。第４電極（下面主電極）１０にオーミック接合する下面半導体層（コレクタ層）９と、チャネルストッパの第１半導体層４ａと第２半導体層４ｂとは、順バイアスの状態となり、チャネルストッパの第１半導体層４ａ、第２半導体層４ｂは、第４電極（下面主電極）１０（下面半導体層（コレクタ層）９）と略同電位の略１２００Ｖとなる。 For such a semiconductor device 100, for example, the first electrode (upper surface main electrode) 5 is set to 0 (zero) V, and 1200 V is applied to the fourth electrode (lower surface main electrode) 10. The lower surface semiconductor layer (collector layer) 9 that is in ohmic contact with the fourth electrode (lower surface main electrode) 10, the first semiconductor layer 4a and the second semiconductor layer 4b of the channel stopper are in a forward bias state, and the The first semiconductor layer 4a and the second semiconductor layer 4b have approximately 1200 V, which is substantially the same potential as the fourth electrode (lower surface main electrode) 10 (lower surface semiconductor layer (collector layer) 9).

一方、０（ゼロ）Ｖに設定された第１電極（上面主電極）５にオーミック接合するｐ型のベース層２１と、１２００Ｖに昇圧されたチャネルストッパの第１半導体層４ａ、第２半導体層４ｂとは、逆バイアスの状態になる。ベース層２１と第２半導体層４ｂの間には、複数のガードリング３ａ〜３ｅが設けられている。前記逆バイアスの状態により、ガードリング３ａ、３ｂ、３ｃ、３ｄ、３ｅは、自身及びその周辺に空乏層を広げる。ガードリング３ａ、３ｂ、３ｃ、３ｄ、３ｅ毎に空乏層を形成することで、隣り合うガードリング３ａ、３ｂ、３ｃ、３ｄ、３ｅの間隙毎に電界（電圧）を分散させ、強電界を徐々に緩和させる。具体的に、各ガードリング３ａ、３ｂ、３ｃ、３ｄ、３ｅの電位は、それぞれ略２００Ｖ、略４００Ｖ、略６００Ｖ、略８００Ｖ、略１０００Ｖとなる。なお、本実施形態では、ガードリング３ａ、３ｂ、３ｃ、３ｄ、３ｅが５本の場合を例示しているが、５本に限定されるものではなく、耐圧設計に応じて適宜選択されるものである。 On the other hand, a p-type base layer 21 that is in ohmic contact with the first electrode (upper surface main electrode) 5 set to 0 (zero) V, and a first semiconductor layer 4a and a second semiconductor layer that are channel stoppers boosted to 1200V. 4b is in a reverse bias state. A plurality of guard rings 3a to 3e are provided between the base layer 21 and the second semiconductor layer 4b. Due to the reverse bias state, the guard rings 3a, 3b, 3c, 3d, and 3e spread a depletion layer on and around them. By forming a depletion layer for each of the guard rings 3a, 3b, 3c, 3d, and 3e, an electric field (voltage) is dispersed for each gap between the adjacent guard rings 3a, 3b, 3c, 3d, and 3e, and a strong electric field is gradually generated. To relax. Specifically, the potentials of the guard rings 3a, 3b, 3c, 3d, and 3e are approximately 200V, approximately 400V, approximately 600V, approximately 800V, and approximately 1000V, respectively. In the present embodiment, the case of five guard rings 3a, 3b, 3c, 3d, and 3e is illustrated. However, the number of guard rings is not limited to five, and is appropriately selected according to the withstand voltage design. It is.

ガードリング３ａ、３ｂ、３ｃ、３ｄ、３ｅにオーミック接合する第２電極（フィールド電極）６ａ、６ｂ、６ｃ、６ｄ、６ｅの電位も、それぞれ略２００Ｖ、略４００Ｖ、略６００Ｖ、略８００Ｖ、略１０００Ｖとなる。 The potentials of the second electrodes (field electrodes) 6a, 6b, 6c, 6d, and 6e that are in ohmic contact with the guard rings 3a, 3b, 3c, 3d, and 3e are also approximately 200V, approximately 400V, approximately 600V, approximately 800V, and approximately 1000V, respectively. It becomes.

第１電極（上面主電極）５、第２電極（フィールド電極）６ａ、６ｂ、６ｃ、６ｄ、６ｅ、第３電極（ストッパ電極）７は、絶縁膜８ａ〜８ｆを介した電界効果により、半導体基板１に形成される空乏層を拡げ、ベース層２１、ガードリング３ａ、３ｂ、３ｃ、３ｄ、３ｅ、チャネルストッパの第１半導体層４ａと第２半導体層４ｂの、角部に掛かる電界集中を緩和する役割を果たす。そのため、絶縁膜８ａ〜８ｆの上をできるだけ第１電極（上面主電極）５、第２電極（フィールド電極）６ａ、６ｂ、６ｃ、６ｄ、６ｅ、第３電極（ストッパ電極）７で覆うことが好ましい。しかし、隣接する電極間には電位差が存在することから必要最低限の幅の間隙による絶縁が要求されることになる。このような要求に対し、電極のサイドエッチ量が少なく、加工精度の高いドライエッチングが利用される。ドライエッチングの詳細については後記する。 The first electrode (upper surface main electrode) 5, the second electrode (field electrode) 6a, 6b, 6c, 6d, 6e, and the third electrode (stopper electrode) 7 are made of a semiconductor by the electric field effect through the insulating films 8a to 8f. The depletion layer formed on the substrate 1 is expanded, and the electric field concentration applied to the corners of the base layer 21, the guard rings 3a, 3b, 3c, 3d, and 3e, the channel stopper first semiconductor layer 4a and the second semiconductor layer 4b is reduced. Play a role in mitigating. Therefore, it is possible to cover the insulating films 8a to 8f as much as possible with the first electrode (upper surface main electrode) 5, the second electrodes (field electrodes) 6a, 6b, 6c, 6d and 6e, and the third electrode (stopper electrode) 7. preferable. However, since there is a potential difference between adjacent electrodes, insulation by a gap having a minimum width is required. In response to such a demand, dry etching with a high processing accuracy is used with a small amount of side etching of the electrode. Details of dry etching will be described later.

なお、本実施形態では、半導体基板１として、ｎ⁻型の半導体基板を用いた場合を説明したが、これに限らず、ｐ⁻型の半導体基板を用いてもよい。この場合、他部分の導電型のｐ型とｎ型を全て逆にすればよい。 In the present embodiment, the case where an n ⁻ type semiconductor substrate is used as the semiconductor substrate 1 has been described. However, the present invention is not limited to this, and a p ⁻ type semiconductor substrate may be used. In this case, all the other p-type and n-type conductivity may be reversed.

（半導体装置の製造方法）
本発明の実施形態に係る半導体装置の製造方法は、結果として所望の構造が形成できれば、その製造方法に特段の限定は無く従前の方法を用いることができる。後記では一例を挙げて本発明の実施形態に係る半導体装置の製造方法を説明するが、説明のない工程については、従前の方法を用いることができるのである。 (Method for manufacturing semiconductor device)
In the method for manufacturing a semiconductor device according to the embodiment of the present invention, if a desired structure can be formed as a result, the manufacturing method is not particularly limited and a conventional method can be used. In the following description, a method for manufacturing a semiconductor device according to an embodiment of the present invention will be described with an example. However, a conventional method can be used for a process not described.

まず、能動領域１２のベース層２１とエミッタ層２２と、チャネルストッパ領域１４の第１半導体層４ａと第２半導体層４ｂの形成について説明する。最初に、ｐ型のベース層２１用のホトレジストパターンを設けて不純物としてボロン（Ｂ）をイオン注入し、次に、ｎ型の第２半導体層４ｂ用のホトレジストパターンを設けて不純物としてリン（Ｐ）をイオン注入し、その後、熱処理して不純物を活性化させる。これにより、ｐ型のベース層２１とｎ型の第２半導体層４ｂを形成できる。ｎ^＋型のエミッタ層２２とｎ^＋型の第１半導体層４ａ兼用のホトレジストパターンを設けて不純物として砒素（Ａｓ）をイオン注入し、その後、熱処理して不純物を活性化させる。これにより、ｎ^＋型のエミッタ層２２とｎ^＋型の第１半導体層４ａを形成できる。 First, formation of the base layer 21 and the emitter layer 22 in the active region 12 and the first semiconductor layer 4a and the second semiconductor layer 4b in the channel stopper region 14 will be described. First, a photoresist pattern for the p-type base layer 21 is provided and boron (B) is ion-implanted as an impurity. Next, a photoresist pattern for the n-type second semiconductor layer 4b is provided and phosphorus (P ) Are implanted and then heat-treated to activate the impurities. Thereby, the p-type base layer 21 and the n-type second semiconductor layer 4b can be formed. Arsenic (As) is ion-implanted as an impurity by providing an n ⁺ -type emitter layer 22 and an n ⁺ -type first semiconductor layer 4a photoresist pattern, and then heat-treated to activate the impurity. Thereby, the n ⁺ -type emitter layer 22 and the n ⁺ -type first semiconductor layer 4a can be formed.

次に、ガードリング３ａ、３ｂ、３ｃ、３ｄ、３ｅと下面半導体層９を形成し、第１絶縁膜８ａ、第２絶縁膜８ｂ、８ｃ、８ｄ、８ｅ、第３絶縁膜８ｆ、第４絶縁膜８ｇを、主表面（上面）Ｓ１上に形成する。 Next, the guard rings 3a, 3b, 3c, 3d, and 3e and the lower semiconductor layer 9 are formed, the first insulating film 8a, the second insulating films 8b, 8c, 8d, and 8e, the third insulating film 8f, and the fourth insulating film. A film 8g is formed on the main surface (upper surface) S1.

次に、主表面（上面）Ｓ１上に、第１電極（上面主電極、エミッタ電極）５と、第２電極（フィールド電極）６ａ、６ｂ、６ｃ、６ｄ、６ｅと、第３電極（ストッパ電極）７を、前記ドライエッチングにより形成し、最後に、主表面（下面）Ｓ２上に、第４電極（下面主電極、コレクタ電極）１０を形成する。なお、第１電極５と、第２電極６ａ、６ｂ、６ｃ、６ｄ、６ｅと、第３電極７は、その素材として従前のものを利用することができるが、アルミニウム（Ａｌ）もしくはアルミニウムにケイ素（Ｓｉ）および/または銅（Ｃｕ）が添加された合金を用いることは好ましい。また、必要に応じて、第１電極５と、第２電極６ａ、６ｂ、６ｃ、６ｄ、６ｅと、第３電極７の下部にバリアメタル層を形成してもよい。バリアメタル層の素材としては、二珪化モリブデン（ＭｏＳｉ_２）、チタン・タングステン合金（ＴｉＷ）、窒化チタン（ＴｉＮ）またはチタン（Ｔｉ）を用いることが好ましい。 Next, on the main surface (upper surface) S1, a first electrode (upper surface main electrode, emitter electrode) 5, second electrodes (field electrodes) 6a, 6b, 6c, 6d, 6e, and a third electrode (stopper electrode). ) 7 is formed by the dry etching, and finally, a fourth electrode (lower surface main electrode, collector electrode) 10 is formed on the main surface (lower surface) S2. The first electrode 5, the second electrodes 6a, 6b, 6c, 6d, and 6e, and the third electrode 7 can be made of conventional materials, but aluminum (Al) or aluminum with silicon It is preferable to use an alloy to which (Si) and / or copper (Cu) is added. Moreover, you may form a barrier metal layer in the lower part of the 1st electrode 5, 2nd electrode 6a, 6b, 6c, 6d, 6e, and the 3rd electrode 7 as needed. As a material for the barrier metal layer, molybdenum disilicide (MoSi ₂ ), titanium-tungsten alloy (TiW), titanium nitride (TiN), or titanium (Ti) is preferably used.

第１電極５と、第２電極６ａ、６ｂ、６ｃ、６ｄ、６ｅと、第３電極７は、厚さが３〜７μｍと厚いため、ホトレジストパターンをマスクに、ウェットエッチでハーフエッチした後に、異方性のドライエッチングにより形成する。異方性のドライエッチングを使用することでホトレジストパターンと同寸法で、第１電極５と、第２電極６ａ、６ｂ、６ｃ、６ｄ、６ｅと、第３電極７をエッチングすることができるため、電極間隔を精度良く形成することができる。 Since the first electrode 5, the second electrodes 6a, 6b, 6c, 6d, 6e, and the third electrode 7 are as thick as 3 to 7 μm, the photoresist pattern is used as a mask and half-etched by wet etching. It is formed by anisotropic dry etching. Since the first electrode 5, the second electrodes 6a, 6b, 6c, 6d, and 6e and the third electrode 7 can be etched with the same dimensions as the photoresist pattern by using anisotropic dry etching, The electrode spacing can be formed with high accuracy.

図３に、図２のチャネルストッパ領域１４周辺の拡大図を示す。前記ドライエッチングで、第１電極５と、第２電極６ａ、６ｂ、６ｃ、６ｄ、６ｅと、第３電極７をエッチングする際には、電極間を確実に分離するため、オーバーエッチングを行う。このため、第１半導体層４ａは、前記ドライエッチングによって露出した後も、オーバーエッチングによって、更にエッチングされることになる。 FIG. 3 shows an enlarged view around the channel stopper region 14 of FIG. When the first electrode 5, the second electrodes 6a, 6b, 6c, 6d, 6e, and the third electrode 7 are etched by the dry etching, over-etching is performed to reliably separate the electrodes. For this reason, even after the first semiconductor layer 4a is exposed by the dry etching, the first semiconductor layer 4a is further etched by overetching.

この結果、図４に示すように、第１半導体層４ａを詳細に記載すると、オーバーエッチングにより、第１半導体層４ａの一部がエッチングされ、主表面（上面）Ｓ１からの深さＹの段差が生じている。そして、前記ドライエッチングのエッチング条件の変動により、オーバーエッチングによるエッチング量が増加した場合には、図５に示すように、段差の底面は、第２半導体層４ｂに達し、第２半導体層４ｂが主表面（上面）Ｓ１側に露出する。 As a result, as shown in FIG. 4, when the first semiconductor layer 4a is described in detail, a part of the first semiconductor layer 4a is etched by overetching, and a step with a depth Y from the main surface (upper surface) S1 is formed. Has occurred. Then, when the etching amount by over-etching increases due to the variation of the etching conditions of the dry etching, as shown in FIG. 5, the bottom surface of the step reaches the second semiconductor layer 4b, and the second semiconductor layer 4b It is exposed on the main surface (upper surface) S1 side.

ただ、主表面（上面）Ｓ１から第２半導体層４ｂの底面までの深さＸは、２μｍ以上に設定されているので、エッチング条件がばらついても、オーバーエッチングにより、段差の深さＹが、第２半導体層４ｂの底面に達することはない。 However, since the depth X from the main surface (upper surface) S1 to the bottom surface of the second semiconductor layer 4b is set to 2 μm or more, even if the etching conditions vary, the depth Y of the step is caused by overetching. It does not reach the bottom surface of the second semiconductor layer 4b.

図６のグラフに、主表面（上面）Ｓ１から第２半導体層４ｂの底面までの深さＸと、半導体装置１００の主耐圧との関係を示す。この関係は、発明者らがシミュレーション解析と実証試験により得られた結果である。主耐圧の必要最小耐圧Ｖｍｉｎを確保するためには、主表面（上面）Ｓ１から第２半導体層４ｂの底面までの深さＸを、２μｍより小さい最小深さＸｍｉｎ以上に設定すればよいことがわかる。しかし、エッチング条件がばらつくと、段差の深さＹが最小深さＸｍｉｎを下回る場合があると考えられる。そこで、エッチング条件がばらついて段差の深さＹが最大になった場合でも（Ｙ＝Ｙｍａｘ）、深さＹが最小深さＸｍｉｎに達しないように、深さＸを２μｍ以上に設定している。なお、２μｍ以上の深さＸは、厚さが３〜７μｍの第３電極７等のオーバーエッチングに対応した深さＸであるので、深さＸは、第３電極７等の厚さに応じて適宜変更されることになる。 The graph of FIG. 6 shows the relationship between the depth X from the main surface (upper surface) S1 to the bottom surface of the second semiconductor layer 4b and the main breakdown voltage of the semiconductor device 100. This relationship is a result obtained by the inventors through simulation analysis and verification tests. In order to ensure the necessary minimum withstand voltage Vmin of the main withstand voltage, the depth X from the main surface (upper surface) S1 to the bottom surface of the second semiconductor layer 4b may be set to a minimum depth Xmin of less than 2 μm. Recognize. However, if the etching conditions vary, the depth Y of the step may be less than the minimum depth Xmin. Therefore, even when the etching conditions vary and the depth Y of the step becomes maximum (Y = Ymax), the depth X is set to 2 μm or more so that the depth Y does not reach the minimum depth Xmin. . Since the depth X of 2 μm or more is the depth X corresponding to the overetching of the third electrode 7 etc. having a thickness of 3 to 7 μm, the depth X depends on the thickness of the third electrode 7 etc. Will be changed accordingly.

図５のように、段差の深さＹが第１半導体層４ａの深さより深くなっても、側方に露出するように半導体装置１００の端部（端面）に第２半導体層４ｂが配置されているので、半導体装置１００の端部（端面）に沿って、下面半導体層９から、ｎ⁻型の半導体基板１を経て、第２半導体層４ｂまで、高電位の等電位に設定することができ、ガードリング３ｅから伸びる空乏層が、ｎ⁻型の半導体基板１における半導体装置１００の端部（端面）に達するのを防止することができる。そして、半導体装置１００の耐圧の低下を抑制することができる。そして、図４のように、段差の深さＹが第１半導体層４ａの深さより浅く、半導体装置１００の端部（端面）に第２半導体層４ｂだけでなく第１半導体層４ａが配置されていれば、図５の場合以上に、ガードリング３ｅから伸びる空乏層が、ｎ⁻型の半導体基板１における半導体装置１００の端部（端面）に達するのを防止することができ、半導体装置１００の耐圧の低下を抑制することができる。逆に、図５の場合は、図４の場合に比べて、側方に露出する第１半導体層４ａの端面が、半導体装置１００の端部（端面）や第２半導体層４ｂの端面より、半導体装置１００の内側にシフトしたと考えられる。したがって、第１半導体層４ａの端面も、第２半導体層４ｂを介して、高電位の等電位に設定することができ、ガードリング３ｅから伸びる空乏層が、半導体装置１００の端部（端面）に達するのを防止することができるのである。 As shown in FIG. 5, the second semiconductor layer 4b is disposed at the end (end face) of the semiconductor device 100 so as to be exposed to the side even if the step depth Y is deeper than the depth of the first semiconductor layer 4a. Therefore, a high equipotential can be set along the end (end face) of the semiconductor device 100 from the lower surface semiconductor layer 9 through the n ⁻ type semiconductor substrate 1 to the second semiconductor layer 4b. It is possible to prevent the depletion layer extending from the guard ring 3e from reaching the end (end face) of the semiconductor device 100 in the n ⁻ type semiconductor substrate 1. And the fall of the proof pressure of the semiconductor device 100 can be suppressed. As shown in FIG. 4, the depth Y of the step is shallower than the depth of the first semiconductor layer 4 a, and not only the second semiconductor layer 4 b but also the first semiconductor layer 4 a is disposed at the end (end face) of the semiconductor device 100. 5, it is possible to prevent the depletion layer extending from the guard ring 3 e from reaching the end (end face) of the semiconductor device 100 in the n ⁻ type semiconductor substrate 1 more than in the case of FIG. It is possible to suppress a decrease in the breakdown voltage. Conversely, in the case of FIG. 5, the end face of the first semiconductor layer 4 a exposed to the side is more than the end face (end face) of the semiconductor device 100 and the end face of the second semiconductor layer 4 b compared to the case of FIG. 4. It is considered that the semiconductor device 100 has shifted to the inside. Therefore, the end face of the first semiconductor layer 4a can also be set to a high equipotential via the second semiconductor layer 4b, and the depletion layer extending from the guard ring 3e is the end (end face) of the semiconductor device 100. Can be prevented.

１半導体基板
２主機能素子部
３ａ、３ｂ、３ｃ、３ｄ、３ｅガードリング
４ａ第１半導体層（チャネルストッパ）
４ｂ第２半導体層（チャネルストッパ）
５第１電極（上面主電極、エミッタ電極）
６ａ、６ｂ、６ｃ、６ｄ、６ｅ第２電極（フィールド電極）
７第３電極（ストッパ電極）
８ａ第１絶縁膜
８ｂ、８ｃ、８ｄ、８ｅ第２絶縁膜
８ｆ第３絶縁膜
８ｇ第４絶縁膜
９下面半導体層（コレクタ層）
１０第４電極（下面主電極、コレクタ電極）
１２能動領域
１３ガードリング領域
１４チャネルストッパ領域
２１ベース層
２２エミッタ層
２３ゲート絶縁膜
２４ゲート電極
１００（パワー）半導体装置
Ｓ１主表面（上面）
Ｓ２主表面（下面） DESCRIPTION OF SYMBOLS 1 Semiconductor substrate 2 Main functional element part 3a, 3b, 3c, 3d, 3e Guard ring 4a 1st semiconductor layer (channel stopper)
4b Second semiconductor layer (channel stopper)
5 First electrode (upper surface main electrode, emitter electrode)
6a, 6b, 6c, 6d, 6e Second electrode (field electrode)
7 Third electrode (stopper electrode)
8a First insulating film 8b, 8c, 8d, 8e Second insulating film 8f Third insulating film 8g Fourth insulating film 9 Lower semiconductor layer (collector layer)
10 4th electrode (lower surface main electrode, collector electrode)
DESCRIPTION OF SYMBOLS 12 Active area | region 13 Guard ring area | region 14 Channel stopper area | region 21 Base layer 22 Emitter layer 23 Gate insulating film 24 Gate electrode 100 (Power) Semiconductor device S1 Main surface (upper surface)
S2 Main surface (bottom surface)

Claims

An active region formed on one main surface of the semiconductor substrate;
A guard ring region in which a plurality of first conductivity type guard rings are formed on the one main surface so as to surround the active region;
A channel stopper region in which a second conductivity type channel stopper is formed on the one main surface so as to surround the guard ring region;
A first conductivity type lower surface semiconductor layer formed on the other main surface of the semiconductor substrate, facing the active region, the guard ring region, and the channel stopper region;
A first insulating film formed on the one main surface straddling the active region and the innermost guard ring of the plurality of guard rings;
A second insulating film formed on the main surface straddling two adjacent guard rings;
A third insulating film formed on the one main surface straddling the outermost guard ring of the plurality of guard rings and the channel stopper;
A first electrode bonded to the active region and formed on the first insulating film;
A plurality of second electrodes formed on the second insulating film, one bonded for each of the plurality of guard rings;
A third electrode bonded to the channel stopper and formed on the third insulating film;
A semiconductor device having a fourth electrode joined to the lower semiconductor layer,
The channel stopper is
A first conductive layer of a second conductivity type formed on the one main surface, bonded to the third electrode, and exposed to the side of the semiconductor substrate;
The first main surface is in contact with the third insulating film, disposed immediately below the first semiconductor layer, exposed to the side of the semiconductor substrate, and has an impurity concentration lower than that of the first semiconductor layer and higher than that of the semiconductor substrate. A semiconductor device comprising: a second semiconductor layer of a second conductivity type.

2. The semiconductor device according to claim 1, wherein a depth from the one main surface to a bottom surface of the second semiconductor layer is 2 μm or more.