JP2012003460A - Analyzing process for 3d mounting boards - Google Patents
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Abstract
【課題】多層配線基板上にPoPのような三次元実装部品が実装された多層配線基板の機械特性を解析する際に、モデル生成処理時間の削減を目的とする。
【解決手段】基板中心に部品と接合部を配置し、基板と部品と接合部を結合することでパッケージ部品のモデルを生成する工程(ステップS1)と、ステップS1を繰り返し生成されるパッケージ部品を用いて、三次元実装部品とするために積み重ねるための上側と下側となるパッケージ部品のモデルを選択し、上側のパッケージ部品の接合部下面と下側のパッケージ部品の基板上面とを位置合わせし、前記接合部下面と前記基板上面を結合して三次元実装部品のモデルを生成する工程(ステップS5)と、三次元実装部品と多層配線基板を結合してモデルを生成する工程(ステップS7)と、解析対象のモデルに境界条件を与えて変形を計算する工程(ステップS8)を有する。
【選択図】図2An object of the present invention is to reduce model generation processing time when analyzing the mechanical characteristics of a multilayer wiring board in which a three-dimensional mounting component such as PoP is mounted on the multilayer wiring board.
A step of generating a model of a package component by arranging a component and a joint at the center of the substrate and coupling the substrate, the component, and the joint (step S1), and a package component that is repeatedly generated in step S1. Use to select the upper and lower package component models to be stacked for a 3D mounting component, and align the lower package component joint lower surface with the lower package component upper substrate surface. A step of generating a model of a three-dimensional mounting component by combining the lower surface of the joint and the upper surface of the substrate (step S5), and a step of generating a model by combining the three-dimensional mounting component and the multilayer wiring board (step S7). And a step of calculating a deformation by giving a boundary condition to the model to be analyzed (step S8).
[Selection] Figure 2
Description
本発明は、各種の電子機器の電子回路の構築の際に使用され、多層配線基板に三次元実装部品を実装した状態での実装基板の物理特性の解析を行うための三次元実装基板用解析方法に関するものである。 The present invention is used in the construction of electronic circuits of various electronic devices, and is used for analysis of a three-dimensional mounting board for analyzing physical characteristics of a mounting board in a state where a three-dimensional mounting component is mounted on a multilayer wiring board. It is about the method.
電子機器の小型化を目的として、最近では電子部品の高密度実装のために、多層配線基板(三次元実装基板)が電子回路の構築に採用されている。多層配線基板の各レイヤーの配線パターンは、コンピュータ支援多層配線基板の設計CAD(Computer Aided Design)に回路データを入力することによって、電気性能を満足した多層配線パターンを得ることができる。 Recently, for the purpose of downsizing electronic devices, multilayer wiring boards (three-dimensional mounting boards) have been adopted in the construction of electronic circuits for high-density mounting of electronic components. As the wiring pattern of each layer of the multilayer wiring board, a multilayer wiring pattern satisfying electrical performance can be obtained by inputting circuit data to a computer aided design (CAD) of the computer-aided multilayer wiring board.
しかし、多層配線基板の各レイヤーの材質や配線パターンの幅、配線パターンの銅箔部分の残存率の違いや、内部に組み込まれる電子部品の剛性の違い、ビヤホールの位置や数、あるいは表面に実装された部品やその部品の実装方法などによって、完成した部品実装基板の機械的な性能が変動する。 However, the material of each layer of the multilayer wiring board, the width of the wiring pattern, the residual ratio of the copper foil part of the wiring pattern, the rigidity of the electronic components incorporated inside, the position and number of via holes, or mounted on the surface The mechanical performance of the completed component mounting board varies depending on the component and the mounting method of the component.
具体的には、作用する外力や温度変化によって基板に限界以上の反りが発生し、多層配線基板に動作不良が発生する可能性がある。 Specifically, the substrate may be warped more than the limit due to the applied external force or temperature change, and a malfunction may occur in the multilayer wiring board.
そのため、従来、部品を実装した多層配線基板の解析方法では、基板の外形形状であるパターンや厚みのデータを基に積層シェル要素やソリッド要素を用いて作成した基板と部品のモデルを結合することにより、部品を実装した多層配線基板全体のモデルを作成して解析している(たとえば、特許文献1参照。)。この積層シェル要素やソリッド要素のモデルに対し、外力や温度変化を与えた場合の形状変化が許容範囲を超えた変形の場合には、CADによる設計段階にフィードバックして、機械的な性能を満足した多層配線基板を設計している。 For this reason, conventional analysis methods for multilayer wiring boards with components mounted combine the model of the board and component created using laminated shell elements or solid elements based on the pattern and thickness data that are the outer shape of the board. Thus, a model of the entire multilayer wiring board on which components are mounted is created and analyzed (for example, see Patent Document 1). In the case of deformation exceeding the allowable range when the external force or temperature change is applied to the model of this laminated shell element or solid element, it is fed back to the design stage by CAD to satisfy the mechanical performance. Designed multilayer wiring board.
図11は特許文献1に記載された従来技術におけるモデル生成の手順を示す解析モデル図である。
FIG. 11 is an analysis model diagram showing a model generation procedure in the prior art described in
図11(a)は従来技術が対象としている部品119が実装された多層配線基板111を示しており、多層配線基板111は、図11(b)に示すように、配線層,絶縁層を各層の配線層の単層モデル112および絶縁層の単層モデル113として生成し、その後、図11(c)に示すように、生成された各層の単層モデル112,113を積層する。さらに図11(d)に示すように、基板外形の厚みに対して中央となる中立面に、配線層と絶縁層の厚み情報を特性として保有する2次元モデルの基板積層シェルモデルを生成する。
FIG. 11A shows a
多層配線基板に実装される部品は、従来技術では、図11(e)に示すように、基板との接合部から構成される1層目と、IC120と樹脂からなる2層目と、IC120をモールドする樹脂から構成される3層目とで構成される部品である。これを図11(f)に示すように、1層目,2層目,3層目の各層に分割し、各層を単層モデルで生成した後、図11(g)に示すように、部品外形の厚みに対して中央となる中立面に、1層目,2層目,3層目のIC,樹脂の材料,厚み情報を特性として保有する2次元モデルの部品積層シェルモデルを生成する。 As shown in FIG. 11E, the components mounted on the multilayer wiring board are divided into a first layer composed of a junction with the substrate, a second layer composed of IC120 and resin, and an IC120 as shown in FIG. It is a component composed of a third layer composed of resin to be molded. As shown in FIG. 11 (f), the first layer, the second layer, and the third layer are divided into layers, and each layer is generated by a single layer model. Then, as shown in FIG. Generate a two-dimensional model component stacking shell model with the characteristics of the first layer, second layer, third layer IC, resin material, and thickness information as the characteristics on the neutral plane that is the center with respect to the thickness of the outer shape. .
図11(h)は、生成された部品積層シェルモデル129が基板積層シェルモデル114に実装された状態の断面図である。部品積層シェルモデル129は、基板積層シェルモデル114の面内において設計で決定される配置位置に配置され、面外において積層シェルモデルを用いて中立面でモデルを生成していることから、基板積層シェルモデル114の厚みの1/2と部品積層シェルモデル129の厚みの1/2を加算した距離を離して配置される。
FIG. 11H is a cross-sectional view of a state in which the generated component laminated
さらに、部品積層シェルモデル129と基板積層シェルモデル114は、節点同士の自由度が同じになるように、接合要素128を用いて結合される。
Further, the component laminated
前記従来技術では、多層配線基板と部品とを一般的な考え方である積層シェルモデルを中立面でモデル化するという生成を行い、接合要素により各々のモデルの結合を行っている。 In the prior art, a multilayer shell model, which is a general idea of a multilayer wiring board and a component, is generated by modeling in a neutral plane, and the respective models are connected by joint elements.
しかしながら、実際の基板上の部品は、図12(a)に示すように、多層配線基板111,モールド樹脂139,IC120,アンダーフィル135から構成され、IC120は多層配線基板111とIC120の下面で結合されている。
However, as shown in FIG. 12A, the actual components on the board are composed of the
従来技術のように、部品積層シェルモデル129と基板積層シェルモデル114と接合要素128とによるモデルの生成を行った場合、図12(b)に示すように、部品の結合は部品の中立面で基板と結合され、本来部品の下面で結合されている状態と異なり、構造を正確に反映することができないという課題を有している。
When the model is generated by the component laminated
また、従来技術では、多層配線基板上に単体の部品を実装した場合の解析方法を提供しているのみである。このため、多層配線基板の面外方向へパッケージ部品を積層する多層配線基板の機械性能を解析する場合には、パッケージ部品の部品外形を考慮しながら積層していく必要がある。 The prior art only provides an analysis method when a single component is mounted on a multilayer wiring board. For this reason, when analyzing the mechanical performance of a multilayer wiring board in which package parts are stacked in the out-of-plane direction of the multilayer wiring board, it is necessary to stack them while considering the component external shape of the package parts.
本発明は、前記従来技術の課題を解決するものであり、多層配線基板上の構造を正確に反映し、三次元実装基板のモデル作成時間の削減を図ることができる三次元実装基板用解析方法を提供することを目的とする。 The present invention solves the above-described problems of the prior art, accurately reflects the structure on the multilayer wiring board, and can reduce the model creation time of the three-dimensional mounting board. The purpose is to provide.
上記目的を達成するため、本発明の三次元実装基板用解析方法は、多層配線基板の表面にパッケージ部品を積み重ねた三次元実装部品を取り付けて構成された三次元実装基板の特性を解析する際に、パッケージ基板を中心に部品とパッケージ接合部を配置し、前記パッケージ基板と前記部品と前記パッケージ接合部とを結合することにより前記パッケージ部品のモデルを生成するパッケージモデル生成工程と、前記パッケージモデル生成工程を繰り返して生成された複数のパッケージ部品モデルを用い、上側および下側となるパッケージ部品モデルを選択し、前記上側のパッケージ部品モデルの接合部下面と前記下側のパッケージ部品モデルの基板上面とを位置合わせし、前記接合部下面と前記基板上面とを結合し、前記三次元実装部品モデルを生成する三次元実装部品モデル生成工程と、前記三次元実装部品モデルと前記多層配線基板の多層配線基板モデルとを結合して三次元実装基板モデルを生成する三次元実装部品実装基板モデル生成工程と、前記三次元実装基板モデルに境界条件を与えて前記三次元実装基板の特性を計算する特性計算工程と、を有することを特徴とする。 In order to achieve the above object, the analysis method for a three-dimensional mounting board according to the present invention analyzes a characteristic of a three-dimensional mounting board configured by attaching a three-dimensional mounting part in which package parts are stacked on the surface of a multilayer wiring board. A package model generating step of generating a model of the package component by disposing a component and a package joint portion around the package substrate and combining the package substrate, the component and the package joint portion; and the package model Using a plurality of package component models generated by repeating the generation process, the upper and lower package component models are selected, the joint lower surface of the upper package component model, and the substrate upper surface of the lower package component model And joining the lower surface of the joint and the upper surface of the substrate, A three-dimensional mounting component model generation step for generating a three-dimensional mounting component model by combining the three-dimensional mounting component model and the multilayer wiring substrate model of the multilayer wiring substrate. And a characteristic calculation step of calculating a characteristic of the three-dimensional mounting board by giving a boundary condition to the three-dimensional mounting board model.
本発明の三次元実装基板解析方法によれば、パッケージ部品の構造を正確に反映できると共に、三次元実装部品モデルを容易に生成することが可能になる。さらに任意の個数のパッケージ部品モデルを積み重ねることが可能になる。 According to the three-dimensional mounting board analysis method of the present invention, it is possible to accurately reflect the structure of a package component and to easily generate a three-dimensional mounting component model. Further, an arbitrary number of package part models can be stacked.
また、パッケージ部品のモールド樹脂の有無や接合部の配置などで一部構造が変更となっても、該当する部分を変えることにより、その後のモデル作成の手順を変えることなくパッケージ部品モデルを生成することが可能となり、モデル作成時間を短縮することもできる。 In addition, even if the structure of a package part is changed due to the presence or absence of mold resin or the placement of joints, a package part model is generated without changing the subsequent model creation procedure by changing the corresponding part. And the model creation time can be shortened.
以下、本発明の実施の形態について、図面を参照しながら説明する。なお、以下の説明においては、同じ構成には同じ符号付けて、適宜説明を省略している。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. In the following description, the same components are denoted by the same reference numerals, and description thereof is omitted as appropriate.
(実施の形態1)
図1は、本発明の実施の形態1における三次元実装基板である三次元実装部品のPoP構造の一例を示す構造図である。なお、本実施の形態では、三次元実装基板は、パッケージ部品140と、インターポーザ基板136とを接合要素で結合したものとしている。
(Embodiment 1)
FIG. 1 is a structural diagram showing an example of a PoP structure of a three-dimensional mounting component which is a three-dimensional mounting board in
図2は本発明の実施の形態1における三次元実装基板用解析方法の概略工程を示すフローチャートであり、図2のフローチャートを参照して、本実施の形態の解析方法の概要について説明する。 FIG. 2 is a flowchart showing a schematic process of the three-dimensional mounting board analysis method according to the first embodiment of the present invention. The outline of the analysis method according to the present embodiment will be described with reference to the flowchart of FIG.
本実施の形態は、インターポーザ基板積層シェルモデルを生成する工程(ステップS1)と、
IC(集積回路),アンダーフィル,モールド樹脂で構成される部品外形を基に、インターポーザ基板に近い面を基準として部品積層シェルモデルを生成する工程(ステップS2)と、
はんだなどの接合部モデルを生成する工程(ステップS3)と、
ステップS1〜S3により生成された前記インターポーザ基板積層シェルモデルと前記部品積層シェルモデルと前記接合部モデルとを用い、インターポーザ基板136の中立面と前記部品積層シェルモデルの基準である下面とを接合要素で結合し、さらにインターポーザ基板136の中立面と前記接合部モデルの上面とを接合要素で結合し、パッケージ部品モデルを生成する工程(ステップS4)と、
ステップS1〜S4を繰り返すことにより生成される複数のパッケージ部品モデルを用いて、これらのパッケージ部品モデルから三次元実装部品とするために上側あるいは下側となるパッケージ部品モデルを選択し、前記上側となるパッケージ部品モデルの接合部下面と前記下側となるパッケージ部品モデルの基板との板厚情報を基に、前記下側のパッケージ部品モデルの基板面上に前記上側のパッケージ部品モデルの接合部下面が配置されるように位置合わせを行い、前記上側のパッケージ部品モデルの接合部下面と前記下側のパッケージ部品モデルとのインターポーザ基板積層シェルモデルを接合要素で結合することにより三次元実装部品モデルを生成する工程(ステップS5)と、
前記三次元実装部品モデルを実装する多層配線基板積層シェルモデルを生成する工程(ステップS6)と、
前記三次元実装部品モデルの接合部下面を、前記多層配線基板積層シェルモデルの基板の板厚情報を基に、三次元実装部品モデルの接合部下面が前記多層配線基板積層シェルモデルの基板面上に配置されるように位置合わせを行い、前記多層配線基板積層シェルモデルの中立面を接合要素で結合することによって三次元実装部品実装基板モデルを生成する工程(ステップS7)と、
前記三次元実装部品実装基板モデルに境界条件を与えて変形を計算する工程(ステップS8)と、を有する三次元実装部品実装基板用解析方法である。
In the present embodiment, an interposer substrate laminated shell model is generated (step S1),
A step (step S2) of generating a component stacking shell model based on a surface close to the interposer substrate based on a component outer shape composed of IC (integrated circuit), underfill, and mold resin;
A step of generating a joint model such as solder (step S3);
Using the interposer substrate laminated shell model, the component laminated shell model, and the joint model generated in steps S1 to S3, the neutral surface of the
Using a plurality of package component models generated by repeating steps S1 to S4, an upper or lower package component model is selected from these package component models to form a three-dimensional mounting component. The lower surface of the joint part of the upper package part model is formed on the board surface of the lower package part model on the basis of the plate thickness information of the lower surface of the joint part of the package part model and the substrate of the lower package part model. The three-dimensional mounting component model is obtained by connecting the interposer substrate laminated shell model of the lower package component model and the lower package component model with bonding elements. Generating step (step S5);
Generating a multilayer wiring board laminated shell model for mounting the three-dimensional mounting component model (step S6);
Based on the board thickness information of the multilayer wiring board multilayer shell model, the lower surface of the joint part of the three-dimensional mounting component model is on the board surface of the multilayer wiring board multilayer shell model. And a step of generating a three-dimensional mounting component mounting board model by joining the neutral planes of the multilayer wiring board stacking shell model with bonding elements (step S7),
And a step of calculating a deformation by giving a boundary condition to the three-dimensional mounting component mounting board model (step S8).
図3は、図2の多層配線基板用解析方法に基づく応力解析に関するフロー図である。図3で、まず、図1のPoP構造を対象とするモデル生成の手順について示す。 FIG. 3 is a flow chart relating to stress analysis based on the multilayer wiring board analysis method of FIG. FIG. 3 shows a model generation procedure for the PoP structure shown in FIG.
先ず、図1におけるインターポーザ基板136の積層シェルモデルの生成工程(ステップS1)について説明する。
First, the production | generation process (step S1) of the lamination | stacking shell model of the interposer board |
処理の開始に際し、図1に示す解析を受けるパッケージ140におけるインターポーザ基板136の基板外形1と、各層の基板配線パターン2と、有限要素モデルで要素分割をする際に必要となる要素サイズ3とをファイルM1として用意する。パッケージ部品140のファイルM1については、積み重ねる部品の数だけ用意をしておく。ここで、要素サイズとは、有限要素法によりモデル生成を行う際に、形状を要素に分割する際の長さになる。
At the start of processing, the
パッケージ部品140のファイルM1を用意した後、電子計算機の処理ステップであるステップS101では、基板外形1を指定された要素サイズ3に基づき、平面内を同一のセルに区切って要素分割を行い、各層の配線パターンに従い材料物性を割り当て、積層シェルモデルとしてインターポーザ基板積層シェルモデルのファイルM2を作成する。
After preparing the file M1 of the
前記インターポーザ基板積層シェルモデルとは、図11(d)に示されるような基板の各層の情報を持ち、2次元で構成されるモデルとなる。 The interposer substrate laminate shell model is a two-dimensional model having information on each layer of the substrate as shown in FIG.
次に、図2における部品積層シェルモデルの生成工程(ステップS2)について説明する。 Next, the production | generation process (step S2) of the component lamination | stacking shell model in FIG. 2 is demonstrated.
電子計算機の中でパッケージ部品140のインターポーザ基板積層シェルモデル上に配置される部品のデータをIC形状4,IC材料物性5,モールド樹脂有無情報6,モールド樹脂形状7,モールド樹脂材料物性8,アンダーフィル有無情報9,アンダーフィル形状10,アンダーフィル材料物性11,要素サイズ12のファイルM3を準備した後、ステップS102にてパッケージ基板に配置される部品モデルが生成され、パッケージ部品積層シェルモデル13がファイルM4として保存される。
Data of components arranged on the interposer substrate laminated shell model of the
このパッケージ部品積層シェルモデル13におけるIC形状,モールド樹脂形状,アンダーフィル形状は、図4に示すIC120,モールド樹脂139,アンダーフィル135の寸法を指し、パッケージ部品積層シェルモデルは、図4(a)に示されるようにIC120,アンダーフィル135,モールド樹脂139の構造としての情報を有する図4(b)に示す2次元のモデルを指す。パッケージ部品積層シェルモデル143の基準となる面は、図4(b)の部品の下面になるように生成する。
The IC shape, mold resin shape, and underfill shape in the package component
次に、図2における接合部のモデル生成工程(ステップS3)について説明する。 Next, the model generation process (step S3) of the joint in FIG. 2 will be described.
パッケージ部品のインターポーザ基板積層シェルモデルに配置される接合部の作成は、接合部形状14,接合部材料物性15,接合部16のファイルM5を基にステップS103にて接合部形状を作成し、接合部材料物性15を割り当て、ソリッドモデルにより接合部単体モデル17を生成して、ファイルM6に保存しておく。
The joints arranged in the interposer substrate laminated shell model of the package part are created by creating the joint part shape in step S103 based on the
接合部単体モデル17,基板外形からの距離とピッチと列数から構成される接合部配置情報18,アンダーフィル有無情報19,アンダーフィル材料物性20,アンダーフィル要素サイズ21を基に、ステップS104では、アンダーフィルが有る場合には、接合部配置情報のピッチと接合部単体モデルの形状からアンダーフィルをモデル化する形状を決定し、アンダーフィルの要素の生成に際して、接合部単体モデルの要素サイズを基にアンダーフィルと接合部の節点が同一の位置になるようにモデルを生成する。
In step S104, based on the
その後、アンダーフィルと接合部単体モデルとを配置情報に基づきコピーを行い、モデル生成し、また接合部が存在しない部分のアンダーフィル部分については、アンダーフィル要素サイズ21を基準に生成し、全体の生成したモデルを接合部配置ソリッドモデルとしてファイルM7に保存する。アンダーフィル有無情報19にてアンダーフィルが無い場合には、接合部単体モデルを、接合部配置情報18に基づき、位置情報の位置に接合部単体モデルのコピーを行い、接合部配置ソリッドモデルをファイルM7として保存する。
Thereafter, the underfill and the joint unit model are copied based on the arrangement information, a model is generated, and an underfill part where there is no joint is generated based on the
前記接合部とは、図1の接合部37に示すように基板同士を接合する部分であり、接合部単体モデルとは、図5に示すように、径と高さにより指定されるソリッド要素のモデルとなる。この接合部単体モデルを、図6に示すように、X,Yの距離間隔を指定した配置情報により生成されたモデルが接合部配置ソリッドモデルとなる。 The joint is a part for joining the substrates as shown in the joint 37 of FIG. 1, and the joint unit model is a solid element specified by the diameter and height as shown in FIG. Become a model. As shown in FIG. 6, a model generated based on the arrangement information specifying the X and Y distance intervals is used as the joint unit solid model.
次に、図2におけるパッケージ部品モデルの生成工程(ステップS4)について説明する。 Next, the package component model generation step (step S4) in FIG. 2 will be described.
生成されたモデルのデータと、ファイルM2のインターポーザ基板積層シェルモデルと、ファイルM4のパッケージ部品積層シェルモデルと、ファイルM7の接合部配置ソリッドモデルとを用いて、パッケージ部品生成処理であるステップS105にて、パッケージ部品モデル22を生成してファイルM8に保存する。
Using the generated model data, the interposer substrate laminated shell model of the file M2, the package component laminated shell model of the file M4, and the joint arrangement solid model of the file M7, the process proceeds to step S105, which is a package component generation process. The
ステップS105の処理を図7に示すフローにて実行する。また、図8には図7のフローにおけるモデルの位置関係を示す。 The process of step S105 is executed according to the flow shown in FIG. FIG. 8 shows the positional relationship of the models in the flow of FIG.
図8において、141はパッケージ部品の外形、142はインターポーザ基板136の外形、143はパッケージ部品積層シェルモデル、144はインターポーザ基板積層シェルモデル、145は接合部配置モデル、146はインターポーザ基板板厚の1/2の距離、147はパッケージ部品厚みを示す。
In FIG. 8, 141 is the outer shape of the package component, 142 is the outer shape of the
図7,図8において、ステップS9にて、インターポーザ基板積層シェルモデル144から、インターポーザ基板136の外形142の厚み情報を抽出する。次に、ステップS10において、インターポーザ基板136中心を基準として厚みの1/2上方にパッケージ部品積層シェルモデル143を配置する。
7 and 8, in step S9, the thickness information of the
次に、ステップS11において、パッケージ部品積層シェルモデル143とインターポーザ基板積層シェルモデル144を結合する。これにより、インターポーザ基板136の外形142の中立面に配置されたインターポーザ基板積層シェルモデル144とパッケージ部品積層シェルモデル143とを、接合要素によって結合する。
Next, in step S11, the package component laminated
次に、ステップS12において、インターポーザ基板136中心を基準に1/2下方に接合部配置モデル145を配置する。さらに、ステップS13において、インターポーザ基板積層シェルモデル144と接合部配置モデル145を接合要素で結合する。ステップS105により生成される部品積層シェルモデル、インターポーザ基板積層シェルモデル、接合部配置モデルを結合したデータは、パッケージ部品モデル22としてファイルM8に保存される。
Next, in step S12, the
以上までが図2のパッケージ部品モデルの生成工程(ステップS4)となる。 The above is the package component model generation step (step S4) in FIG.
三次元実装部品において、パッケージ部品140を積み重ねるために必要となるパッケージ部品モデル22を、以上の手順を繰り返すことにより準備する。
In the three-dimensional mounting component, the
次に、図2における三次元実装部品モデルの生成工程(ステップS5)について説明する。 Next, the generation process (step S5) of the three-dimensional mounting component model in FIG. 2 will be described.
図3の三次元実装部品モデル生成処理であるステップS106では、生成されているパッケージ部品モデル22を用いて、パッケージ部品モデル22を積み重ねる処理を行い、三次元実装部品モデル23のファイルM9として保存する。
In step S106, which is the three-dimensional mounted component model generation process of FIG. 3, the
また、ステップS106では、パッケージ部品モデル22のみでなく、三次元実装部品モデル23も積み重ねの対象とし、三次元実装部品モデル23の上または下にパッケージ部品22を積み重ねることも可能である。さらに、三次元実装部品モデル23同士を積み重ねることも、ステップS106の処理を用いることにより可能である。以上の手順により、多層配線基板111に実装するための三次元実装部品モデル23の生成を行う。
Further, in step S106, not only the
図9にステップS106の処理のフローを示す。図9において、ステップS14にて上側となるパッケージ部品モデル22または三次元実装部品モデル23の選択を行い、またステップS15において、下側となるパッケージ部品モデル22または三次元実装部品モデル23の選択を行い、さらにステップS16において、下側となるパッケージ部品モデル22または三次元実装部品モデル23の基板板厚を抽出し、ステップS17において、下側のパッケージ部品モデル22の基板板厚中心を基準に1/2上方に上側となるパッケージ部品モデル22を配置し、ステップS18において、上側となるパッケージ部品モデル22の接合部と下側となるパッケージ部品モデル22のインターポーザ基板136を接合要素により結合を行う。
FIG. 9 shows a process flow of step S106. 9, in step S14, the upper
これにより、三次元実装部品モデル23を生成する。積み重ねる回数分だけ、ステップS106の処理を繰り返すことによって、必要とされる積み重ねを行うことができる。 Thereby, the three-dimensional mounting component model 23 is generated. The required stacking can be performed by repeating the process of step S106 by the number of times of stacking.
図20はステップS106の処理を通して生成される三次元実装部品モデルの構成図であり、図20において、上側パッケージ部品積層シェルモデル149と、上側インターポーザ基板積層シェルモデル150と、上側パッケージ部品の接合部配置モデル152とで構成されるモデルが上側パッケージ部品モデルであり、また、下側パッケージ部品積層シェルモデル154と、下側インターポーザ基板積層シェルモデル156と、下側パッケージ部品の接合部配置モデル157とで構成されるモデルが下側パッケージ部品モデルである。
FIG. 20 is a configuration diagram of the three-dimensional mounting component model generated through the process of step S106. In FIG. 20, the upper package component stacked
下側インターポーザ基板積層シェルモデル156の中立面を基準にして、基板板厚の1/2の距離161上方の位置と上側パッケージ部品の接合部配置モデル152の下面が一致するように配置され、接合要素で結合される。これによって、図2の三次元実装部品モデルの生成工程(ステップS5)が行われる。
With respect to the neutral surface of the lower interposer substrate laminated
次に、図2における多層配線基板モデルの生成工程(ステップS6)について、図3を参照して説明する。 Next, the multilayer wiring board model generation step (step S6) in FIG. 2 will be described with reference to FIG.
図3において、三次元実装部品モデル23を実装するための多層配線基板の外形24,各層の配線パターン25,要素サイズ26からなるファイルM10を準備し、基板解析モデル生成処理であるステップS107により、基板積層シェルモデル27と部品配置情報28とをファイルM11として保存しておく。ステップS107はステップS101と同じ処理である。
In FIG. 3, a file M10 comprising a multilayer
次に、図2における三次元実装部品の接合部下面と多層配線基板の中立面を接合要素で結合する工程(ステップS7)について説明する。 Next, the process (step S7) of joining the lower surface of the joint portion of the three-dimensional mounting component and the neutral surface of the multilayer wiring board in FIG. 2 with a joint element will be described.
図3の部品実装基板モデル生成処理であるステップS108にて、保存されている三次元実装部品モデル23と基板積層シェルモデル27と部品配置情報28とに基づいて、三次元実装部品モデル23を基板面内で位置決めし、基板積層シェルモデル23と三次元実装部品モデルの接合部下面を接合要素で結合することにより、部品実装基板モデル29を生成しデータとして保存する。
In step S108, which is the component mounting board model generation process of FIG. 3, the three-dimensional mounting part model 23 is replaced with the board based on the stored three-dimensional mounting part model 23, board stacking
次に、図2における部品実装基板モデルでの変形計算工程(ステップS8)について説明する。 Next, the deformation calculation process (step S8) in the component mounting board model in FIG. 2 will be described.
部品実装基板モデル29の機械特性の解析にあたっては、部品実装基板モデル29に対し、外力,温度,変位などの境界条件30と材料物性31とをファイルM12として準備し、解析処理であるステップS109にて解析を行う。また、パッケージ部品の各部の材料物性、あるいは基板の材料物性を変更する場合には、材料物性31にて準備を行い、解析処理中で変更を行う。
In analyzing the mechanical characteristics of the component mounting
解析処理であるステップS109の結果として、与えられた境界条件30の中での反り(変位)32と応力33をファイルM13として得る。
As a result of step S109, which is an analysis process, warp (displacement) 32 and
以上の手順により、図1に示すPoP構造の解析モデル作成時間においては、パッケージ部品積層シェルモデルの生成において各部を独自に変更することが可能になり、構造で変更になった部分だけ新たに処理を行い、他の部分は接合要素による結合の処理を行うことによって、作業時間を短縮することができる。また、三次元実装部品モデルの生成においては、上側と下側のパッケージ部品を選択するのみでモデルを生成することが可能になることから、作業時間の短縮が期待できる。 With the above procedure, it is possible to change each part independently in the generation of the package component stacking shell model during the PoP structure analysis model creation time shown in FIG. 1, and only the part changed in the structure is newly processed. By performing the process of joining the other parts by the joining elements, the working time can be shortened. Further, in the generation of the three-dimensional mounting component model, it is possible to generate the model only by selecting the upper and lower package components, so that the working time can be expected to be shortened.
本発明によれば、三次元実装部品を実装した多層配線基板のモデルを、パッケージ部品モデルの構造を適切に反映し短時間に生成することにより機械性能の計算を実施することができ、設計工程での構造検討に有効である。 According to the present invention, a model of a multilayer wiring board on which a three-dimensional mounting component is mounted can be calculated in a short time by appropriately reflecting the structure of the package component model, and the mechanical performance can be calculated. It is effective for structural examination in
111 多層配線基板
112,113 単層モデル
114 基板積層シェルモデル
119 部品
120 IC
128 接合要素
129 部品積層シェルモデル
135 アンダーフィル
136 インターポーザ基板
137 接合部
138 多層配線基板
139 モールド樹脂
140 パッケージ部品
141,142 外形
143 パッケージ部品積層シェルモデル
144 インターポーザ基板積層シェルモデル
145 接合部配置モデル
146 インターポーザ基板板厚の1/2の距離
147 パッケージ部品厚み
149 上側パッケージ部品積層シェルモデル
150 上側インターポーザ基板積層シェルモデル
152 上側パッケージ部品の接合部配置モデル
154 下側パッケージ部品積層シェルモデル
156 下側インターポーザ基板積層シェルモデル
157 下側パッケージ部品の接合部配置モデル
161 下側パッケージ部品のインターポーザ基板板厚の1/2の距離
111 Multilayer Wiring Board 112,113
128
Claims (4)
パッケージ基板を中心に部品とパッケージ接合部を配置し、前記パッケージ基板と前記部品と前記パッケージ接合部とを結合することにより前記パッケージ部品のモデルを生成するパッケージモデル生成工程と、
前記パッケージモデル生成工程を繰り返して生成された複数のパッケージ部品モデルを用い、上側および下側となるパッケージ部品モデルを選択し、前記上側のパッケージ部品モデルの接合部下面と前記下側のパッケージ部品モデルの基板上面とを位置合わせし、前記接合部下面と前記基板上面とを結合し、前記三次元実装部品モデルを生成する三次元実装部品モデル生成工程と、
前記三次元実装部品モデルと前記多層配線基板の多層配線基板モデルとを結合して三次元実装基板モデルを生成する三次元実装部品実装基板モデル生成工程と、
前記三次元実装基板モデルに境界条件を与えて前記三次元実装基板の特性を計算する特性計算工程と、を有すること
を特徴とする三次元実装基板用解析方法。 When analyzing the characteristics of a 3D mounting board constructed by attaching 3D mounting parts with stacked package parts on the surface of a multilayer wiring board,
A package model generation step of arranging a component and a package joint around a package substrate, and generating a model of the package component by combining the package substrate, the component and the package joint;
Using a plurality of package component models generated by repeating the package model generation step, the upper and lower package component models are selected, the joint lower surface of the upper package component model, and the lower package component model A three-dimensional mounting component model generating step of aligning the upper surface of the substrate, combining the lower surface of the joint and the upper surface of the substrate, and generating the three-dimensional mounting component model;
A three-dimensional mounting component mounting board model generating step for generating a three-dimensional mounting board model by combining the three-dimensional mounting part model and the multilayer wiring board model of the multilayer wiring board;
A characteristic calculation step of calculating a characteristic of the three-dimensional mounting board by giving a boundary condition to the three-dimensional mounting board model.
を特徴とする請求項1に記載の三次元実装基板用解析方法。 The package model generation step generates an interposer substrate laminate shell model, generates a component laminate shell model based on a component outer shape composed of an integrated circuit, an underfill, and a mold resin, with a surface close to the interposer substrate as a reference. After generating the part model, the neutral surface of the interposer substrate laminated shell model and the lower surface which is the reference of the component laminated shell model are coupled by a joining element, and the neutral surface of the interposer substrate laminated shell model and the joint The analysis method for a three-dimensional mounting board according to claim 1, wherein the package part model is generated by connecting the upper surface of the model with a joining element.
を特徴とする請求項1または2に記載の三次元実装基板用解析方法。 The three-dimensional mounting component model generation step selects an upper and lower package component model from the plurality of generated package component models to form the three-dimensional mounting component, and joins the upper package component model. The lower surface of the joint portion of the upper package component model is arranged on the substrate surface of the lower package component model based on the plate thickness information between the lower surface of the portion and the substrate of the lower package component model And a three-dimensional mounting component model is generated by combining the lower surface of the joint portion of the upper package component model and the interposer substrate stacking shell model of the lower package component model with a joint element. The method for analyzing a three-dimensional mounting board according to claim 1 or 2.
を特徴とする請求項1〜3いずれかに記載の三次元実装基板用解析方法。 The three-dimensional mounting component mounting board model generation step generates a multilayer wiring board stacking shell model for mounting the three-dimensional mounting part model, and based on the board thickness information of the multilayer wiring board stacking shell model, the third order Alignment is performed so that the lower surface of the joint portion of the original mounting component model is disposed on the board surface of the multilayer wiring board laminated shell model, and the neutral surface of the multilayer wiring board laminated shell model is joined by a joining element 4. The three-dimensional mounting board analysis method according to claim 1, wherein a three-dimensional mounting component mounting board model is generated.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| US8856714B2 (en) | 2013-01-18 | 2014-10-07 | Samsung Electronics Co., Ltd. | Method and system for designing 3D semiconductor package |
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-
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