JP2012094718A

JP2012094718A - Semiconductor device

Info

Publication number: JP2012094718A
Application number: JP2010241429A
Authority: JP
Inventors: Myounggoo Lee; 命久李
Original assignee: Fujitsu Semiconductor Ltd
Current assignee: Fujitsu Semiconductor Ltd
Priority date: 2010-10-27
Filing date: 2010-10-27
Publication date: 2012-05-17

Abstract

【課題】ｐｎ接合ダイオードの接合面積を大きくし、かつコストダウンを可能とすること。
【解決手段】半導体基板１０とｐｎ接合を形成する第１拡散領域３２を含む第１ｐｎダイオード３３を含み、前記半導体基板上に形成された電子回路２０と、前記電子回路とスクライブライン２６との間の前記半導体基板内に設けられ前記電子回路を囲み前記第１拡散領域と同じ導電型であり前記半導体基板とｐｎ接合を形成する第２拡散領域２４を、含む第２ｐｎダイオード２３と、前記電子回路と前記スクライブラインとの間の前記半導体基板上に、前記第２拡散領域と重なるように設けられ、前記電子回路を囲む金属層１８と、を具備する半導体装置。
【選択図】図２An object of the present invention is to increase the junction area of a pn junction diode and to reduce the cost.
An electronic circuit including a first pn diode including a first diffusion region that forms a pn junction with a semiconductor substrate and between the electronic circuit and a scribe line is formed. A second pn diode 23 including a second diffusion region 24 provided in the semiconductor substrate and surrounding the electronic circuit and having the same conductivity type as the first diffusion region and forming a pn junction with the semiconductor substrate, and the electronic circuit And a metal layer 18 provided on the semiconductor substrate between the first and second scribe lines so as to overlap the second diffusion region and surrounding the electronic circuit.
[Selection] Figure 2

Description

本発明は、半導体装置に関し、例えば、ｐｎ接合ダイオードを備える半導体装置に関する。 The present invention relates to a semiconductor device, for example, a semiconductor device including a pn junction diode.

受光素子等のｐｎ接合ダイオードを備える半導体装置は、例えば半導体撮像装置等に用いられている。メイン回路とは別にダイオード等の特性を確認するためのモニタを設けることがある。モニタを測定することにより、メイン回路内のダイオードの特性を把握することができる。 A semiconductor device including a pn junction diode such as a light receiving element is used in, for example, a semiconductor imaging device. A monitor for confirming the characteristics of a diode or the like may be provided separately from the main circuit. By measuring the monitor, the characteristics of the diode in the main circuit can be grasped.

特開２００８−３００９０５号公報JP 2008-300955 A 特開２００９−０８９０７８号公報JP 2009-089078 A

ｐｎ接合ダイオードの電流特性を測定するモニタは、接合面積が小さいとｐｎ接合に形成された欠陥によるリーク電流を検出することができない。一方、ｐｎ接合ダイオードの接合面積を大きくすると、ウエーハ内に配置できる半導体チップが減ってしまいコストアップとなる。 A monitor that measures the current characteristics of a pn junction diode cannot detect a leakage current due to a defect formed in the pn junction if the junction area is small. On the other hand, when the junction area of the pn junction diode is increased, the number of semiconductor chips that can be arranged in the wafer is reduced, resulting in an increase in cost.

本半導体装置は、ｐｎ接合ダイオードの接合面積を大きくし、かつコストダウンを可能とすることを目的とする。 An object of the present semiconductor device is to increase the junction area of the pn junction diode and to reduce the cost.

例えば、半導体基板とｐｎ接合を形成する第１拡散領域を含む第１ｐｎダイオードを含み、前記半導体基板上に形成された電子回路と、前記電子回路とスクライブラインとの間の前記半導体基板内に設けられ前記電子回路を囲み前記第１拡散領域と同じ導電型であり前記半導体基板とｐｎ接合を形成する第２拡散領域を、含む第２ｐｎダイオードと、前記電子回路と前記スクライブラインとの間の前記半導体基板上に、前記第２拡散領域と重なるように設けられ、前記電子回路を囲む金属層と、を具備することを特徴とする半導体装置を用いる。 For example, the semiconductor device includes a first pn diode including a first diffusion region that forms a pn junction with the semiconductor substrate, and is provided in the semiconductor substrate between the electronic circuit formed on the semiconductor substrate and the electronic circuit and the scribe line. A second pn diode including a second diffusion region surrounding the electronic circuit and having the same conductivity type as the first diffusion region and forming a pn junction with the semiconductor substrate; and between the electronic circuit and the scribe line A semiconductor device comprising: a metal layer provided on a semiconductor substrate so as to overlap the second diffusion region and surrounding the electronic circuit.

本半導体装置によれば、ｐｎ接合ダイオードの接合面積を大きくし、かつコストダウンを可能とすることを目的とする。 An object of the present semiconductor device is to increase the junction area of the pn junction diode and to reduce the cost.

図１は、実施例１のウエーハの平面図である。FIG. 1 is a plan view of the wafer according to the first embodiment. 図２（ａ）および図２（ｂ）は、実施例１のチップ領域を示す図である。FIG. 2A and FIG. 2B are diagrams showing the chip area of the first embodiment. 図３は、実施例２に係る半導体装置の平面図である。FIG. 3 is a plan view of the semiconductor device according to the second embodiment. 図４は、実施例２に係る半導体装置の断面模式図である。FIG. 4 is a schematic cross-sectional view of the semiconductor device according to the second embodiment. 図５は、実施例２のスクライブライン近傍の平面図である。FIG. 5 is a plan view of the vicinity of the scribe line according to the second embodiment. 図６は、図５のＡ−Ａ断面図である。6 is a cross-sectional view taken along the line AA in FIG. 図７は、図５のＢ−Ｂ断面図である。7 is a cross-sectional view taken along the line BB in FIG. 図８（ａ）および図８（ｂ）は、実施例２に係る半導体装置の製造工程を示す図（その１）である。FIG. 8A and FIG. 8B are views (No. 1) illustrating the manufacturing process of the semiconductor device according to the second embodiment. 図９（ａ）および図９（ｂ）は、実施例２に係る半導体装置の製造工程を示す図（その２）である。FIG. 9A and FIG. 9B are diagrams (part 2) illustrating the manufacturing process of the semiconductor device according to the second embodiment. 図１０（ａ）および図１０（ｂ）は、実施例２に係る半導体装置の製造工程を示す図（その３）である。FIG. 10A and FIG. 10B are views (No. 3) illustrating the manufacturing process of the semiconductor device according to the second embodiment. 図１１（ａ）および図１１（ｂ）は、実施例２に係る半導体装置の製造工程を示す図（その４）である。FIG. 11A and FIG. 11B are diagrams (part 4) illustrating the manufacturing process of the semiconductor device according to the second embodiment. 図１２（ａ）および図１２（ｂ）は、実施例２に係る半導体装置の製造工程を示す図（その５）である。12A and 12B are views (No. 5) illustrating the manufacturing process of the semiconductor device according to the second embodiment. 図１３は、実施例２に係る半導体装置の製造工程を示す図（その６）である。FIG. 13 is a diagram (No. 6) illustrating the process for manufacturing the semiconductor device according to the second embodiment. 図１４は、実施例２に係る半導体装置の製造工程を示す図（その７）である。FIG. 14 is a diagram (No. 7) illustrating the process for manufacturing the semiconductor device according to the second embodiment. 図１５は、実施例２に係る半導体装置の製造工程を示す図（その８）である。FIG. 15 is a diagram (No. 8) illustrating the process for manufacturing the semiconductor device according to the second embodiment.

以下、図面を参照に実施例について説明する。 Embodiments will be described below with reference to the drawings.

図１は、実施例１のウエーハの平面図である。図１のように、ウエーハ１１０内に複数のチップ領域２５がＸ方向およびＹ方向に配列している。なお、チップ領域２５は、例えばウエーハ１１０を個片化した際にチップとなる領域である。チップ領域２５の間には、ウエーハ１１０を切断する領域であるスクライブライン２６が形成されている。ウエーハ１１０のエッジには、ウエーハ１１０の結晶方位を示すノッチ１１２が形成されている。チップ領域２５のうちクロスで示した領域が、個片化後製品として出荷可能な領域である。 FIG. 1 is a plan view of the wafer according to the first embodiment. As shown in FIG. 1, a plurality of chip regions 25 are arranged in the X direction and the Y direction in the wafer 110. The chip area 25 is an area that becomes a chip when, for example, the wafer 110 is separated. A scribe line 26 that is an area for cutting the wafer 110 is formed between the chip areas 25. A notch 112 indicating the crystal orientation of the wafer 110 is formed at the edge of the wafer 110. An area indicated by a cross in the chip area 25 is an area that can be shipped as a product after being singulated.

図２（ａ）および図２（ｂ）は、実施例１のチップ領域を示す図である。図２（ａ）はチップ領域近傍の平面図、図２（ｂ）は、図２（ａ）のＡ−Ａ断面図である。図２（ａ）のように、チップ領域２５はスクライブライン２６に囲まれている。チップ領域２５には、電子回路２０、パッド２２および第２拡散領域２４が形成されている。パッド２２は電子回路２０の回りを囲んで設けられている。パッド２２は、電子回路２０と電気的に接続されている。パッド２２の回りにスクライブライン２６に沿って第２拡散領域２４が形成されている。第２拡散領域２４は、電子回路２０とスクライブライン２６との間に形成され、電子回路２０を囲むように形成されている。スクライブライン２６内に第１パッド２８および第２パッド２９が形成されている。第１パッド２８は、第２拡散領域２４に電気的に接続されている。第２パッド２９は、第２拡散領域２４とｐｎ接合を形成する半導体基板１０に電気的に接続されている。 FIG. 2A and FIG. 2B are diagrams showing the chip area of the first embodiment. 2A is a plan view in the vicinity of the chip region, and FIG. 2B is a cross-sectional view taken along the line AA in FIG. As shown in FIG. 2A, the chip region 25 is surrounded by the scribe line 26. In the chip region 25, an electronic circuit 20, a pad 22, and a second diffusion region 24 are formed. The pad 22 is provided so as to surround the electronic circuit 20. The pad 22 is electrically connected to the electronic circuit 20. A second diffusion region 24 is formed along the scribe line 26 around the pad 22. The second diffusion region 24 is formed between the electronic circuit 20 and the scribe line 26 and is formed so as to surround the electronic circuit 20. A first pad 28 and a second pad 29 are formed in the scribe line 26. The first pad 28 is electrically connected to the second diffusion region 24. The second pad 29 is electrically connected to the semiconductor substrate 10 that forms a pn junction with the second diffusion region 24.

図２（ｂ）のように、半導体基板１０内にイオン注入法により第１拡散領域３２および第２拡散領域２４が形成されている。半導体基板（または半導体基板内に形成された拡散領域）１０は例えばｐ型であり、第１拡散領域３２および第２拡散領域２４は、例えば同じｎ型である。半導体基板１０がｎ型であり、第１拡散領域３２および第２拡散領域２４が同じｐ型でもよい。第１拡散領域３２と半導体基板１０との間にｐｎ接合が形成される。第１ｐｎダイオード３３は第１拡散領域３２を含む。第２拡散領域２４と半導体基板１０との間にｐｎ接合が形成される。第２ｐｎダイオード２３は第２拡散領域２４を含む。 As shown in FIG. 2B, the first diffusion region 32 and the second diffusion region 24 are formed in the semiconductor substrate 10 by ion implantation. The semiconductor substrate (or the diffusion region formed in the semiconductor substrate) 10 is, for example, p-type, and the first diffusion region 32 and the second diffusion region 24 are, for example, the same n-type. The semiconductor substrate 10 may be n-type, and the first diffusion region 32 and the second diffusion region 24 may be the same p-type. A pn junction is formed between the first diffusion region 32 and the semiconductor substrate 10. The first pn diode 33 includes the first diffusion region 32. A pn junction is formed between the second diffusion region 24 and the semiconductor substrate 10. The second pn diode 23 includes a second diffusion region 24.

半導体基板１０上に絶縁膜１２が形成されている。絶縁膜１２は、例えば配線の層間絶縁膜であり、例えば酸化シリコン膜である。絶縁膜１２は、１層から形成されていてもよいし、複数の層から形成されていてもよい。絶縁膜１２内に金属層１８が形成されている。金属層１８は第２拡散領域２４と重なって形成されており、スクライブライン２６に沿って形成されている。金属層１８上にパッド１９が形成されていてもよい。絶縁膜１２上に、パッド２２が形成されている。パッド２２の上面に開口を備えた絶縁膜１４が絶縁膜１２上に形成されている。 An insulating film 12 is formed on the semiconductor substrate 10. The insulating film 12 is, for example, an interlayer insulating film for wiring, for example, a silicon oxide film. The insulating film 12 may be formed from one layer or may be formed from a plurality of layers. A metal layer 18 is formed in the insulating film 12. The metal layer 18 is formed so as to overlap the second diffusion region 24, and is formed along the scribe line 26. A pad 19 may be formed on the metal layer 18. A pad 22 is formed on the insulating film 12. An insulating film 14 having an opening on the upper surface of the pad 22 is formed on the insulating film 12.

電子回路２０は、第１ｐｎダイオード３３を含む回路である。第１ｐｎダイオード３３は、例えば受光素子であり、電子回路２０は、例えばＣＭＯＳ（Complementary Metal Oxide Semiconductor）センサのような半導体画像装置である。 The electronic circuit 20 is a circuit including a first pn diode 33. The first pn diode 33 is a light receiving element, for example, and the electronic circuit 20 is a semiconductor image device such as a CMOS (Complementary Metal Oxide Semiconductor) sensor.

第１パッド２８と第２パッド２９とにプローブ針を接触させ、第１パッド２８と第２パッド２９との間の電気的特性を測定することにより、第２ｐｎダイオード２３の電気的特性を測定することができる。例えば、第２ｐｎダイオード２３に逆方向バイアスを印加し、リーク電流を測定することにより、接合面における欠陥の有無を評価することができる。 The probe needle is brought into contact with the first pad 28 and the second pad 29, and the electrical characteristics between the first pad 28 and the second pad 29 are measured, thereby measuring the electrical characteristics of the second pn diode 23. be able to. For example, by applying a reverse bias to the second pn diode 23 and measuring the leakage current, it is possible to evaluate the presence / absence of a defect on the bonding surface.

実施例１によれば、第２拡散領域２４が、電子回路２０とスクライブライン２６との間の半導体基板１０内に設けられ電子回路２０を囲んでいる。金属層１８が、電子回路２０とスクライブライン２６との間の半導体基板１０上に設けられ電子回路２０を囲んでいる。さらに、金属層１８は、第２拡散領域２４と重なるように設けられている According to the first embodiment, the second diffusion region 24 is provided in the semiconductor substrate 10 between the electronic circuit 20 and the scribe line 26 and surrounds the electronic circuit 20. A metal layer 18 is provided on the semiconductor substrate 10 between the electronic circuit 20 and the scribe line 26 and surrounds the electronic circuit 20. Further, the metal layer 18 is provided so as to overlap the second diffusion region 24.

第２拡散領域２４が、電子回路２０とスクライブライン２６との間に設けられ電子回路２０を囲んでいるため、第２ｐｎダイオード２３の接合面積を大きくできる。第２ｐｎダイオード２３の接合面積を大きくすることで、微小のリーク電流を測定することができる。これにより、例えばｐｎ接合に形成された欠陥有無を評価することができる。ｐｎ接合面に形成される欠陥は、面積に依存する。電子回路２０内には、多くの第１ｐｎダイオード３３が形成されている。そこで、電子回路２０内の第１ｐｎダイオード３３の接合における欠陥を評価するためには、接合面積の大きいモニタｐｎダイオードを形成することが好ましい。第２拡散領域２４は、上視した場合電子回路２０の少なくとも一部を囲むように設けられていればよいが、接合面積の観点から、第２拡散領域２４は、上視した場合電子回路２０の全てを囲むように設けられることが好ましい。第２ｐｎダイオード２３の接合面積は、電子回路２０内の第１ｐｎダイオード３３の接合面積より大きいことが好ましい。 Since the second diffusion region 24 is provided between the electronic circuit 20 and the scribe line 26 and surrounds the electronic circuit 20, the junction area of the second pn diode 23 can be increased. By increasing the junction area of the second pn diode 23, a minute leak current can be measured. Thereby, for example, the presence or absence of defects formed in the pn junction can be evaluated. The defect formed in the pn junction surface depends on the area. Many first pn diodes 33 are formed in the electronic circuit 20. Therefore, in order to evaluate defects at the junction of the first pn diode 33 in the electronic circuit 20, it is preferable to form a monitor pn diode having a large junction area. The second diffusion region 24 only needs to be provided so as to surround at least a part of the electronic circuit 20 when viewed from above, but from the viewpoint of the junction area, the second diffusion region 24 is viewed from the electronic circuit 20 when viewed from above. It is preferable to be provided so as to surround all of the above. The junction area of the second pn diode 23 is preferably larger than the junction area of the first pn diode 33 in the electronic circuit 20.

さらに、金属層１８が電子回路２０とスクライブライン２６との間に第２拡散領域２４と重なるように設けられているため、第２拡散領域２４を設けることによる面積の増加を抑制できる。よって、コストダウンが可能となる。金属層１８は、例えば電子回路２０への水分の浸入を抑制する耐湿リングとすることができる。耐湿リングは、絶縁膜１２に侵入した水分が電子回路２０に至ることを抑制している。例えば、スクライブライン２６でウエーハ１１０を切断した場合、絶縁膜１２の切断面から水分が絶縁膜１２に侵入する。電子回路２０に水分が至ると、電子回路２０が劣化してしまう。耐湿リングが電子回路２０を囲むように設けることで、電子回路２０の劣化を抑制できる。金属層１８を耐湿リングとして用いる場合、上視した場合電子回路２０を全て囲むことが好ましいが、少なくとも一部を囲めばよい。また、面積縮小の観点から、第２拡散領域２４が形成される領域は、全て金属層１８が形成される領域に含まれることが好ましいが、第２拡散領域２４は金属層１８と少なくとも一部が重なっていればよい。 Furthermore, since the metal layer 18 is provided so as to overlap the second diffusion region 24 between the electronic circuit 20 and the scribe line 26, an increase in area due to the provision of the second diffusion region 24 can be suppressed. Therefore, the cost can be reduced. The metal layer 18 can be, for example, a moisture-resistant ring that prevents moisture from entering the electronic circuit 20. The moisture-resistant ring prevents moisture that has entered the insulating film 12 from reaching the electronic circuit 20. For example, when the wafer 110 is cut by the scribe line 26, moisture enters the insulating film 12 from the cut surface of the insulating film 12. When moisture reaches the electronic circuit 20, the electronic circuit 20 is deteriorated. By providing the moisture-resistant ring so as to surround the electronic circuit 20, the deterioration of the electronic circuit 20 can be suppressed. When the metal layer 18 is used as a moisture-resistant ring, it is preferable to surround the entire electronic circuit 20 when viewed from above, but it is sufficient to surround at least a part. In addition, from the viewpoint of area reduction, it is preferable that the region where the second diffusion region 24 is formed is included in the region where the metal layer 18 is formed. However, the second diffusion region 24 is at least a part of the metal layer 18. As long as they overlap.

さらに、金属層１８は、第２拡散領域２４の半導体基板１０上に接して設けられ、半導体基板１０から最上配線層まで形成されていることが好ましい。これにより、金属層１８が、絶縁膜１２に侵入した水分が電子回路２０に至ることをより抑制することができる。 Furthermore, it is preferable that the metal layer 18 is provided on the semiconductor substrate 10 in the second diffusion region 24 and is formed from the semiconductor substrate 10 to the uppermost wiring layer. Thereby, the metal layer 18 can further suppress the moisture that has entered the insulating film 12 from reaching the electronic circuit 20.

第１拡散領域３２と第２拡散領域２４とは、同じドーパント、同じイオン注入エネルギーおよび同じドーズ量を用い形成されることが好ましい。例えば、第１拡散領域３２と第２拡散領域２４の不純物分布は同じであることが好ましい。これにより、第２ｐｎダイオード２３の電気的特性を測定することにより、電子回路２０内の第１ｐｎダイオード３３の電気的特性をより正確に評価することができる。さらに、第１拡散領域３２とｐｎ接合する半導体基板１０と、第２拡散領域２４とｐｎ接合する半導体基板１０との不純物分布も同じであることが好ましい。これにより、電子回路２０内の第１ｐｎダイオード３３の電気的特性をより適切に評価することができる。 The first diffusion region 32 and the second diffusion region 24 are preferably formed using the same dopant, the same ion implantation energy, and the same dose. For example, the impurity distribution of the first diffusion region 32 and the second diffusion region 24 is preferably the same. Thereby, by measuring the electrical characteristics of the second pn diode 23, the electrical characteristics of the first pn diode 33 in the electronic circuit 20 can be more accurately evaluated. Furthermore, it is preferable that the impurity distributions of the semiconductor substrate 10 that is pn-junction with the first diffusion region 32 and the semiconductor substrate 10 that is pn-junction with the second diffusion region 24 are also the same. Thereby, the electrical characteristics of the first pn diode 33 in the electronic circuit 20 can be more appropriately evaluated.

さらに、第２拡散領域２４に電気的に接続された第１パッド２８と半導体基板１０に電気的に接続された第２パッド２９とがスクライブライン２６に形成されている。これにより、チップ領域２５の面積を抑制することができる。 Further, a first pad 28 electrically connected to the second diffusion region 24 and a second pad 29 electrically connected to the semiconductor substrate 10 are formed on the scribe line 26. Thereby, the area of the chip region 25 can be suppressed.

実施例２は、実施例１の具体例である。図３は、実施例２に係る半導体装置の平面図である。スクライブライン２６内に電子回路２０が含むトランジスタ等の特性を測定するためのモニタ１０２が設けられている。スクライブライン２６内に、モニタ１０２と電気的に接続するパッド１０１が設けられている。スクライブライン２６内にウエーハを切断する際の切断線１０３を図示している。その他の構成は実施例１の図２（ａ）と同じであり説明を省略する。切断線１０３において、ウエーハを切断すると、チップ領域２５がチップとなる。ウエーハを例えばダイシング法を用い切断すると、スクライブライン２６の中心付近が切りしろとなる。モニタ１０２は、ウエーハを切断した後に用いることはない。そこで、モニタ１０２をスクラインブライン２６に設けることにより、チップ領域２５の面積を抑制することができる。 The second embodiment is a specific example of the first embodiment. FIG. 3 is a plan view of the semiconductor device according to the second embodiment. A monitor 102 is provided in the scribe line 26 for measuring the characteristics of the transistors included in the electronic circuit 20. A pad 101 that is electrically connected to the monitor 102 is provided in the scribe line 26. A cutting line 103 when cutting the wafer in the scribe line 26 is shown. Other configurations are the same as those of the first embodiment shown in FIG. When the wafer is cut along the cutting line 103, the chip region 25 becomes a chip. When the wafer is cut using, for example, a dicing method, the vicinity of the center of the scribe line 26 is cut. The monitor 102 is not used after cutting the wafer. Therefore, the area of the chip region 25 can be suppressed by providing the monitor 102 in the scline brine 26.

図４は、実施例２に係る半導体装置の断面模式図である。チップ領域２５内のｐｎダイオード３３が形成される領域１０４、パッド２２、第２拡散領域２４および金属層１８が形成される領域１００およびスクライブライン２６内のモニタトランジスタ領域を図示している。パッド２２下には電子回路のトランジスタ３５が形成されている。スクライブライン２６には、モニタトランジスタ３７が形成されている。領域１０４には第１ｐｎダイオード３３が形成されている。領域１００には第２ｐｎダイオード２３が形成されている。第１ｐｎダイオード３３および第２ｐｎダイオード２３が形成される領域には、ｐ型半導体基板１０内にｎ型の第１拡散領域３２および第２拡散領域２４が形成されている。モニタトランジスタ３７およびトランジスタ３５が形成される領域には、半導体基板１０内にｐ型の拡散領域３４が形成されている。各ダイオードおよびトランジスタ間を電気的に分離するため半導体基板１０内に素子分離酸化膜３６が形成されている。 FIG. 4 is a schematic cross-sectional view of the semiconductor device according to the second embodiment. The region 104 in which the pn diode 33 is formed in the chip region 25, the pad 22, the region 100 in which the second diffusion region 24 and the metal layer 18 are formed, and the monitor transistor region in the scribe line 26 are illustrated. A transistor 35 of an electronic circuit is formed under the pad 22. A monitor transistor 37 is formed in the scribe line 26. A first pn diode 33 is formed in the region 104. A second pn diode 23 is formed in the region 100. In the region where the first pn diode 33 and the second pn diode 23 are formed, the n-type first diffusion region 32 and the second diffusion region 24 are formed in the p-type semiconductor substrate 10. A p-type diffusion region 34 is formed in the semiconductor substrate 10 in the region where the monitor transistor 37 and the transistor 35 are formed. An element isolation oxide film 36 is formed in the semiconductor substrate 10 to electrically isolate each diode and transistor.

トランジスタ３５およびモニタトランジスタ３７の拡散領域３４上にゲート電極４０がゲート絶縁膜３８を介し形成されている。ゲート電極４０の側面にサイドウォール４２が形成されている。半導体基板１０上にシリサイド抑制膜４４およびエッチングストッパ膜４６が形成されている。さらに、半導体基板１０上に絶縁膜５２が形成されている。絶縁膜５２を上下に貫通するビア内にバリア層５４が形成されている。バリア層５４内にプラグ金属層５６が形成されている。バリア層５４とプラグ金属層５６とは金属層５８を形成する。 A gate electrode 40 is formed on the diffusion region 34 of the transistor 35 and the monitor transistor 37 via a gate insulating film 38. Sidewalls 42 are formed on the side surfaces of the gate electrode 40. A silicide suppression film 44 and an etching stopper film 46 are formed on the semiconductor substrate 10. Further, an insulating film 52 is formed on the semiconductor substrate 10. A barrier layer 54 is formed in a via that vertically penetrates the insulating film 52. A plug metal layer 56 is formed in the barrier layer 54. The barrier layer 54 and the plug metal layer 56 form a metal layer 58.

絶縁膜５２および金属層５８上にエッチングストッパ膜６０ａが形成されている。エッチングストッパ膜６０ａ上に絶縁膜６２ａが形成されている。絶縁膜６２ａを上下に貫通するビア内にバリア層６４ａが形成されている。バリア層６４ａ内に配線層６６ａが形成されている。バリア層６４ａと配線層６６ａとは金属層６８ａを形成する。絶縁膜６２ａおよび金属層６８ａ上にエッチングストッパ膜６０ｂが形成されている。エッチングストッパ膜６０ｂ上に絶縁膜６２ｂが形成されている。絶縁膜６２ｂを上下に貫通するビア内にバリア層６４ｂが形成されている。バリア層６４ｂ内にプラグ金属層６６ｂが形成されている。バリア層６４ｂとプラグ金属層６６ｂとは金属層６８ｂを形成する。 An etching stopper film 60 a is formed on the insulating film 52 and the metal layer 58. An insulating film 62a is formed on the etching stopper film 60a. A barrier layer 64a is formed in a via that vertically penetrates the insulating film 62a. A wiring layer 66a is formed in the barrier layer 64a. The barrier layer 64a and the wiring layer 66a form a metal layer 68a. An etching stopper film 60b is formed on the insulating film 62a and the metal layer 68a. An insulating film 62b is formed on the etching stopper film 60b. A barrier layer 64b is formed in a via that vertically penetrates the insulating film 62b. A plug metal layer 66b is formed in the barrier layer 64b. The barrier layer 64b and the plug metal layer 66b form a metal layer 68b.

絶縁膜６２ｂおよび金属層６８ｂ上にエッチングストッパ膜６０ｃが形成されている。エッチングストッパ膜６０ｃ上に絶縁膜６２ｃが形成されている。絶縁膜６２ｃを上下に貫通するビア内にバリア層６４ｃが形成されている。バリア層６４ｃ内に配線層６６ｃが形成されている。バリア層６４ｃと配線層６６ｃとは金属層６８ｃを形成する。絶縁膜６２ｃおよび金属層６８ｃ上にエッチングストッパ膜６０ｄが形成されている。エッチングストッパ膜６０ｄ上に絶縁膜６２ｄが形成されている。絶縁膜６２ｄを上下に貫通するビア内にバリア層６４ｄが形成されている。バリア層６４ｄ内にプラグ金属層６６ｄが形成されている。バリア層６４ｄとプラグ金属層６６ｄとは金属層６８ｄを形成する。 An etching stopper film 60c is formed on the insulating film 62b and the metal layer 68b. An insulating film 62c is formed on the etching stopper film 60c. A barrier layer 64c is formed in a via that vertically penetrates the insulating film 62c. A wiring layer 66c is formed in the barrier layer 64c. The barrier layer 64c and the wiring layer 66c form a metal layer 68c. An etching stopper film 60d is formed on the insulating film 62c and the metal layer 68c. An insulating film 62d is formed on the etching stopper film 60d. A barrier layer 64d is formed in a via that vertically penetrates the insulating film 62d. A plug metal layer 66d is formed in the barrier layer 64d. The barrier layer 64d and the plug metal layer 66d form a metal layer 68d.

絶縁膜６２ｄ上に、金属層６８ｄに電気的に接続する金属層７８が形成されている。金属層７８は、例えばバリア層７４、配線層７６および表面層７７から形成される。絶縁膜６２ｄ上および金属層７８を覆うように、カバー膜として酸化シリコン膜７２および窒化シリコン膜８０が形成されている。カバー膜に開口８２が設けられている。開口８２を介し金属層７８に外部より電気的に接続することができる。 A metal layer 78 electrically connected to the metal layer 68d is formed on the insulating film 62d. The metal layer 78 is formed of, for example, a barrier layer 74, a wiring layer 76, and a surface layer 77. A silicon oxide film 72 and a silicon nitride film 80 are formed as a cover film so as to cover the insulating film 62d and the metal layer 78. An opening 82 is provided in the cover film. The metal layer 78 can be electrically connected from the outside through the opening 82.

図５は、実施例２のスクライブライン近傍の平面図である。図５のように、第２拡散領域２４に配線９０を介し電気的に接続する第１パッド２８が設けられている。半導体基板１０に配線９２を介し電気的に接続する第２パッド２９が設けられている。第１パッド２８および第２パッド２９の幅Ｌ１は、例えば８２μｍ、第２拡散領域２４の幅Ｌ２は、例えば１０μｍである。第２拡散領域２４間の間隔Ｌ３は例えば１２６μｍ、チップ領域２５間の間隔Ｌ４は、例えば１４６μｍである。チップ領域２５の大きさは、例えば２５ｍｍ×２５ｍｍである。第１ｐｎダイオード３３の第１拡散領域３２の大きさは例えば５０μｍ×５０μｍである。 FIG. 5 is a plan view of the vicinity of the scribe line according to the second embodiment. As shown in FIG. 5, the first pad 28 that is electrically connected to the second diffusion region 24 via the wiring 90 is provided. A second pad 29 that is electrically connected to the semiconductor substrate 10 via a wiring 92 is provided. The width L1 of the first pad 28 and the second pad 29 is, for example, 82 μm, and the width L2 of the second diffusion region 24 is, for example, 10 μm. An interval L3 between the second diffusion regions 24 is, for example, 126 μm, and an interval L4 between the chip regions 25 is, for example, 146 μm. The size of the chip region 25 is, for example, 25 mm × 25 mm. The size of the first diffusion region 32 of the first pn diode 33 is, for example, 50 μm × 50 μm.

図６は、図５のＡ−Ａ断面図である。図６のように、第１パッド２８は、配線層７６により金属層１８に電気的に接続されている。金属層１８は、金属層５８が第２拡散領域２４に接触することにより、第２拡散領域２４と電気的に接続されている。第１パッド２８は、金属層７８、６８ｄ、６８ｃ、６８ｂおよび６８ａにより形成されている。第１パッド２８下の半導体基板１０には素子分離絶縁膜３６が形成されている。これらにより、第１パッド２８は、第２拡散領域２４に電気的に接続され、半導体基板１０には電気的に接続されていない。 6 is a cross-sectional view taken along the line AA in FIG. As shown in FIG. 6, the first pad 28 is electrically connected to the metal layer 18 by the wiring layer 76. The metal layer 18 is electrically connected to the second diffusion region 24 when the metal layer 58 contacts the second diffusion region 24. The first pad 28 is formed of metal layers 78, 68d, 68c, 68b and 68a. An element isolation insulating film 36 is formed on the semiconductor substrate 10 below the first pad 28. As a result, the first pad 28 is electrically connected to the second diffusion region 24 and is not electrically connected to the semiconductor substrate 10.

図７は、図５のＢ−Ｂ断面図である。図７のように、半導体基板１０内に拡散領域３１が形成されている。拡散領域３１は、例えば不純物濃度が半導体基板１０より高いＰ型領域である。第２パッド２９は、金属層７８、６８ｄ、６８ｃ、６８ｂ、６８ａおよび５８により拡散領域３１に電気的に接続されている。 7 is a cross-sectional view taken along the line BB in FIG. As shown in FIG. 7, a diffusion region 31 is formed in the semiconductor substrate 10. The diffusion region 31 is a P-type region whose impurity concentration is higher than that of the semiconductor substrate 10, for example. The second pad 29 is electrically connected to the diffusion region 31 by the metal layers 78, 68 d, 68 c, 68 b, 68 a and 58.

実施例２のように、金属層１８は、第２拡散領域２４の半導体基板１０上に接して設けられ、半導体基板１０から最上配線層（金属層７８）まで形成されていることが好ましい。これにより、耐湿リングとしての機能を高めることができる。なお、耐湿リングとしての機能をより高めるため、各プラグ金属層５６、６６ｂおよび６６ｄは、電子回路を囲むようにリング状に形成されていることが好ましい。各配線層６６ａ、６６ｃおよび７６は、電子回路を囲むようにリング状に形成されていることが好ましい。 As in the second embodiment, the metal layer 18 is preferably provided in contact with the semiconductor substrate 10 in the second diffusion region 24 and is formed from the semiconductor substrate 10 to the uppermost wiring layer (metal layer 78). Thereby, the function as a moisture-proof ring can be improved. In order to further enhance the function as the moisture-resistant ring, the plug metal layers 56, 66b and 66d are preferably formed in a ring shape so as to surround the electronic circuit. Each of the wiring layers 66a, 66c and 76 is preferably formed in a ring shape so as to surround the electronic circuit.

図８（ａ）から図１５は、実施例２に係る半導体装置の製造工程を示す図である。図８（ａ）、図９（ａ）、図１０（ａ）、図１１（ａ）および図１２（ａ）はフォトマスク上の平面図である。図８（ｂ）、図９（ｂ）、図１０（ｂ）、図１１（ｂ）、図１２（ｂ）および図１３から図１５は、断面図である。図８（ａ）、図９（ａ）、図１０（ａ）、図１１（ａ）および図１２（ａ）のＡ−Ａ断面に相当する。図８（ｂ）のように、半導体基板１０内に素子分離絶縁膜３６を形成する。トランジスタが形成される領域の半導体基板１０内にｐ型拡散領域３４を形成する。半導体基板１０は、例えばシリコン基板であり、ｐ型の不純物濃度は、例えば１×１０^１５ｃｍ^−３である。素子分離絶縁膜３６は、例えば酸化シリコン膜である。ｐ型拡散領域３４は、半導体基板１０内にＢ等の不純物をイオン注入し、その後熱処理することにより形成される。図８（ａ）のように、素子分離絶縁膜３６を形成するマスクのパターンは、ｐｎダイオードおよびトランジスタが形成される領域以外の領域に素子分離絶縁膜３６が形成されるように設けられている。拡散領域３４を形成するマスクのパターンの端は、素子分離絶縁膜３６上に一部重なるように設けられている。なお、図８（ａ）内のクロスで示した領域が素子分離絶縁膜３６が形成される領域である。 FIG. 8A to FIG. 15 are diagrams illustrating manufacturing steps of the semiconductor device according to the second embodiment. 8 (a), 9 (a), 10 (a), 11 (a), and 12 (a) are plan views on a photomask. FIGS. 8B, 9B, 10B, 11B, 12B, and 13 to 15 are cross-sectional views. 8A, FIG. 9A, FIG. 10A, FIG. 11A, and FIG. 12A correspond to the AA cross section. As illustrated in FIG. 8B, the element isolation insulating film 36 is formed in the semiconductor substrate 10. A p-type diffusion region 34 is formed in the semiconductor substrate 10 in the region where the transistor is to be formed. The semiconductor substrate 10 is, for example, a silicon substrate, and the p-type impurity concentration is, for example, 1 × 10 ¹⁵ cm ⁻³ . The element isolation insulating film 36 is a silicon oxide film, for example. The p-type diffusion region 34 is formed by ion-implanting impurities such as B into the semiconductor substrate 10 and then performing a heat treatment. As shown in FIG. 8A, the mask pattern for forming the element isolation insulating film 36 is provided such that the element isolation insulating film 36 is formed in a region other than the region where the pn diode and the transistor are formed. . The end of the mask pattern forming the diffusion region 34 is provided so as to partially overlap the element isolation insulating film 36. A region indicated by a cross in FIG. 8A is a region where the element isolation insulating film 36 is formed.

図９（ｂ）のように、ｐｎダイオードが形成される領域に第１拡散領域３２および第２拡散領域２４を形成する。第１拡散領域３２および第２拡散領域２４は、例えばＰイオンを３５０ｋｅＶの注入エネルギー、５×１０^１２ｃｍ^−２のドーズ量、７°のチルトでイオン注入する。その後熱処理する。これにより、半導体基板１０と第１拡散領域３２および第２拡散領域２４との間にｐｎ接合が形成される。図９（ａ）のように、第１拡散領域３２および第２拡散領域２４を形成するマスクのパターンは、素子分離絶縁膜３６より内側に設けられている。 As shown in FIG. 9B, the first diffusion region 32 and the second diffusion region 24 are formed in the region where the pn diode is formed. In the first diffusion region 32 and the second diffusion region 24, for example, P ions are ion-implanted with an implantation energy of 350 keV and a dose amount of 5 × 10 ¹² cm ⁻² and a tilt of 7 °. Then heat treatment. Thereby, a pn junction is formed between the semiconductor substrate 10 and the first diffusion region 32 and the second diffusion region 24. As shown in FIG. 9A, the mask pattern for forming the first diffusion region 32 and the second diffusion region 24 is provided inside the element isolation insulating film 36.

図１０（ｂ）のように、半導体基板１０上にゲート絶縁膜３８を形成する。ゲート絶縁膜３８上にゲート電極４０を形成する。ゲート電極４０をマスクにゲート絶縁膜３８をエッチングする。半導体基板１０上にゲート電極４０を覆うように絶縁膜を形成する。絶縁膜を異方性エッチングすることにより、ゲート電極４０の両側側面にサイドウォール４２を、半導体基板１０上にシリサイド抑制膜４４を形成する。ゲート電極４０の上面、トランジスタのソースおよびドレインとなる領域の半導体基板１０の上面、ｐｎダイオードのコンタクト領域４５の半導体基板１０の上面をシリサイド化する。このとき。ｐｎダイオードの半導体基板１０の上面は、コンタクト領域４５以外はシリサイド化されない。ゲート絶縁膜３８は例えば酸化シリコン膜により形成する。ゲート電極４０は、例えば多結晶シリコン膜により形成する。サイドウォール４２およびシリサイド抑制膜４４は、例えば酸化シリコン膜により形成する。シリサイド化は、例えばＣｏを用いコバルトシリサイドを形成する。 As shown in FIG. 10B, a gate insulating film 38 is formed on the semiconductor substrate 10. A gate electrode 40 is formed on the gate insulating film 38. The gate insulating film 38 is etched using the gate electrode 40 as a mask. An insulating film is formed on the semiconductor substrate 10 so as to cover the gate electrode 40. By anisotropically etching the insulating film, sidewalls 42 are formed on both side surfaces of the gate electrode 40, and a silicide suppression film 44 is formed on the semiconductor substrate 10. The upper surface of the gate electrode 40, the upper surface of the semiconductor substrate 10 in the regions to be the source and drain of the transistor, and the upper surface of the semiconductor substrate 10 in the contact region 45 of the pn diode are silicided. At this time. The upper surface of the semiconductor substrate 10 of the pn diode is not silicided except for the contact region 45. The gate insulating film 38 is formed of, for example, a silicon oxide film. The gate electrode 40 is formed by, for example, a polycrystalline silicon film. The sidewalls 42 and the silicide suppression film 44 are formed by, for example, a silicon oxide film. For silicidation, for example, Co is used to form cobalt silicide.

図１０（ａ）のように、ゲート電極４０を形成するマスクのパターンは、トランジスタを形成する領域の素子分離絶縁膜３６を横切るように設けられる。シリサイド抑制膜４４を形成するマスクのパターンは、トランジスタが形成される領域の素子分離絶縁膜３６から半導体基板が露出する領域とゲート電極４０が露出するように設けられる。また、シリサイド抑制膜４４を形成するマスクのパターンは、ｐｎダイオードが形成される領域のコンタクト領域４５にも受けられる。 As shown in FIG. 10A, the mask pattern for forming the gate electrode 40 is provided so as to cross the element isolation insulating film 36 in the region for forming the transistor. The mask pattern for forming the silicide suppression film 44 is provided so that the region where the semiconductor substrate is exposed from the element isolation insulating film 36 in the region where the transistor is formed and the gate electrode 40 are exposed. The mask pattern for forming the silicide suppression film 44 is also received by the contact region 45 in the region where the pn diode is formed.

図１１（ｂ）のように、半導体基板１０上にエッチングストッパ膜４６を形成する。コンタクト領域４５以外の第２ｐｎダイオード２３および３３上にはエッチングストッパ膜が残存しないようにエッチングストッパ膜４６をエッチングする。エッチングストッパ膜４６は、例えば窒化シリコン膜である。図１１（ｂ）のように、エッチングストッパ膜４６を形成するマスクのパターンは、ｐｎダイオードが形成される領域においてコンタクト領域４５以外にエッチングストッパ膜が残存しないように設けられる。 As shown in FIG. 11B, an etching stopper film 46 is formed on the semiconductor substrate 10. The etching stopper film 46 is etched so that the etching stopper film does not remain on the second pn diodes 23 and 33 other than the contact region 45. The etching stopper film 46 is a silicon nitride film, for example. As shown in FIG. 11B, the mask pattern for forming the etching stopper film 46 is provided so that the etching stopper film does not remain other than the contact region 45 in the region where the pn diode is formed.

図１２（ｂ）のように、シリサイド抑制膜４４およびエッチングストッパ膜４６上に絶縁膜５２を形成する。絶縁膜５２を上下に貫通するビアを形成する。ビア内および絶縁膜５２上にバリア層５４を形成する。ビア内のバリア層５４内および絶縁膜５２上のバリア層５４上にプラグ金属層５６を形成する。ＣＭＰ（Chemical Mechanical Polish）法を用い、絶縁膜５２上の余分なバリア層５４およびプラグ金属層５６を除去する。バリア層５４およびプラグ金属層５６により金属層５８が形成される。エッチングストッパ膜４６は、ビアを形成する際のストッパ膜として機能する。例えば、絶縁膜５２を貫通するビアを形成する際に、エッチングストッパ膜４６はエッチングされない。その後、エッチングストッパ膜を貫通するビアを形成する。これにより、シリサイド化された半導体基板１０およびゲート電極４０の上面へのダメージが緩和される。バリア層５４は、例えばＴｉＮ膜を用い形成する。プラグ金属層５６は、例えばＷ膜を用い形成する。図１２（ａ）のように、金属層５８を形成するマスクのパターンは、ｐｎダイオードが形成される領域のコンタクト領域にビアが形成されるように設けられる。また、金属層５８を形成するマスクのパターンは、トランジスタが形成される領域のゲート電極４０、ソース、ドレイン領域にビアが形成されるように設けられる。 As shown in FIG. 12B, an insulating film 52 is formed on the silicide suppression film 44 and the etching stopper film 46. A via that vertically penetrates the insulating film 52 is formed. A barrier layer 54 is formed in the via and on the insulating film 52. A plug metal layer 56 is formed in the barrier layer 54 in the via and on the barrier layer 54 on the insulating film 52. The excess barrier layer 54 and the plug metal layer 56 on the insulating film 52 are removed using a CMP (Chemical Mechanical Polish) method. A metal layer 58 is formed by the barrier layer 54 and the plug metal layer 56. The etching stopper film 46 functions as a stopper film when forming vias. For example, when forming a via that penetrates the insulating film 52, the etching stopper film 46 is not etched. Thereafter, a via penetrating the etching stopper film is formed. Thereby, damage to the upper surfaces of the silicided semiconductor substrate 10 and the gate electrode 40 is alleviated. The barrier layer 54 is formed using, for example, a TiN film. The plug metal layer 56 is formed using, for example, a W film. As shown in FIG. 12A, the mask pattern for forming the metal layer 58 is provided such that a via is formed in the contact region of the region where the pn diode is formed. The mask pattern for forming the metal layer 58 is provided so that vias are formed in the gate electrode 40, the source and drain regions in the region where the transistor is formed.

図１３のように、絶縁膜５２および金属層５８上にエッチングストッパ膜６０ａを形成するエッチングストッパ膜６０ａ上に絶縁膜６２ａを形成する。エッチングストッパ膜６０ａおよび絶縁膜６２ａを上下に貫通するビアを形成する。ビア内および絶縁膜６２ａ上にバリア層６４ａを形成する。ビア内のバリア層６４ａ内および絶縁膜６２ａ上のバリア層６４ａ上に配線層６６ａを形成する。ＣＭＰ（Chemical Mechanical Polish）法を用い、絶縁膜６２ａ上の余分なバリア層６４ａおよび配線層６６ａを除去する。バリア層６４ａおよび配線層６６ａにより金属層６８ａが形成される。例えば、絶縁膜６２ａを貫通するビアを形成する際に、エッチングストッパ膜６０ａはエッチングされない。その後、エッチングスポッパ膜６０ａを貫通するビアを形成する。エッチングストッパ膜６０ａは例えば炭化酸化シリコン膜から形成される。絶縁膜６２ａは、例えば酸化シリコン膜から形成される。バリア層６４ａは、例えばＴａ膜を用い形成する。配線層６６ａは、例えばＣｕ膜を用い形成する。 As shown in FIG. 13, the insulating film 62 a is formed on the etching stopper film 60 a that forms the etching stopper film 60 a on the insulating film 52 and the metal layer 58. Vias penetrating vertically through the etching stopper film 60a and the insulating film 62a are formed. A barrier layer 64a is formed in the via and on the insulating film 62a. A wiring layer 66a is formed in the barrier layer 64a in the via and on the barrier layer 64a on the insulating film 62a. Using a CMP (Chemical Mechanical Polish) method, the excess barrier layer 64a and wiring layer 66a on the insulating film 62a are removed. A metal layer 68a is formed by the barrier layer 64a and the wiring layer 66a. For example, when forming a via penetrating the insulating film 62a, the etching stopper film 60a is not etched. Thereafter, a via penetrating the etching spoper film 60a is formed. The etching stopper film 60a is formed from, for example, a silicon carbide oxide film. The insulating film 62a is formed from, for example, a silicon oxide film. The barrier layer 64a is formed using a Ta film, for example. The wiring layer 66a is formed using, for example, a Cu film.

図１４のように、絶縁膜６２ａおよび金属層６８ａ上にエッチングストッパ膜６０ｂを形成する。エッチングストッパ膜６０ｂ上に絶縁膜６２ｂを形成する。絶縁膜６２ｂ上にエッチングストッパ膜６０ｃを形成する。エッチングストッパ膜６０ｃ上に絶縁膜６２ｃを形成する。エッチングストッパ膜６０ｂおよび絶縁膜６２ｂを上下に貫通するビアと、エッチングストッパ膜６０ｃおよび絶縁膜６２ｃを上下に貫通するビアを形成する。ビア内および絶縁膜６２ｃ上にバリア層６４ｂおよび６４ｃを形成する。ビア内のバリア層６４ｂおよび６４ｃ内および絶縁膜６２ｃ上のバリア層６４ｃ上にプラグ金属層６６ｂおよび配線層６６ｃをめっき法を用い同時に形成する。ＣＭＰ法を用い、絶縁膜６２ｃ上の余分なバリア層６４ｃおよび配線層６６ｃを除去する。バリア層６４ｂおよびプラグ金属層６６ｂにより金属層６８ｂが形成される。バリア層６４ｃおよび配線層６６ｃにより金属層６８ｃが形成される。エッチングストッパ膜６０ｂおよび６０ｃは例えば炭化酸化シリコン膜から形成される。絶縁膜６２ｂおよび６２ｃは、例えば酸化シリコン膜から形成される。バリア層６４ｂおよび６４ｃは、例えばＴａ膜を用い形成する。プラグ金属層６６ｂおよび配線層６６ｃは、例えばＣｕ膜を用い形成する。このように、配線は例えばデュアルダマシン法を用い形成される。 As shown in FIG. 14, an etching stopper film 60b is formed on the insulating film 62a and the metal layer 68a. An insulating film 62b is formed on the etching stopper film 60b. An etching stopper film 60c is formed on the insulating film 62b. An insulating film 62c is formed on the etching stopper film 60c. A via that vertically penetrates the etching stopper film 60b and the insulating film 62b and a via that vertically penetrates the etching stopper film 60c and the insulating film 62c are formed. Barrier layers 64b and 64c are formed in the via and on the insulating film 62c. A plug metal layer 66b and a wiring layer 66c are simultaneously formed in the barrier layers 64b and 64c in the via and on the barrier layer 64c on the insulating film 62c by using a plating method. Using the CMP method, the excess barrier layer 64c and wiring layer 66c on the insulating film 62c are removed. A metal layer 68b is formed by the barrier layer 64b and the plug metal layer 66b. A metal layer 68c is formed by the barrier layer 64c and the wiring layer 66c. Etching stopper films 60b and 60c are made of, for example, a silicon carbide oxide film. The insulating films 62b and 62c are made of, for example, a silicon oxide film. The barrier layers 64b and 64c are formed using a Ta film, for example. The plug metal layer 66b and the wiring layer 66c are formed using, for example, a Cu film. Thus, the wiring is formed using, for example, a dual damascene method.

図１５のように、絶縁膜６２ｃおよび金属層６８ｃ上にエッチングストッパ膜６０ｄを形成する。エッチングストッパ膜６０ｄ上に絶縁膜６２ｄを形成する。エッチングストッパ膜６０ｄおよび絶縁膜６２ｄを上下に貫通するビアを形成する。ビア内および絶縁膜６２ｄ上にバリア層７４を形成する。ビア内のバリア層７４内および絶縁膜６２ｃ上のバリア層７４上に配線層７６を形成する。配線層７６上に表面層７７を形成する。バリア層７４、配線層７６および表面層７７により金属層７８が形成される。バリア層６４ｃおよび配線層６６ｃにより金属層６８ｃが形成される。エッチングストッパ膜６０ｄは例えば炭化酸化シリコン膜から形成される。絶縁膜６２ｄは、例えば酸化シリコン膜から形成される。バリア層７４は、例えばＴｉＮ膜を用い形成する。配線層７６は、例えばＡｌＣｕ膜を用い形成する。表面層７７は、例えばＴｉＮ膜を用い形成する。 As shown in FIG. 15, an etching stopper film 60d is formed on the insulating film 62c and the metal layer 68c. An insulating film 62d is formed on the etching stopper film 60d. Vias penetrating vertically through the etching stopper film 60d and the insulating film 62d are formed. A barrier layer 74 is formed in the via and on the insulating film 62d. A wiring layer 76 is formed in the barrier layer 74 in the via and on the barrier layer 74 on the insulating film 62c. A surface layer 77 is formed on the wiring layer 76. A metal layer 78 is formed by the barrier layer 74, the wiring layer 76 and the surface layer 77. A metal layer 68c is formed by the barrier layer 64c and the wiring layer 66c. The etching stopper film 60d is formed of, for example, a silicon carbide oxide film. The insulating film 62d is made of, for example, a silicon oxide film. The barrier layer 74 is formed using, for example, a TiN film. The wiring layer 76 is formed using, for example, an AlCu film. The surface layer 77 is formed using, for example, a TiN film.

その後、絶縁膜６２ｄ上に金属層７８を覆うように、カバー膜として酸化シリコン膜７２および窒化シリコン膜８０を形成する。カバー膜に開口８２を形成する。以上により、図４に示した半導体装置が形成される。 Thereafter, a silicon oxide film 72 and a silicon nitride film 80 are formed as a cover film so as to cover the metal layer 78 on the insulating film 62d. An opening 82 is formed in the cover film. Thus, the semiconductor device shown in FIG. 4 is formed.

図８（ａ）から図１５を用い、実施例２に係る半導体装置の製造方法の一例を説明したが、言うまでもなく、その他の方法を用い、実施例２に係る半導体装置を形成してもよい。 Although an example of the method for manufacturing the semiconductor device according to the second embodiment has been described with reference to FIGS. 8A to 15, it is needless to say that the semiconductor device according to the second embodiment may be formed using other methods. .

以上、本発明の実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。 Although the embodiments of the present invention have been described in detail above, the present invention is not limited to such specific embodiments, and various modifications and changes can be made within the scope of the gist of the present invention described in the claims. It can be changed.

１０半導体基板
１８金属層
２０電子回路
２３第２ｐｎダイオード
２４第２拡散領域
２５チップ領域
２６スクライブライン
２８第１パッド
２９第２パッド
３２第１拡散領域
３３第１ｐｎダイオード DESCRIPTION OF SYMBOLS 10 Semiconductor substrate 18 Metal layer 20 Electronic circuit 23 2nd pn diode 24 2nd diffused region 25 Chip region 26 Scribe line 28 1st pad 29 2nd pad 32 1st diffused region 33 1st pn diode

Claims

An electronic circuit formed on the semiconductor substrate, the first pn diode including a first diffusion region forming a pn junction with the semiconductor substrate;
A second diffusion region provided in the semiconductor substrate between the electronic circuit and the scribe line and surrounding the electronic circuit and having the same conductivity type as the first diffusion region and forming a pn junction with the semiconductor substrate; A 2pn diode;
A metal layer which is provided on the semiconductor substrate between the electronic circuit and the scribe line so as to overlap the second diffusion region, and surrounds the electronic circuit;
A semiconductor device comprising:

The semiconductor device according to claim 1, wherein the metal layer is provided in contact with the semiconductor substrate in the second diffusion region and is formed from the semiconductor substrate to the uppermost wiring layer.

4. The semiconductor device according to claim 1, wherein the metal layer is a moisture-resistant ring that prevents moisture from entering the electronic circuit. 5.

4. The semiconductor device according to claim 1, wherein impurity concentrations of the first diffusion region and the second diffusion region are the same. 5.

A first pad formed in the scribe line and electrically connected to the second diffusion region;
A second pad formed in the scribe line and electrically connected to the semiconductor substrate;
The semiconductor device according to claim 1, further comprising: