JP2012090211A - 電圧電流変換回路 - Google Patents

Abstract

【課題】０ＶからＶＤＤの範囲でダイナミックに変化する差動入力電圧の全ての入力電圧範囲において出力電流を変化させることができる電圧電流変換回路を提供する。
【解決手段】電圧電流変換回路は、第１および第２の負荷抵抗と第１の電流源との間に接続された第１および第２のＭＯＳトランジスタと、第１および第２の負荷抵抗と第２の電流源との間に接続された第３および第４のＭＯＳトランジスタとを備える。第１および第４のＭＯＳトランジスタのゲートには差動入力電圧の一方および他方が入力され、第２および第３のＭＯＳトランジスタのゲートにはバイアス電圧が入力される。バイアス電圧は、差動入力電圧のいずれかが電源電圧のときを除いて第２および第３のＭＯＳトランジスタの両方がオンする電圧に設定されている。
【選択図】図１

Description

本発明は、差動入力電圧を受け取って、その入力電圧に応じた出力電流に変換する電圧電流変換回路に関するものである。

図１３は、従来の電圧電流変換回路の構成を表す一例の回路図である。同図に示す電圧電流変換回路２０は、特許文献１に開示されたものであり、入力デバイスとなる差動対のＮ型ＭＯＳトランジスタ（以下、ＮＭＯＳという）Ｍ１，Ｍ２と、負荷抵抗のＰ型ＭＯＳトランジスタ（以下、ＰＭＯＳという）Ｍ３，Ｍ４と、電流源のＮＭＯＳＭ５とによって構成されている。

ＰＭＯＳＭ３，Ｍ４のソースは電源ＶＤＤに接続され、ゲートは、それぞれ自分自身のドレインに接続（ダイオード接続）されている。ＮＭＯＳＭ１，Ｍ２のソースはＮＭＯＳＭ５のドレインに接続され、ドレインは、それぞれＰＭＯＳＭ３，Ｍ４のドレインに接続され、ゲートには、それぞれ差動入力電圧ＩＮＮ，ＩＮＰが入力されている。ＮＭＯＳＭ５のソースはグランドに接続され、ゲートにはバイアス電圧Ｖｂが入力されている。

電流電圧変換回路２０では、ＮＭＯＳＭ５のゲートにバイアス電圧Ｖｂが供給される。これにより、ＮＭＯＳＭ５には、バイアス電圧Ｖｂに応じた定電流Ｉｓｓが流れる。

ここで、ＮＭＯＳＭ１，Ｍ２のソース電圧をＶｓ１とし、ＰＭＯＳＭ３およびＮＭＯＳＭ１を介して流れる電流をＩ１、ＰＭＯＳＭ４およびＮＭＯＳＭ２を介して流れる電流をＩ２とする。

差動入力電圧ＩＮＰ（＝ｖｉｎ），ＩＮＮ（＝ＶＤＤ−ｖｉｎ）は、入力電圧ｖｉｎ＝０Ｖ（グランド電圧）からＶＤＤ（電源電圧）の範囲でダイナミックに変化する。差動入力電圧ＩＮＮ，ＩＮＰが変化すると、それぞれＮＭＯＳＭ１，Ｍ２のオン状態（オン抵抗）が変化して、電流Ｉ１と電流Ｉ２の割合が変化する（ただし、Ｉ１＋Ｉ２＝Ｉｓｓ）。

電圧電流変換回路２０からは、図１５のグラフに示すように、ＰＭＯＳＭ３のソース−ドレイン間に流れる電流Ｉ１が、差動入力電圧ＩＮＰ，ＩＮＮに対応する出力電流Ｉ＿ｏｕｔ１として出力される。出力電流Ｉ＿ｏｕｔ１は、例えば、ＰＭＯＳＭ３をミラー基とするカレントミラー回路（図示省略）により、カレントミラー回路を構成するミラー先のＰＭＯＳにミラーして次段の回路等に分配される。

上記電圧電流変換回路２０は、図１５のグラフに示すように、電圧電流変換特性として、差動入力電圧ＩＮＰ，ＩＮＮに対して出力電流Ｉ＿ｏｕｔ１が線形に変化する領域（線形領域）と、差動入力電圧ＩＮＰ，ＩＮＮが変化しても出力電流Ｉ＿ｏｕｔ１が変化しない領域（不感帯領域）を持つ。この不感帯領域を削減するために、例えば、図１４に示すような電圧電流変換回路２２が特許文献２によって提案されている。

図１４に示す電圧電流変換回路２２は、図１３に示す電圧電流変換回路２０において、さらに、もう１つ別の入力デバイスとなる差動対のＮＭＯＳＭ７，Ｍ８と、電流源のＮＭＯＳＭ９とを備えたものである。ここで、差動対のＮＭＯＳＭ１，Ｍ２およびＮＭＯＳＭ７，Ｍ８のアスペクト比は、Ｍ１：Ｍ２＝Ｍ７：Ｍ８＝１：Ｋに設定されている。

ＮＭＯＳＭ１，Ｍ２、ＰＭＯＳＭ３，Ｍ４およびＮＭＯＳＭ５からなる回路の構成は、図１３に示す電圧電流変換回路２０と同じである。ＮＭＯＳＭ７，Ｍ８のソースはＮＭＯＳＭ９のドレインに接続され、ドレインは、それぞれＰＭＯＳＭ４，Ｍ３のドレインに接続され、ゲートには、それぞれ差動入力電圧ＩＮＰ，ＩＮＮが入力されている。ＮＭＯＳＭ９のソースはグランドに接続され、ゲートにはバイアス電圧Ｖｂが入力されている。

電圧電流変換回路２２において、図１４中左側の差動対を第１の差動対とし、右側の差動対を第２の差動対とする。電圧電流変換回路２２では、第１の差動対と同様に、第２の差動対において、ＮＭＯＳＭ９のゲートにバイアス電圧Ｖｂが供給される。これにより、ＮＭＯＳＭ９には、バイアス電圧Ｖｂに応じた定電流Ｉｓｓが流れる。

ここで、ＮＭＯＳＭ１，Ｍ２のソース電圧をＶｓ２、ＮＭＯＳＭ７，Ｍ８のソース電圧をＶｓ３とし、ＰＭＯＳＭ３およびＮＭＯＳＭ１を介して流れる電流をＩ３、ＰＭＯＳＭ４およびＮＭＯＳＭ２を介して流れる電流をＩ４、ＰＭＯＳＭ４およびＮＭＯＳＭ７を介して流れる電流をＩ５、ＰＭＯＳＭ３およびＮＭＯＳＭ８を介して流れる電流をＩ６とする。

差動入力電圧ＩＮＮ，ＩＮＰが変化すると、それぞれ第１の差動対のＮＭＯＳＭ１，Ｍ２のオン状態が変化し、アスペクト比に応じて電流Ｉ３と電流Ｉ４の割合が変化するとともに（ただし、Ｉ３＋Ｉ４＝Ｉｓｓ）、それぞれ第２の差動対のＮＭＯＳＭ７，Ｍ８のオン状態が変化し、アスペクト比に応じて電流Ｉ５と電流Ｉ６の割合が変化する（ただし、Ｉ５＋Ｉ６＝Ｉｓｓ）。

そして、電圧電流変換回路２２からは、図１５のグラフに示すように、ＰＭＯＳＭ３のソース−ドレイン間に流れる電流Ｉ３＋Ｉ６が、差動入力電圧ＩＮＰ，ＩＮＮに対応する出力電流Ｉ＿ｏｕｔ２として出力される。

このように、電圧電流変換回路２２では、アスペクト比が異なる２つの差動対の入力デバイスを使用することにより、差動対のソース電圧Ｖｓ２，Ｖｓ３の特性が異なり、差動入力電圧ＩＮＰ，ＩＮＮに対して異なる閾値を持つ電流Ｉ３と電流Ｉ６を発生させることができる。これにより、差動入力電圧ＩＮＰ，ＩＮＮに対して幅広いレンジで変化するトータルの出力電流Ｉ＿ｏｕｔ２を発生させることを可能としている。

図１５は、従来の電圧電流変換回路の電圧電流変換特性を表す一例のグラフである。このグラフは、図１３および図１４に示す電圧電流変換回路２０，２２について、ＳＰＩＣＥシミュレーションを行って得られた電圧電流変換特性の結果である。グラフの横軸は差動入力電圧ＩＮＰ（＝ｖｉｎ）（Ｖ）、縦軸は電流（Ａ）である。このグラフから、Ｉ＿ｏｕｔ１は差動入力電圧ＩＮＰが０．４５Ｖから０．７５Ｖの範囲で変化し、一方Ｉ＿ｏｕｔ２は差動入力電圧ＩＮＰが０．３５Ｖから０．８５Ｖの範囲で変化しており、図１４に示す電圧電流変換回路２２は、図１３に示す電圧電流変換回路２０と比べて、差動入力電圧ＩＮＰの変化に対して出力電流Ｉ＿ｏｕｔ２が変化する領域が拡大されていることが分かる。

しかしながら、図１４に示す電圧電流変換回路２２にも、入力レンジ（差動入力電圧の変化に対して出力電流が変化する領域）に限界が存在する、つまり、差動入力電圧の全ての入力電圧範囲で出力電流Ｉ＿ｏｕｔ２を変化させることができないという問題が依然として残っている。

特開２００２−７６７８７号公報 特開平１１−２１４９３５号公報

本発明の目的は、０ＶからＶＤＤの範囲でダイナミックに変化する差動入力電圧の全ての入力電圧範囲において出力電流を変化させることができる電圧電流変換回路を提供することにある。

上記目的を達成するために、本発明は、差動入力電圧を受け取って、その入力電圧に応じた出力電流に変換する電圧電流変換回路であって、
一方の端子が電源もしくはグランドの一方に接続された第１および第２の負荷抵抗と、一方の端子がグランドもしくは電源の他方に接続された第１および第２の電流源と、前記差動入力電圧によってオン／オフが制御される第１および第２の差動対とを備え、
前記第１の差動対は、それぞれ、前記第１および第２の負荷抵抗の他方の端子と前記第１の電流源の他方の端子との間に接続された第１および第２のＭＯＳトランジスタを備え、前記第２の差動対は、それぞれ、前記第１および第２の負荷抵抗の他方の端子と前記第２の電流源の他方の端子との間に接続された第３および第４のＭＯＳトランジスタを備え、
前記第１および第４のＭＯＳトランジスタのゲートには前記差動入力電圧の一方および他方が入力され、前記第２および第３のＭＯＳトランジスタのゲートにはバイアス電圧が入力され、
前記バイアス電圧は、前記差動入力電圧のそれぞれがグランド電圧から電源電圧の範囲で変化するとき、前記差動入力電圧のいずれかが電源電圧のときを除いて前記第２および第３のＭＯＳトランジスタの両方がオンする電圧に設定されていることを特徴とする電圧電流変換回路を提供するものである。

ここで、前記第１および第２の差動対の前記差動入力電圧が入力するＭＯＳトランジスタの閾値が、ＶＤＤ／２以下であることが好ましい。

さらに、前記第１および第２の負荷抵抗と、前記第１の差動対と、前記第１の電流源とからなる回路のレプリカ回路によって構成され、前記バイアス電圧を生成するバイアス電圧生成回路を備えることが好ましい。

また、前記バイアス電圧生成回路は、一方の端子が前記電源もしくはグランドの一方に接続された第３および第４の負荷抵抗と、一方の端子が前記グランドもしくは電源の他方に接続された第３の電流源と、第３の差動対とを備え、
前記第３の差動対は、それぞれ、前記第３および第４の負荷抵抗の他方の端子と前記第３の電流源の他方の端子との間に接続された第５および第６のＭＯＳトランジスタを備え、前記第５のＭＯＳトランジスタのゲートには電源電圧が入力され、前記第６のＭＯＳトランジスタのゲートは自分自身のドレインに接続され、前記第６のＭＯＳトランジスタのドレインの電圧が前記バイアス電圧として出力され、
さらに前記第３の電流源の電流をＪ：１（０＜Ｊ＜１）の比でミラーした電流を前記第４の負荷抵抗に流すカレントミラー回路を備えることが好ましい。

また、前記第１の負荷抵抗は、電源と前記第１および第３のＭＯＳトランジスタのドレインとの間に接続され、ゲートが自分自身のドレインに接続されたＰＭＯＳであり、前記第２の負荷抵抗は、電源と前記第２および第４のＭＯＳトランジスタのドレインとの間に接続され、ゲートが自分自身のドレインに接続されたＰＭＯＳであり、
前記第１の電流源は、前記第１および第２のＭＯＳトランジスタのソースとグランドとの間に接続されたＮＭＯＳであり、前記第２の電流源は、前記第３および第４のＭＯＳトランジスタのソースとグランドとの間に接続されたＮＭＯＳであり、前記第１および第２の電流源のＮＭＯＳのゲートに第２のバイアス電圧が入力され、
前記第１、第２、第３および第４のＭＯＳトランジスタはＮＭＯＳであることが好ましい。

また、前記第３の負荷抵抗は、電源と前記第５のＭＯＳトランジスタのドレインとの間に接続され、ゲートが自分自身のドレインに接続されたＰＭＯＳであり、前記第４の負荷抵抗は、電源と前記第６のＭＯＳトランジスタのドレインとの間に接続されたＰＭＯＳであり、
前記第３の電流源は、前記第５および第６のＭＯＳトランジスタのソースとグランドとの間に接続されたＮＭＯＳであり、第２のバイアス電圧が前記第３および第４の電流源のＮＭＯＳのゲートに入力され、
前記カレントミラー回路が、ソースがグランドに接続され、ゲートに前記第２のバイアス電圧が入力されたミラー回路ＮＭＯＳと、ソースが電源に接続され、ゲートが自分自身のドレインと前記ミラー回路ＮＭＯＳのドレインに接続されるとともに、前記第４の負荷抵抗のＰＭＯＳのゲートに接続されたミラー回路ＰＭＯＳとを備え、
前記第５および第６のＭＯＳトランジスタはＮＭＯＳであることが好ましい。

本発明によれば、入力電圧を変化させたときに、グランド電圧０ＶからＶＤＤ電圧まで入力電圧範囲の全体で出力電流を変化させることができる。また、第１および第２の負荷回路、第１の差動対および第１の電流源からなる回路のレプリカ回路で構成されたバイアス電圧生成回路を使用することにより、プロセス、温度、電圧の変動にかかわらず、不感帯領域が生じることのないバイアス電圧を生成し、全ての入力電圧範囲で電圧電流変換を行うことができる。

本発明の電圧電流変換回路の構成を表す一実施形態の回路図である。 バイアス電圧生成回路の構成を表す一実施形態の回路図である。 図１に示す電圧電流変換回路の具体例を表す一実施形態の概略図である。 図２に示すバイアス電圧生成回路の具体例を表す一実施形態の概略図である。 本発明の電圧電流変換回路の電圧電流変換特性を表す一実施形態のグラフである。 本発明の電圧電流変換回路と従来の電圧電流変換回路の電圧電流変換特性の対比を表す一実施形態のグラフである。 ＮＭＯＳＭ１，Ｍ８の閾値がＶＤＤ／２以下の場合について、入力電圧の変化に対する電流Ｉ７〜Ｉ１０の変化を表す一実施例のグラフである。 ＮＭＯＳＭ１，Ｍ８の閾値がＶＤＤ／２以下の場合について、入力電圧の変化に対する出力電流の変化を表す一実施例のグラフである。 ＮＭＯＳＭ１，Ｍ８の閾値がＶＤＤ／２よりも大きい場合について、入力電圧の変化に対する電流Ｉ７〜Ｉ１０の変化を表す一実施例のグラフである。 ＮＭＯＳＭ１，Ｍ８の閾値がＶＤＤ／２よりも大きい場合について、入力電圧の変化に対する出力電流の変化を表す一実施例のグラフである。 バイアス電圧Ｖｂ２＝ＶＤＤの場合について、入力電圧の変化に対する電流Ｉ７〜Ｉ１０の変化を表す一実施例のグラフである。 バイアス電圧Ｖｂ２＝ＶＤＤの場合について、入力電圧の変化に対する出力電流の変化を表す一実施例のグラフである。 従来の電圧電流変換回路の構成を表す一例の回路図である。 従来の電圧電流変換回路の構成を表す別の例の回路図である。 従来の電圧電流変換回路の電圧電流変換特性を表す一例のグラフである。

以下に、添付の図面に示す好適実施形態に基づいて、本発明の電圧電流変換回路を詳細に説明する。

図１は、本発明の電圧電流変換回路の構成を表す一実施形態の回路図である。同図に示す電圧電流変換回路１０は、差動入力電圧ＩＮＰ，ＩＮＮを受け取って、その入力電圧に応じた出力電流に変換するものであり、入力デバイスとなる第１の差動対のＮＭＯＳＭ１，Ｍ２および第２の差動対のＮＭＯＳＭ７，Ｍ８と、負荷抵抗のＰＭＯＳＭ３，Ｍ４と、電流源のＮＭＯＳＭ５およびＮＭＯＳＭ９とによって構成されている。

負荷抵抗のＰＭＯＳＭ３，Ｍ４のソースは電源ＶＤＤに接続され、ゲートは、それぞれ自分自身のドレインに接続（ダイオード接続）されている。

第１の差動対のＮＭＯＳＭ１，Ｍ２のソースはＮＭＯＳＭ５のドレインに接続され、ドレインは、それぞれＰＭＯＳＭ３，Ｍ４のドレインに接続され、ゲートには、それぞれ差動入力電圧ＩＮＰ（＝ｖｉｎ）およびバイアス電圧Ｖｂ２が入力されている。また、第２の差動対のＮＭＯＳＭ７，Ｍ８のソースはＮＭＯＳＭ９のドレインに接続され、ドレインは、それぞれＰＭＯＳＭ３，Ｍ４のドレインに接続され、ゲートには、それぞれバイアス電圧Ｖｂ２および差動入力電圧ＩＮＮ（＝ＶＤＤ−ｖｉｎ）が入力されている。

電流源のＮＭＯＳＭ５，Ｍ９のソースはグランドに接続され、ゲートにはバイアス電圧Ｖｂが入力されている。これにより、ＮＭＯＳＭ５，Ｍ９には、それぞれ、バイアス電圧Ｖｂに応じた同一の定電流Ｉｓｓが流れる。

ここで、ＮＭＯＳＭ１，Ｍ２のソース電圧をＶｓ４，ＮＭＯＳＭ７，Ｍ８のソース電圧をＶｓ５とする。また、ＰＭＯＳＭ３およびＮＭＯＳＭ１を介して流れる電流をＩ７、ＰＭＯＳＭ４およびＮＭＯＳＭ２を介して流れる電流をＩ８、ＰＭＯＳＭ３およびＮＭＯＳＭ７を介して流れる電流をＩ９、ＰＭＯＳＭ４およびＮＭＯＳＭ８を介して流れる電流をＩ１０とする。

以下、電圧電流変換回路１０の第１の差動対のＮＭＯＳＭ１，Ｍ２、負荷抵抗のＰＭＯＳＭ３，Ｍ４、電流源のＮＭＯＳＭ５からなる回路を第１の変換回路とし、第２の差動対のＮＭＯＳＭ７，Ｍ８、負荷抵抗のＰＭＯＳＭ３，Ｍ４、電流源のＮＭＯＳＭ９からなる回路を第２の変換回路とする。

差動入力電圧ＩＮＰ（＝ｖｉｎ），ＩＮＮ（＝ＶＤＤ−ｖｉｎ）は、入力電圧ｖｉｎ＝０ＶからＶＤＤの範囲でダイナミックに変化する。第１の差動対のＮＭＯＳＭ１，Ｍ２および第２の差動対のＮＭＯＳＭ７，Ｍ８は、差動入力電圧ＩＮＰ，ＩＮＮによって制御される。差動入力電圧ＩＮＮ，ＩＮＰが変化すると、第１の差動対のＮＭＯＳＭ１，Ｍ２のオン／オフ状態およびオン抵抗が変化し、電流Ｉ７と電流Ｉ８の割合が変化するとともに（ただし、Ｉ７＋Ｉ８＝Ｉｓｓ）、それぞれ第２の差動対のＮＭＯＳＭ７，Ｍ８のオン／オフ状態およびオン抵抗が変化し、電流Ｉ９と電流Ｉ１０の割合が変化する（ただし、Ｉ９＋Ｉ１０＝Ｉｓｓ）。

そして、ＰＭＯＳＭ３のソース−ドレイン間に流れる電流Ｉ７＋Ｉ９が、差動入力電圧ＩＮＰ，ＩＮＮに対応する出力電流Ｉ＿ｏｕｔ３として出力される。

電圧電流変換回路１０において、バイアス電圧Ｖｂは、上記のように、電流源のＮＭＯＳＭ５，Ｍ９に定電流Ｉｓｓが流れる電圧に設定される。

また、バイアス電圧Ｖｂ２は、入力電圧ｖｉｎが０ＶからＶＤＤの範囲で変化するとき、差動入力電圧ＩＮＰがＶＤＤ（ｖｉｎ＝ＶＤＤ）のときに初めてＮＭＯＳＭ２がオフ、かつ、差動入力電圧ＩＮＮがＶＤＤ（ｖｉｎ＝０Ｖ）以外のとき（０＜ｖｉｎ＜ＶＤＤ）にＮＭＯＳＭ２，Ｍ７両方がオンする電圧に設定される。つまり、ＩＮＰ＝ＶＤＤのときのＮＭＯＳＭ２のソース電圧Ｖｓ４，もしくはＩＮＮ＝ＶＤＤのときのＮＭＯＳＭ７のソース電圧Ｖｓ５に対して、それぞれＮＭＯＳＭ２，Ｍ７の閾値電圧Ｖｔｈ２，Ｖｔｈ７（Ｖｔｈ２＝Ｖｔｈ７）だけ上昇した電圧に設定される。

次に、バイアス電圧Ｖｂ，Ｖｂ２を生成するバイアス電圧生成回路について説明する。

図２は、バイアス電圧生成回路の構成を表す一実施形態の回路図である。同図に示すバイアス電圧生成回路１２は、第１のバイアス電圧Ｖｂを生成するＶｂ生成回路１４と、第２のバイアス電圧Ｖｂ２を生成するＶｂ２生成回路１６とによって構成されている。

Ｖｂ生成回路１４は、電流源１８と、負荷抵抗のＮＭＯＳＭ１０とによって構成されている。

電流源１８は、電源ＶＤＤとＮＭＯＳＭ１０のドレインとの間に接続されている。ＮＭＯＳＭ１０のソースはグランドに接続され、ゲートは、自分自身のドレインに接続（ダイオード接続）されている。

Ｖｂ生成回路１４では、電流源１８により、電流ＩｓｓがＮＭＯＳＭ１０を介して流れ、その時のＮＭＯＳＭ１０のドレインの電圧が第１のバイアス電圧Ｖｂとして出力される。このバイアス電圧Ｖｂが、電圧電流変換回路１０の電流源のＮＭＯＳＭ５，Ｍ９のゲートに供給される。これにより、Ｖｂ生成回路１４のＮＭＯＳＭ１０をミラー基とし、ＮＭＯＳＭ５，Ｍ９をミラー先とするカレントミラー回路が構成される。従って、ＮＭＯＳＭ５，Ｍ９には、ＮＭＯＳＭ１０と同じ、もしくは、ＮＭＯＳＭ５，Ｍ９とＮＭＯＳＭ１０との寸法比（ミラー比）に応じた定電流Ｉｓｓが流れる。

Ｖｂ２生成回路１６は、差動対のＮＭＯＳＭ１１，Ｍ１２と、負荷抵抗のＰＭＯＳＭ１３，Ｍ１４，Ｍ１６と、電流源のＮＭＯＳＭ１５，Ｍ１７とによって構成されている。Ｖｂ２生成回路１６のうち、差動対のＮＭＯＳＭ１１，Ｍ１２、負荷抵抗のＰＭＯＳＭ１３，Ｍ１４および電流源のＮＭＯＳＭ１５は、図１に示す電圧電流変換回路１０において、差動入力電圧ＩＮＰ＝ＶＤＤ，ＩＮＮ＝０Ｖのときの第１の変換回路の状態を再現するレプリカ回路である。具体的には、ＮＭＯＳＭ１１がＮＭＯＳＭ１に、ＮＭＯＳＭ１２がＮＭＯＳＭ２に、ＰＭＯＳＭ１３がＰＭＯＳＭ３に、ＰＭＯＳＭ１４がＰＭＯＳＭ４に対応し、それぞれに対応するトランジスタと同一、もしくは、一定の比率の寸法を有する。

ＰＭＯＳＭ１３，Ｍ１４のソースは電源に接続されている。ＰＭＯＳＭ１３のゲートは自分自身のドレインに接続（ダイオード接続）されている。ＮＭＯＳＭ１１，Ｍ１２のソースはＮＭＯＳＭ１５のドレインに接続され、ドレインは、それぞれ、ＰＭＯＳＭ１３，Ｍ１４のドレインに接続されている。ＮＭＯＳＭ１１のゲートは電源ＶＤＤに接続され、ＮＭＯＳＭ１２のゲートは、自分自身のドレインに接続（ダイオード接続）されている。ＮＭＯＳＭ１５のソースはグランドに接続され、ゲートには、バイアス電圧Ｖｂが入力されている。

また、ＰＭＯＳＭ１６のソースは電源ＶＤＤに接続され、ゲートは、ＰＭＯＳＭ１４のゲートに接続されるとともに自分自身のドレインに接続されている。ＮＭＯＳＭ１７のソースはグランドに接続され、ドレインはＰＭＯＳＭ１６のドレインに接続され、ゲートには、バイアス電圧Ｖｂが入力されている。

ここで、ＮＭＯＳＭ１１，Ｍ１２のソース電圧をＶｓ６とする。また、ＰＭＯＳＭ１３およびＮＭＯＳＭ１１を介して流れる電流をＩ１１、ＰＭＯＳＭ１４およびＮＭＯＳＭ１２を介して流れる電流をＩ１２とする。

Ｖｂ２生成回路１６では、ＮＭＯＳＭ１５，Ｍ１７のゲートにバイアス電圧Ｖｂが供給され、Ｖｂ生成回路１４のＮＭＯＳＭ１０をミラー基とし、Ｖｂ２生成回路１６のＮＭＯＳＭ１５，Ｍ１７をミラー先とするカレントミラー回路が構成されている。従って、ＮＭＯＳＭ１５には、ＮＭＯＳＭ１０と同じ、もしくはＮＭＯＳＭ１５とＮＭＯＳＭ１０との寸法比（ミラー比）に応じた定電流Ｉｓｓが流れる。ＮＭＯＳＭ１７にもＮＭＯＳＭ１７とＮＭＯＳＭ１０との寸法比（ミラー比）に応じた電流が流れる。

ＮＭＯＳＭ１７に流れる電流がＰＭＯＳＭ１４にも流れる。また、ＰＭＯＳＭ１４，Ｍ１６のゲートが接続され、ＰＭＯＳＭ１６をミラー基とし、ＰＭＯＳＭ１４をミラー先とするカレントミラー回路が構成されている。上記のように、ＰＭＯＳＭ１６およびＮＭＯＳＭ１５には定電流Ｉｓｓが流れる。そして、ＰＭＯＳＭ１４とＰＭＯＳＭ１６のミラー比を非常に小さく設定することにより、ＰＭＯＳＭ１４およびＮＭＯＳＭ１２を介して流れる電流Ｉ１２は、ＰＭＯＳＭ１６およびＮＭＯＳＭ１７を介して流れる電流に比較して微弱なものとされている。

また、差動対のＮＭＯＳＭ１１のゲートが電源ＶＤＤに接続されているため、電流Ｉ１２が、電流源のＮＭＯＳＭ１５を流れる電流に比較して無視できる程度に微弱であるとすると、電流Ｉ１１≒Ｉｓｓと見なせる（ただし、Ｉ１１＋Ｉ１２＝Ｉｓｓ）。つまり、Ｖｂ２生成回路１６では、電流Ｉ１１≒Ｉｓｓであり、ＮＭＯＳＭ１２がほぼオフして微弱な電流Ｉ１２がＮＭＯＳＭ１２を介して流れる時のＮＭＯＳＭ１２のドレインの電圧が第２のバイアス電圧Ｖｂ２として出力される。

このようにして、バイアス電圧Ｖｂ２として、ＮＭＯＳＭ１１，Ｍ１２のソース電圧Ｖｓ６（≒差動入力電圧ＩＮＰ＝ＶＤＤ，ＩＮＮ＝０ＶのときのＮＭＯＳＭ１，Ｍ２のソース電圧Ｖｓ４）に、ＮＭＯＳＭ１２の閾値電圧Ｖｔｈ１２（＝ＮＭＯＳＭ２の閾値電圧Ｖｔｈ２）を加えた電圧を生成することができる。

バイアス電圧生成回路１２を、第１の変換回路のレプリカ回路で構成することにより、プロセス、温度、電圧が変動したとしても、バイアス電圧Ｖｂ２として、ＩＮＰ＝ＶＤＤ，ＩＮＮ＝０ＶのときのＮＭＯＳＭ２のソース電圧Ｖｓ４に、ＮＭＯＳＭ２の閾値電圧Ｖｔｈ２を加えた電圧を生成することができ、かつ後述するように不感帯領域が生じることのないバイアス電圧Ｖｂ２を生成し、全ての入力電圧範囲で電圧電流変換を行うことができる。

以下、図５および図６のグラフを参照して、入力電圧ｖｉｎを０ＶからＶＤＤ（差動電圧信号ＩＮＰを０ＶからＶＤＤ、差動電圧信号ＩＮＮをＶＤＤから０Ｖ）の範囲で変化させた場合の電圧電流変換回路１０の動作を説明する。

図３は、図１に示す電圧電流変換回路の具体例を表す一実施形態の概略図、図４は、図２に示すバイアス電圧生成回路の具体例を表す一実施形態の概略図である。これらの図において、ＬおよびＷは、ＭＯＳトランジスタのチャネル長およびチャネル幅であり、Ｍは、それぞれのＭＯＳトランジスタにおいて、並列に配置されているＭＯＳトランジスタの個数である（実効的にはチャネル幅ＷのサイズがＭで表された数を掛け合わせた値になっている）。

図５および図６のグラフは、図３に示す電圧電流変換回路１０、および、図４に示すバイアス電圧生成回路１２のように、Ｉ１２とＮＭＯＳＭ１５の電流Ｉｓｓとの比、すなわちＮＭＯＳＭ１７とＮＭＯＳＭ１０との寸法比と、ＰＭＯＳＭ１４とＰＭＯＳＭ１６との寸法比との積を１：３０に設定した場合のＳＰＩＣＥシミュレーション結果である。

図５は、本発明の電圧電流変換回路の電圧電流変換特性を表す一実施形態のグラフである。同図は、図３に示す電圧電流変換回路１０の入力電圧ｖｉｎの変化に対する電流Ｉ７，Ｉ９の変化を表したものである。このグラフの横軸は入力電圧ｖｉｎ（Ｖ）、縦軸は電流（Ａ）である。この例では、ＶＤＤ＝１．２Ｖ，Ｉｓｓ＝５０μＡであり、入力電圧ｖｉｎは０．０Ｖから１．２Ｖの範囲で変化し、これに応じて電流Ｉ７，Ｉ９は、０．０μＡから５０μＡの範囲で変化している。

差動入力電圧ＩＮＮ＝ＶＤＤ（入力電圧ｖｉｎ＝０Ｖ）の時、第２の変換回路では、ＮＭＯＳＭ７がほぼオフ、ＮＭＯＳＭ８がオンとなる。このとき、厳密には、ＮＭＯＳＭ７にはＩ９＝Ｉ１２の電流が流れるが、Ｉ１２はＩｓｓと比較して十分に小さい。このため実効的には図５のグラフに示すように、電流Ｉ９＝０μＡ，電流Ｉ１０＝Ｉｓｓとなる。

この状態から差動入力電圧ＩＮＮが低下（入力電圧ｖｉｎが上昇）すると、差動入力電圧ＩＮＮの低下とともに電流Ｉ１０が減少し、電流Ｉ１０が減少するに従って電圧Ｖｓ５が低下する。そして、電圧Ｖｓ５の低下によりＮＭＯＳＭ７のゲート−ソース間電圧（バイアス電圧Ｖｂ２と電圧Ｖｓ５との間の電圧）がＮＭＯＳＭ７の閾値電圧Ｖｔｈ７よりも大きくなると、ＮＭＯＳＭ７がオンする。

ＮＭＯＳＭ７がオンすると、差動入力電圧ＩＮＮの低下とともにＮＭＯＳＭ７，Ｍ８のオン抵抗が変化し、電流Ｉ１０が減少するとともに、図５のグラフに示すように電流Ｉ９が増加して電流Ｉ９と電流Ｉ１０の割合が変化する（ただし、Ｉ９＋Ｉ１０＝Ｉｓｓ）。

そして、さらに差動入力電圧ＩＮＮが低下して、ＮＭＯＳＭ８のゲート−ソース間電圧（差動入力電圧ＩＮＮと電圧Ｖｓ５との間の電圧）がＮＭＯＳＭ８の閾値電圧Ｖｔｈ８よりも小さくなると、ＮＭＯＳＭ８がオフし、電流Ｉ１０＝０μＡ，Ｉ９＝Ｉｓｓとなる。

つまり、第２の変換回路では、入力電圧ｖｉｎを０からＶＤＤの範囲で変化させたとき、図５のグラフに示すように、入力電圧ｖｉｎが０からＮＭＯＳＭ８がオフするまでの入力電圧範囲で、電流Ｉ９が０からＩｓｓまで変化する。

一方、第１の変換回路では、差動入力電圧ＩＮＰ＝０Ｖ（入力電圧ｖｉｎ＝０Ｖ）の時、ＮＭＯＳＭ１がオフ、ＮＭＯＳＭ２がオンとなる。このとき、電流Ｉ７＝０μＡ，電流Ｉ８＝Ｉｓｓとなる。

この状態から差動入力電圧ＩＮＰが上昇（入力電圧ｖｉｎが上昇）してＮＭＯＳＭ１のゲート−ソース間電圧（差動入力電圧ＩＮＰと電圧Ｖｓ４との間の電圧）がＮＭＯＳＭ１の閾値電圧Ｖｔｈ１よりも大きくなると、ＮＭＯＳＭ１がオンする。

ＮＭＯＳＭ１がオンすると、差動入力電圧ＩＮＰの上昇とともにＮＭＯＳＭ１，Ｍ２のオン抵抗が変化し、電流Ｉ７が増加するとともに電流Ｉ８が減少して電流Ｉ７と電流Ｉ８の割合が変化する（ただし、Ｉ７＋Ｉ８＝Ｉｓｓ）。

そして、電流Ｉ７が増加するに従って電圧Ｖｓ４が上昇し、差動入力電圧ＩＮＰ＝ＶＤＤ（入力電圧ｖｉｎ＝ＶＤＤ）になったとき、電圧Ｖｓ４の上昇によりＮＭＯＳＭ２のゲート−ソース間電圧（バイアス電圧Ｖｂ２と電圧Ｖｓ４との間の電圧）がＮＭＯＳＭ２の閾値電圧Ｖｔｈ２と等しくなり、ＮＭＯＳＭ２がほぼオフする。このとき、実効的に電流Ｉ７＝Ｉｓｓ，電流Ｉ８＝０μＡとなる。

つまり、第１の変換回路では、入力電圧ｖｉｎを０ＶからＶＤＤの範囲で変化させたとき、ＮＭＯＳＭ１がオンしてから入力電圧ｖｉｎがＶＤＤとなるまでの入力電圧範囲で、電流Ｉ７が０からＩｓｓまで変化する。

図６は、本発明の電圧電流変換回路と従来の電圧電流変換回路の電圧電流変換特性の対比を表す一実施形態のグラフである。同図は、図３に示す電圧電流変換回路１０の入力電圧ｖｉｎの変化に対する出力電流Ｉ＿ｏｕｔ３（＝Ｉ７＋Ｉ９）の変化を表したものである。このグラフの横軸は入力電圧ｖｉｎ（Ｖ）、縦軸は電流（Ａ）である。また、同図には、比較例として、図１４に示す従来の電圧電流変換回路２２の入力電圧ｖｉｎの変化に対する出力電流Ｉ＿ｏｕｔ２の変化も表している。この例では、入力電圧ｖｉｎは０．０Ｖから１．２Ｖの範囲で変化し、これに応じて電流Ｉ＿ｏｕｔ３は、０．０μＡから１００μＡの範囲で変化している。

このグラフに示すように、従来の電圧電流変換回路２２では、入力電圧ｖｉｎを０．０ＶからＶＤＤの範囲で変化させたとき、入力電圧ｖｉｎ≒０．３５Ｖから０．８５Ｖの範囲で、出力電流Ｉ＿ｏｕｔ２が０．０μＡからＩｓｓまで変化し、これ以外の入力電圧範囲では変化しない。これに対し、本発明の電圧電流変換回路１０では、入力電圧ｖｉｎを０．０ＶからＶＤＤの範囲で変化させたとき、全ての入力電圧範囲で、出力電流Ｉ＿ｏｕｔ３を０．０μＡからＩｓｓまで変化させることができることが分かる。なお、電圧の入力に対してＮＭＯＳＭ８が０Ｖ〜ＶＤＤ／２の範囲でオフとなり、ＮＭＯＳＭ１がＶＤＤ／２〜ＶＤＤの範囲でオフとなると、ＶＤＤ／２付近の電圧領域に不感帯の領域が生じてしまう。そこで０Ｖ〜ＶＤＤの全域で不感帯を持たない動作とするには、ＮＭＯＳＭ８はＶＤＤ／２〜ＶＤＤの範囲でオフになる必要があり、ＮＭＯＳＭ１は０Ｖ〜ＶＤＤ／２の範囲でオフになる特性であることが必要となる。

なお、Ｖｂ２生成回路１６において、Ｉ１２とＩｓｓとの比が十分に小さくないと、電流Ｉ１１がＩｓｓよりも小さくなり、従って、電流Ｉ７の最大値がＩｓｓよりも小さくなる。この場合、図５のグラフにおいて、電流Ｉ７，Ｉ９の最大値（振幅）がＩｓｓよりも小さくなり、電圧電流変換特性が悪くなるため好ましくない。従って、前述のように、Ｉ１２とＩｓｓとの比を小さくし、電流Ｉ１１≒Ｉｓｓとなるように、ＮＭＯＳＭ１７とＮＭＯＳＭ１５との寸法比と、ＰＭＯＳＭ１４とＰＭＯＳＭ１６の寸法比との積を極力小さくすることが望ましい。

また、バイアス電圧Ｖｂ２が、ＮＭＯＳＭ１１，Ｍ１２のソース電圧Ｖｓ６＋ＮＭＯＳＭ１２の閾値電圧Ｖｔｈ１２よりも小さくなると、Ｖｉｎを０ＶからＶＤＤに変化させたとき第１の変換回路ではＮＭＯＳＭ２がオフするタイミングが早くなり、第２の変換回路ではＮＭＯＳＭ７がオンするタイミングが遅くなる。この場合、図５のグラフにおいて、入力電圧ｖｉｎがＶＤＤとなる前に電流Ｉ７がＩｓｓとなり、入力電圧ｖｉｎが所定値となるまで電流Ｉ９が増加しなくなるため好ましくない。

次に、ＩＮＰ．ＩＮＮがゲートに入力されるＮＭＯＳＭ１，Ｍ８の閾値（論理閾値）について説明する。

図７および図８は、ＮＭＯＳＭ１，Ｍ８の閾値がＶＤＤ／２以下の場合について、入力電圧の変化に対する電流Ｉ７〜Ｉ１０および出力電流の変化を表す一実施例のグラフである。一方、図９および図１０は、ＮＭＯＳＭ１，Ｍ８の閾値がＶＤＤ／２よりも大きい場合について、入力電圧の変化に対する電流Ｉ７〜Ｉ１０および出力電流の変化を表す一実施例のグラフである。これらのグラフの横軸は入力電圧（Ｖ）、縦軸は電流（μＡ）である。また、Ｖｔｈ１，Ｖｔｈ５は、それぞれＮＭＯＳＭ１，Ｍ５の閾値電圧である。なお、波形は矩形や線形で変化しているが、説明を簡易にするためであり、実際には図５，６のように一部曲線となっている。

ＮＭＯＳＭ１，Ｍ８の閾値がＶＤＤ／２以下の場合、図７のグラフに示すように、入力電圧ｖｉｎの変化に対して、第１および第２の差動対ともに電流が流れる電圧区間（図の例では、０．３Ｖ〜０．９Ｖの区間）が存在する。つまり、ＶＤＤ／２付近で第１および第２の差動対ともに電流が流れる区間が生じ、図８のグラフに示すように、その区間では電流の増加率が高くなる。

仮に、ＮＭＯＳＭ１，Ｍ８の閾値が丁度ＶＤＤ／２の場合、第１および第２の差動対が片側ずつ動作することとなり、電流の増加は連続的となる。これが図４のグラフのＩ＿ｏｕｔ３の状態である。

一方、ＮＭＯＳＭ１，Ｍ８の閾値がＶＤＤ／２よりも大きい場合、図９のグラフに示すように、入力電圧ｖｉｎの変化に対して、第１および第２の差動対ともに電流が流れない電圧区間（図の例では、０．３Ｖ〜０．９Ｖの区間）が存在する。つまり、ＶＤＤ／２付近で電流を供給する担い手が存在しない区間が生じ、図１０のグラフに示すように、出力電流が変化しなくなる。

ＮＭＯＳＭ１，Ｍ８の閾値がＶＤＤ／２以下の場合も、ＶＤＤ／２よりも大きい場合も、従来技術の問題点となる０Ｖ，ＶＤＤ付近の不感帯については解消されているため、何ら問題はない。ただし、上記のように、ＮＭＯＳＭ１，Ｍ８の閾値がＶＤＤ／２以下の場合の方が、全ての入力電圧範囲において、入力電圧ｖｉｎの変化に対して出力電流を変化させることができるため望ましい。

次に、バイアス電圧Ｖｂ２について説明する。

図１１および図１２は、バイアス電圧Ｖｂ２＝ＶＤＤの場合について、入力電圧の変化に対する電流Ｉ７〜Ｉ１０および出力電流の変化を表す一実施例のグラフである。同じく、これらのグラフの横軸は入力電圧（Ｖ）、縦軸は電流（μＡ）である。なお、波形は矩形や線形で変化しているが、説明を簡易にするためであり、実際には図５，６のように一部曲線となっている。

バイアス電圧Ｖｂ２は、前述の説明では、Ｖｓ６＋Ｖｔｈ１２とするとしているが、仮に、バイアス電圧Ｖｂ２をそれ以上に高い電圧にすると、出力電流の利得が０〜２×Ｉｓｓから狭くなっていく。図１１および図１２のグラフに示すように、バイアス電圧Ｖｂ２の入力として最も高いＶＤＤの場合であっても、Ｉｓｓ×１／２〜Ｉｓｓ×２／３の間での利得が得られるため、誤動作となることはない。

従って、バイアス電圧Ｖｂ２は、Ｖｓ６＋Ｖｔｈ１２（つまり、Ｖｓ４＋Ｖｔｈ２、もしくは、Ｖｓ５＋Ｖｔｈ７）とするのが最良であるが、それより高い電圧でも機能的には問題はない。

なお、図１および図２に示す回路例において、電源とグランド、ＰＭＯＳとＮＭＯＳ、ＩＮＰとＩＮＮを入れ替えることによっても同様の機能および効果を実現する回路を構成することができる。また、上記実施形態では、差動対を２対使用しているが、この２対の差動対を有する回路を複数組使用してもよい。また、それぞれの差動対において、一方の入力デバイスと他方の入力デバイスの駆動力（例えば、トランジスタサイズ）を変化させてもよい。

本発明は、基本的に以上のようなものである。
以上、本発明について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。

１０，２０，２２ 電圧電流変換回路
１２ バイアス電圧生成回路
１４ Ｖｂ生成回路
１６ Ｖｂ２生成回路
１８ 電流源
Ｍ１，Ｍ２，Ｍ５，Ｍ７〜Ｍ１２，Ｍ１５，Ｍ１７ ＮＭＯＳ
Ｍ３，Ｍ４，Ｍ１３，Ｍ１４，Ｍ１６ ＰＭＯＳ

Claims (6)

1. 差動入力電圧を受け取って、その入力電圧に応じた出力電流に変換する電圧電流変換回路であって、
   一方の端子が電源もしくはグランドの一方に接続された第１および第２の負荷抵抗と、一方の端子がグランドもしくは電源の他方に接続された第１および第２の電流源と、前記差動入力電圧によってオン／オフが制御される第１および第２の差動対とを備え、
   前記第１の差動対は、それぞれ、前記第１および第２の負荷抵抗の他方の端子と前記第１の電流源の他方の端子との間に接続された第１および第２のＭＯＳトランジスタを備え、前記第２の差動対は、それぞれ、前記第１および第２の負荷抵抗の他方の端子と前記第２の電流源の他方の端子との間に接続された第３および第４のＭＯＳトランジスタを備え、
   前記第１および第４のＭＯＳトランジスタのゲートには前記差動入力電圧の一方および他方が入力され、前記第２および第３のＭＯＳトランジスタのゲートにはバイアス電圧が入力され、
   前記バイアス電圧は、前記差動入力電圧のそれぞれがグランド電圧から電源電圧の範囲で変化するとき、前記差動入力電圧のいずれかが電源電圧のときを除いて前記第２および第３のＭＯＳトランジスタの両方がオンする電圧に設定されていることを特徴とする電圧電流変換回路。
2. 前記第１および第２の差動対の前記差動入力電圧が入力するＭＯＳトランジスタの閾値が、ＶＤＤ／２以下であることを特徴とする請求項１に記載の電圧電流変換回路。
3. さらに、前記第１および第２の負荷抵抗と、前記第１の差動対と、前記第１の電流源とからなる回路のレプリカ回路によって構成され、前記バイアス電圧を生成するバイアス電圧生成回路を備えることを特徴とする請求項１または２に記載の電圧電流変換回路。
4. 前記バイアス電圧生成回路は、一方の端子が前記電源もしくはグランドの一方に接続された第３および第４の負荷抵抗と、一方の端子が前記グランドもしくは電源の他方に接続された第３の電流源と、第３の差動対とを備え、
   前記第３の差動対は、それぞれ、前記第３および第４の負荷抵抗の他方の端子と前記第３の電流源の他方の端子との間に接続された第５および第６のＭＯＳトランジスタを備え、前記第５のＭＯＳトランジスタのゲートには電源電圧が入力され、前記第６のＭＯＳトランジスタのゲートは自分自身のドレインに接続され、前記第６のＭＯＳトランジスタのドレインの電圧が前記バイアス電圧として出力され、
   さらに前記第３の電流源の電流をＪ：１（０＜Ｊ＜１）の比でミラーした電流を前記第４の負荷抵抗に流すカレントミラー回路を備えることを特徴とする請求項３記載の電圧電流変換回路。
5. 前記第１の負荷抵抗は、電源と前記第１および第３のＭＯＳトランジスタのドレインとの間に接続され、ゲートが自分自身のドレインに接続されたＰＭＯＳであり、前記第２の負荷抵抗は、電源と前記第２および第４のＭＯＳトランジスタのドレインとの間に接続され、ゲートが自分自身のドレインに接続されたＰＭＯＳであり、
   前記第１の電流源は、前記第１および第２のＭＯＳトランジスタのソースとグランドとの間に接続されたＮＭＯＳであり、前記第２の電流源は、前記第３および第４のＭＯＳトランジスタのソースとグランドとの間に接続されたＮＭＯＳであり、前記第１および第２の電流源のＮＭＯＳのゲートに第２のバイアス電圧が入力され、
   前記第１、第２、第３および第４のＭＯＳトランジスタはＮＭＯＳであることを特徴とする請求項１〜４のいずれかに記載の電圧電流変換回路。
6. 前記第３の負荷抵抗は、電源と前記第５のＭＯＳトランジスタのドレインとの間に接続され、ゲートが自分自身のドレインに接続されたＰＭＯＳであり、前記第４の負荷抵抗は、電源と前記第６のＭＯＳトランジスタのドレインとの間に接続されたＰＭＯＳであり、
   前記第３の電流源は、前記第５および第６のＭＯＳトランジスタのソースとグランドとの間に接続されたＮＭＯＳであり、第２のバイアス電圧が前記第３および第４の電流源のＮＭＯＳのゲートに入力され、
   前記カレントミラー回路が、ソースがグランドに接続され、ゲートに前記第２のバイアス電圧が入力されたミラー回路ＮＭＯＳと、ソースが電源に接続され、ゲートが自分自身のドレインと前記ミラー回路ＮＭＯＳのドレインに接続されるとともに、前記第４の負荷抵抗のＰＭＯＳのゲートに接続されたミラー回路ＰＭＯＳとを備え、
   前記第５および第６のＭＯＳトランジスタはＮＭＯＳであることを特徴とする請求項４記載の電圧電流変換回路。

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