JP2012068814A - 半導体記憶装置およびメモリ制御装置 - Google Patents

Abstract

【課題】符号化率の低下を防ぐことができる半導体記憶装置を得ること。
【解決手段】２つ以上のセル周辺回路と、前記セル周辺回路ごとに、前記セル周辺回路により読み出し、書き込みのうち少なくとも一方を制御される２つ以上の記憶セルと、を備える半導体メモリ、を備える。さらに、同一の前記セル周辺回路により制御される前記記憶セルに保持されるデータで、誤り訂正符号を生成する単位である１シンボルを形成するよう指示する制御部と、前記制御部の指示に基づいて形成したシンボルに対する誤り訂正符号を生成する符号化部と、を備えるメモリ制御部、を備える。
【選択図】図１

Description

本発明の実施形態は、半導体記憶装置およびメモリ制御装置に関する。

不揮発性の半導体メモリを用いて情報を記憶する半導体記憶装置では、経年劣化等によりデータに誤りが生じる可能性がある。このような半導体記憶装置では、データ誤りが生じた場合にも、誤りを訂正できるように、誤り訂正符号化処理を実施している。

誤り訂正符号には、様々な種類があるが、連続して起こるビット誤り（バースト誤り）に対応するためには、ＲＳ（Ｒｅｅｄ−Ｓｏｌｏｍｏｎ）符号が用いられることが多い。ＲＳ符号は、誤り訂正能力が高く、特にバースト誤りに強いという特性を有する。

特開２０００−１７３２８９号公報

不揮発性の半導体メモリとしてＮＡＮＤ型メモリを用いる場合、バースト誤りが発生するデータ誤りモードは幾つかあるが、その一つに記憶セル読み出し周辺回路（以下、周辺回路という）の経年劣化等に起因するデータ誤りモードがある。

ＮＡＮＤ型メモリでは、同一ビット線に記憶セルが直列に接続される。そして、このような記憶セルが接続された複数のビット線を、ビット線の伸展する方向（列方向）に直交する方向（行方向）に並べることにより、記憶セルをマトリクス状に配置している。記憶セルは、行方向にワード線により接続されている。

また、ＮＡＮＤ型メモリでは、集積度を上げるために、Ｎ本（Ｎは、例えば８）のビット線をカラムと言われる１つのグループとし、カラムごとに１セットの周辺回路を設置する。したがって、周辺回路が経年劣化等により正常に機能しなくなると、同一カラム内の複数のデータが読み出し不能となる可能性がある。

一方、Ｎを８とし、ＮＡＮＤ型メモリの１Ｂｙｔｅごとにカラムアドレスを割当てる場合、同一カラム内の行方向に並ぶ８ビットごとに、カラムアドレスが割当てられることになる。このカラムアドレスは、ワード線で接続される同一行のデータ（１Ｂｙｔｅ）に例えば、０，１，２，…というように割当て、次の行（次のページ）の最初の１Ｂｙｔｅのデータにカラムアドレスが割当てられる。例えば、３２個のカラムで構成される場合、各行（各ページ）の１Ｂｙｔｅのデータに０から３１までのアドレスがそれぞれ割当てられる。

ＮＡＮＤ型メモリを用いた従来の半導体装置では、２Ｂｙｔｅを１シンボルとしてＲＳ符号化を行なう際に、同一ページ内のアドレスが連続する２つのデータを１シンボルとして符号化を行なっている。したがって、上述のカラム誤りが発生すると、当該カラムのデータで構成される多数のシンボルに分散して誤りが発生する。このため、ＲＳ符号化の差異に、カラム誤り発生時の誤りに対応するために、訂正可能なシンボル数を大きな値として設定することになり、符号化率が低下する。

本願発明の一態様によれば、２つ以上のセル周辺回路と、前記セル周辺回路ごとに、前記セル周辺回路により読み出し書き込みのうち少なくとも一方を制御される２つ以上の記憶セルと、を備える半導体メモリ、を備える。さらに、同一の前記セル周辺回路により制御される前記記憶セルに保持されるデータで、誤り訂正符号を生成する単位である１シンボルを形成するよう指示する制御部と、前記制御部の指示に基づいて形成したシンボルに対する誤り訂正符号を生成する符号化部と、を備えるメモリ制御部、を備える。

図１は、第１の実施の形態にかかる半導体記憶装置の構成例を示す図である。 図２は、第１の実施の形態の半導体メモリ部の構成例を示す図である。 図３は、カラムアドレスとカラム回路との関係を示す図である。 図４は、第１の実施の形態のシンボル構成の一例を示す図である。 図５は、１つのカラム回路に２つ以上のカラムの記憶セルが接続される場合の半導体記憶装置の構成例を示す図である。

以下に添付図面を参照して、実施形態にかかる半導体記憶装置およびメモリ制御装置を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。

（第１の実施の形態）
図１は、第１の実施の形態にかかる半導体記憶装置の構成例を示す図である。本実施の形態の半導体記憶装置１は、メモリコントローラ（メモリ制御装置）２と、ＮＡＮＤ型記憶セルを備える半導体メモリ部３と、で構成される。半導体記憶装置１は、通信媒体を介してホスト４に接続され、ホスト４に対する外部記憶媒体として機能する。ホスト４の例としては、パーソナルコンピュータやＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）コア等があげられる。

メモリコントローラ２は、内部バス２０と、ＨｏｓｔＩ／Ｆ（Ｉｎｔｅｒｆａｃｅ）２１と、ＮＡＮＤＩ／Ｆ（Ｉｎｔｅｒｆａｃｅ）２２と、ＣＰＵユニット（図１ではＣＰＵと略す）２３と、誤り訂正処理部２４と、で構成される。誤り訂正処理部２４は、符号化部２５と、復号化部２６と、で構成される。

ＨｏｓｔＩ／Ｆ２１は、ホスト４から受信した命令、データなどを内部バス２０に出力する。また、ＨｏｓｔＩ／Ｆ２１は、内部バス２０経由で入力されたデータ、ＣＰＵユニット２３からの応答通知（命令の実行完了を示す通知など）などをホスト４へ送信する。

ＣＰＵユニット２３は、半導体記憶装置１の各構成要素を統括的に制御する制御部であり、ＣＰＵコア、ＲＡＭ（Random Access Memory）、ＲＯＭ（Read Only Memory）、ＤＭＡ（Direct Memory Access）コントローラなどで構成される。ＣＰＵユニット２３は、ホスト４からＨｏｓｔＩ／Ｆ２１および内部バス２０経由で命令を受けた場合に、その命令に従った制御を行う。例えば、ＣＰＵユニット２３は、ホスト４からの命令に従って、半導体メモリ部３へのデータの書き込み、半導体メモリ部３からのデータの読み出しなどをＮＡＮＤＩ／Ｆ２２へ指示する。また、ＣＰＵユニット２３は、誤り訂正処理部２４へ誤り訂正符号化処理または復号化処理の実施を指示する。

誤り訂正処理部２４は、ＣＰＵユニット２３の指示に基づいて、ホスト４から受信したデータに対して誤り訂正符号化処理を行い、ＮＡＮＤＩ／Ｆ２２へ出力し、ＮＡＮＤＩ／Ｆ２２から入力されるデータに対して復号化処理を行う。ＮＡＮＤＩ／Ｆ２２は、ＣＰＵユニット２３の指示に基づいて半導体メモリ部３の読み書き等を行なう。

なお、図１に示した半導体記憶装置１の構成は一例であり、半導体メモリとその半導体メモリの読み書きを制御するコントローラを備え、ホスト４と通信が可能な構成であれば、図１に示した構成に限らずどのような構成でもよい。

図２は、本実施の形態の半導体メモリ部３の構成例を示す図である。図２に示すように、本実施の形態の半導体メモリ部３は、複数のＳＬＣ（Ｓｉｎｇｌｅ−Ｌｅｖｅｌ Ｃｅｌｌ）で構成される記憶セル部３１と、カラム回路（セル周辺回路）３２−１〜３２−ｉ（ｉは１以上の整数）と、バッファ部３３と、で構成される。カラム回路３２−１〜３２−ｉは、記憶セル部３１の読み書きを制御する周辺回路である。カラム回路３２−１〜３２−ｉは、それぞれ、センスアンプ回路兼ラッチ回路で構成されるページバッファ回路３４−１〜３４−７と、カラムゲート回路３５−１〜３５−７と、カラム電圧制御回路３６と、で構成される。なお、図２では、ページバッファ回路３４−１〜３４−７として、カラムｊのビットｋに対応するページバッファ回路（Ｐ／Ｂ）をＰ／Ｂ（ｊ−１）ｋと表記している。ページバッファ回路３４−１〜３４−７は、読み出しデータまたは書き込みデータを保持し読み出し時にはビット線の読み出しデータの増幅を行う。カラムゲート回路３５−１〜３５−７は、カラム選択信号ＣＳＬｊに基づいて読み出しまたは書き込むビットを選択するためのゲート回路である。カラム電圧制御回路３６は、ビット線とデータバッファを接続制御するための信号を生成する。

記憶セル部３１は、共通ソース線ＣＥＬＳＲＣを備え、直列接続された電気的書き換え可能な不揮発性の記憶セルＭ０〜Ｍ１５を有し、記憶セルＭ０〜Ｍ１５の両端はそれぞれ、選択セルＳ１と選択セルＳ２を解してビット線ＢＬｊｋ（ｊ番目のカラムのｋ番目のビット線）および共通ソース線ＣＥＬＳＲＣに接続されている。

記憶セル部３１は、８本のビット線で構成されるｉ個のグループ（カラム）に分割されており、これらのグループをＣｏｌ．０，Ｃｏｌ．１，…，Ｃｏｌ．ｉと呼ぶ。１本のビット線には、選択セルＳ１と選択セルＳ２に挟まれた１６個の記憶セル（Ｍ０〜Ｍ１５）を１組とするブロックが複数接続されている。カラム回路３２−ｊ（ｊ＝１，２，…，ｉ）は、Ｃｏｌ．（ｊ−１）に接続されている。また、ビット線と直交する方向にワード線（ＷＬ０〜ＷＬ１５）が接続されており、データの読み出しはワード線ごとに行なわれる。なお、ここでは、選択セルＳ１と選択セルＳ２に挟まれた記憶セルを１６個としたが、１６個に限らず何個としてもよい。

以下の説明では、ｉを３２とし、選択セルＳ１と選択セルＳ２に挟まれたセルを８個として説明するが、これらの数は一例であり、これらの数に限定されない。

つぎに、本実施の形態の半導体メモリ部３への書き込み動作、および半導体メモリ部３からの読み出し動作について説明する。半導体メモリ部３への書き込みおよび読み出しは、ページ単位（ワード線単位）で読み出しで行なわれる。なお、ここでは、ｋ＝８とするが、ｋは８に限定されない。また、ｉを３２としているため、ここでは、１ページは３２Ｂｙｔｅとする。なお、この１ページのデータ量は一例であり、１ページのデータ量に制約は無い。

まず、ＣＰＵユニット２３は、ホスト４からデータの書き込みを指示されると、誤り訂正処理部２４に符号化の実施を指示するとともに、ＮＡＮＤＩ／Ｆ２２へ半導体メモリ部３への書き込みを指示する。ホスト４から送信される書き込み対象のデータは、半導体記憶装置１内の図示しないバッファメモリに書き込まれる。誤り訂正処理部２４の符号化部２５は、バッファメモリから入力されるデータに対して誤り訂正符号を生成し、ＮＡＮＤＩ／Ｆ２２へ出力する。ＮＡＮＤＩ／Ｆ２２は、バッファメモリから入力されるデータと、符号化部２５が生成した誤り訂正符号と、を半導体メモリ部３へ書き込む。

また、ＣＰＵユニット２３は、ホスト４からデータの読み出しを指示されると、誤り訂正処理部２４に復号化の実施を指示するとともに、ＮＡＮＤＩ／Ｆ２２へ半導体メモリ部３からの読み出しを指示する。ＮＡＮＤＩ／Ｆ２２は、ＣＰＵユニット２３からの指示に基づいて半導体メモリ部３からデータと対応する誤り訂正符号とを読み出し、読み出した誤り訂正符号を誤り訂正処理部２４へ出力し、読み出したデータをバッファメモリに書き込む。誤り訂正処理部２４の復号化部２６は、誤り訂正符号に基づいて復号処理を行い、復号処理により誤りが有ると判断された場合には、バッファメモリに書き込まれたデータを誤り訂正符号に基づいて訂正する。Ｈｏｓｔ Ｉ／Ｆ２１は、バッファメモリに書き込まれたデータをホスト４に送信する。

つぎに、本実施の形態の誤り訂正符号の生成処理について説明する。ここでは、誤り訂正符号としてＲＳ符号を生成する場合を説明する。なお、ここではＲＳ符号を用いる場合を説明するが、シンボル単位で誤り訂正符号を生成する符号であれば、ＲＳ符号に限らずどのような誤り訂正符号を用いてもよい。

ここでは、同一カラム内の行方向（ワード線の方向）に並ぶ１Ｂｙｔｅ（８ビット）ごとに、カラムアドレス（論理アドレス）を割当てるとする。読み出し、書き込みはワード線ごとに行なわれるため、カラムアドレスは、ワード線で接続される同一行のデータ（１Ｂｙｔｅ）に連続するカラムアドレスを割当てる。例えば、図２に示すように、ＷＬ０に接続するページＰ０のＣｏｌ．０内の記憶セルＭ０を含む１ＢｙｔｅにカラムアドレスＣＡ０を割当て、ＷＬ０に接続するページＰ０のＣｏｌ．１内の記憶セルＭ０を含む１ＢｙｔｅにカラムアドレスＣＡ１を割当てる。また、ワード線ＷＬ１に接続するページＰ１のＣｏｌ．０内の記憶セルＭ１を含む１ＢｙｔｅにカラムアドレスＣＡ０を割当てる。

図３は、カラムアドレスとカラム回路との関係を示す図である。図３では、ブロック内の各ページ（ページＰ０〜ページＰ１５）のカラムアドレスＣＡ０，ＣＡ１，…を０，１，…とし、カラム回路３２−１が制御する記憶セルに対応するカラムアドレス（Ｃｏｌ．０内のカラムアドレス）をＧ１とし、カラム回路３２−２が制御する記憶セルに対応するカラムアドレス（Ｃｏｌ．１内のカラムアドレス）をＧ２としている。このように、隣接するカラムアドレスに対応する記憶セルは、互いに異なるカラム回路により制御されている。

従来の半導体記憶装置では、このような構造の半導体メモリ部３に書き込むデータのＲＳ符号を生成する際には、連続するカラムアドレスに対応するデータでシンボルを構成している。例えば、２Ｂｙｔｅを１シンボルとするとき、同一ページ内の、ＣＡ１とＣＡ０に対応するデータで１シンボルを形成し、ＣＡ３とＣＡ２で１シンボルを形成する。例えば、ページＰ１内の１シンボルを構成するデータのカラムアドレスを｛｝内に示すと、
｛ＣＡ１，ＣＡ０｝、｛ＣＡ３，ＣＡ２｝、…｛ＣＡ３１，ＣＡ３０｝
と１６個のシンボルが生成されることになる。このように、ページ毎に１６個のシンボルが形成される。

上記のような従来の半導体記憶装置では、例えば、カラム回路３２−１が機能停止した場合、カラム回路３２−１が制御するＣｏｌ．０内の全ての記憶セルが読み出し不能になる。このようなカラム単位の誤り（カラム誤り）が生じると、従来のＲＳ符号化では、ページＰ０の｛ＣＡ１，ＣＡ０｝やページＰ１の｛ＣＡ１，ＣＡ０｝などのように、Ｃｏｌ．０に対応するカラムアドレスを１つでも含むシンボルに誤りが発生することになる。例えば、カラム回路３２−１が機能停止した場合、１つのブロック（図２で示したように、１ブロックが１６本のワード線で構成されるとする）あたり、１６シンボルに誤りが発生する。したがって、カラム誤りが発生した場合にも誤り訂正を可能とするには、１ブロックごとに誤り訂正処理を行う場合、１ブロックあたりの訂正可能なシンボル数ｔ（誤り訂正能力）を１６以上にする必要がある。

これに対し、本実施の形態では、同一カラムに従属するカラムアドレスに対応するデータで１つのシンボルを構成する。図４は、本実施の形態のシンボル構成の一例を示す図である。本実施の形態では、図４に示すように、Ｃｏｌ．０（Ｇ１）に従属するページＰ０
のＣＡ０（Ｐ０，０）のアドレスのデータとページＰ１のＣＡ０（Ｐ１，０）のデータで１シンボルを形成する、等というように、同一のカラムに従属する２つのカラムアドレスで構成される２Ｂｙｔｅのデータで１シンボルを構成する。

そして、例えば、ガロア拡大体はＧＦ（２＾１６）で符号化を行うとする。１ブロックあたりの同一のカラムに従属するシンボルの数は、１６／２＝８となるため、１つのカラムにカラム誤りが生じた場合に、影響を受けるシンボルの数は８である。従って、１つのカラム誤りが発生した場合に誤り訂正を可能とするには、１ブロックあたりの訂正可能なシンボル数ｔを８以上としてＲＳ符号化を実施すればよい。上述のように、同一のカラムに従属する２つのカラムアドレスに対応する２Ｂｙｔｅのデータで１シンボルを構成することにより、カラム誤りに対して効率的に誤り訂正を行なうことができる。

例えば、図４に示すように、Ｃｏｌ．０には、１ブロック内に
｛Ｐ０のＣＡ０，Ｐ１のＣＡ０｝、｛Ｐ３のＣＡ９６，Ｐ２のＣＡ６４｝、…
｛Ｐ１５のＣＡ０，Ｐ１４のＣＡ０｝
の８ペアのカラムアドレスに対応する８シンボルが従属する。

カラム回路３２−１が機能停止した場合、カラム回路３２−１が制御するＣｏｌ．０の全シンボルが、すなわち、１ブロックあたり上述の８シンボルが読み出し誤りとなるが、誤り訂正可能なシンボル数が８以上のため、Ｃｏｌ．０の全シンボルを訂正することができる。

上述のカラムアドレスの割当て方法は、一例であり、カラムの構成やカラムアドレスの割当て方法は、半導体メモリ部３として用いるデバイスによって異なる。本実施の形態のシンボルの構成方法は、どのような割当て方法が採用されている場合でも適用でき、同一カラム（同一の周辺回路を用いる単位）に従属するカラムアドレスのデータで１シンボルを構成するようにすればよい。

本実施の形態では、ＣＰＵユニット２３が、同一カラムに従属するカラムアドレスのデータで１シンボルを構成するよう制御するためのデバイス情報、すなわち半導体メモリ部３として用いるデバイスのカラムの構成やカラムアドレスの割当て方法、を予め把握しているとする。そして、ＣＰＵユニット２３が、デバイスのカラムの構成やカラムアドレスに基づいて、符号化部２５に対して、１シンボルが同一のカラムに従属するカラムアドレスのデータで構成されるよう、符号化対象のカラムアドレスの順序を指示することとする。

なお、ＣＰＵユニット２３が、初期化ルーチンで、制御対象の（半導体メモリ部３として用いる）デバイスのカラムの構成やカラムアドレスの割当て方法を取得するようにしてもよい。また、メモリコントローラ２が、あらかじめ複数のデバイスについて、デバイスの種別の識別情報とカラムの構成やカラムアドレスの割当て方法との対応をアドレス情報として保持しておき、ＣＰＵユニット２３が、初期化ルーチンで、制御対象のデバイスから当該デバイスの種別の識別情報を取得し、取得した識別情報と保持しているアドレス情報とに基づいて、カラムの構成やカラムアドレスの割当て方法を把握してもよい。

なお、本実施の形態では、｛Ｐ１のＣＡ０，Ｐ０のＣＡ０｝、｛Ｐ３のＣＡ０，Ｐ２のＣＡ０｝…というように、ページアドレスの若い順に、１シンボルを構成するカラムアドレスの組を定めたが、これに限らず、例えば、｛Ｐ３のＣＡ０，Ｐ０のＣＡ０｝、｛Ｐ４のＣＡ０，Ｐ１のＣＡ０｝、…等としてもよく、同一カラム内のカラムアドレスで１シンボルを構成すれば、どのような組み合わせとしてもよい。

また、本実施の形態では、２Ｂｙｔｅで１シンボル、すなわち２つのカラムアドレスに対応するデータで１シンボルを構成することとしたが、３つ以上のカラムアドレスに対応するデータで１シンボルを構成する場合にも、同様に、同一のカラムに従属するカラムアドレスで（カラムアドレスに対応するデータで）１シンボルを構成するようにすればよい。

また、本実施の形態では、ブロック単位で誤り訂正符号化処理を行う場合について説明したが、これに限らず、誤り訂正符号化処理を行う処理単位は、どのような単位としてもよく、処理単位ごとに、１シンボルが同一のカラムに従属するカラムアドレスのデータで構成されるようにシンボルを構成すればよい。

なお、本実施の形態では、１つのカラム回路に１つのカラム（Ｃｏｌ．０等）の記憶セルが接続されるようにしたが、これに限らず、例えば、Ｃｏｌ．０，Ｃｏｌ．３２，Ｃｏｌ．６４、…を１つのカラム回路３２−１が制御する等、複数のカラムを１つのカラム回路３２−１〜３２−ｉが制御するようにしてもよい。その場合にも、誤り訂正符号化対象の１シンボルが同一のカラムに従属するカラムアドレスのデータで構成されるようにすればよい。

図５は、１つのカラム回路に２つ以上のカラムの記憶セルが接続される場合の半導体記憶装置の構成例を示す図である。図５では、カラム回路を３２個備える例を示しているが、カラム回路の数はこれに限らずいくつとしてもよい。図５の構成例は、記憶セル部３１の構成が異なる以外は、図１の構成例と同様である。以下、図１の構成例と異なる点を説明する。

図５の構成例では、最下行のＣｏｌ．０に属する記憶セルＭ０の上に配置された記憶セルＭ１はＣｏｌ．３２に属する。同様に、最下行のＣｏｌ．１に属する記憶セルの上に配置された記憶セルはＣｏｌ．３３に属し、…、最下行のＣｏｌ．３１に属する記憶セルの上に配置された記憶セルはＣｏｌ．６３に属する。そして、Ｃｏｌ．０〜Ｃｏ．３１に属する最下行の記憶セルを接続するワード線は、Ｃｏｌ．３２〜Ｃｏ．６３に属する下から２行目の記憶セルを接続するワード線と接続され、…というように、同一ページを構成する記憶セルを接続するワード線は、互いに接続され、全体として１つのワード線（ＷＬ０）として機能する。記憶セル部３１は、このように１つのワード線として機能する互いに接続された複数のワード線の組を、１つ以上備える。

図５の構成例の場合、Ｃｏｌ．０に属する記憶セルＭ０の上に配置された記憶セルＭ１はＣｏｌ．３２は、のカラムアドレスはページＰ０のＣＡ３２となる。したがって、例えば、ページ単位で誤り訂正符号の生成処理を行い、２Ｂｙｔｅで１シンボルを形成する場合には、各ページの｛ＣＡ０，ＣＡ３２｝、｛ＣＡ９６，ＣＡ６４｝…のようにカラム回路３２−１により制御されるカラムアドレスのデータで１シンボルを形成する。同様に、｛ＣＡ１，ＣＡ３３｝、｛ＣＡ９７，ＣＡ６５｝…のようにカラム回路３２−２により制御されるカラムアドレスのデータで１シンボルを生成する等、同一のカラム回路により制御されるカラムアドレスのデータで１シンボルが構成されるようにすればよい。なお、複数ページ単位で誤り訂正符号の生成処理を行う場合にも、同様に同一のカラム回路により制御されるカラムアドレスのデータで１シンボルが構成されるようにすればよい。

なお、本実施の形態では、カラム回路３２−１〜３２−ｉが、対応するカラムの記憶セルの読み出しと書き込みの両方を制御するようにしたが、読み出しと書き込みとがそれぞれ異なる回路で実現されるときには、読み出しの回路または書き込みの回路のいずれか一方について同一回路で制御されるカラムアドレスのデータで１シンボルを構成するようにしてもよい。

以上のように、本実施の形態では、誤り訂正符号化の際に、誤り訂正符号化対象の１シンボルが同一のカラムに従属するカラムアドレスのデータで構成されるようにした。そのため、カラム誤りを考慮した場合でも効率的に符号化処理を行うことができ、符号化率の低下を防ぐことができる。

（第２の実施の形態）
次に、第２の実施の形態にかかる半導体記憶装置１について説明する。本実施の形態の半導体記憶装置１の構成は、半導体メモリ部３がＭＣＬ（Ｍｕｌｔｉ−Ｌｅｖｅｌ Ｃｅｌｌ：多値）ＮＡＮＤメモリであることを除き、第１の実施の形態の半導体装置１と同様である。第１の実施の形態と同一の機能を有する構成要素は、第１の実施の形態と同一の符号を付して、重複する説明を省略する。

第１の実施の形態では、１つの記憶セルに１ビットのデータを保持する場合を説明したが、ＭＣＬ ＮＡＮＤの場合は、１つの記憶セルでＬビット（Ｌは２以上の整数）のデータを保持する。１つの記憶セルが保持するＬビットは、通常互いに異なるページとなる。

このような場合にも、１つの記憶セルが不良となった場合、当該記憶セルのＬビットに対応する複数ページに渡った連続しないシンボルに誤りが発生することになる。また、第１の実施の形態と同様に、カラム誤りが生じると、同一カラムに従属する記憶セルのＬビットに対応する複数ページに渡った連続しない多数のシンボルに誤りが発生する。

本実施の形態では、同一カラムに従属するカラムアドレスが含まれる複数ページでＲＳ符号化を行なうこととし、ＭＣＬセルを用いる場合にも、同一カラムに従属するカラムアドレスに対応するデータの組み合わせにより１シンボルを構成する。この場合、同一の記憶セルが保持するデータで１シンボルを形成してもよいし、異なる記憶セルが保持するデータで１シンボルを形成してもよい。これにより、カラム誤りを考慮した場合にも、第１の実施の形態と同様に効率的に符号化を行なうことができる。

例えば、第１の実施の形態と同様に、８本のビット線でカラムを形成し、１つのワード線に３２個のカラムが接続し、１６本のワード線で１ブロックを構成するとする。この場合に、Ｌを２とすると、従来の連続するカラムアドレスで１シンボルを構成するＲＳ符号化方法では、カラム誤りが生じると、ブロックあたり１６×２＝３２シンボルに誤りが生じることになる。これに対し、本実施の形態では、カラム誤りが生じると、ブロックあたり１６シンボルの誤りとなる。従って、ブロックあたり１６シンボル以上の訂正能力を有するようにＲＳ符号化を実施すれば、カラム誤りに対応できる。以上述べた以外の本実施の形態の動作は、第１の実施の形態と同様である。

以上のように、本実施の形態では、半導体メモリ部３がＭＣＬ ＮＡＮＤメモリの場合に、同一カラムに従属するカラムアドレスが含まれる複数ページでＲＳ符号化を行なうこととし、同一カラムに従属するカラムアドレスに対応するデータの組み合わせにより１シンボルを構成するようにした。そのため、カラム誤りを考慮した場合でも効率的に符号化処理を行うことができ、符号化率の低下を防ぐことができる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１ 半導体記憶装置、２ メモリコントローラ、３ 半導体メモリ部、３１ 記憶セル部、３２−１〜３２−ｉ カラム回路。

Claims (7)

1. ２つ以上のセル周辺回路と、
   前記セル周辺回路ごとに、前記セル周辺回路により読み出し書き込みのうち少なくとも一方を制御される２つ以上の記憶セルと、
   を備える半導体メモリと、
   同一の前記セル周辺回路により制御される前記記憶セルに保持されるデータで、誤り訂正符号を生成する単位である１シンボルを形成するよう指示する制御部と、
   前記制御部の指示に基づいて形成したシンボルに対する誤り訂正符号を生成する符号化部と、
   を備えるメモリ制御部と、
   を備えることを特徴とする半導体記憶装置。
2. 前記符号化部は、前記半導体メモリに記憶されるデータを読み出すデータ単位である読み出し単位ごとに、前記誤り訂正符号の生成処理を行うこととし、前記読み出し単位内での誤り訂正可能なシンボルの数を前記読み出し単位内での同一の前記セル周辺回路により制御される前記記憶セルに保持されるデータで生成されるシンボルの数以上とするよう前記誤り訂正符号を生成する、
   ことを特徴とする請求項１に記載の半導体記憶装置。
3. 前記記憶セルを単一ビット記憶セルとする、
   ことを特徴とする請求項２に記載の半導体記憶装置。
4. 前記符号化部は、前記半導体メモリに記憶されるデータを読み出すデータ単位を読み出し単位とし、前記誤り訂正符号の生成処理を複数の読み出し単位ごとに行なうこととし、前記複数の読み出し単位内での誤り訂正可能なシンボルの数を前記複数の読み出し単位内での同一の前記セル周辺回路により制御される前記記憶セルに保持されるデータで生成されるシンボルの数以上とするよう前記誤り訂正符号を生成する、
   ことを特徴とする請求項１に記載の半導体記憶装置。
5. 前記記憶セルを多値記憶セルとする、
   ことを特徴とする請求項４に記載の半導体記憶装置。
6. 前記誤り訂正符号をリード・ソロモン符号とする、
   ことを特徴とする請求項１〜５のいずれか１つに記載の半導体記憶装置。
7. ２つ以上のセル周辺回路と、前記セル周辺回路ごとに、前記セル周辺回路により読み出し書き込みのうち少なくとも一方を制御される２つ以上の記憶セルと、を備える半導体メモリの書き込みおよび読み出しを制御するメモリ制御装置であって、
   同一の前記セル周辺回路により制御される前記記憶セルに保持されるデータで、誤り訂正符号を生成する単位である１シンボルを形成するよう指示する制御部と、
   前記制御部の指示に基づいて形成したシンボルに対する誤り訂正符号を生成する符号化部と、
   を備えることを特徴とするメモリ制御装置。

Images