[go: up one dir, main page]

JP2012064738A - 不揮発性記憶装置 - Google Patents

不揮発性記憶装置 Download PDF

Info

Publication number
JP2012064738A
JP2012064738A JP2010207553A JP2010207553A JP2012064738A JP 2012064738 A JP2012064738 A JP 2012064738A JP 2010207553 A JP2010207553 A JP 2010207553A JP 2010207553 A JP2010207553 A JP 2010207553A JP 2012064738 A JP2012064738 A JP 2012064738A
Authority
JP
Japan
Prior art keywords
layer
metal oxide
insulating layer
oxide
memory device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2010207553A
Other languages
English (en)
Inventor
Koji Matsuo
浩司 松尾
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2010207553A priority Critical patent/JP2012064738A/ja
Priority to US13/225,926 priority patent/US9040950B2/en
Publication of JP2012064738A publication Critical patent/JP2012064738A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10NELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011Manufacture or treatment of multistable switching devices
    • H10N70/021Formation of switching materials, e.g. deposition of layers
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B63/00Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/20Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B63/00Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H10B63/84Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10NELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20Multistable switching devices, e.g. memristors
    • H10N70/24Multistable switching devices, e.g. memristors based on migration or redistribution of ionic species, e.g. anions, vacancies
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10NELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801Constructional details of multistable switching devices
    • H10N70/821Device geometry
    • H10N70/826Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10NELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801Constructional details of multistable switching devices
    • H10N70/821Device geometry
    • H10N70/828Current flow limiting means within the switching material region, e.g. constrictions
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10NELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801Constructional details of multistable switching devices
    • H10N70/881Switching materials
    • H10N70/883Oxides or nitrides
    • H10N70/8833Binary metal oxides, e.g. TaOx

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)

Abstract

【課題】コストが低く動作信頼性が高い不揮発性記憶装置を提供する。
【解決手段】実施形態に係る不揮発性記憶装置1は、第1配線BLと、バリアメタル層21、選択素子層22、下部電極層23と、前記第1配線WL上に設けられた絶縁層26と、前記絶縁層26を上下方向に貫く針状金属酸化物27と、前記絶縁層26上に設けられた上部電極層25、第2配線BL、バリアメタル21と、を備える。抵抗変化層24は、絶縁層26内に針状金属酸化物27が埋め込まれている。
【選択図】図2

Description

本発明の実施形態は、不揮発性記憶装置に関する。
近年、特定の金属酸化物系の材料に電圧を印加すると、電圧印加前の抵抗率と印加した電圧の大きさによって、この材料が低抵抗状態と高抵抗状態の2つの状態をもつ現象が発見され、その現象を利用した新たな不揮発性記憶装置が注目を集めている。この不揮発性記憶装置をReRAM(Resistance Random Access Memory:抵抗変化型メモリ)という。ReRAMを製造する際には、金属酸化物系の材料からなる抵抗変化層に高電圧を印加して、抵抗変化層内にフィラメントと呼ばれる電流経路を形成する必要がある。これをフォーミング動作という。
しかしながら、従来のReRAMにおいては、フォーミング動作に多大な時間を要するため、ReRAMの製造コストが増加してしまうという問題がある。また、メモリセルが微細になると、フィラメントが確実に形成されるようにフォーミング動作を制御することが困難になり、ReRAMの動作信頼性が低くなるという問題がある。
特開2009−252974号公報
本発明の実施形態の目的は、コストが低く動作信頼性が高い不揮発性記憶装置を提供することである。
実施形態に係る不揮発性記憶装置は、第1配線と、前記第1配線上に設けられた絶縁層と、前記絶縁層を上下方向に貫く針状金属酸化物と、前記絶縁層上に設けられた第2配線と、を備える。
第1の実施形態に係る不揮発性記憶装置を例示する斜視図である。 (a)及び(b)は、第1の実施形態におけるメモリセルを例示する断面図である。 横軸に各種の酸化物をとり、縦軸に金属から酸化物が生成される際のギブスの自由エネルギーの変化量の絶対値|ΔG|をとって、酸化物の生成エネルギーを比較したグラフ図である。 (a)及び(b)は、第2の実施形態に係る不揮発性記憶装置の製造方法を例示する工程断面図である。 (a)及び(b)は、第2の実施形態に係る不揮発性記憶装置の製造方法を例示する工程断面図である。 (a)及び(b)は、第2の実施形態に係る不揮発性記憶装置の製造方法を例示する工程断面図である。 (a)及び(b)は、第2の実施形態に係る不揮発性記憶装置の製造方法を例示する工程断面図である。 (a)及び(b)は、第3の実施形態に係る不揮発性記憶装置の製造方法を例示する工程断面図である。 (a)及び(b)は、第3の実施形態に係る不揮発性記憶装置の製造方法を例示する工程断面図である。 (a)及び(b)は、第3の実施形態に係る不揮発性記憶装置の製造方法を例示する工程断面図である。 (a)及び(b)は、第3の実施形態に係る不揮発性記憶装置の製造方法を例示する工程断面図である。
以下、図面を参照しつつ、本発明の実施形態について説明する。
先ず、第1の実施形態について説明する。
図1は、本実施形態に係る不揮発性記憶装置を例示する斜視図であり、
図2(a)及び(b)は、本実施形態におけるメモリセルを例示する断面図であり、相互に直交する断面を示す。
本実施形態に係る不揮発性記憶装置は、ReRAMである。
図1に示すように、本実施形態に係る不揮発性記憶装置1においては、シリコン基板11が設けられており、シリコン基板11の上層部分及び上面上には、不揮発性記憶装置1の駆動回路(図示せず)が形成されている。シリコン基板11上には、駆動回路を埋め込むように、例えばシリコン酸化物からなる層間絶縁膜12が設けられており、層間絶縁膜12上にはメモリセル部13が設けられている。
メモリセル部13においては、シリコン基板11の上面に平行な一方向(以下、「ワード線方向」という)に延びる複数本のワード線WLを含むワード線配線層14と、シリコン基板11の上面に平行な方向であって、ワード線方向に対して交差、例えば直交する方向(以下、「ビット線方向」という)に延びる複数本のビット線BLを含むビット線配線層15とが、例えばシリコン酸化物からなる層間絶縁膜30(図2参照)を介して交互に積層されている。また、ワード線WL同士、ビット線BL同士、ワード線WLとビット線BLとは、相互に接していない。ワード線WL及びビット線BLは、例えば、タングステン(W)により形成されている。なお、図示の便宜上、図1には、シリコン基板11、層間絶縁膜12、ワード線WL及びビット線BL以外の部材は示していない。
図2(a)及び(b)に示すように、各ワード線WL及び各ビット線BLの直上域には、バリアメタル層21が形成されている。バリアメタル層21の形状は、その直下に配置されたワード線WL又はビット線BLと同じ方向に延びるライン状である。バリアメタル層21は、例えば、チタン(Ti)層上に窒化チタン(TiN)層が積層された2層膜からなり、ワード線WLに接している。
バリアメタル層21上には、選択素子層22、下部電極層23及び抵抗変化層24がこの順に積層されている。以下、この積層方向を「上下方向」という。選択素子層22は電流を流すか否かを選択する層であり、例えば、ポリシリコンからなるシリコンダイオードである。下部電極層23は例えばタングステン(W)によって形成されている。選択素子層22、下部電極層23及び抵抗変化層24は、ワード線方向及びビット線方向の双方に沿って分断されており、上下方向に延びるピラー16を構成している。
一方、各ワード線WL及び各ビット線BLの直下域には、上部電極層25が形成されている。上部電極層25の形状は、その直上に配置されたワード線WL又はビット線BLと同じ方向に延びるライン状である。上部電極層25は、例えば、チタン窒化層(TiN)とタングステン層(W)が積層されて構成されている。
そして、バリアメタル層21、選択素子層22、下部電極層23、抵抗変化層24及び上部電極層25により、各ワード線WLと各ビット線BLとの最近接点毎に1つのメモリセルが構成されている。すなわち、不揮発性記憶装置1は、ワード線WLとビット線BLとの最近接点毎にメモリセルが配置されたクロスポイント型の装置である。
抵抗変化層24においては、母材として絶縁層26が設けられており、絶縁層26内に複数本の針状金属酸化物27が埋め込まれている。絶縁層26は絶縁材料、例えば酸化物、例えばシリコン酸化物によって形成されている。針状金属酸化物27は金属酸化物、例えばタングステン酸化物によって形成されている。タングステン酸化物の電気的性質は半導体である。針状金属酸化物27は例えば、下部電極層23の上面から成長したウィスカーである。
各針状金属酸化物27の形状は一方向に延びる針状であるが、絶縁層26内に埋め込まれた複数本の針状金属酸化物27が延びる方向は、相互に同一であってもよく、異なっていてもよい。抵抗変化層24においては、ピラー16毎に1本以上の針状金属酸化物27が絶縁層26をその厚さ方向、すなわち、上下方向に貫いており、その下端は下部電極層23に結合しており、その上端は上部電極層25に接している。なお、抵抗変化層24内には、絶縁層26を上下方向に貫いていない針状金属酸化物27が存在していてもよい。
次に、本実施形態に係る不揮発性記憶装置の動作について説明する。
以下、図2(a)及び(b)に示すように、下方にワード線WLが設けられ、上方にビット線BLが設けられたメモリセルの動作を説明するが、下方にビット線BLが設けられ、上方にワード線WLが設けられたメモリセルの動作も同様である。
針状金属酸化物27はタングステン酸化物(WO)によって形成されている。上述の如く、針状金属酸化物27は半導体であり、ある程度の電流を流す。一方、絶縁層26は絶縁性であり、電流をほとんど流さない。このため、抵抗変化層24に電流が流れる際には、針状金属酸化物27が電流経路となる。そして、抵抗変化層24に電圧を印加することにより、抵抗変化層24の抵抗値を切り替えることができる。この理由は必ずしも明らかではないが、以下のメカニズムが考えられる。
ビット線BLにワード線WLよりも高い電位が印加されると、針状金属酸化物27中の酸素イオン(O2−)がビット線BLに向けて移動する。しかし、針状金属酸化物27と上部電極層25とは接触しているだけであるため、酸素イオンが針状金属酸化物27から上部電極層25に移動することはほとんどない。このため、針状金属酸化物27のビット線BL側の端部、すなわち、上端部において酸素濃度が増加し、酸化がより進んだ状態になる。これにより、針状金属酸化物27の上端部の電気抵抗が増加し、抵抗変化層24は全体として高抵抗状態となる。
一方、ビット線BLにワード線WLよりも低い電位が印加されると、針状金属酸化物27中の酸素イオンがワード線WLに向けて移動し、針状金属酸化物27の上端部の酸素濃度が減少する。このとき、針状金属酸化物27の下端部は下部電極層23と一体的に結合されているため、針状金属酸化物27から下部電極層23に酸素イオンが移動し、針状金属酸化物27の下端部に酸素が集中することはない。これにより、針状金属酸化物27の上端部の電気抵抗が減少し、抵抗変化層24は全体として低抵抗状態となる。このように、抵抗変化層24は「高抵抗状態」と「低抵抗状態」の2つの状態を持つことができ、これにより、2値のデータを記憶することができる。
次に、本実施形態の効果について説明する。
本実施形態においては、抵抗変化層24内に針状金属酸化物27が初めから作り込まれており、この針状金属酸化物27がフィラメントとなる。このため、不揮発性記憶装置1の製造に際して、各メモリセルにフィラメントを形成するためのフォーミング動作を行う必要がない。この結果、フォーミング動作に要する時間を節約し、不揮発性記憶装置1の製造コストを低減することができる。
また、本実施形態においては、各抵抗変化層24内に針状金属酸化物27を作り込んでいるため、金属酸化物層に高電圧を印加してフォーミング動作を行う場合と比較して、各メモリセルに確実にフィラメントを設けることができる。このため、本実施形態に係る不揮発性記憶装置1は、動作の信頼性が高い。
更に、本実施形態においては、針状金属酸化物27を形成するタングステン酸化物の自由エネルギーの絶対値が、絶縁層26を形成するシリコン酸化物の自由エネルギーの絶対値よりも小さい。すなわち、酸素原子1モル(mol)当たりで比較すると、針状金属酸化物27に含まれるタングステンが酸化されて、針状金属酸化物27を形成するタングステン酸化物に変化する際のギブスの自由エネルギーの変化量の絶対値|ΔGW→WOx|は、絶縁層26に含まれるシリコンが酸化されて、絶縁層26を形成するシリコン酸化物に変化する際のギブスの自由エネルギーの変化量の絶対値|ΔGSi→SiO2|よりも小さい。
これについて、具体的な数値を挙げて説明する。
温度が300K(ケルビン)である場合に、下記反応に伴うギブスの自由エネルギーの変化量の絶対値は、タングステン1モル当たり534kJである。
W+O→WO
従って、酸素原子1モル当たりのギブスの自由エネルギーの変化量の絶対値|ΔGW→WO2|は、
|ΔGW→WO2|=534kJ÷2(酸素原子のモル数)=267kJ/mol
となる。
一方、温度が300Kである場合に、下記反応に伴うギブスの自由エネルギーの変化量の絶対値は、シリコン1モル当たり856kJである。
Si+O→SiO
従って、酸素原子1モル当たりのギブスの自由エネルギーの変化量の絶対値|ΔGSi→SiO2|は、
|ΔGSi→SiO2|=856kJ÷2(酸素原子のモル数)=428kJ/mol
となる。
よって、|ΔGW→WO2|<|ΔGSi→SiO2| である。
このため、シリコン酸化物の方がタングステン酸化物よりも安定であり、シリコン酸化物に含まれる酸素がタングステンを酸化することが少ない。この結果、上端部の酸素濃度が低く、低抵抗状態にある針状金属酸化物27が、周囲の絶縁層26によって酸化されて、高抵抗状態に移行してしまうことがない。すなわち、一旦形成した電流経路が経時的に消失してしまうリテンション劣化が起こりにくく、従って、メモリセルに一旦記憶させたデータが消失しにくく、動作の信頼性が高い。
一方、本実施形態においては、絶縁層26をギブスの自由エネルギーの絶対値(|ΔGSi→SiO2|)が大きい材料によって形成している。ギブスの自由エネルギーの絶対値が大きい材料はバンドギャップが大きい傾向にあり、抵抗率が高い。このため、抵抗変化層24が高抵抗状態にあるときの抵抗値が大きくなり、電流消費量が少ない。
なお、本実施形態においては、針状金属酸化物27をタングステン酸化物により形成し、絶縁層26をシリコン酸化物によって形成する例を示したが、これには限定されない。針状金属酸化物27は電圧の印加によって抵抗値が変化する材料によって形成されていればよく、絶縁層26は絶縁材料によって形成されていればよい。但し、上述のリテンション劣化を抑制する効果を得るためには、針状金属酸化物27に含まれる金属が針状金属酸化物27を形成する金属酸化物に変化する際のギブスの自由エネルギーの絶対値は、絶縁層26に含まれる金属又は半金属が絶縁層26を形成する絶縁材料に変化する際のギブスの自由エネルギーの絶対値よりも小さいことが好ましい。
図3は、横軸に各種の酸化物をとり、縦軸に金属から酸化物が生成される際のギブスの自由エネルギーの変化量の絶対値|ΔG|をとって、酸化物の生成エネルギーを比較したグラフ図である。
なお、図3の縦軸に示す|ΔG|の値は、温度が300Kのとき、酸素原子1モル当たりの値である。
上述の如く、|ΔG|の値が大きいほど、酸化物が生成されやすく、金属に還元されにくい。すなわち、酸化物が安定である。図3に示すように、針状金属酸化物27をタングステン酸化物(WO2)によって形成する場合、絶縁層26は、|ΔG|が|ΔGW→WO2|よりも大きい範囲、すなわち、図3の範囲Aにプロットされた酸化物によって形成することが好ましい。
リテンション劣化の有無は、反応式の右辺と左辺について、酸素原子1モル当たりの|ΔG|を比較することで、予測することができる。以下、マンガン(Mn)とニッケル(Ni)を例に挙げて説明する。マンガンとニッケルとの間の酸化還元反応は、以下の反応式で表すことができる。
1/4Mn+Ni⇔3/4Mn+NiO
ここで、左辺の|ΔGMn→Mn3O4|は、温度が300Kのとき、
|ΔGMn→Mn3O4|=1/4×1435=359(kJ/mol)である。
一方、右辺の|ΔGNi→NiO|は、温度が300Kのとき、
|ΔGNi→NiO|=251(kJ/mol)である。
よって、右辺よりも左辺の方が安定であり、右辺から左辺には反応が進みやすく、左辺から右辺には反応が進みにくい。従って、マンガン酸化物とニッケル酸化物との関係では、ニッケル酸化物によって針状金属酸化物27を形成し、ニッケル酸化物によって絶縁層26を形成すると、リテンション劣化が生じにくい。
図3に示すように、針状金属酸化物27に好適な材料、すなわち、ギブスの自由エネルギーの絶対値|ΔG|が小さい材料には、タングステン酸化物(WO)以外にも、モリブデン酸化物(MoO)、鉄酸化物(Fe)、コバルト酸化物(CoO)、ニッケル酸化物(NiO)等が挙げられる。すなわち、針状金属酸化物27は、これらの金属の酸化物によって形成することが好ましい。一方、絶縁層26に好適な材料、すなわち、ギブスの自由エネルギーの絶対値|ΔG|が大きい材料には、シリコン酸化物(SiO)以外にも、ハフニア(HfO)、アルミナ(Al)、ジルコニア(ZrO)、チタニア(TiO)、バナジウム酸化物(VO)、タンタル酸化物(Ta)等が挙げられる。なお、絶縁層26は、酸化物以外の絶縁材料によって形成されていてもよい。
また、本実施形態においては、各メモリセルに2値のデータを記憶させる例を示したが、これに限定されない。各メモリセルに絶縁層26を上下方向に貫通する針状金属酸化物27を2本以上設けることにより、3水準以上の抵抗値を実現し、3値以上のデータを記憶させてもよい。
次に、第2の実施形態について説明する。
本実施形態は、前述の第1の実施形態に係る不揮発性記憶装置の製造方法の実施形態である。
図4〜図7は、本実施形態に係る不揮発性記憶装置の製造方法を例示する工程断面図であり、各図の(a)及び(b)は、相互に直交する断面を示している。
先ず、図1に示すように、シリコン基板11を用意する。シリコン基板11は、例えば、シリコンウェーハの一部である。次に、シリコン基板11の上面に、メモリセル部13を駆動するための駆動回路を形成する。次に、シリコン基板11上に層間絶縁膜12を形成する。
次に、図4(a)及び(b)に示すように、層間絶縁膜12の上層部分にワード線方向に延びる複数本のワード線WLを形成する。これらのワード線WLにより、ワード線配線層14が形成される。次に、ワード線配線層14上に、例えばチタン及び窒化チタンを堆積させて、バリアメタル層21を形成する。次に、バリアメタル層21上に例えば不純物が導入されたアモルファスシリコンを堆積させて、選択素子層22を形成する。次に、選択素子層22上にタングステンを堆積させて、下部電極層23を形成する。
次に、下部電極層23上にレジストパターン(図示せず)を形成し、これをマスクとして、例えばRIE(reactive ion etching:反応性イオンエッチング)等のドライエッチングを施す。これにより、下部電極層23、選択素子層22及びバリアメタル層21を選択的に除去して、ビット線方向に沿って分断し、ワード線方向に延びるライン状に加工する。このとき、ライン状に加工されたバリアメタル層21、選択素子層22及び下部電極層23は、ワード線WLの直上域に位置するようにする。
次に、図5(a)及び(b)に示すように、例えば、シリコン酸化物を堆積させて、ライン状に加工したバリアメタル層21、選択素子層22及び下部電極層23の周囲に層間絶縁膜30を形成する。次に、CMP(Chemical Mechanical Polishing:化学的機械研磨)を施して層間絶縁膜30の上面を平坦化し、層間絶縁膜30の上面において下部電極層23を露出させる。次に、下部電極層23の上部をエッチバックする。このとき、下部電極層23の下部は残留させる。これにより、下部電極層23の上面が層間絶縁膜30の上面よりも低くなり、層間絶縁膜30の上面に溝30aが形成される。
次に、図6(a)及び(b)に示すように、酸素を含む雰囲気中で加熱処理を行う。この加熱処理は溝30a内に下部電極層23からウィスカーが成長するような条件で行う。例えば、気圧を1気圧とし、酸素濃度を数ppm〜数十ppm程度とし、例えば60ppmとし、温度を600℃以上とし、例えば800〜900℃とし、時間を数十秒間程度とし、例えば30秒間として、加熱処理を実施する。これにより、タングステンからなる下部電極層23の上面からタングステン酸化物が昇華し、下部電極層23の上面において再付着して結晶化することにより、ウィスカーが成長する。このウィスカーが針状金属酸化物27となる。
このとき、針状金属酸化物27の長さ、太さ及び形成密度は、上述の加熱処理の条件を調整することによって制御することができる。また、針状金属酸化物27が延びる方向は、下部電極層23の結晶方位に依存する。これにより、例えば、各ピラー16(図2参照)が形成される予定の領域に数本〜数十本程度の針状金属酸化物27を形成し、そのうち少なくとも1本の針状金属酸化物27が、溝30a内を上下方向に通過して層間絶縁膜30の上面から突出するようにする。
次に、図7(a)及び(b)に示すように、液体状の原料を用いて、溝30a内に絶縁材料、例えば、シリコン酸化物を埋め込む。例えば、ポリシラザン等の有機材料をスピンコート法によって塗布し、乾燥させ、その後CMPを施して上面を平坦化し、層間絶縁膜30の上面を露出させる。これにより、溝30a内に、針状金属酸化物27を埋め込むように、絶縁層26が形成される。絶縁層26及び針状金属酸化物27により、抵抗変化層24が形成される。
次に、図2(a)及び(b)に示すように、層間絶縁膜30及び抵抗変化層24の上面上にチタン窒化物とタングステンをこの順に堆積させて、積層膜を形成する。次に、この積層膜上にレジストパターン(図示せず)を形成し、これをマスクとしてエッチングを施し、積層膜をワード線WLに対して直交する方向に延びるストライプ状にパターニングする。これにより、ビット線方向に延びる複数本のビット線BL及び上部電極層25が形成される。このとき、絶縁層26を貫いている針状金属酸化物27の上端が上部電極層25の下面に接触する。また、これらの複数本のビット線BLにより、ビット線配線層15が形成される。続いて、上述のレジストパターン又は加工後の積層膜をマスクとして、上部電極層25よりも下層に位置する抵抗変化層24、下部電極層23、選択素子層22及び層間絶縁膜30に対してエッチングを施し、ワード線方向に沿って分断する。これにより、選択素子層22、下部電極層23及び抵抗変化層24は、ビット線方向及びワード線方向の双方に沿って分断されて、上下方向に延びるピラー16に加工される。次に、ピラー16間及びビット線BL間に層間絶縁膜30を形成する。
次に、上述の方法と同様な方法により、ビット線BL上に、バリアメタル層21、選択素子層22及び下部電極層23を積層し、ビット線方向に延びるライン状にパターニングする。次に、下部電極層23の上部をエッチバックして溝30aを形成し、酸素雰囲気中で加熱して針状金属酸化物27を成長させ、溝30a内に絶縁層26を埋め込み、抵抗変化層24を形成する。以後、同様な方法により、ワード線配線層14の形成、バリアメタル層21、選択素子層22、下部電極層23、抵抗変化層24及び上部電極層25の積層、ビット線配線層15の形成、バリアメタル層21、選択素子層22、下部電極層23、抵抗変化層24及び上部電極層25の積層を繰り返す。これにより、前述の第1の実施形態に係る不揮発性記憶装置1が製造される。
本実施形態によれば、抵抗変化層24内にフィラメントを形成するためのフォーミング動作を行うことなく、前述の第1の実施形態に係る不揮発性記憶装置を製造することができる。これにより、低コストで動作信頼性が高い不揮発性記憶装置を実現することができる。
次に、第3の実施形態について説明する。
本実施形態も、前述の第1の実施形態に係る不揮発性記憶装置の製造方法の実施形態である。
図8〜図11は、本実施形態に係る不揮発性記憶装置の製造方法を例示する工程断面図であり、各図の(a)及び(b)は、相互に直交する断面を示している。
先ず、図1並びに図8(a)及び(b)に示すように、前述の第2の実施形態と同様な方法により、シリコン基板11の上面に駆動回路を形成し、その上に層間絶縁膜12を形成し、層間絶縁膜12の上層部分にワード線WLを形成する。そして、バリアメタル層21、選択素子層22、下部電極層23をこの順に形成する。但し、下部電極層23の厚さは、前述の第2の実施形態におけるエッチバック後の厚さ(図5参照)とする。
以後の方法は、前述の第2の実施形態とは異なる。すなわち、図9(a)及び(b)に示すように、下部電極層23を加工することなく、酸素を含む雰囲気中で加熱処理を行うことにより、タングステンからなる下部電極層23上にタングステン酸化物からなるウィスカーを成長させる。加熱処理の条件は、前述の第2の実施形態と同様である。これにより、針状金属酸化物27を形成する。
次に、図10(a)及び(b)に示すように、液体状の原料を用いて、下部電極層23上に絶縁材料、例えば、シリコン酸化物を堆積させる。これにより、針状金属酸化物27を埋め込むように、絶縁層26が形成される。このとき、ピラー16(図2参照)が形成される予定の領域毎に、少なくとも1本の針状金属酸化物27が絶縁層26を貫通するようにする。絶縁層26及び針状金属酸化物27により、抵抗変化層24が形成される。
次に、図11(a)及び(b)に示すように、抵抗変化層24上にレジストパターン(図示せず)を形成し、これをマスクとして、例えばRIE等のドライエッチングを施す。これにより、抵抗変化層24、下部電極層23、選択素子層22及びバリアメタル層21を選択的に除去して、ワード線方向に延びるライン状に加工する。次に、例えばシリコン酸化物を堆積させて、ライン状に加工したバリアメタル層21、選択素子層22、下部電極層23及び抵抗変化層24を埋め込むように、層間絶縁膜30を形成する。次に、CMPを施して層間絶縁膜30の上面を平坦化し、層間絶縁膜30の上面において抵抗変化層24を露出させる。
以後の方法は、前述の第2の実施形態と同様である。すなわち、層間絶縁膜30及び抵抗変化層24の上面上にチタン窒化物とタングステンをこの順に堆積させて、パターニングすることにより、ビット線方向に延びる複数本のビット線BL及び上部電極層25を形成する。引き続き、抵抗変化層24、下部電極層23及び選択素子層22を、層間絶縁膜30と共にパターニングし、ビット線方向に沿って分断する。これにより、選択素子層22、下部電極層23及び抵抗変化層24がワード線方向及びビット線方向の双方に沿って分断されて、ピラー16が形成される。次に、ピラー16及びビット線BLを、層間絶縁膜30によって埋め込む。そして、このビット線BL上にも、バリアメタル層21、選択素子層22、下部電極層23及び抵抗変化層24を形成する。以上の工程を繰り返すことにより、前述の第1の実施形態に係る不揮発性記憶装置1が製造される。本実施形態における上記以外の製造方法及び作用効果は、前述の第2の実施形態と同様である。
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。
以上説明した実施形態によれば、コストが低く動作信頼性が高い不揮発性記憶装置を実現することができる。
1:不揮発性記憶装置、11:シリコン基板、12:層間絶縁膜、13:メモリセル部、14:ワード線配線層、15:ビット線配線層、16:ピラー、21:バリアメタル層、22:選択素子層、23:下部電極層、24:抵抗変化層、25:上部電極層、26:絶縁層、27:針状金属酸化物、30:層間絶縁膜、30a:溝、BL:ビット線、WL:ワード線

Claims (6)

  1. 第1配線と、
    前記第1配線上に設けられた絶縁層と、
    前記絶縁層を上下方向に貫く針状金属酸化物と、
    前記絶縁層上に設けられた第2配線と、
    を備えたことを特徴とする不揮発性記憶装置。
  2. 前記絶縁層は酸化物によって形成されており、
    前記針状金属酸化物に含まれる金属が前記針状金属酸化物を形成する金属酸化物に変化する際の酸素原子1モル当たりのギブスの自由エネルギーの変化量の絶対値は、前記絶縁層に含まれる金属又は半金属が前記絶縁層を形成する酸化物に変化する際の酸素原子1モル当たりのギブスの自由エネルギーの変化量の絶対値よりも小さいことを特徴とする請求項1記載の不揮発性記憶装置。
  3. 前記針状金属酸化物は、タングステン又はモリブデンを含有することを特徴とする請求項1または2に記載の不揮発性記憶装置。
  4. 前記第1配線と前記絶縁層との間に設けられ、前記絶縁層に接した下部電極層をさらに備え、
    前記針状金属酸化物は、前記下部電極層に含まれる金属と同種の金属の酸化物によって形成されていることを特徴とする請求項1〜3のいずれか1つに記載の不揮発性記憶装置。
  5. 前記針状金属酸化物は、前記下部電極層から成長したウィスカーであることを特徴とする請求項4記載の不揮発性記憶装置。
  6. 前記第2配線が延びる方向は、前記第1配線が延びる方向に対して交差しており、
    複数本の前記第1配線によって構成された第1配線層と、複数本の前記第2配線によって構成された第2配線層とが交互に積層されており、
    前記絶縁層は、各前記第1配線と各前記第2配線との間に設けられていることを特徴とする請求項1〜5のいずれか1つに記載の不揮発性記憶装置。
JP2010207553A 2010-09-16 2010-09-16 不揮発性記憶装置 Pending JP2012064738A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2010207553A JP2012064738A (ja) 2010-09-16 2010-09-16 不揮発性記憶装置
US13/225,926 US9040950B2 (en) 2010-09-16 2011-09-06 Nonvolatile memory device and method for manufacturing same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2010207553A JP2012064738A (ja) 2010-09-16 2010-09-16 不揮発性記憶装置

Publications (1)

Publication Number Publication Date
JP2012064738A true JP2012064738A (ja) 2012-03-29

Family

ID=45816916

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2010207553A Pending JP2012064738A (ja) 2010-09-16 2010-09-16 不揮発性記憶装置

Country Status (2)

Country Link
US (1) US9040950B2 (ja)
JP (1) JP2012064738A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170137562A (ko) * 2016-06-03 2017-12-13 에스케이하이닉스 주식회사 스위칭 소자 및 저항 변화 메모리 장치의 제조 방법

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5595977B2 (ja) * 2011-05-27 2014-09-24 株式会社東芝 半導体記憶装置、その製造方法及びコンタクト構造の形成方法
US20130248803A1 (en) * 2012-03-22 2013-09-26 Kabushiki Kaisha Toshiba Molecular memory and method of manufacturing the same
US9153779B2 (en) * 2013-03-22 2015-10-06 Kabushiki Kaisha Toshiba Resistance change memory element and resistance change memory
US20140284537A1 (en) * 2013-03-22 2014-09-25 Kabushiki Kaisha Toshiba Memory element
DE112014007297T5 (de) * 2014-05-05 2017-12-28 Lensvector Inc. Flüssigkristall verstellbares optisches Gerät
JP6386349B2 (ja) * 2014-11-19 2018-09-05 東芝メモリ株式会社 不揮発性記憶装置
JP2021027290A (ja) * 2019-08-08 2021-02-22 キオクシア株式会社 半導体記憶装置

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1965438A3 (en) * 2005-08-12 2009-05-13 Cambrios Technologies Corporation Nanowires-based transparent conductors
US9105776B2 (en) * 2006-05-15 2015-08-11 Stion Corporation Method and structure for thin film photovoltaic materials using semiconductor materials
KR100885434B1 (ko) * 2007-10-12 2009-02-24 연세대학교 산학협력단 저항변화 메모리 소자 및 그 제조방법
JP2009252974A (ja) 2008-04-04 2009-10-29 Toshiba Corp 不揮発性半導体記憶装置とその製造方法
JP2010287683A (ja) 2009-06-10 2010-12-24 Toshiba Corp 不揮発性記憶装置及びその製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170137562A (ko) * 2016-06-03 2017-12-13 에스케이하이닉스 주식회사 스위칭 소자 및 저항 변화 메모리 장치의 제조 방법
KR102527408B1 (ko) * 2016-06-03 2023-05-02 에스케이하이닉스 주식회사 스위칭 소자 및 저항 변화 메모리 장치의 제조 방법

Also Published As

Publication number Publication date
US9040950B2 (en) 2015-05-26
US20120068145A1 (en) 2012-03-22

Similar Documents

Publication Publication Date Title
JP2012064738A (ja) 不揮発性記憶装置
JP4948688B2 (ja) 抵抗変化型不揮発性記憶素子、抵抗変化型不揮発性記憶装置及び抵抗変化型不揮発性記憶素子の製造方法
CN103650142B (zh) 电阻变化元件及其制造方法
JP4921620B2 (ja) 不揮発性メモリセル、不揮発性メモリセルアレイ、およびその製造方法
US8569728B2 (en) Nonvolatile memory with variable resistance change layers
CN102217067B (zh) 非易失性存储装置及其制造方法
CN102449763B (zh) 非易失性存储元件以及其制造方法
US8598561B2 (en) Nonvolatile memory device and method for manufacturing same
JP5873981B2 (ja) 抵抗変化型不揮発性記憶装置の製造方法及び抵抗変化型不揮発性記憶装置
WO2010050094A1 (ja) 不揮発性半導体記憶装置及びその製造方法
JP5419983B2 (ja) 不揮発性記憶装置
CN103119717A (zh) 非易失性存储元件的制造方法及非易失性存储元件
JP2012243826A (ja) 不揮発性記憶装置
WO2012105225A1 (ja) 抵抗変化型不揮発性記憶装置及びその製造方法
KR20190005665A (ko) 저항 변화 메모리 소자
JPWO2008050716A1 (ja) 不揮発性半導体記憶装置およびその製造方法
US8987695B2 (en) Variable resistance memory device and method for fabricating the same
JP2017055082A (ja) 不揮発性記憶装置の製造方法
US8999808B2 (en) Nonvolatile memory element and method for manufacturing the same
JP5282176B1 (ja) 不揮発性半導体記憶装置およびその製造方法
CN102947935B (zh) 电阻变化元件的制造方法
JP2010040728A (ja) 半導体装置及びその製造方法