JP2012059961A

JP2012059961A - Semiconductor device and manufacturing method of the same

Info

Publication number: JP2012059961A
Application number: JP2010202372A
Authority: JP
Inventors: Bungo Tanaka; 文悟田中; Taku Shibaguchi; 拓柴口
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 2010-09-09
Filing date: 2010-09-09
Publication date: 2012-03-22

Abstract

PROBLEM TO BE SOLVED: To provide a semiconductor device manufacturing method that can prevent an embedding failure occurring when an interlayer insulation film is embedded between side walls.SOLUTION: A gate oxide film 6, a polysilicon layer (first gate layer ) 9, a tungsten silicide layer (second gate layer) 10 and an insulation layer 8 are formed on a surface of a silicon substrate 2. The insulation layer 8 is etched to obtain a predetermined gate pattern. The tungsten silicide layer 10 is etched to obtain the predetermined gate pattern. Side walls of the tungsten silicide layer 10 are retreated. Subsequently, the polysilicon layer 9 is etched to obtain the predetermined gate pattern. The gate oxide film 6 is etched to obtain the predetermined gate pattern.

Description

この発明は、半導体装置およびその製造方法に関する。 The present invention relates to a semiconductor device and a manufacturing method thereof.

図８Ａおよび図８Ｂは、半導体メモリの製造工程の一部を模式的に示す断面図である。図８Ａは、シリコン基板１０２上に２つのゲート部１０３が間隔をおいて形成された状態を示している。各ゲート部１０３は、シリコン基板１０２上に形成されたゲート酸化膜１０６と、ゲート酸化膜１０６上に形成されたゲート電極１０７と、ゲート電極１０７上に形成された絶縁膜１０８とを含む。ゲート酸化膜１０６は、ＳｉＯ_２からなる。ゲート電極１０７は、ゲート酸化膜１０６上に形成されたポリシリコン層１０９と、ポリシリコン層１０９上に積層されたタングステンシリサイド層１１０とを含む。つまり、ゲート電極１０７は、いわゆるポリサイド構造とされている。絶縁膜１０８は、たとえば、ＳｉＮからなる。 8A and 8B are cross-sectional views schematically showing a part of the manufacturing process of the semiconductor memory. FIG. 8A shows a state in which two gate portions 103 are formed on the silicon substrate 102 at an interval. Each gate portion 103 includes a gate oxide film 106 formed on the silicon substrate 102, a gate electrode 107 formed on the gate oxide film 106, and an insulating film 108 formed on the gate electrode 107. Gate oxide film 106 is made of SiO _2. The gate electrode 107 includes a polysilicon layer 109 formed on the gate oxide film 106 and a tungsten silicide layer 110 stacked on the polysilicon layer 109. That is, the gate electrode 107 has a so-called polycide structure. The insulating film 108 is made of SiN, for example.

ゲート部１０３が形成されると、図８Ｂに示すように、シリコン基板１０２の表層部のうち、各ゲート部１０３の直下のチャネル領域を挟む領域に、ＬＤＤ（Lightly Doped Drain）構造を作製するための不純物が注入される。これにより、シリコン基板１０２の表層部にＬＤＤ部１０４が形成される。その後、各ゲート部３の両側壁に電荷蓄積部として機能するサイドウォール１１２ａ，１１２ｂが形成される。 When the gate portion 103 is formed, as shown in FIG. 8B, an LDD (Lightly Doped Drain) structure is formed in a region of the surface layer portion of the silicon substrate 102 that sandwiches the channel region immediately below each gate portion 103. Impurities are implanted. As a result, the LDD portion 104 is formed in the surface layer portion of the silicon substrate 102. Thereafter, sidewalls 112a and 112b functioning as charge storage portions are formed on both side walls of each gate portion 3.

サイドウォール部１１２ａ，１１２ｂは、ゲート部１０３の側壁面に形成された内側酸化膜と、内側酸化膜の表面に形成された窒化膜と、窒化膜の表面に形成された外側酸化膜の３層積層構造となっている。内側酸化膜は熱酸化処理により形成される。窒化膜は、減圧ＣＶＤ（化学的気相成長）法によって形成される。ゲート部１０３のタングステンシリサイド層１１０は、熱酸化処理による内側酸化膜形成時および減圧ＣＶＤによる外側酸化膜形成時において膨張し、ポリシリコン層１０９に対して外方に突出した形状となる。 The sidewall portions 112a and 112b are formed of three layers: an inner oxide film formed on the side wall surface of the gate portion 103, a nitride film formed on the surface of the inner oxide film, and an outer oxide film formed on the surface of the nitride film. It has a laminated structure. The inner oxide film is formed by a thermal oxidation process. The nitride film is formed by a low pressure CVD (chemical vapor deposition) method. The tungsten silicide layer 110 of the gate portion 103 expands when the inner oxide film is formed by the thermal oxidation process and when the outer oxide film is formed by the low pressure CVD, and has a shape protruding outward from the polysilicon layer 109.

その後、シリコン基板１０２の表層部のうち、サイドウォール１１２ａ，１１２ｂの間の部分に、ドレイン領域およびソース領域を形成するための不純物がイオン注入される。これにより、ドレイン領域１０５ａおよびソース領域１０５ｂが形成され、ＬＤＤ部１０４がドレン領域１０５ａ側およびソース領域１０５ｂ側の２つの領域１０４ａ，１０４ｂに分離される。そして、シリコン基板１０２、ゲート部１０３およびサイドウォール１１２ａ，１１２ｂの表面上に、層間絶縁膜１１８が形成される。 Thereafter, an impurity for forming a drain region and a source region is ion-implanted into a portion between the sidewalls 112a and 112b in the surface layer portion of the silicon substrate 102. As a result, a drain region 105a and a source region 105b are formed, and the LDD portion 104 is separated into two regions 104a and 104b on the drain region 105a side and the source region 105b side. Then, an interlayer insulating film 118 is formed on the surfaces of the silicon substrate 102, the gate portion 103, and the sidewalls 112a and 112b.

特開2000-68393号公報JP 2000-68393 A

層間絶縁膜１１８を形成する前には、ゲート部１０３のタングステンシリサイド層１１０は、ポリシリコン層１０９に対して外方に張り出した形状となっている。したがって、と、隣り合うゲート部１０３のサイドウォールの間隔が局所的に狭くなっている。このため、層間絶縁膜１１８を形成した場合に、層間絶縁膜１１８の埋め込み不良によるボイド１１９が発生しやすくなる。また、ドレイン領域およびソース領域の形成のための不純物注入時に、シリコン基板１０２の表層部におけるサイドウォール１１２ａ，１１２ｂの近傍に不純物イオンが注入されにくくなる。このため、半導体メモリの駆動電流の低下や、動作速度の低下を招くおそれがある。つまり、設計どおりの特性を実現し難くなる。 Prior to the formation of the interlayer insulating film 118, the tungsten silicide layer 110 of the gate portion 103 has a shape protruding outward from the polysilicon layer 109. Therefore, the interval between the sidewalls of the adjacent gate portions 103 is locally narrowed. For this reason, when the interlayer insulating film 118 is formed, voids 119 due to poor filling of the interlayer insulating film 118 are likely to occur. In addition, impurity ions are less likely to be implanted in the vicinity of the sidewalls 112a and 112b in the surface layer portion of the silicon substrate 102 during impurity implantation for forming the drain region and the source region. For this reason, there is a possibility that the drive current of the semiconductor memory is lowered and the operation speed is lowered. That is, it becomes difficult to realize the characteristics as designed.

この発明の目的は、サイドウォール間に層間絶縁膜を埋め込むときに埋め込み不良の発生を防止できる半導体装置およびその製造方法を提供することである。 An object of the present invention is to provide a semiconductor device and a method of manufacturing the same that can prevent the occurrence of a filling defect when an interlayer insulating film is buried between sidewalls.

この発明の半導体装置の製造方法は、第１ゲート層を形成する工程と、前記第１ゲート層上に第２ゲート層を積層する工程と、前記第２ゲート層を複数の積層ゲートに対応した所定のゲートパターンにエッチングする工程と、前記第１ゲート層を前記所定のゲートパターンにエッチングする工程と、前記ゲートパターンにエッチングされた前記第１ゲート層および前記第２ゲート層をそれぞれ含む複数の積層ゲートの側壁にそれぞれサイドウォールを形成する工程と、隣り合う前記積層ゲートのサイドウォール間に層間絶縁膜を埋め込む工程と、前記サイドウォールの形成よりも前に、前記第２ゲート層の側壁を前記第１ゲート層の側壁よりも後退させる側壁後退工程とを含む（請求項１）。 The method of manufacturing a semiconductor device according to the present invention corresponds to a step of forming a first gate layer, a step of stacking a second gate layer on the first gate layer, and the second gate layer corresponding to a plurality of stacked gates. Etching into a predetermined gate pattern, etching the first gate layer into the predetermined gate pattern, and a plurality of the first gate layer and the second gate layer etched into the gate pattern, respectively. Forming a sidewall on each sidewall of the stacked gate; embedding an interlayer insulating film between sidewalls of the stacked gate adjacent to each other; and forming the sidewall of the second gate layer before forming the sidewall. And a side wall receding step for receding from the side wall of the first gate layer.

この半導体装置の製造方法では、サイドウォールの形成よりも前に、第２ゲート層の側壁が第１ゲート層の側壁よりも後退させられる。このため、サイドウォール形成時に第２ゲート層が膨張することにより、たとえば、第２ゲート層の側壁面が第１ゲート層の側壁面とほぼ面一となる。したがって、サイドウォール間に層間絶縁膜を埋め込む工程において、埋め込み不良が発生するのを防止できる。 In this method of manufacturing a semiconductor device, the side wall of the second gate layer is made to recede from the side wall of the first gate layer before the side wall is formed. For this reason, when the second gate layer expands when the sidewall is formed, for example, the sidewall surface of the second gate layer is substantially flush with the sidewall surface of the first gate layer. Therefore, it is possible to prevent a defective filling from occurring in the step of filling the interlayer insulating film between the sidewalls.

この発明の一実施形態では、前記第２ゲート層がタングステンシリサイド（ＷＳｉ）からなる（請求項２）。
この発明の一実施形態では、前記第１ゲート層がポリシリコンからなる（請求項３）。
この発明の一実施形態では、前記側壁後退工程が、前記第１ゲート層のエッチングよりも前に行われる（請求項４）。 In one embodiment of the present invention, the second gate layer is made of tungsten silicide (WSi).
In one embodiment of the present invention, the first gate layer is made of polysilicon.
In one embodiment of the present invention, the side wall receding step is performed before the etching of the first gate layer.

この発明の一実施形態では、前記側壁後退工程が、前記第１ゲート層のエッチングの後に行われる（請求項５）。
この発明の一実施形態に係る方法は、前記第２ゲート層の側壁面を窒化させる工程をさらに含む（請求項６）。これにより、第２ゲート層の側壁面に窒化膜が形成されるので、その後の工程で第２ゲート層が膨張するのを抑制することができる。 In one embodiment of the present invention, the sidewall receding step is performed after the etching of the first gate layer.
The method according to an embodiment of the present invention further includes the step of nitriding the side wall surface of the second gate layer. Thereby, since the nitride film is formed on the side wall surface of the second gate layer, it is possible to suppress the expansion of the second gate layer in the subsequent process.

この発明の半導体装置は、第１ゲート層と、前記第１ゲート層に積層され、前記第１ゲートの側壁面と面一に形成された側壁面に窒素を含有している第２ゲート層とを含む（請求項７）。
この発明の一実施形態に係る半導体装置は、前記第１ゲート層および前記第２ゲート層の側壁面に形成されたサイドウォールと、前記サイドウォールに接する層間絶縁膜とをさらに含む（請求項８）。 The semiconductor device according to the present invention includes a first gate layer, a second gate layer stacked on the first gate layer, and containing nitrogen on the side wall surface formed flush with the side wall surface of the first gate. (Claim 7).
A semiconductor device according to an embodiment of the present invention further includes sidewalls formed on sidewall surfaces of the first gate layer and the second gate layer, and an interlayer insulating film in contact with the sidewalls. ).

図１は、本発明の一実施形態に係る半導体装置に形成されたメモリセルの構造を模式的に示す断面図である。FIG. 1 is a cross-sectional view schematically showing the structure of a memory cell formed in a semiconductor device according to an embodiment of the present invention. 図２は、メモリセル領域の一部を示す模式的な平面図である。FIG. 2 is a schematic plan view showing a part of the memory cell region. 図３は、図２のIII-III線に沿う断面図である。3 is a cross-sectional view taken along line III-III in FIG. 図４は、図２のIV-IV線に沿う断面図である。4 is a cross-sectional view taken along the line IV-IV in FIG. 図５Ａは、図２〜図４に示す半導体装置の製造方法を説明するための模式的な斜視図である。FIG. 5A is a schematic perspective view for explaining the method for manufacturing the semiconductor device shown in FIGS. 図５Ｂは、図５Ａの次の工程を示す模式的な斜視図である。FIG. 5B is a schematic perspective view showing a step subsequent to FIG. 5A. 図５Ｃは、図５Ｂの次の工程を示す模式的な斜視図である。FIG. 5C is a schematic perspective view showing a step subsequent to FIG. 5B. 図５Ｄは、図５Ｃの次の工程を示す模式的な斜視図である。FIG. 5D is a schematic perspective view showing a step subsequent to FIG. 5C. 図５Ｅは、図５Ｄの次の工程を示す模式的な斜視図である。FIG. 5E is a schematic perspective view showing a step subsequent to FIG. 5D. 図５Ｆは、図５Ｅの次の工程を示す模式的な斜視図である。FIG. 5F is a schematic perspective view showing the next process of FIG. 5E. 図５Ｇは、図５Ｆの次の工程を示す模式的な断面図である。FIG. 5G is a schematic cross-sectional view showing a step subsequent to FIG. 5F. 図５Ｈは、図５Ｇの次の工程を示す模式的な断面図である。FIG. 5H is a schematic sectional view showing a step subsequent to FIG. 5G. 図５Ｉは、図５Ｈの次の工程を示す模式的な断面図である。FIG. 5I is a schematic cross-sectional view showing a step subsequent to FIG. 5H. 図６Ａ〜図６Ｅは、図５Ｄに示されるゲート部の形成工程の一例を模式的に示す断面図である。6A to 6E are cross-sectional views schematically showing an example of the formation process of the gate portion shown in FIG. 5D. 図７Ａ〜図７Ｅは、図５Ｄに示されるゲート部の形成工程の他の例を模式的に示す断面図である。7A to 7E are cross-sectional views schematically showing another example of the process of forming the gate portion shown in FIG. 5D. 図８Ａおよび図８Ｂは、従来におけるゲート部の製造方法を示す模式的な断面図である。8A and 8B are schematic cross-sectional views illustrating a conventional method for manufacturing a gate portion.

以下では、この発明の実施形態を、添付図面を参照して詳細に説明する。
図１は、本発明の一実施形態に係る半導体装置に設けられたメモリセルの構造を模式的に示す断面図である。
この半導体装置は、シリコン基板２を備えている。シリコン基板２には、メモリセル領域が設定されている。メモリセル領域には、図１に示すようなメモリセル１が複数個アレイ状に形成されている。メモリセル１は、シリコン基板２に形成されたＭＯＳ型電界効果トランジタ（Metal-Oxide-Semiconductor Field Effect Transistor。以下、「ＭＯＳトランジスタ」という。）と、電荷蓄積部として機能する第１および第２のサイドウォール１２ａ，１２ｂとを含む。ＭＯＳトランジスタは、ゲート部３と、第１および第２のＬＤＤ（Lightly Doped Drain）領域４ａ，４ｂと、第１および第２の不純物拡散領域５ａ，５ｂとを備えている。 Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
FIG. 1 is a cross-sectional view schematically showing the structure of a memory cell provided in a semiconductor device according to an embodiment of the present invention.
This semiconductor device includes a silicon substrate 2. A memory cell region is set on the silicon substrate 2. In the memory cell region, a plurality of memory cells 1 as shown in FIG. 1 are formed in an array. The memory cell 1 includes a MOS-type field effect transistor (hereinafter referred to as “MOS transistor”) formed on a silicon substrate 2 and first and second functions that function as a charge storage unit. And sidewalls 12a and 12b. The MOS transistor includes a gate portion 3, first and second LDD (Lightly Doped Drain) regions 4a and 4b, and first and second impurity diffusion regions 5a and 5b.

ゲート部３は、シリコン基板２の一主面上に形成されたゲート酸化膜６と、ゲート酸化膜６上に形成されたゲート電極７と、ゲート電極７上に形成された絶縁層８とを含む積層ゲートを構成している。ゲート酸化膜６は、ＳｉＯ_２からなる。ゲート電極７は、ゲート酸化膜６上に形成されたポリシリコン層９と、ポリシリコン層９上に積層されたタングステンシリサイド層１０からなる。つまり、ゲート電極７は、いわゆるポリサイド構造とされている。絶縁層８は、ＳｉＮからなる。 The gate portion 3 includes a gate oxide film 6 formed on one main surface of the silicon substrate 2, a gate electrode 7 formed on the gate oxide film 6, and an insulating layer 8 formed on the gate electrode 7. A stacked gate including the same is configured. Gate oxide film 6 is made of SiO _2. The gate electrode 7 includes a polysilicon layer 9 formed on the gate oxide film 6 and a tungsten silicide layer 10 stacked on the polysilicon layer 9. That is, the gate electrode 7 has a so-called polycide structure. The insulating layer 8 is made of SiN.

第１および第２のＬＤＤ領域４ａ，４ｂは、シリコン基板２の表層部のうち、ゲート部３直下のチャネル領域を挟む領域に、たとえば、ｎ型の不純物を拡散することにより形成されている。第１および第２の不純物拡散領域５ａ，５ｂは、それぞれ、シリコン基板２の表層部のうちの第１および第２のＬＤＤ部４ａ，４ｂの外側領域に、たとえば、ｎ型の不純物を拡散することにより形成されている。第１および第２の不純物拡散領域５ａ，５ｂは、ＭＯＳトランジスタのソース領域またはドレイン領域として機能する領域である。たとえば、第１の不純物拡散領域５ａがドレイン領域として使用され、第２の不純物拡散領域５ｂがソース領域として使用されてもよい。以下、第１の不純物拡散領域５ａを「ドレイン領域５ａ」といい、第２の不純物拡散領域５ｂを「ソース領域５ｂ」という場合がある。 The first and second LDD regions 4a and 4b are formed, for example, by diffusing an n-type impurity in a region sandwiching the channel region immediately below the gate portion 3 in the surface layer portion of the silicon substrate 2. The first and second impurity diffusion regions 5a and 5b diffuse, for example, n-type impurities into outer regions of the first and second LDD portions 4a and 4b in the surface layer portion of the silicon substrate 2, respectively. It is formed by. The first and second impurity diffusion regions 5a and 5b are regions functioning as a source region or a drain region of the MOS transistor. For example, the first impurity diffusion region 5a may be used as a drain region, and the second impurity diffusion region 5b may be used as a source region. Hereinafter, the first impurity diffusion region 5a may be referred to as “drain region 5a”, and the second impurity diffusion region 5b may be referred to as “source region 5b”.

第１および第２のＬＤＤ領域４ａ，４ｂの深さおよび不純物濃度は、第１および第２の不純物拡散領域５ａ，５ｂの深さおよび不純物濃度よりも小さくされている。つまり、このＭＯＳトランジスタでは、ＬＤＤ（Lightly Doped Drain）構造が採用されている。
第１のサイドウォール１２ａおよび第２のサイドウォール１２ｂは、ゲート部３の一方の側壁および他方の側壁にそれぞれ形成されている。以下、ドレイン領域５ａ側にあるサイドウォールを「ドレイン側サイドウォール」といい、ソース領域５ｂ側にあるサイドウォールを「ソース側サイドウォール」という場合がある。第１のサイドウォール１２ａ（ドレイン側サイドウォール）は、第１のＬＤＤ領域４ａ上に設けられている。第２のサイドウォール１２ｂ（ソース側サイドウォール）は、第２のＬＤＤ領域４ｂ上に設けられている。 The depth and impurity concentration of the first and second LDD regions 4a and 4b are made smaller than the depth and impurity concentration of the first and second impurity diffusion regions 5a and 5b. That is, this MOS transistor adopts an LDD (Lightly Doped Drain) structure.
The first side wall 12a and the second side wall 12b are formed on one side wall and the other side wall of the gate portion 3, respectively. Hereinafter, the sidewall on the drain region 5a side may be referred to as “drain side sidewall”, and the sidewall on the source region 5b side may be referred to as “source side sidewall”. The first sidewall 12a (drain side sidewall) is provided on the first LDD region 4a. The second sidewall 12b (source side sidewall) is provided on the second LDD region 4b.

各サイドウォール１２ａ，１２ｂは、内側酸化膜１３と、内側窒化膜１４と、外側酸化膜１５と、外側窒化膜１６をゲート部３の側面に順に積層したＯＮＯＮ（Oxide-Nitride-Oxide-Nitride）層構造を有している。内側窒化膜１４は、電荷を蓄積するための電荷蓄積膜である。内側酸化膜１３および外側酸化膜１５は、たとえば、ＳｉＯ_２からなる。内側窒化膜（電荷蓄積膜）１４および外側窒化膜１６は、たとえば、ＳｉＮからなる。 Each of the sidewalls 12a and 12b includes an ONON (Oxide-Nitride-Oxide-Nitride) in which an inner oxide film 13, an inner nitride film 14, an outer oxide film 15, and an outer nitride film 16 are sequentially stacked on the side surface of the gate portion 3. It has a layer structure. The inner nitride film 14 is a charge storage film for storing charges. The inner oxide film 13 and the outer oxide film 15 are made of, for example, SiO ₂ . The inner nitride film (charge storage film) 14 and the outer nitride film 16 are made of SiN, for example.

内側酸化膜１３は、ゲート部３の側壁面における下端部を除いた部分に形成されている。電荷蓄積膜１４は、内側酸化膜１３の外側面とゲート部３の側壁面の下端部に形成されている。電荷蓄積膜１４の下端部は、ゲート部３の下端部の側壁内に入り込んでいる。電荷蓄積膜１４におけるゲート部３の側壁内に入り込んでいる部分の長さは、たとえば、１〜５ｎｍ程度である。外側酸化膜１５は、電荷蓄積膜１４の外側面に形成されている。シリコン基板２の露出面には、外側酸化膜１５の下端部と繋がる酸化膜１９が形成されている。外側窒化膜１６は、外側酸化膜１５の外側面と、酸化膜１９におけるゲート部３の近傍部分とを覆うように形成されている。 The inner oxide film 13 is formed in a portion excluding the lower end portion on the side wall surface of the gate portion 3. The charge storage film 14 is formed on the outer surface of the inner oxide film 13 and the lower end of the side wall surface of the gate portion 3. The lower end portion of the charge storage film 14 enters the side wall of the lower end portion of the gate portion 3. The length of the portion of the charge storage film 14 that enters the side wall of the gate portion 3 is, for example, about 1 to 5 nm. The outer oxide film 15 is formed on the outer surface of the charge storage film 14. An oxide film 19 connected to the lower end portion of the outer oxide film 15 is formed on the exposed surface of the silicon substrate 2. The outer nitride film 16 is formed so as to cover the outer surface of the outer oxide film 15 and the vicinity of the gate portion 3 in the oxide film 19.

この実施形態では、電荷蓄積膜１４の下端部がゲート部３の側壁内に入り込んでいるので、電荷蓄積膜１４にホットエレクトロンが捕捉されやすくなる。なお、ゲート部３の上側に、ゲート部３の上面、内側酸化膜１３の上端、電荷蓄積膜１４の上端および外側酸化膜１５の上端を覆うトップ酸化膜を形成してもよい。
メモリセル１への書き込み動作、読み出し動作および消去動作について説明する。メモリセル１への書き込み動作は、たとえば、第１の書き込み動作と、第２の書き込み動作とを含む。また、メモリセル１の読み出し動作は、たとえば、第１の読み出し動作と、第２の読み出し動作とを含む。以下、これらの各動作について説明する。
(ａ)第１の書き込み動作
ソース領域５ｂおよびシリコン基板２を接地し、ゲート電極７にたとえば１０Ｖの書込電圧を印加し、ドレイン領域５ａにたとえば６Ｖの電圧（ソースより高い電圧）を印加する。これにより、ソース領域５ｂからドレイン領域５ａへと電子が向かい、ドレイン領域５ａの近傍で生じたホットエレクトロンがドレイン側サイドウォール１２ａ内の電荷蓄積膜１４に飛び込んで捕捉される。
(ｂ)第２の書き込み動作
ドレイン領域５ａおよびシリコン基板２を接地し、ゲート電極７にたとえば１０Ｖの書込電圧を印加し、ソース領域５ｂにたとえば６Ｖの電圧（ドレインより高い電圧）を印加する。これにより、ドレイン領域５ａからソース領域５ｂへと電子が向かい、ソース領域５ｂの近傍で生じたホットエレクトロンがソース側サイドウォール１２ｂ内の電荷蓄積膜１４に飛び込んで捕捉される。
(ｃ)第１の読み出し動作
ドレイン領域５ａおよびシリコン基板２を接地し、ゲート電極７にたとえば３Ｖの読出電圧を印加し、ソース領域５ｂにたとえば２Ｖの電圧（ドレインよりも高い電圧）を印加する。これにより、ソース領域５ｂ近傍に大きな電界がかかる。したがって、ソース側サイドウォール１２ｂの直下に電位障壁があっても（ソース側サイドウォール１２ｂに電子が捕捉されていても）、電子は移動できる。しかし、ドレイン領域５ａ側には大きな電界がかからないので、ドレイン側サイドウォール１２ａの直下に電位障壁があると（ドレイン側サイドウォール１２ａに電子が捕捉されていると）電子が移動できず、電流が流れない。ドレイン側サイドウォール１２ａの直下に電位障壁がなければ、電子が移動できるので、電流が流れる。これにより、ドレイン側サイドウォール１２ａの捕捉電子の有無を検出できる。つまり、記憶値が「１」か「０」かを区別できる。
(ｄ)第２の読み出し動作
ソース領域５ｂおよびシリコン基板２を接地し、ゲート電極７にたとえば３Ｖの読出電圧を印加し、ドレイン領域５ａにたとえば２Ｖの電圧（ソースよりも高い電圧）を印加する。これにより、ドレイン領域５ａ近傍に大きな電界がかかる。したがって、ドレイン側サイドウォール１２ａの直下に電位障壁があっても（ドレイン側サイドウォール１２ａに電子が捕捉されていても）、電子は移動できる。しかし、ソース領域５ｂ側には大きな電界がかからないので、ソース側サイドウォール１２ｂの直下に電位障壁があると（ソース側サイドウォール１２ｂに電子が捕捉されていると）電子が移動できず、電流が流れない。ソース側サイドウォール１２ｂの直下に電位障壁がなければ、電子が移動できるので、電流が流れる。これにより、ソース側サイドウォール１２ｂの捕捉電子の有無を検出できる。つまり、記憶値が「１」か「０」かを区別できる。
（ｅ）消去動作
シリコン基板２を接地し、ゲート電極７にたとえば−６Ｖの負電圧（消去電圧）を印加し、ドレイン領域５ａに−６Ｖの負電圧を印加し、ソース領域５ｂに６Ｖの正電圧を印加する。これにより、ソース領域５ｂおよびドレイン領域５ａの界面付近で電子と正孔が対生成される。対生成された電子と正孔のうちの正孔が、ゲート電極７側に引かれて両サイドウォール１２ａ，１２ｂに入る。各サイドウォール１２ａ，１２ｂに入った正孔によって、そのサイドウォール１２ａ，１２ｂ内のマイナス電荷（捕捉電子）が打ち消される。 In this embodiment, since the lower end portion of the charge storage film 14 enters the side wall of the gate portion 3, hot electrons are easily captured by the charge storage film 14. A top oxide film that covers the upper surface of the gate portion 3, the upper end of the inner oxide film 13, the upper end of the charge storage film 14, and the upper end of the outer oxide film 15 may be formed above the gate portion 3.
A write operation, a read operation, and an erase operation for the memory cell 1 will be described. The write operation to the memory cell 1 includes, for example, a first write operation and a second write operation. Further, the read operation of the memory cell 1 includes, for example, a first read operation and a second read operation. Hereinafter, each of these operations will be described.
(a) First Write Operation The source region 5b and the silicon substrate 2 are grounded, a write voltage of, for example, 10V is applied to the gate electrode 7, and a voltage of, for example, 6V (a voltage higher than the source) is applied to the drain region 5a. . As a result, electrons move from the source region 5b to the drain region 5a, and hot electrons generated in the vicinity of the drain region 5a jump into the charge storage film 14 in the drain side sidewall 12a and are captured.
(b) Second write operation The drain region 5a and the silicon substrate 2 are grounded, a write voltage of, for example, 10V is applied to the gate electrode 7, and a voltage of, for example, 6V (a voltage higher than the drain) is applied to the source region 5b. . As a result, electrons move from the drain region 5a to the source region 5b, and hot electrons generated in the vicinity of the source region 5b jump into the charge storage film 14 in the source side sidewall 12b and are captured.
(c) First read operation The drain region 5a and the silicon substrate 2 are grounded, a read voltage of 3V, for example, is applied to the gate electrode 7, and a voltage of 2V (a voltage higher than the drain) is applied to the source region 5b. . As a result, a large electric field is applied in the vicinity of the source region 5b. Therefore, even if there is a potential barrier directly under the source side sidewall 12b (even if electrons are trapped in the source side sidewall 12b), the electrons can move. However, since a large electric field is not applied to the drain region 5a side, if there is a potential barrier directly under the drain side sidewall 12a (if electrons are trapped in the drain side sidewall 12a), the electrons cannot move and the current flows. Not flowing. If there is no potential barrier directly under the drain side sidewall 12a, electrons can move, and a current flows. Thereby, the presence / absence of trapped electrons in the drain side sidewall 12a can be detected. That is, it can be distinguished whether the stored value is “1” or “0”.
(d) Second read operation The source region 5b and the silicon substrate 2 are grounded, a read voltage of 3V, for example, is applied to the gate electrode 7, and a voltage of 2V (voltage higher than the source) is applied to the drain region 5a. . As a result, a large electric field is applied in the vicinity of the drain region 5a. Therefore, even if there is a potential barrier immediately below the drain side sidewall 12a (even if electrons are trapped in the drain side sidewall 12a), the electrons can move. However, since a large electric field is not applied to the source region 5b side, if there is a potential barrier immediately below the source side sidewall 12b (if electrons are trapped in the source side sidewall 12b), the electrons cannot move and the current flows. Not flowing. If there is no potential barrier directly under the source side wall 12b, electrons can move, and current flows. Thereby, the presence / absence of trapped electrons in the source side wall 12b can be detected. That is, it can be distinguished whether the stored value is “1” or “0”.
(E) Erase operation The silicon substrate 2 is grounded, a negative voltage (erase voltage) of, for example, -6V is applied to the gate electrode 7, a negative voltage of -6V is applied to the drain region 5a, and a positive voltage of 6V is applied to the source region 5b. Apply voltage. Thereby, pairs of electrons and holes are generated near the interface between the source region 5b and the drain region 5a. Of the electrons and holes generated in pairs, the holes are drawn to the gate electrode 7 side and enter both sidewalls 12a and 12b. The negative charges (trapped electrons) in the sidewalls 12a and 12b are canceled by the holes that have entered the sidewalls 12a and 12b.

図２は、前記半導体装置のメモリセル領域の一部を示す模式的な平面図である。図３は、図２のIII-III線に沿う断面図である。図４は、図２のIV-IV線に沿う断面図である。
シリコン基板２の表層部には、直線状に延びた複数の素子分離部２０が、所定間隔をおいて互いに平行に形成されている。複数のゲート電極７は、平面視において素子分離部２０に直交する方向に、直線状に素子分離部２０の長手方向に所定間隔をあけて互いに平行に形成されている。隣り合う素子分離部２０の間の領域がアクティブ領域（活性領域）３０となる。各素子分離部２０の上方には、平面視において素子分離部２０の長手方向に延びた直線状のビットライン２５が配置されている。素子分離部２０は、シリコン基板２の表層部に形成された素子分離トレンチ２１と、素子分離トレンチ２１の内面に形成されたライナー酸化膜２２と、素子分離トレンチ２１間のアクティブ領域３０が突出するように、素子分離トレンチ２１の深さ方向途中まで埋め込まれた絶縁物（たとえば酸化膜）２３とを含む。 FIG. 2 is a schematic plan view showing a part of the memory cell region of the semiconductor device. 3 is a cross-sectional view taken along line III-III in FIG. 4 is a cross-sectional view taken along the line IV-IV in FIG.
In the surface layer portion of the silicon substrate 2, a plurality of element isolation portions 20 extending linearly are formed in parallel to each other with a predetermined interval. The plurality of gate electrodes 7 are linearly formed in parallel to each other at a predetermined interval in the longitudinal direction of the element isolation part 20 in a direction orthogonal to the element isolation part 20 in plan view. A region between adjacent element isolation portions 20 becomes an active region (active region) 30. Above each element isolation portion 20, a linear bit line 25 extending in the longitudinal direction of the element isolation portion 20 in a plan view is disposed. In the element isolation portion 20, an element isolation trench 21 formed in the surface layer portion of the silicon substrate 2, a liner oxide film 22 formed on the inner surface of the element isolation trench 21, and an active region 30 between the element isolation trenches 21 protrude. As described above, an insulator (for example, an oxide film) 23 buried partway along the depth of the element isolation trench 21 is included.

絶縁物２３は、素子分離トレンチ２１内全体に埋め込まれているのではなく、その深さ途中まで埋め込まれている。このため、隣り合う素子分離部２０間のアクティブ領域３０の上部の表面積を大きくできる。これにより、ゲート電極７は、平面視におけるアクティブ領域３０との重なり領域の面積よりも大きな面積でアクティブ領域３０に対向する。したがって、ゲート幅を拡大することができるので、チャネルに大きな電流を流せるようになる。つまり、この実施形態では、メモリセル１に含まれるＭＯＳトランジスタがフィン型トランジスタ構造とされている。 The insulator 23 is not buried in the entire element isolation trench 21 but halfway in its depth. For this reason, the surface area of the upper part of the active region 30 between the adjacent element isolation | separation parts 20 can be enlarged. Thus, the gate electrode 7 faces the active region 30 with an area larger than the area of the overlapping region with the active region 30 in plan view. Accordingly, the gate width can be increased, so that a large current can flow through the channel. That is, in this embodiment, the MOS transistor included in the memory cell 1 has a fin type transistor structure.

メモリセル領域において、シリコン基板２上には、図４に示すように、複数のメモリセル１（ゲート部３）が２５０ｎｍ以下（たとえば、２４０ｎｍ）の一定ピッチで形成されている。ゲート部３の長さ（チャネル幅方向の長さ）は、たとえば、９０ｎｍ〜１００ｎｍ程度である。ゲート電極７と直交する方向に隣り合う一対のメモリセル１においては、ゲート部３（ゲート電極７）を中心とするドレイン領域とソース領域との位置が互いに反対になるように形成されている。より具体的には、一方のメモリセル１のドレイン領域と、他方のメモリセル１のソース領域とは共通の不純物拡散領域５ａ，５ｂからなる。したがって、隣り合う２つのメモリセル１においては、ドレイン側サイドウォール１２ａどうしまたはソース側サイドウォール１２ｂどうしが向かい合っている。 In the memory cell region, a plurality of memory cells 1 (gate portions 3) are formed on the silicon substrate 2 at a constant pitch of 250 nm or less (for example, 240 nm) as shown in FIG. The length of the gate portion 3 (length in the channel width direction) is, for example, about 90 nm to 100 nm. In the pair of memory cells 1 adjacent to each other in the direction orthogonal to the gate electrode 7, the drain region and the source region centered on the gate portion 3 (gate electrode 7) are formed so as to be opposite to each other. More specifically, the drain region of one memory cell 1 and the source region of the other memory cell 1 are composed of common impurity diffusion regions 5a and 5b. Therefore, in the two adjacent memory cells 1, the drain side sidewalls 12a or the source side sidewalls 12b face each other.

シリコン基板２上の酸化膜１９の表面、サイドウォール１２ａ，１２ｂの表面およびゲート部３の表面には、たとえばＳｉＮからなる窒化膜１７が形成されている。窒化膜１７の表面上には、たとえばＢＰＳＧ（Boron Phosphorous Silicate Glass）からなる層間絶縁膜１８が形成されている。層間絶縁膜１８には、隣り合う２つのメモリセル１によって共有される不純物拡散領域（ドレイン領域５ａまたはソース領域５ｂ）をビットライン２５に電気的に接続するためのコンタクトプラグ４０が貫通して設けられている。 A nitride film 17 made of, for example, SiN is formed on the surface of the oxide film 19 on the silicon substrate 2, the surfaces of the sidewalls 12a and 12b, and the surface of the gate portion 3. On the surface of the nitride film 17, an interlayer insulating film 18 made of, for example, BPSG (Boron Phosphorous Silicate Glass) is formed. A contact plug 40 for electrically connecting an impurity diffusion region (drain region 5 a or source region 5 b) shared by two adjacent memory cells 1 to the bit line 25 is provided through the interlayer insulating film 18. It has been.

コンタクトプラグ４０は、バリアメタル膜４３と金属プラグ４４とを含む。層間絶縁膜１８を貫通して形成されたコンタクト孔４１の側壁は、層間絶縁膜１８より緻密なシール膜４２によって覆われている。バリアメタル膜４３は、シール膜４２の表面およびコンタクト孔４１の底面部を覆うように形成されている。金属プラグ４４は、バリアメタル膜４３に包囲された状態でコンタクト孔４１内に埋め込まれている。 The contact plug 40 includes a barrier metal film 43 and a metal plug 44. The side wall of the contact hole 41 formed through the interlayer insulating film 18 is covered with a seal film 42 denser than the interlayer insulating film 18. The barrier metal film 43 is formed so as to cover the surface of the seal film 42 and the bottom surface of the contact hole 41. The metal plug 44 is embedded in the contact hole 41 while being surrounded by the barrier metal film 43.

シール膜４２は、たとえばＳｉＮからなり、厚さは５ｎｍ〜１０ｎｍ程度であってもよい。この実施形態では、シール膜４２の厚さは約７ｎｍである。バリアメタル膜４３は、Ｔｉ／ＴｉＮの２層構造膜からなっていてもよい。Ｔｉ層は、シール膜４２に接し、その厚さは３０ｎｍ程度であってもよい。ＴｉＮ層は、Ｔｉ層上に積層され、その厚さは５ｎｍ〜１００ｎｍ程度、より好ましくは１０ｎｍ〜２０ｎｍ程度であってもよい。金属プラグ４４は、たとえばタングステン（Ｗ）からなる。金属プラグ４４は、たとえば、フッ素を含む原料ガスを用いて、ＣＶＤ（Chemical Vapor Deposition：化学的気相成長）法により形成される。フッ素を含む原料ガスは、ＢＰＳＧからなる層間絶縁膜１８に対する腐食性を有しているけれども、シール膜４２により、層間絶縁膜１８の腐食が回避される。 The seal film 42 is made of, for example, SiN and may have a thickness of about 5 nm to 10 nm. In this embodiment, the thickness of the sealing film 42 is about 7 nm. The barrier metal film 43 may be formed of a Ti / TiN two-layer structure film. The Ti layer may be in contact with the seal film 42 and the thickness thereof may be about 30 nm. The TiN layer is laminated on the Ti layer, and the thickness thereof may be about 5 nm to 100 nm, more preferably about 10 nm to 20 nm. The metal plug 44 is made of, for example, tungsten (W). The metal plug 44 is formed by, for example, a CVD (Chemical Vapor Deposition) method using a source gas containing fluorine. Although the source gas containing fluorine is corrosive to the interlayer insulating film 18 made of BPSG, the sealing film 42 prevents the interlayer insulating film 18 from being corroded.

この実施形態では、コンタクト孔４１の側壁を覆うように、層間絶縁膜１８より緻密なシール膜４２が形成されているので、その表面が滑らかである。したがって、バリアメタル膜４３をシール膜４２に密着させることができ、かつバリアメタル膜４３は貫通孔のない良好な膜質を有することができる。このため、コンタクトホール４１内に金属プラグ４４を堆積させるときに、原料ガスがバリアメタル膜４３およびシール膜４２を透過して、層間絶縁膜１８に達するのを防止できる。このため、フッ素を含む原料ガスによって、層間絶縁膜１８が腐食したり、金属プラグ４４の材料であるタングステンが層間絶縁膜１８内に染み出したりするのを防止できる。つまり、層間絶縁膜１８とコンタクトプラグ４０との間に明瞭な界面を形成できるから、コンタクト間ショート等の異常を抑制できる。 In this embodiment, since the denser sealing film 42 than the interlayer insulating film 18 is formed so as to cover the side wall of the contact hole 41, the surface thereof is smooth. Therefore, the barrier metal film 43 can be in close contact with the seal film 42, and the barrier metal film 43 can have a good film quality with no through holes. For this reason, when the metal plug 44 is deposited in the contact hole 41, the source gas can be prevented from passing through the barrier metal film 43 and the seal film 42 and reaching the interlayer insulating film 18. For this reason, it is possible to prevent the interlayer insulating film 18 from being corroded by the source gas containing fluorine, and tungsten, which is the material of the metal plug 44, from leaking into the interlayer insulating film 18. That is, since a clear interface can be formed between the interlayer insulating film 18 and the contact plug 40, an abnormality such as a short circuit between contacts can be suppressed.

図５Ａ〜図５Ｆは、図２〜図４に示す半導体装置の製造工程の一例を示す模式的な斜視図である。図５Ｇ〜図５Ｉは、図５Ｆに続く製造工程を順に示す模式的な断面図である。
まず、熱酸化法により、シリコン基板２上に、図示しないＳｉＯ_２からなるパッド酸化膜（たとえば、１０ｎｍ厚）が形成される。次に、パッド酸化膜上に、ＣＶＤ（Chemical Vapor Deposition：化学的気相成長）法により、図示しないマスク用窒化膜（たとえば、８０ｎｍ厚）が形成される。この後、フォトリソグラフィおよびエッチングにより、マスク用窒化膜およびパッド酸化膜のうち、シリコン基板２に素子分離トレンチ２１を形成すべき領域に対応する部分が除去される。そして、マスク用窒化膜およびパッド酸化膜からなるハードマスクを用いて、シリコン基板２がエッチングされることにより、図５Ａに示すように、複数本の直線状素子分離トレンチ２１（たとえば、深さ１８０ｎｍ）がストライプ状に形成される。 5A to 5F are schematic perspective views showing an example of manufacturing steps of the semiconductor device shown in FIGS. 5G to 5I are schematic cross-sectional views sequentially showing manufacturing steps subsequent to FIG. 5F.
First, a pad oxide film (for example, 10 nm thick) made of SiO ₂ (not shown) is formed on the silicon substrate 2 by thermal oxidation. Next, a mask nitride film (for example, 80 nm thick) (not shown) is formed on the pad oxide film by a CVD (Chemical Vapor Deposition) method. Thereafter, portions of the mask nitride film and the pad oxide film corresponding to the region where the element isolation trench 21 is to be formed are removed by photolithography and etching. Then, the silicon substrate 2 is etched using a hard mask made of a mask nitride film and a pad oxide film, whereby a plurality of linear element isolation trenches 21 (for example, a depth of 180 nm are formed as shown in FIG. 5A). ) Are formed in stripes.

次に、素子分離トレンチ２１の内面に熱酸化法によりライナー酸化膜２２（図３参照。図５には図示せず。）が形成される。続いて、シリコン基板２が窒素雰囲気中で熱処理される。この後、ライナー酸化膜２２が薄膜化される。そして、たとえば、ＨＤＰ（High Density Plasma：高密度プラズマ）−ＣＶＤ法により、ＳｉＯ_２からなる絶縁物（酸化膜）２３が素子分離トレンチ２１を含むシリコン基板２上に堆積される。この後、ＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）法により、絶縁物２３がその表面から研削される。この絶縁物２３の研削は、絶縁物２３の表面と、マスク用窒化膜の表面とが面一となるまで続けられる。これにより、図５Ｂに示すように、素子分離トレンチ２１内に絶縁物２３が埋め込まれた状態となる。 Next, a liner oxide film 22 (see FIG. 3; not shown in FIG. 5) is formed on the inner surface of the element isolation trench 21 by thermal oxidation. Subsequently, the silicon substrate 2 is heat-treated in a nitrogen atmosphere. Thereafter, the liner oxide film 22 is thinned. Then, for example, an insulator (oxide film) 23 made of SiO ₂ is deposited on the silicon substrate 2 including the element isolation trench 21 by HDP (High Density Plasma) -CVD. Thereafter, the insulator 23 is ground from its surface by a CMP (Chemical Mechanical Polishing) method. The grinding of the insulator 23 is continued until the surface of the insulator 23 is flush with the surface of the mask nitride film. As a result, as shown in FIG. 5B, the insulator 23 is embedded in the element isolation trench 21.

この後、エッチングにより、シリコン基板２上のマスク用窒化膜５１が除去される。続いて、エッチングにより、シリコン基板２上のパッド酸化膜５２が除去される。そして、図５Ｃに示すように、エッチングにより、素子分離トレンチ２１内の絶縁物２３が掘り下げられる。シリコン基板２の表面から素子分離トレンチ２１内の絶縁物２３の表面までの深さ（掘り込み量）は、たとえば、２６ｎｍ程度である。これにより、素子分離部２０が形成される。シリコン基板２の表層部における隣り合う素子分離部２０の間の領域がアクティブ領域３０となる。すなわち、素子分離部２０を形成することにより、複数の直線状アクティブ領域３０がストライプ状に形成されることになる。 Thereafter, the mask nitride film 51 on the silicon substrate 2 is removed by etching. Subsequently, the pad oxide film 52 on the silicon substrate 2 is removed by etching. Then, as shown in FIG. 5C, the insulator 23 in the element isolation trench 21 is dug down by etching. The depth (digging amount) from the surface of the silicon substrate 2 to the surface of the insulator 23 in the element isolation trench 21 is, for example, about 26 nm. Thereby, the element isolation part 20 is formed. A region between adjacent element isolation portions 20 in the surface layer portion of the silicon substrate 2 becomes an active region 30. That is, by forming the element isolation portion 20, a plurality of linear active regions 30 are formed in a stripe shape.

次に、図５Ｄを参照して、シリコン基板２の表面に、たとえば熱酸化法によって、ＳｉＯ_２からなるゲート酸化膜６（たとえば、７〜１０ｎｍ厚）が形成される。それから、ＣＶＤ法により、ゲート酸化膜６上に、ポリシリコン層９（たとえば、７０ｎｍ厚）が形成される。その後、イオン注入法により、ポリシリコン層９に不純物（たとえばＰ（リン））が導入される。そして、ＣＶＤ法により、ポリシリコン層９上に、タングステンシリサイド層１０（たとえば、１００ｎｍ厚）が積層される。続いて、ＣＶＤ法により、タングステンシリサイド層１０上に、ＳｉＮからなる絶縁層８（たとえば、１８０ｎｍ厚）が形成される。 Next, referring to FIG. 5D, gate oxide film 6 (for example, 7 to 10 nm thick) made of SiO ₂ is formed on the surface of silicon substrate 2 by, eg, thermal oxidation. Then, a polysilicon layer 9 (for example, 70 nm thick) is formed on gate oxide film 6 by the CVD method. Thereafter, impurities (for example, P (phosphorus)) are introduced into the polysilicon layer 9 by ion implantation. Then, a tungsten silicide layer 10 (for example, 100 nm thick) is laminated on the polysilicon layer 9 by the CVD method. Subsequently, an insulating layer 8 (for example, 180 nm thick) made of SiN is formed on the tungsten silicide layer 10 by CVD.

その後、フォトリソグラフィおよびエッチングにより、ゲート酸化膜６、ポリシリコン層９、タングステンシリサイド層１０および絶縁層８を含む積層体がパターニングされる。これにより、図５Ｄに示すように、複数本の直線状ゲート部３がストライプ状に形成される。ゲート部３は、ゲート酸化膜６と、ポリシリコン層９およびタングステンシリサイド層１０からなるゲート電極７と、絶縁層８とを含む。図５Ｄに示されるゲート部３の形成工程の具体例については、後述する。 Thereafter, the stacked body including the gate oxide film 6, the polysilicon layer 9, the tungsten silicide layer 10 and the insulating layer 8 is patterned by photolithography and etching. As a result, as shown in FIG. 5D, a plurality of linear gate portions 3 are formed in a stripe shape. Gate portion 3 includes a gate oxide film 6, a gate electrode 7 composed of a polysilicon layer 9 and a tungsten silicide layer 10, and an insulating layer 8. A specific example of the process of forming the gate portion 3 shown in FIG. 5D will be described later.

次に、図５Ｅに示すように、イオン注入法により、アクティブ領域３０の表層部のうち、各ゲート部３の直下のチャネル領域を挟む領域に、ＬＤＤ構造を作製するための不純物が導入される。これにより、ＬＤＤ部４が形成される。その後、各ゲート部３の側壁面およびシリコン基板２の表面を覆うように、たとえばＣＶＤ法により、ＳｉＯ_２からなる内側酸化膜１３が形成される。この後、フォトリソグラフィおよびエッチングにより、ゲート部３の側壁面上の酸化膜１３を残して、シリコン基板２上の酸化膜１３が除去される。ゲート部３の側壁面上の酸化膜１３が内側酸化膜１３となる。エッチングによってシリコン基板２上の酸化膜１３が除去される際に、ゲート部３の側壁の下端部表面の酸化膜１３およびゲート部３の側壁の下端部の表層部が除去される。これにより、ゲート部３の側壁面の下端部にゲート電極７方向に延びた凹部が形成される。そして、たとえば、ＬＰ−ＣＶＤ(Low Pressure Chemical Vapor Deposition:減圧ＣＶＤ)法により、内側酸化膜１３上およびゲート部３の側壁面の下端部上に、ＳｉＮからなる電荷蓄積膜１４が形成される。電荷蓄積膜１４の下端部は、ゲート部３の側壁面の下端部の凹部に入り込んでいる。 Next, as shown in FIG. 5E, an impurity for producing an LDD structure is introduced into a region sandwiching a channel region directly below each gate portion 3 in the surface layer portion of the active region 30 by ion implantation. . Thereby, the LDD part 4 is formed. Thereafter, an inner oxide film 13 made of SiO ₂ is formed by, for example, a CVD method so as to cover the side wall surface of each gate portion 3 and the surface of the silicon substrate 2. Thereafter, the oxide film 13 on the silicon substrate 2 is removed by photolithography and etching, leaving the oxide film 13 on the side wall surface of the gate portion 3. The oxide film 13 on the side wall surface of the gate portion 3 becomes the inner oxide film 13. When the oxide film 13 on the silicon substrate 2 is removed by etching, the oxide film 13 on the surface of the lower end portion of the side wall of the gate portion 3 and the surface layer portion at the lower end portion of the side wall of the gate portion 3 are removed. As a result, a recess extending in the direction of the gate electrode 7 is formed at the lower end of the side wall surface of the gate portion 3. Then, for example, the charge storage film 14 made of SiN is formed on the inner oxide film 13 and the lower end portion of the side wall surface of the gate portion 3 by LP-CVD (Low Pressure Chemical Vapor Deposition). The lower end portion of the charge storage film 14 enters the recess at the lower end portion of the side wall surface of the gate portion 3.

次に、図５Ｆに示すように、たとえばＣＶＤ法により、電荷蓄積膜１４の側壁面に外側酸化膜１５が形成されると同時にシリコン基板２の表面に酸化膜１９が形成される。そして、たとえばＣＶＤ法により、メモリセル領域の表面全体にＳｉＮからなる窒化膜が形成される。この窒化膜の一部（より具体的には、隣り合うゲート部３の間から露出する酸化膜１９の幅方向中央部）がエッチングによって除去されることにより、外側酸化膜１５の表面および酸化膜１９のゲート部３近傍部分の表面を覆う外側窒化膜１６が形成される。これにより、ゲート部３の両側壁には、ＯＮＯＮ構造のドレイン側サイドウォール１２ａおよびソース側サイドウォール１２ｂがそれぞれ形成される。 Next, as shown in FIG. 5F, an outer oxide film 15 is formed on the side wall surface of the charge storage film 14 by, for example, CVD, and an oxide film 19 is formed on the surface of the silicon substrate 2 at the same time. Then, a nitride film made of SiN is formed on the entire surface of the memory cell region by, eg, CVD. A part of the nitride film (more specifically, the central portion in the width direction of the oxide film 19 exposed from between the adjacent gate portions 3) is removed by etching, so that the surface of the outer oxide film 15 and the oxide film are removed. An outer nitride film 16 is formed to cover the surface of 19 near the gate portion 3. As a result, the drain-side sidewall 12a and the source-side sidewall 12b having an ONON structure are formed on both side walls of the gate portion 3, respectively.

その後、アクティブ領域３０の表層部のうち、外側窒化膜１６から酸化膜１９が露出している部分に対応する領域に、ドレイン領域およびソース領域を作成するための不純物がイオン注入される。これにより、ドレイン領域５ａおよびソース領域５ｂが形成され、ＬＤＤ部４がＬＤＤ部４ａ，４ｂに分けられる。続いて、ドレイン領域５ａおよびソース領域５ｂならびにＬＤＤ部４ａ，４ｂに導入された不純物イオンを活性化するための熱処理が行われる。これにより、メモリセル領域に複数のメモリセル１が形成される。 Thereafter, impurities for forming a drain region and a source region are ion-implanted into a region corresponding to a portion where the oxide film 19 is exposed from the outer nitride film 16 in the surface layer portion of the active region 30. Thereby, the drain region 5a and the source region 5b are formed, and the LDD portion 4 is divided into the LDD portions 4a and 4b. Subsequently, heat treatment for activating the impurity ions introduced into the drain region 5a and the source region 5b and the LDD portions 4a and 4b is performed. Thereby, a plurality of memory cells 1 are formed in the memory cell region.

次に、図５Ｇに示すように、たとえば減圧ＣＶＤ法により、メモリセル領域の表面全体にエッチングストップ膜として機能する窒化膜１７が形成される。この後、ＣＶＤ法により、窒化膜１７上に、ＢＰＳＧからなる層間絶縁膜１８が形成される。そして、ＣＭＰ法により、層間絶縁膜１８が平坦化される。
次に、図５Ｈに示すように、たとえばプラズマエッチング法により、層間絶縁膜１８における隣り合うゲート部３の間に対応する領域に、層間絶縁膜１８を貫通するコンタクト孔４１が形成される。それから、図５Ｉに示すように、たとえば減圧ＣＶＤ法により、コンタクト孔４１の側壁を覆うようにＳｉＮからなるシール膜４２（たとえば、７ｎｍ厚）が形成される。続いて、コンタクト孔内のシール膜４２の表面およびコンタクト孔４１の底面部を覆うように、Ｔｉ／ＴｉＮからなる２層構造のバリアメタル層４３（たとえば、Ｔｉ層は３０ｎｍ厚、ＴｉＮ層は５ｎｍ〜１００ｎｍ厚、より好ましくは１０ｎｍ〜２０ｎｍ厚）が形成される。Ｔｉ層は、たとえばスパッタ法により形成され、ＴｉＮ層はたとえばＣＶＤ法で形成される。そして、ＷＦ_６ガスを用いたＣＶＤ法により、バリアメタル層４３に包囲されたコンタクト孔４１内を含む表面全域に、タングステン（Ｗ）が成長される。その後、ＣＭＰ法によって、コンタクト孔４１外のタングステン、バリアメタル層４３およびシール膜４２が除去される。 Next, as shown in FIG. 5G, a nitride film 17 functioning as an etching stop film is formed on the entire surface of the memory cell region by, for example, a low pressure CVD method. Thereafter, an interlayer insulating film 18 made of BPSG is formed on the nitride film 17 by CVD. Then, the interlayer insulating film 18 is planarized by CMP.
Next, as shown in FIG. 5H, a contact hole 41 penetrating the interlayer insulating film 18 is formed in a region corresponding to between the adjacent gate portions 3 in the interlayer insulating film 18 by, for example, plasma etching. Then, as shown in FIG. 5I, a seal film 42 (for example, 7 nm thick) made of SiN is formed so as to cover the side wall of the contact hole 41 by, for example, a low pressure CVD method. Subsequently, a barrier metal layer 43 having a two-layer structure made of Ti / TiN so as to cover the surface of the seal film 42 in the contact hole and the bottom surface of the contact hole 41 (for example, the Ti layer is 30 nm thick and the TiN layer is 5 nm). ˜100 nm thickness, more preferably 10 nm to 20 nm thickness). The Ti layer is formed by sputtering, for example, and the TiN layer is formed by CVD, for example. Then, tungsten (W) is grown on the entire surface including the inside of the contact hole 41 surrounded by the barrier metal layer 43 by the CVD method using WF ₆ gas. Thereafter, the tungsten, the barrier metal layer 43 and the seal film 42 outside the contact hole 41 are removed by CMP.

これにより、バリアメタル層４３に包囲された状態で、コンタクト孔４１内にタングステンからなる金属プラグ４４が埋め込まれた構造が得られる。このようにして、層間絶縁膜１８内に、層間絶縁膜１８を貫通するコンタクトプラグ４０が形成される。なお、図５Ｉは、２つのゲート部３の間のソース領域（一対のメモリセル１によって共通なソース領域）５ｂに電気的に接続されるコンタクトプラグ４０の例を示している。 As a result, a structure in which the metal plug 44 made of tungsten is embedded in the contact hole 41 while being surrounded by the barrier metal layer 43 is obtained. In this manner, a contact plug 40 that penetrates the interlayer insulating film 18 is formed in the interlayer insulating film 18. 5I shows an example of a contact plug 40 that is electrically connected to a source region (a source region common to a pair of memory cells 1) 5b between two gate portions 3. FIG.

図６Ａ〜図６Ｆは、図５Ｄに示されるゲート部３の形成工程の一例を示す断面図である。
まず、シリコン基板２の表面上に、ゲート酸化膜６、ポリシリコン層（第１ゲート層）９、タングステンシリサイド層（第２ゲート層）１０および絶縁層８が形成される。この後、図６Ａに示すように、フォトリソグラフィとエッチングにより、絶縁層８が所定のゲートパターンにエッチングされる。ゲートパターンは、複数のゲート部３に対応するパターンである。したがって、図６Ａに示す絶縁層８は、実際には、複数のゲート部３に対応して複数個形成される。 6A to 6F are cross-sectional views showing an example of a process for forming the gate portion 3 shown in FIG. 5D.
First, a gate oxide film 6, a polysilicon layer (first gate layer) 9, a tungsten silicide layer (second gate layer) 10 and an insulating layer 8 are formed on the surface of the silicon substrate 2. Thereafter, as shown in FIG. 6A, the insulating layer 8 is etched into a predetermined gate pattern by photolithography and etching. The gate pattern is a pattern corresponding to the plurality of gate portions 3. Therefore, a plurality of insulating layers 8 shown in FIG. 6A are actually formed corresponding to the plurality of gate portions 3.

次に、絶縁層８をハードマスクとして用い、たとえば、塩素ガス（Ｃｌ_２）と酸素ガス（Ｏ_２）の混合ガスを用いたプラズマエッチングにより、図６Ｂに示すように、タングステンシリサイド層１０が前記所定のゲートパターンにエッチングされる。この場合、たとえば、塩素ガス（Ｃｌ_２）の流量は２４０ｓｃｃｍとされ、酸素ガス（Ｏ_２）の流量は１４ｓｃｃｍとされる。 Next, as shown in FIG. 6B, the tungsten silicide layer 10 is formed by plasma etching using a mixed gas of chlorine gas (Cl ₂ ) and oxygen gas (O ₂ ) using the insulating layer 8 as a hard mask. It is etched into a predetermined gate pattern. In this case, for example, the flow rate of chlorine gas (Cl ₂ ) is 240 sccm, and the flow rate of oxygen gas (O ₂ ) is 14 sccm.

次に、エッチングガスにおける塩素ガス（Ｃｌ_２）と酸素ガス（Ｏ_２）の流量比が変更される。たとえば、塩素ガス（Ｃｌ_２）の流量は１６０ｓｃｃｍとされ、酸素ガス（Ｏ_２）の流量が５０ｓｃｃｍとされる。つまり、酸素ガス（Ｏ_２）の流量比が高くされる。これにより、タングステンシリサイドのエッチングレートが高くなるので、図６Ｃに示すように、タングステンシリサイド層１０の側壁が後退される。 Next, the flow rate ratio of chlorine gas (Cl ₂ ) and oxygen gas (O ₂ ) in the etching gas is changed. For example, the flow rate of chlorine gas (Cl ₂ ) is 160 sccm, and the flow rate of oxygen gas (O ₂ ) is 50 sccm. That is, the flow rate ratio of oxygen gas (O ₂ ) is increased. As a result, the etching rate of tungsten silicide is increased, so that the sidewall of the tungsten silicide layer 10 is retracted as shown in FIG. 6C.

次に、たとえば、エッチングガスを臭化水素ガス（ＨＢｒ）と酸素ガス（Ｏ_２）との混合ガスに切り換えてプラズマエッチングが行われることにより、図６Ｄに示すように、ポリシリコン層９が前記所定のゲートパターンにエッチングされる。この場合、たとえば、臭化水素ガス（ＨＢｒ）の流量は２６４ｓｃｃｍとされ、酸素ガス（Ｏ_２）の流量は４ｓｃｃｍとされる。この後、窒素雰囲気中での熱処理により、タングステンシリサイド層１０の表面（側面）が窒化される。これは、タングステンシリサイド層１０の表面に窒化膜を形成して、タングステンシリサイド層１０の膨張を抑制するために行われる。したがって、タングステンシリサイド層１０は、側壁面に窒素を含有している。 Next, for example, the etching gas is switched to a mixed gas of hydrogen bromide gas (HBr) and oxygen gas (O ₂ ), and plasma etching is performed. It is etched into a predetermined gate pattern. In this case, for example, the flow rate of hydrogen bromide gas (HBr) is 264 sccm, and the flow rate of oxygen gas (O ₂ ) is 4 sccm. Thereafter, the surface (side surface) of tungsten silicide layer 10 is nitrided by heat treatment in a nitrogen atmosphere. This is performed in order to suppress the expansion of the tungsten silicide layer 10 by forming a nitride film on the surface of the tungsten silicide layer 10. Therefore, the tungsten silicide layer 10 contains nitrogen on the side wall surface.

この後、図６Ｅに示すように、ゲート酸化膜６が前記所定のゲートパターンにエッチングされる。これにより、ゲート部３が形成される。
ゲート部３が形成されると、図５Ｅを用いて説明したように、アクティブ領域３０の表層部にＬＤＤ部４が形成される。この後、図５Ｅおよび図５Ｆを用いて説明したように、ゲート部３の両側面にサイドウォール１２ａ，１２ｂが形成される。具体的には、シリコン基板２表面におけるＬＤＤ部４の両側縁の上方部分および各ゲート部３の側壁面を覆うように、ＳｉＯ_２からなる内側酸化膜１３が形成される。そして、ＬＰ−ＣＶＤ法により、内側酸化膜１３の表面に、ＳｉＮからなる内側窒化膜（電荷蓄積膜）１４が形成される。また、内側窒化膜１４の表面に外側酸化膜１５が形成される。さらに、外側酸化膜１５の表面に外側窒化膜１６が形成される。これにより、ゲート部３の両側壁面にＯＮＯＮの４層構造を有するサイドウォール１２ａ，１２ｂがそれぞれ形成される。 Thereafter, as shown in FIG. 6E, the gate oxide film 6 is etched into the predetermined gate pattern. Thereby, the gate part 3 is formed.
When the gate portion 3 is formed, the LDD portion 4 is formed in the surface layer portion of the active region 30 as described with reference to FIG. 5E. Thereafter, as described with reference to FIGS. 5E and 5F, sidewalls 12 a and 12 b are formed on both side surfaces of the gate portion 3. Specifically, an inner oxide film 13 made of SiO ₂ is formed so as to cover the upper portions of both side edges of the LDD portion 4 on the surface of the silicon substrate 2 and the side wall surfaces of the gate portions 3. Then, an inner nitride film (charge storage film) 14 made of SiN is formed on the surface of the inner oxide film 13 by LP-CVD. An outer oxide film 15 is formed on the surface of the inner nitride film 14. Further, an outer nitride film 16 is formed on the surface of the outer oxide film 15. Thus, side walls 12a and 12b having a four-layer structure of ONON are formed on both side wall surfaces of the gate portion 3, respectively.

内側酸化膜１３を形成するための熱酸化処理時およびＬＰ−ＣＶＤ法により外側酸化膜１５を形成する際に、ゲート部３のタングステンシリサイド層１０が膨張する。しかし、この実施形態では、タングステンシリサイド層１０は、前述したように、その側面が予め後退させられているので、タングステンシリサイド層１０が膨張することにより、タングステンシリサイド層１０の側壁面がポリシリコン層９の側壁面とほぼ面一となる。言い換えれば、タングステンシリサイド層１０の側壁面がポリシリコン層９の側壁面より外方に張り出さなくなる。これにより、隣り合うメモリセル１のサイドウォールの間隔が局所的に狭くなるのを防止でき、層間絶縁膜１８の埋め込み不良の発生を防止できるようになる。また、ドレイン領域５ａおよびソース領域５ｂを形成するための不純物イオン注入時に、シリコン基板１０２の表層部におけるサイドウォールの近傍にも不純物が注入されやすくなる。これにより、半導体メモリの駆動電流の低下や動作速度の低下を招くことがなくなるから、設計どおりのデバイス特性を得やすくなる。 During the thermal oxidation process for forming the inner oxide film 13 and when the outer oxide film 15 is formed by the LP-CVD method, the tungsten silicide layer 10 of the gate portion 3 expands. However, in this embodiment, since the side surface of the tungsten silicide layer 10 is previously retracted as described above, the side wall surface of the tungsten silicide layer 10 is expanded by the polysilicon layer when the tungsten silicide layer 10 expands. 9 is substantially flush with the side wall surface. In other words, the sidewall surface of the tungsten silicide layer 10 does not protrude outward from the sidewall surface of the polysilicon layer 9. As a result, the interval between the sidewalls of the adjacent memory cells 1 can be prevented from being locally narrowed, and the occurrence of defective filling of the interlayer insulating film 18 can be prevented. In addition, when impurity ions are implanted to form the drain region 5a and the source region 5b, impurities are easily implanted also in the vicinity of the sidewalls in the surface layer portion of the silicon substrate 102. As a result, the drive current and the operating speed of the semiconductor memory are not reduced, and device characteristics as designed can be easily obtained.

図７Ａ〜図７Ｆは、図５Ｄに示されるゲート部３の形成工程の他の例を示す断面図である。
まず、シリコン基板２の表面上に、ゲート酸化膜６、ポリシリコン層（第１ゲート層）９、タングステンシリサイド層（第２ゲート層）１０および絶縁層８が形成される。この後、図７Ａに示すように、フォトリソグラフィとエッチングにより、絶縁層８が所定のゲートパターンにエッチングされる。ゲートパターンは、複数のゲート部３に対応するパターンである。したがって、図７Ａに示す絶縁層８は、実際には、複数のゲート部３に対応して複数個形成される。 7A to 7F are cross-sectional views showing other examples of the process of forming the gate portion 3 shown in FIG. 5D.
First, a gate oxide film 6, a polysilicon layer (first gate layer) 9, a tungsten silicide layer (second gate layer) 10 and an insulating layer 8 are formed on the surface of the silicon substrate 2. Thereafter, as shown in FIG. 7A, the insulating layer 8 is etched into a predetermined gate pattern by photolithography and etching. The gate pattern is a pattern corresponding to the plurality of gate portions 3. Therefore, a plurality of insulating layers 8 shown in FIG. 7A are actually formed corresponding to the plurality of gate portions 3.

次に、絶縁層８をハードマスクとして用い、たとえば、塩素ガス（Ｃｌ_２）と酸素ガス（Ｏ_２）の混合ガスを用いたプラズマエッチングにより、図７Ｂに示すように、タングステンシリサイド層１０が前記所定のゲートパターンにエッチングされる。
この後、たとえば、エッチングガスを臭化水素ガス（ＨＢｒ）と酸素ガス（Ｏ_２）との混合ガスに切り換えてプラズマエッチングが行われることにより、図７Ｃに示すように、ポリシリコン層９が前記所定のゲートパターンにエッチングされる。 Next, as shown in FIG. 7B, the tungsten silicide layer 10 is formed by plasma etching using a mixed gas of chlorine gas (Cl ₂ ) and oxygen gas (O ₂ ) using the insulating layer 8 as a hard mask. It is etched into a predetermined gate pattern.
Thereafter, for example, the etching gas is switched to a mixed gas of hydrogen bromide gas (HBr) and oxygen gas (O ₂ ), and plasma etching is performed. It is etched into a predetermined gate pattern.

次に、たとえばアンモニア過水（ＡＰＭ）をエッチング液として用いたウエットエッチングにより、図７Ｄに示すように、タングステンシリサイド層１０の側壁が後退させられる。この後、窒素雰囲気中での熱処理により、タングステンシリサイド層１０の表面（側面）が窒化される。これは、タングステンシリサイド層１０の表面に窒化膜を形成して、タングステンシリサイド層１０の膨張を抑制するために行われる。したがって、タングステンシリサイド層１０は、側壁面に窒素を含有している。 Next, as shown in FIG. 7D, the side wall of the tungsten silicide layer 10 is retracted by wet etching using, for example, ammonia perwater (APM) as an etchant. Thereafter, the surface (side surface) of tungsten silicide layer 10 is nitrided by heat treatment in a nitrogen atmosphere. This is performed in order to suppress the expansion of the tungsten silicide layer 10 by forming a nitride film on the surface of the tungsten silicide layer 10. Therefore, the tungsten silicide layer 10 contains nitrogen on the side wall surface.

そして、図７Ｅに示すように、ゲート酸化膜６が前記所定のゲートパターンにエッチングされる。これにより、積層ゲートとしてのゲート部３が形成される。
以上、本発明の一実施形態について説明したが、本発明は、さらに他の形態で実施することもできる。たとえば、図６または図７を用いて説明したゲート部３の製造方法においては、タングステンシリサイド層１０およびポリシリコン層９をエッチングする際のマスクとして、絶縁層８からなるハードマスクが用いられているが、ＴＥＯＳ／ＳｉＮマスク、ＴＥＯＳマスク、レジストマスク等を用いてもよい。また、図７を用いて説明したゲート部３の製造方法においては、ウエットエッチングによってタングステンシリサイド層１０を後退させているが、ドライエッチングによってタングステンシリサイド層１０を後退させてもよい。また、前述の実施形態では、第２ゲート層をタングステンシリサイド層で形成したが、第２ゲート層をタングステンで構成できる。また、この発明は、メモリセル以外の半導体素子が形成される半導体装置にも適用することができる。 Then, as shown in FIG. 7E, the gate oxide film 6 is etched into the predetermined gate pattern. Thereby, the gate part 3 as a laminated gate is formed.
As mentioned above, although one Embodiment of this invention was described, this invention can also be implemented with another form. For example, in the method of manufacturing the gate portion 3 described with reference to FIG. 6 or FIG. 7, a hard mask made of the insulating layer 8 is used as a mask when the tungsten silicide layer 10 and the polysilicon layer 9 are etched. However, a TEOS / SiN mask, a TEOS mask, a resist mask, or the like may be used. In the method of manufacturing the gate portion 3 described with reference to FIG. 7, the tungsten silicide layer 10 is retracted by wet etching, but the tungsten silicide layer 10 may be retracted by dry etching. In the above-described embodiment, the second gate layer is formed of a tungsten silicide layer. However, the second gate layer can be formed of tungsten. The present invention can also be applied to a semiconductor device in which semiconductor elements other than memory cells are formed.

その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。 In addition, various design changes can be made within the scope of matters described in the claims.

１メモリセル
２シリコン基板
３ゲート部
６ゲート酸化膜
７ゲート電極
８絶縁層
９ポリシリコン層（第１ゲート層）
１０タングステンシリサイド層（第２ゲート層）
１２ａ，１２ｂサイドウォール
１８層間絶縁膜 DESCRIPTION OF SYMBOLS 1 Memory cell 2 Silicon substrate 3 Gate part 6 Gate oxide film 7 Gate electrode 8 Insulating layer 9 Polysilicon layer (1st gate layer)
10 Tungsten silicide layer (second gate layer)
12a, 12b sidewall 18 interlayer insulating film

Claims

Forming a first gate layer;
Laminating a second gate layer on the first gate layer;
Etching the second gate layer into a predetermined gate pattern corresponding to a plurality of stacked gates;
Etching the first gate layer into the predetermined gate pattern;
Forming sidewalls on sidewalls of a plurality of stacked gates each including the first gate layer and the second gate layer etched into the gate pattern;
Burying an interlayer insulating film between sidewalls of the adjacent stacked gates;
A method of manufacturing a semiconductor device, comprising: a side wall receding step of receding a side wall of the second gate layer from a side wall of the first gate layer before forming the side wall.

The method for manufacturing a semiconductor device according to claim 1, wherein the second gate layer is made of tungsten silicide.

The method for manufacturing a semiconductor device according to claim 1, wherein the first gate layer is made of polysilicon.

The method for manufacturing a semiconductor device according to claim 1, wherein the sidewall receding step is performed before the etching of the first gate layer.

The method for manufacturing a semiconductor device according to claim 1, wherein the sidewall receding step is performed after the etching of the first gate layer.

The method for manufacturing a semiconductor device according to claim 1, further comprising a step of nitriding a side wall surface of the second gate layer.

A first gate layer;
A semiconductor device comprising: a second gate layer stacked on the first gate layer and containing nitrogen on the side wall surface formed flush with the side wall surface of the first gate.

Sidewalls formed on sidewall surfaces of the first gate layer and the second gate layer;
The semiconductor device according to claim 7, further comprising an interlayer insulating film in contact with the sidewall.