JP2012059734A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】ＭＯＳＦＥＴ動作からＩＧＢＴ動作に切り替わるときのコレクタ電圧を上昇させずに、アバランシェ耐量を向上させる半導体装置を提供する。
【解決手段】Ｐ^-型基板の表面部に形成されたＮ型リサーフ領域と、Ｐ型ベース領域と、Ｎ＋型エミッタ／ソース領域１０５と、ゲート絶縁膜と、Ｎ型リサーフ領域内に形成されたＮ＋型ドレイン領域１０９及びＰ＋型コレクタ領域１０８と、ゲート絶縁膜上に形成されたゲート電極１０７と、Ｐ＋型コレクタ領域１０８及びＮ＋型ドレイン領域１０９に電気接続されたコレクタ／ドレイン電極と、Ｎ＋型エミッタ／ソース領域１０５に電気接続されたエミッタ／ソース電極と、Ｎ型リサーフ領域内であってＰ型ベース領域及びＮ＋型ドレイン領域１０９とは離隔しＰ＋型コレクタ領域１０８の側面と対向して形成された、Ｎ型リサーフ領域よりも高いキャリア濃度のバッファ領域１１４とを備える半導体装置。
【選択図】図１

Description

本発明は、半導体装置及びその製造方法に関し、特にスイッチング電源装置に使用される高耐圧半導体装置及びその製造方法に関する。

近年、地球温暖化防止対策の見地から、家電製品等のスタンバイ電力の削減が注目されており、スタンバイ時における消費電力がより低くなるスイッチング電源装置に用いられる半導体装置として、軽負荷時には高周波かつ低電流に有利なＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）動作をし、重負荷時には低周波かつ大電流に有利なＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）動作へ移行する半導体装置が注目されている。

以下に、特許文献１に記載された従来の高耐圧半導体装置の構成について説明する。
図１８及び図１９は、それぞれ、特許文献１に記載された半導体装置の構成の一例を示す平面図及び断面図である。なお、図１９は、図１８におけるＡ−Ａ’線の断面図である。

図１８及び図１９に示された従来の半導体装置においては、例えば、濃度１×１０¹⁴／ｃｍ³程度のＰ−型基板領域５０１を有する半導体基板の表面部に、濃度１×１０¹⁶／ｃｍ³程度で深さ７μｍ程度のＮ型リサーフ領域５０２が形成されている。また、上記半導体基板内に、Ｎ型リサーフ領域５０２と隣り合うように、例えば、濃度１×１０¹⁷／ｃｍ³程度のＰ型ベース領域５０３が形成されている。Ｐ型ベース領域５０３内には、Ｎ型リサーフ領域５０２と離隔して、例えば、濃度１×１０¹⁹／ｃｍ³程度のＰ＋型コンタクト領域５０４及び濃度１×１０²⁰／ｃｍ³程度のＮ＋型エミッタ／ソース領域５０５が互いに隣接するように形成されている。ここで、Ｎ型リサーフ領域５０２から見てＰ＋型コンタクト領域５０４の方がＮ＋型エミッタ／ソース領域５０５よりも遠くに配置されている。Ｎ＋型エミッタ／ソース領域５０５上からＰ型ベース領域５０３を跨いで少なくともＮ型リサーフ領域５０２の端部上までゲート絶縁膜５０６が形成されている。ゲート絶縁膜５０６の上にはゲート電極５０７が形成されている。

また、図１９に示すように、Ｎ型リサーフ領域５０２内に、Ｐ型ベース領域５０３とは離隔して、例えば、濃度１×１０¹⁹／ｃｍ³程度のＰ＋型コレクタ領域５０８が形成されている。また、図１８に示すように、Ｎ型リサーフ領域５０２内に、Ｐ型ベース領域５０３とは離隔して、例えば、濃度１×１０²⁰／ｃｍ³程度のＮ＋型ドレイン領域５０９が形成されている。ここで、図１８に示すように、Ｐ＋型コレクタ領域５０８及びＮ＋型ドレイン領域５０９はそれぞれ分離した複数の部分から構成されており、Ｐ＋型コレクタ領域５０８からＮ＋型エミッタ／ソース領域５０５へと向かう方向に対して垂直な方向において、Ｐ＋型コレクタ領域５０８の各部分とＮ＋型ドレイン領域５０９の各部分とが交互に接触するように配置されている。

また、図１９に示すように、上記半導体基板上には、Ｐ＋型コレクタ領域５０８及びＮ＋型ドレイン領域５０９の両方に電気的に接続されたコレクタ／ドレイン電極５１０が形成されている。また、上記半導体基板上には、Ｐ型ベース領域５０３及びＮ＋型エミッタ／ソース領域５０５の両方に電気的に接続されたエミッタ／ソース電極５１１が形成されている。なお、エミッタ／ソース電極５１１はＰ＋型コンタクト領域５０４を介してＰ型ベース領域５０３と電気的に接続している。

また、Ｎ型リサーフ領域５０２上には、フィールド絶縁膜５１２を介して層間膜５１３が形成されており、コレクタ／ドレイン電極５１０及びエミッタ／ソース電極５１１は、それぞれ、層間膜５１３上に引き出されている。

次に、特許文献１に記載された従来の高耐圧半導体装置のオン状態における動作について説明する。

ゲート電圧としてゲート電極５０７とエミッタ／ソース電極５１１との間に正の電圧を印加し、コレクタ電圧としてコレクタ／ドレイン電極５１０とエミッタ／ソース電極５１１との間に正の電圧を印加すると、Ｎ＋型ドレイン領域５０９からＮ型リサーフ領域５０２、Ｐ型ベース領域５０３（チャネル領域となる部分）及びＮ＋型エミッタ／ソース領域５０５を通ってエミッタ／ソース電極５１１へとコレクタ電流が流れ始める（ＭＯＳＦＥＴ動作）。このときのコレクタ電流は電子電流である。コレクタ電圧を大きくすると、コレクタ電流も大きくなる。コレクタ電流がある程度大きくなり、Ｐ＋型コレクタ領域５０８の周囲のＮ型リサーフ領域５０２の電位がＰ＋型コレクタ領域５０８と比べて例えば０．７Ｖ程度下がると、Ｐ＋型コレクタ領域５０８からＮ型リサーフ領域５０２にホールが注入されるようになり、ＭＯＳＦＥＴ動作からＩＧＢＴによるバイポーラ動作へと移行する。ＩＧＢＴ動作において、コレクタ電流は、Ｐ＋型コレクタ領域５０８からＮ型リサーフ領域５０２、Ｐ型ベース領域５０３（又はＰ−型基板領域５０１）、及びＰ＋型コンタクト領域５０４を通ってエミッタ／ソース電極５１１へ流れる。

また、ゲート電圧が０Ｖ、または負の電圧である場合には、コレクタ電圧が正であっても、コレクタ電流は流れない。

特開２００７−１１５８７１号公報

しかしながら、特許文献１に記載された従来の半導体装置では、アバランシェ耐量が低いという欠点がある。ここで、従来の半導体装置のオフ状態における動作について説明する。

ゲート電圧がエミッタ／ソース電極の電圧と同電圧もしくは負の電圧の状態で、コレクタ電圧を上げていき、Ｎ型リサーフ領域５０２とＰ−型基板領域５０１との境界の電界強度が降伏電界に達すると、多量の電子がＮ型リサーフ領域５０２からＰ＋型コレクタ領域５０８に向かってアバランシェ電流として流れ始める。このアバランシェ電流とＮ型リサーフ領域５０２の抵抗とにより電圧降下が発生し、Ｐ＋型コレクタ領域５０８とＮ型リサーフ領域５０２間の電位差が０．７Ｖになると、Ｐ＋型コレクタ領域５０８、Ｎ型リサーフ領域５０２、Ｐ−型基板領域５０１で構成される寄生トランジスタが作動し、大量の電流が流れ半導体装置を破壊してしまう。

つまり、従来の高耐圧半導体装置は、Ｎ型リサーフ領域５０２とＰ−型基板領域５０１との間でアバランシェ降伏が発生すると、ゲートを閉じた状態でも上記寄生トランジスタの作動により装置自体が故障してしまうといった問題を有している。

この対策として、Ｎ型リサーフ領域５０２に高濃度のＮ型領域を形成することで、Ｐ＋型コレクタ領域５０８の周囲のＮ型リサーフ領域５０２の抵抗を下げ、高コレクタ電圧下でのアバランシェ電流によるＰ＋型コレクタ領域５０８とＮ型リサーフ領域５０２との間の電位差発生を抑制することにより、上記寄生トランジスタの作動を抑制し、アバランシェ耐量を向上させることが考えられる。

しかし、単純に高濃度Ｎ型領域をＮ型リサーフ領域５０２へ挿入するだけでは、ＭＯＳＦＥＴ動作からＩＧＢＴ動作に切り替わるときのコレクタ電圧Ｖｃｈを上昇させてしまうという弊害がある。上記Ｖｃｈは、ＭＯＳＦＥＴ動作からＩＧＢＴ動作への切替りを決定する電圧であるため、当該Ｖｃｈの上昇により重負荷時でもＩＧＢＴ動作に切替らない場合には、スイッチング損失を上昇させてしまうことになる。さらに、Ｐ型ベース領域５０３とＰ＋型コレクタ領域５０８との距離を確保することにより装置の高耐圧を維持しているが、高濃度Ｎ型領域の挿入程度により上記２領域の実質的な距離を縮めてしまい、耐圧を下げてしまうという弊害も有する。

上記課題に鑑み、本発明は、軽負荷時ではＭＯＳＦＥＴ動作をし、重負荷時にはＩＧＢＴ動作をする半導体装置において、ＭＯＳＦＥＴ動作からＩＧＢＴ動作に切り替わるときのコレクタ電圧Ｖｃｈを上昇させずに、アバランシェ耐量を向上させる半導体装置を提供することを目的とする。

上記の課題を解決するために、本発明の一態様に係る半導体装置は、ＭＯＳＦＥＴ動作とＩＧＢＴ動作とを切り替えて行う半導体装置であって、第一導電型の半導体基板の表面部に形成された第二導電型のリサーフ領域と、前記半導体基板内に前記リサーフ領域と隣り合うように形成された第一導電型のベース領域と、前記ベース領域内に前記リサーフ領域とは離隔して形成された第二導電型のエミッタ／ソース領域と、前記エミッタ／ソース領域上から前記ベース領域を跨ぎ、少なくとも前記リサーフ領域上まで形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記リサーフ領域内に前記ベース領域とは離隔して形成された第一導電型のコレクタ領域と、前記リサーフ領域内に前記ベース領域とは離隔して形成された第二導電型のドレイン領域と、前記半導体基板上に形成され且つ前記コレクタ領域及び前記ドレイン領域の両方に電気的に接続されたコレクタ／ドレイン電極と、前記半導体基板上に形成され且つ前記ベース領域及び、前記エミッタ／ソース領域の両方に電気的に接続されたエミッタ／ソース電極と、前記リサーフ領域内であって前記ベース領域及び前記ドレイン領域とは離隔し、前記コレクタ領域の側面と対向して形成された、前記リサーフ領域よりも第二導電型のキャリア濃度が高い第二導電型のバッファ領域とを含むことを特徴とする。

本態様によれば、バッファ領域をコレクタ領域の側面に挿入することで、コレクタ領域周囲のリサーフ領域の抵抗を下げ、アバランシェ電流によるコレクタ領域とリサーフ領域間の電位差発生を抑制する。従って、第一導電型のコレクタ領域、第二導電型のリサーフ領域及び第一導電型の基板領域で形成される寄生トランジスタの作動を抑制し、アバランシェ耐量を向上させることができる。

また、本発明の半導体装置が軽負荷時においてＭＯＳＦＥＴ動作する場合、ドレイン電流を生成する電子は、主として、第二導電型のエミッタ／ソース領域から第一導電型のベース領域及び第二導電型のリサーフ領域を介し第二導電型のドレイン領域の側面へと流れ込む。このとき、上述したように、寄生トランジスタの作動を抑制する目的でコレクタ領域の側面には、高濃度第二導電型のバッファ領域が形成されているが、当該バッファ領域は、上記ドレイン領域とは離隔して挿入されている。ＭＯＳＦＥＴ動作からＩＧＢＴ動作へと切り替わるためのコレクタ電圧Ｖｃｈは、上記ドレイン電流の経路上であって第二導電型のドレイン領域近傍の電位差に依存するが、バッファ領域とドレイン領域とがコレクタ領域側面部において接していないので、ドレイン電流の経路上において、当該Ｖｃｈに関与するリサーフ領域の抵抗の低下を局所的に抑制することができる。従って、コレクタ／ドレイン電圧の増加により、ＭＯＳＦＥＴ動作からＩＧＢＴ動作へと切り替わるための適切な上記電位差が確保され、Ｖｃｈの上昇を抑制することができる。

また、前記コレクタ領域のベース領域に対向する側面は、前記バッファ領域の前記コレクタ領域と対向する側面と、少なくとも同程度の面積を有しており、前記コレクタ領域の側面と前記バッファ領域の側面とは、少なくとも一部は接触していることが好ましい。

本態様によれば、バッファ領域をコレクタ領域の側面に接触して挿入することで、コレクタ領域周囲のリサーフ領域の抵抗を下げ、アバランシェ電流によるコレクタ領域とリサーフ領域間の電位差発生を抑制する。従って、寄生トランジスタの作動を抑制し、アバランシェ耐量を向上することができる。一方、バッファ領域は、上記ドレイン領域とは離隔して挿入されているので、当該Ｖｃｈに関与するリサーフ領域の抵抗の低下を局所的に抑制することができる。

また、前記コレクタ領域のベース領域に対向する側面は、前記バッファ領域の前記コレクタ領域と対向する側面と、少なくとも同じ程度の面積を有しており、前記コレクタ領域と前記バッファ領域とは接触していなくてもよい。

本態様によれば、バッファ領域をコレクタ領域の側面に離隔して挿入することで、ドレイン領域とバッファ領域との距離が大きくなり、バッファ領域とコレクタ領域とが接触している場合と比較して、Ｖｃｈに関与するリサーフ領域の抵抗の低下をさらに抑制することができる。従って、Ｖｃｈの上昇を、より抑制することができる。

また、前記コレクタ領域から前記ベース領域に向かう方向に対して垂直方向に少なくとも前記バッファ領域の端が前記ドレイン領域と対向するまで前記バッファ領域が延設され、前記コレクタ領域と前記バッファ領域とは接触していなくてもよい。

本態様によれば、コレクタ領域からベース領域に向かう方向に対して垂直方向に少なくともバッファ領域の端がドレイン領域と対向するまでバッファ領域が延設されていることで、コレクタ領域周囲のリサーフ領域の抵抗を下げ、アバランシェ電流によるコレクタ領域とリサーフ領域との間の電位差発生を効果的に抑制する。従って、寄生トランジスタの作動を抑制し、アバランシェ耐量を向上することができる。一方、バッファ領域は、上記ドレイン領域とは離隔して挿入されているので、当該Ｖｃｈに関与するリサーフ領域の抵抗の低下を局所的に抑制することができる。

また、前記ドレイン領域と前記バッファ領域とが、実質的に同じ深さを有することが好ましい。

本態様によれば、ドレイン領域とバッファ領域とを同じ深さに配置することで、当該ドレイン領域の形成工程及びバッファ領域の形成工程において、少なくとも一部の工程に同一の不純物注入プロセスを適用することができる。

また、前記ドレイン領域と前記バッファ領域とが、実質的に同じキャリア濃度を有することが好ましい。

本態様によれば、ドレイン領域とバッファ領域とを同じ濃度に設定することで、当該ドレイン領域の形成工程及びバッファ領域の形成工程において、少なくとも一部の工程に同一の不純物注入プロセスを適用することができる。

さらに、前記ドレイン領域と前記バッファ領域とが、実質的に同じ深さを有するとともに実質的に同じキャリア濃度を有することが好ましい。

本態様によれば、ドレイン領域とバッファ領域とを同じ濃度及び深さに設定することで、当該ドレイン領域とバッファ領域とを同一の不純物注入プロセスによって形成することができる。

また、前記バッファ領域と前記ドレイン領域とは、同一の不純物注入プロセスによって形成されることが好ましい。

本態様によれば、ドレイン領域とバッファ領域を同一の不純物注入プロセスによって形成することができることで、製造プロセスの簡略化とコストの削減を行うことができる。

また、前記ゲート電極にゲート電圧として正の電圧が印加され、前記エミッタ／ソース電極が接地され、前記コレクタ／ドレイン電極にコレクタ／ドレイン電圧として正の電圧が印加された場合、前記ドレイン領域から前記リサーフ領域へと流れる電流と、前記リサーフ領域の抵抗とにより発生した前記コレクタ領域と前記リサーフ領域との電位差が０．７Ｖとなることにより、前記コレクタ領域からホール注入が開始されたときの前記コレクタ／ドレイン電圧をＶｃｈとすると、前記Ｖｃｈが１．５〜３．０Ｖの性能となるように前記バッファ領域が前記コレクタ領域の側面と対向して配置されていることが好ましい。

本態様によれば、本発明の半導体装置のオン状態におけるコレクタ／ドレイン電圧が１．５〜３．０Ｖを閾値として、当該閾値以下で動作する軽負荷時には半導体装置がＭＯＳＦＥＴ動作をすることでスイッチング損失を少なくすることができ、コレクタ／ドレイン電圧が当該閾値以上で動作する重負荷時には半導体装置がＩＧＢＴ動作をすることで導通損失を少なくできるため、軽負荷から重負荷まで全域にわたって損失を低減できるスイッチング電源を提供できる。

また、上記の課題を解決するために、本発明の一態様に係る半導体装置は、ＭＯＳＦＥＴ動作とＩＧＢＴ動作とを切り替えて行う半導体装置であって、第一導電型の半導体基板の表面部に形成された第二導電型のリサーフ領域と、前記半導体基板内に前記リサーフ領域と隣り合うように形成された第一導電型のベース領域と、前記ベース領域内に前記リサーフ領域とは離隔して形成された第二導電型のエミッタ／ソース領域と、前記エミッタ／ソース領域上から前記ベース領域を跨ぎ、少なくとも前記リサーフ領域上まで形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記リサーフ領域内に前記ベース領域とは離隔して形成された第二導電型のドレイン領域と、前記リサーフ領域内に前記ベース領域とは離隔して形成された第一導電型のコレクタ領域と、前記半導体基板上に形成され且つ前記コレクタ領域及び前記ドレイン領域の両方に電気的に接続されたコレクタ／ドレイン電極と、前記半導体基板上に形成され且つ前記ベース領域及び、前記エミッタ／ソース領域の両方に電気的に接続されたエミッタ／ソース電極と、前記リサーフ領域内にあって前記ベース領域とは離隔して前記コレクタ領域の底面よりも下部に形成された、前記リサーフ領域よりも第二導電型のキャリア濃度が高い第二導電型のバッファ領域とを含むことを特徴とする。

本態様によれば、バッファ領域をコレクタ領域の底面に挿入することで、コレクタ領域周囲、特にコレクタ領域底面のリサーフ領域の抵抗を下げ、アバランシェ電流によるコレクタ領域とリサーフ領域間の電位差発生を抑制する。従って、上記寄生トランジスタの作動を抑制し、アバランシェ耐量を向上することができる。

また、本発明の半導体装置が軽負荷時においてＭＯＳＦＥＴ動作する場合、ドレイン電流を生成する電子は、主として、第二導電型のエミッタ／ソース領域から第一導電型のベース領域及び第二導電型のリサーフ領域を介し第二導電型のドレイン領域の側面へと流れ込む。

このとき、バッファ領域はコレクタ領域の底面に挿入されているが、コレクタ領域の側面には、上記バッファ領域が形成されていないので、ドレイン電流の経路において当該バッファ領域は関与せず、Ｖｃｈに関与するリサーフ領域の抵抗の低下を抑制することができる。従って、コレクタ／ドレイン電圧の増加により、ＭＯＳＦＥＴ動作からＩＧＢＴ動作へと切り替わるための適切な上記電位差が確保され、Ｖｃｈの上昇を抑制することができる。

また、前記バッファ領域の上面は、前記コレクタ領域の底面と少なくとも同じ程度の面積を有しており、前記コレクタ領域の底面と前記バッファ領域の上面とは、少なくとも一部は接触していることが好ましい。

本態様によれば、バッファ領域をコレクタ領域の底面に接触して挿入することで、コレクタ領域周囲のリサーフ抵抗を下げ、アバランシェ電流によるコレクタ領域とリサーフ領域間の電位差発生を抑制する。従って、寄生トランジスタの作動を抑制し、アバランシェ耐量を向上することができる。一方、バッファ領域は、上記ドレイン領域の側面には形成されていないので、当該Ｖｃｈに関与するリサーフ領域の抵抗の低下を抑制することができる。

また、前記バッファ領域は、前記コレクタ領域の底面を覆うように形成され、かつ、前記ドレイン領域まで延設され、前記ドレイン領域及び前記コレクタ領域の底面のそれぞれは、前記バッファ領域の上面と、少なくとも一部にて接触していてもよい。

本態様によれば、バッファ領域がコレクタ領域の底面を覆うように形成され、さらにバッファ領域がドレイン領域の底面にも接触するように形成されることで、コレクタ領域周囲のリサーフ領域の抵抗を下げ、アバランシェ電流によるコレクタ領域とリサーフ領域間の電位差発生を効果的に抑制する。従って、バッファ領域とドレイン領域とが接触していない場合と比較して、寄生トランジスタの作動をより抑制し、アバランシェ耐量を向上することができる。

また、前記バッファ領域の上面は、前記コレクタ領域の底面と同じ程度の面積を有しており、前記コレクタ領域と前記バッファ領域とは、接触していなくてもよい。

本態様によれば、バッファ領域がコレクタ領域に離隔して当該コレクタ領域の底面と対向する位置に形成されることで、コレクタ領域周囲のリサーフ領域の抵抗を下げ、アバランシェ電流によるコレクタ領域とリサーフ領域間の電位差発生を抑制する。一方、バッファ領域は、上記ドレイン領域の側面には形成されていないので、当該Ｖｃｈに関与するリサーフ領域の抵抗の低下を抑制することができる。

また、前記バッファ領域は、前記コレクタ領域の底面を、前記リサーフ領域を介して覆うように形成され、かつ、前記ドレイン領域まで延設され、前記コレクタ領域と前記バッファ領域とは、接触していなくてもよい。

本態様によれば、コレクタ領域からベース領域に向かう方向に対して垂直方向に少なくともバッファ領域の端がドレイン領域と対向するまでバッファ領域が延設されていることで、コレクタ領域周囲のリサーフ領域の抵抗を下げ、アバランシェ電流によるコレクタ領域とリサーフ領域間の電位差発生を抑制する。従って、規制トランジスタの作動を抑制し、アバランシェ耐量を向上することができる。

また、前記ゲート電極にゲート電圧として正の電圧が印加され、前記エミッタ／ソース電極が接地され、前記コレクタ／ドレイン電極にコレクタ／ドレイン電圧として正の電圧が印加された場合、前記ドレイン領域から前記リサーフ領域へと流れる電流と、前記リサーフ領域の抵抗とにより発生した前記コレクタ領域と前記リサーフ領域との電位差が０．７Ｖとなることにより、前記コレクタ領域からホール注入が開始されたときの前記コレクタ／ドレイン電圧をＶｃｈとすると、前記Ｖｃｈが１．５〜３．０Ｖの性能となるように前記バッファ領域が前記コレクタ領域の底面よりも下部に配置されていることが好ましい。

本態様によれば、本発明の半導体装置のオン状態におけるコレクタ／ドレイン電圧が１．５〜３．０Ｖを閾値として、当該閾値以下で動作する軽負荷時には半導体装置がＭＯＳＦＥＴ動作をすることでスイッチング損失を少なくすることができ、コレクタ／ドレイン電圧が当該閾値以上で動作する重負荷時には半導体装置がＩＧＢＴ動作をすることで導通損失を少なくできるため、軽負荷から重負荷まで全域にわたって損失を低減できるスイッチング電源を提供できる。

また、上記の課題を解決するために、本発明の一態様に係る半導体装置は、ＭＯＳＦＥＴ動作とＩＧＢＴ動作とを切り替えて行う半導体装置であって、低濃度第二導電型の半導体基板の下面部に形成された第一導電型のコレクタ領域と、前記半導体基板の下に形成され且つ前記コレクタ領域と長手方向に沿って交互に配列された第二導電型のドレイン領域と、前記半導体基板の上層に形成された第一導電型のベース領域と、前記ベース領域上へ前記半導体基板とは離隔して形成されたエミッタ／ソース領域と、前記エミッタ／ソース領域上から前記ベース領域を跨ぎ、少なくとも前記ベース領域上まで形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記半導体基板の下に形成され且つ前記コレクタ領域及び前記ドレイン領域の両方に電気的に接続されたコレクタ／ドレイン電極と、前記半導体基板上に形成され且つ前記ベース領域及び、前記エミッタ／ソース領域の両方に電気的に接続されたエミッタ／ソース電極と、前記半導体基板内であって前記ベース領域及び前記ドレイン領域とは離隔して前記コレクタ領域の上面に形成された、前記半導体基板よりも第二導電型のキャリア濃度が高い第二導電型のバッファ領域とを含むことを特徴とする。

本態様によれば、コレクタ電流が半導体装置の下面から上面に向かって流れる縦型の半導体装置においても、バッファ領域をコレクタ領域の上面に局所的に挿入することで、コレクタ領域周辺の基板領域の抵抗を下げ、アバランシェ電流によるコレクタ領域と基板領域間の電位差発生を抑制する。従って、第一導電型のコレクタ領域、第二導電型の基板領域及び第一導電型のベース領域で形成される寄生トランジスタの作動を抑制し、アバランシェ耐量を向上することができる。

また、本発明の縦型の半導体装置が軽負荷時においてＭＯＳＦＥＴ動作する場合、ドレイン電流を生成する電子は、第二導電型のエミッタ／ソース領域から第一導電型のベース領域及び第二導電型の基板領域を介し第二導電型のドレイン領域の上面へと流れ込む。このとき、上述したように、寄生トランジスタの作動を抑制する目的でコレクタ領域の上面には、高濃度第二導電型のバッファ領域が局所的に形成されているが、当該バッファ領域は、上記ドレイン領域とは離隔して挿入されている。ＭＯＳＦＥＴ動作からＩＧＢＴ動作へと切り替わるためのコレクタ電圧Ｖｃｈは、ドレイン電流の経路上であって第二導電型のドレイン領域近傍の電位差に依存するが、バッファ領域とドレイン領域とがコレクタ領域上面部において接していないので、ドレイン電流の経路上において、当該Ｖｃｈに関与するリサーフ領域の抵抗の低下を局所的に抑制することができる。従って、コレクタ／ドレイン電圧の増加により、ＭＯＳＦＥＴ動作からＩＧＢＴ動作へと切り替わるための適切な上記電位差が確保され、Ｖｃｈの上昇を抑制することができる。

また、前記バッファ領域の底面は、前記コレクタ領域の上面と、少なくとも同じ程度の面積を有しており、前記コレクタ領域の上面と前記バッファ領域の底面とは、少なくとも一部は接触していることが好ましい。

本態様によれば、バッファ領域の底面をコレクタ領域の上面に接触して挿入することで、コレクタ領域周囲のリサーフ領域の抵抗を下げ、アバランシェ電流によるコレクタ領域とリサーフ領域間の電位差発生を抑制する。従って、寄生トランジスタの作動を抑制し、アバランシェ耐量を向上することができる。一方、バッファ領域は、上記ドレイン領域とは離隔して挿入されているので、当該Ｖｃｈに関与するリサーフ領域の抵抗の低下を局所的に抑制することができる。

また、前記バッファ領域の底面は、前記コレクタ領域の上面と、少なくとも同じ程度の面積を有しており、前記コレクタ領域と前記バッファ領域とは、接触していなくてもよい。

本態様によれば、バッファ領域をコレクタ領域の上面に離隔して挿入することで、ドレイン領域とバッファ領域との距離が大きくなり、バッファ領域とコレクタ領域とが接触している場合と比較して、Ｖｃｈに関与するリサーフ領域の抵抗の低下をさらに抑制することができる。従って、Ｖｃｈの上昇を、より抑制することができる。

また、前記バッファ領域は、前記コレクタ領域の上面を、前記半導体基板の領域を介して覆うように形成され、かつ、前記ドレイン領域まで延設され、前記コレクタ領域と前記バッファ領域とは、接触していなくてもよい。

本態様によれば、コレクタ領域からベース領域に向かう方向に対して垂直方向に少なくともバッファ領域の端がドレイン領域と対向するまでバッファ領域が延設されていることで、コレクタ領域周囲のリサーフ領域の抵抗を下げ、アバランシェ電流によるコレクタ領域とリサーフ領域間の電位差発生を抑制する。従って、寄生トランジスタの作動を効果的に抑制し、アバランシェ耐量を向上することができる。一方、バッファ領域は、上記ドレイン領域とは離隔して挿入されているので、当該Ｖｃｈに関与するリサーフ領域の抵抗の低下を抑制することができる。

また、前記ゲート電極にゲート電圧として正の電圧が印加され、前記エミッタ／ソース電極が接地され、前記コレクタ／ドレイン電極にコレクタ／ドレイン電圧として正の電圧が印加された場合、前記ドレイン領域から前記半導体基板へと流れる電流と、前記半導体基板の抵抗とにより発生した前記コレクタ領域と前記半導体基板との電位差が０．７Ｖとなることにより、前記コレクタ領域からホール注入が開始されたときの前記コレクタ／ドレイン電圧をＶｃｈとすると、前記Ｖｃｈが１．５〜３．０Ｖの性能となるよう前記バッファ領域が前記コレクタ領域の上面に配置されていることが好ましい。

本態様によれば、本発明の半導体装置のオン状態におけるコレクタ／ドレイン電圧が１．５〜３．０Ｖを閾値として、当該閾値以下で動作する軽負荷時には半導体装置がＭＯＳＦＥＴ動作をすることでスイッチング損失を少なくすることができ、コレクタ／ドレイン電圧が当該閾値以上で動作する重負荷時には半導体装置がＩＧＢＴ動作をすることで導通損失を少なくできるため、軽負荷から重負荷まで全域にわたって損失を低減できるスイッチング電源を提供できる。

また、前記コレクタ領域及び前記ドレイン領域は、それぞれ、分離された複数の部分から構成され、前記コレクタ領域から前記エミッタ／ソース領域へと向かう方向に対して垂直な方向において、前記コレクタ領域の各部分と前記ドレイン領域の各部分とが交互に接触するように配置されていることが好ましい。

本態様によれば、例えば、コレクタ領域の各部分とドレイン領域の各部分とが、コレクタ領域からエミッタ／ソース領域へと向かう方向に沿って配置されている場合と比べて、ＭＯＳＦＥＴ動作からＩＧＢＴ動作へ切り替わりにくくなるので、ＭＯＳＦＥＴ動作において、より大きなコレクタ電流を流すことが可能となる。

本発明の半導体装置及びその製造方法によれば、横型のハイブリッドＩＧＢＴ構造を有する半導体装置においては、高濃度の第二導電型バッファ領域を第二導電型リサーフ領域内の所定の位置に局所配置することで、アバランシェ電流によるコレクタ領域とリサーフ領域との間の電位差発生を抑制するとともに、ＭＯＳＦＥＴ動作からＩＧＢＴ動作へと切り替わるための適切なドレイン領域近傍の電位差が確保され、Ｖｃｈの上昇を抑制することができる。また、縦型のハイブリッドＩＧＢＴ構造を有する半導体装置においては、高濃度の第二導電型バッファ領域を第二導電型基板領域内の所定の位置に局所配置することで、アバランシェ電流によるコレクタ領域と基板領域との間の電位差発生を抑制するとともに、ＭＯＳＦＥＴ動作からＩＧＢＴ動作へと切り替わるための適切なドレイン領域近傍の電位差が確保され、Ｖｃｈの上昇を抑制することができる。

本発明の実施の形態１に係る半導体装置の構成の一例を示す平面図である。 本発明の実施の形態１に係る半導体装置の構成の一例を示す断面図である。 本発明の実施の形態１に係る半導体装置と従来の半導体装置とのアバランシェ耐量の比較を示すグラフである。 本発明の実施の形態１に係る半導体装置のＬ値とＶｃｈとの関係を表すグラフである。 本発明の実施の形態１に係る半導体装置におけるコレクタ／ドレイン電圧とコレクタ電流との関係を表すグラフである。 （ａ）〜（ｅ）は、本発明の実施の形態１に係る半導体装置の製造方法の一例を示す工程断面図である。 本発明の実施の形態２に係る半導体装置の構成の一例を示す平面図である。 本発明の実施の形態３に係る半導体装置の構成の一例を示す平面図である。 本発明の実施の形態４〜７に係る半導体装置の構成の一例を示す平面図である。 本発明の実施の形態４及び５に係る半導体装置を表す図９のＡ−Ａ’線における断面図である。 本発明の実施の形態４に係る半導体装置を表す図９のＢ−Ｂ’線における断面図である。 本発明の実施の形態５に係る半導体装置を表す図９のＢ−Ｂ’線における断面図である。 本発明の実施の形態６に係る半導体装置を表す図９のＢ−Ｂ’線における断面図である。 本発明の実施の形態７に係る半導体装置を表す図９のＢ−Ｂ’線における断面図である。 本発明の実施の形態８に係る半導体装置の構成の一例を示す断面図である。 本発明の実施の形態９に係る半導体装置の構成の一例を示す断面図である。 本発明の実施の形態１０に係る半導体装置の構成の一例を示す断面図である。 特許文献１に記載された半導体装置の構成の一例を示す平面図である。 特許文献１に記載された半導体装置の構成の一例を示す断面図である。

（実施の形態１）
以下、本発明の実施の形態１に係る半導体装置１０について、図面を参照しながら説明する。

図１及び図２は、それぞれ、本発明の実施の形態１に係る半導体装置の構成の一例を示す平面図及び断面図である。なお、図２に示された断面図は、図１に示された平面図のＡ−Ａ’線における断面図である。図１及び図２に記載された半導体装置１０は、Ｐ−型基板領域１０１と、Ｎ型リサーフ領域１０２と、Ｐ型ベース領域１０３と、Ｐ＋型コンタクト領域１０４と、Ｎ＋型エミッタ／ソース領域１０５と、ゲート絶縁膜１０６と、ゲート電極１０７と、Ｐ＋型コレクタ領域１０８と、Ｎ＋型ドレイン領域１０９と、コレクタ／ドレイン電極１１０と、エミッタ／ソース電極１１１と、フィールド絶縁膜１１２と、層間膜１１３と、Ｎ＋型バッファ領域１１４とを含む横型のＨＢ−ＩＧＢＴ（Ｈｙｂｒｉｄ−ＩＧＢＴ）である。

Ｐ−型基板領域１０１は、例えば、濃度１×１０¹⁴／ｃｍ³程度の第一導電型の半導体基板の基本領域である。

Ｎ型リサーフ領域１０２は、上記半導体基板の表面部に形成された第二導電型のリサーフ領域であり、例えば、濃度は１×１０¹⁶／ｃｍ³程度で、深さは７μｍ程度である。

Ｐ型ベース領域１０３は、上記半導体基板内であってＮ型リサーフ領域１０２と隣り合うように形成された第一導電型のベース領域であり、例えば、濃度は１×１０¹⁶／ｃｍ³程度である。

Ｐ＋型コンタクト領域１０４及びＮ＋型エミッタ／ソース領域１０５は、それぞれ、Ｐ型ベース領域１０３内であってＮ型リサーフ領域と離隔し、互いに隣接するように形成された第一導電型のコンタクト領域及び第二導電型のエミッタ／ソース領域である。Ｐ＋型コンタクト領域１０４及びＮ＋型エミッタ／ソース領域１０５は、例えば、それぞれ、濃度が１×１０¹⁹／ｃｍ³程度及び１×１０²⁰／ｃｍ³程度である。ここで、Ｎ型リサーフ領域１０２から見てＰ＋型コンタクト領域１０４の方がＮ＋型エミッタ／ソース領域１０５よりも遠くに配置されている。

ゲート絶縁膜１０６は、Ｎ＋型エミッタ／ソース領域１０５上からＰ型ベース領域１０３を跨ぎ、少なくともＮ型リサーフ領域１０２の端部上まで形成されている。ゲート絶縁膜１０６の上にはゲート電極１０７が形成されている。

Ｐ＋型コレクタ領域１０８は、図２に示されるように、Ｎ型リサーフ領域１０２内であってＰ型ベース領域１０３とは離隔して形成されており、例えば、濃度は１×１０¹⁹／ｃｍ³程度である。

Ｎ＋型ドレイン領域１０９は、図１に示されるように、Ｎ型リサーフ領域１０２内であってＰ型ベース領域１０３とは離隔して形成されており、例えば、濃度は１×１０²⁰／ｃｍ³程度である。

ここで、図２に示されるように、Ｐ＋型コレクタ領域１０８及びＮ＋型ドレイン領域１０９は、それぞれ、分離された複数の部分から構成されており、Ｐ＋型コレクタ領域１０８からＮ＋型エミッタ／ソース領域１０５へと向かう方向に対して垂直な方向において、Ｐ＋型コレクタ領域１０８の各部分とＮ＋型ドレイン領域１０９の各部分とが交互に接触するように配置されている。この配置により、例えば、コレクタ領域の各部分とドレイン領域の各部分とが、コレクタ領域からエミッタ／ソース領域へと向かう方向に沿って配置されている場合と比べて、ＭＯＳＦＥＴ動作からＩＧＢＴ動作へ切り替わりにくくなるので、ＭＯＳＦＥＴ動作において、より大きなコレクタ電流を流すことが可能となる。

コレクタ／ドレイン電極１１０は、上記半導体基板上であってＰ＋型コレクタ領域１０８及びＮ＋型ドレイン領域１０９の両方に電気的に接続されている。

エミッタ／ソース電極１１１は、上記半導体基板上であってＰ型ベース領域１０３及びＮ＋型エミッタ／ソース領域１０５の両方に電気的に接続されている。なお、エミッタ／ソース電極１１１は、Ｐ＋型コンタクト領域１０４を介してＰ型ベース領域１０３と電気的に接続されている。また、Ｎ型リサーフ領域１０２上には、フィールド絶縁膜１１２を介して層間膜１１３が形成されており、コレクタ／ドレイン電極１１０及びエミッタ／ソース電極１１１は、それぞれ、層間膜１１３上に引き出されている。

上記構成における半導体装置１０の動作としては、コレクタ／ドレイン電極１１０とエミッタ／ソース電極１１１との間を正バイアスし、ゲート電極１０７に正の電圧を印加すると、Ｎ＋型ドレイン領域１０９からエミッタ／ソース電極１１１へと電流が流れ始める（ＭＯＳＦＥＴ動作）。この電流がある程度大きくなり、Ｐ＋型コレクタ領域１０８の周囲のＮ型リサーフ領域１０２の電位が、Ｐ＋型コレクタ領域１０８よりも約０．７Ｖ下がると、Ｐ＋型コレクタ領域１０８からホールが注入されＩＧＢＴによるバイポーラ動作へと移行する。

このように、半導体装置１０では、素子に流れるコレクタ／ドレイン電流が比較的小さい時にはＭＯＳＦＥＴ動作を、コレクタ／ドレイン電流が大きくなるとＩＧＢＴ動作をさせることができ、一素子でＭＯＳＦＥＴとＩＧＢＴの二種類を使い分けることが可能となる。

次に、本発明の要部であるＮ＋型バッファ領域１１４について説明する。
Ｎ＋型バッファ領域１１４は、Ｎ型リサーフ領域１０２内であってＰ型ベース領域１０３及びＮ＋型ドレイン領域１０９とは離隔してＰ＋型コレクタ領域１０８の側面に形成された、Ｎ型リサーフ領域１０２よりも高濃度の第二導電型のバッファ領域である。Ｎ＋型バッファ領域１１４は、例えば、深さが０．１〜３μｍ程度である。また、Ｐ＋型コレクタ領域１０８からＰ型ベース領域１０３に向かう方向をｘ方向とすると、Ｎ＋型バッファ領域１１４のｘ方向の長さは、例えば、０．５〜３μｍ程度であり、平面方向であってｘ方向と垂直な方向をｙ方向とすると、ｙ方向の長さは、例えば、１６〜８４μｍ程度である。また、Ｎ＋型バッファ領域１１４の濃度は、例えば、１×１０¹⁹／ｃｍ³〜１×１０²¹／ｃｍ³程度であり、本実施の形態では、Ｎ＋型バッファ領域１１４はＰ＋型コレクタ領域１０８と接触していることを特徴としている。また、Ｐ＋型コレクタ領域１０８のＰ型ベース領域１０３に対向する側面は、Ｎ＋型バッファ領域１１４におけるＰ＋型コレクタ領域１０８と対向する側面と、少なくとも同程度の面積を有している。

本実施の形態に係る半導体装置１０が従来の半導体装置と構造において異なる点は、Ｎ＋型バッファ領域１１４が、Ｐ＋型コレクタ領域１０８の側面に、Ｎ＋型ドレイン領域１０９とは離隔しＰ＋型コレクタ領域１０８と接触するように挿入されていることである。

ゲート電圧がエミッタ／ソース電極１１１の電圧と同電圧もしくは負の電圧の状態で、コレクタ電圧を上げていき、Ｎ型リサーフ領域１０２とＰ−型基板領域１０１との境界の電界強度が降伏電界に達すると、多量の電子がＮ型リサーフ領域１０２からＰ＋型コレクタ領域１０８に向かってアバランシェ電流として流れ始める。このアバランシェ電流とＮ型リサーフ領域１０２の抵抗とにより電圧降下が発生し、Ｐ＋型コレクタ領域１０８とＮ型リサーフ領域１０２との間の電位差が０．７Ｖになると、Ｐ＋型コレクタ領域１０８、Ｎ型リサーフ領域１０２及びＰ−型基板領域１０１で構成される寄生トランジスタが作動し、大量の電流が流れ半導体装置を破壊してしまう。つまり、Ｎ型リサーフ領域１０２とＰ−型基板領域１０１との間でアバランシェ降伏が発生すると、ゲートを閉じた状態でも上記寄生トランジスタの作動により大電流が流れ装置自体が故障してしまうという可能性がある。当該半導体装置が破壊するときのアバランシェ電流により規定されるエネルギーは、アバランシェ破壊エネルギーと定義される。つまり、アバランシェ破壊エネルギーが大きいほど、アバランシェ耐量が大きいこと、及び、半導体装置が破壊されにくいことを意味している。

本発明の実施の形態１に係る半導体装置１０は、上記アバランシェ耐量を大きくするため、Ｎ＋型バッファ領域１１４をＰ＋型コレクタ領域１０８の側面に挿入している。これにより、Ｐ＋型コレクタ領域１０８の周囲のＮ型リサーフ領域１０２の抵抗を下げ、アバランシェ電流によるＰ＋型コレクタ領域１０８とＮ型リサーフ領域１０２の間の電位差発生を抑制する。従って、上記寄生トランジスタの作動を抑制し、アバランシェ耐量を向上させることができる。コレクタ電圧を増加させてＩＧＢＴによるスイッチング動作を実行している場合、電子は、Ｎ＋型エミッタ／ソース領域１０５→Ｐ型ベース領域１０３→Ｎ型リサーフ領域１０２→Ｐ＋型コレクタ領域１０８という経路と、Ｎ＋型エミッタ／ソース領域１０５→Ｐ型ベース領域１０３→Ｐ−型基板領域１０１→Ｎ型リサーフ領域１０２→Ｐ＋型コレクタ領域１０８という経路とを流れる。これらの経路よる電子は、Ｐ＋型コレクタ領域１０８の側面及び底面へと流れ込む。よって、Ｐ＋型コレクタ領域１０８の周囲のＮ型リサーフ領域１０２の抵抗を下げることにより、上記経路をキャリアが通過する場合の電位差発生を抑制することができる。

図３は、本発明の実施の形態１に係る半導体装置と従来の半導体装置とのアバランシェ耐量の比較を示すグラフである。ここで、本発明の半導体装置１０は、Ｐ＋型コレクタ領域１０８に沿って、例えば、ｘ方向の長さが２μｍ、ｙ方向の長さが６０μｍのＮ＋型バッファ領域１１４を挿入したものである。同図より、従来の半導体装置におけるアバランシェ耐量を１として規格化した場合、本発明の半導体装置におけるアバランシェ耐量は約５倍に向上していることが解る。

ここで、本発明の実施の形態１に係る半導体装置１０のオン状態における動作について説明する。

ゲート電圧としてゲート電極１０７とエミッタ／ソース電極１１１との間に正の電圧を印加し、コレクタ電圧としてコレクタ／ドレイン電極１１０とエミッタ／ソース電極１１１との間に正の電圧を印加すると、Ｎ＋型ドレイン領域１０９からＮ型リサーフ領域１０２、Ｐ型ベース領域１０３（チャネル領域となる部分）及びＮ＋型エミッタ／ソース領域１０５を通ってエミッタ／ソース電極１１１へとコレクタ電流が流れ始める（ＭＯＳＦＥＴ動作）。このときのコレクタ電流は電子電流である。コレクタ電圧を大きくすると、コレクタ電流も大きくなる。コレクタ電流がある程度大きくなり、Ｐ＋型コレクタ領域１０８の周囲のＮ型リサーフ領域１０２の電位がＰ＋型コレクタ領域１０８と比べて、例えば、０．７Ｖ程度下がると、Ｐ＋型コレクタ領域１０８からＮ型リサーフ領域１０２にホールが注入されるようになり、半導体装置１０はＭＯＳＦＥＴ動作からＩＧＢＴによるバイポーラ動作へと移行する。ＩＧＢＴ動作において、コレクタ電流は、Ｐ＋型コレクタ領域１０８からＮ型リサーフ領域１０２、Ｐ型ベース領域１０３（又はＰ−型基板領域１０１）、及びＰ＋型コンタクト領域１０４を通ってエミッタ／ソース電極１１１へ流れる。

従来の半導体装置の有するＮ型リサーフ領域においても、高濃度Ｎ型半導体を挿入することにより、アバランシェ降伏の発生による寄生トランジスタの動作を抑制させる効果が得られるが、単純に高濃度Ｎ型半導体をＮ型リサーフ領域に挿入するだけでは、ＭＯＳ動作からＩＧＢＴ動作への切替りを決定するリサーフ領域の抵抗を下げてしまい、ドレイン領域近傍の電位差を発生させるために必要なコレクタ電圧Ｖｃｈを上げてしまうという弊害がある。Ｖｃｈの上昇は、スイッチング損失を上昇させてしまうことになる。

本実施の形態に係る半導体装置１０では、図１に示されるように、Ｎ＋型ドレイン領域１０９とＮ＋型バッファ領域１１４との距離をＬだけ離隔した配置構成をとっている。これにより、ＭＯＳＦＥＴ動作からＩＧＢＴ動作へと切り替わる時のコレクタ電圧Ｖｃｈに関与するＮ型リサーフ領域１０２の抵抗の低下を局所的に抑制することができる。従って、コレクタ／ドレイン電圧の増加により、ＭＯＳＦＥＴ動作からＩＧＢＴ動作へと切り替わるための適切な上記電位差が確保され、Ｖｃｈの上昇を抑制することができる。

図４は、本発明の実施の形態１に係る半導体装置のＬ値とＶｃｈとの関係を表すグラフである。同図より、Ｌ値を大きく確保するほど、Ｖｃｈが低くなりＭＯＳＦＥＴ動作からＩＧＢＴ動作への切り替わりを起こり易くでき、Ｌ値が０へ近づくほどＶｃｈが高くなり、ＭＯＳＦＥＴ動作からＩＧＢＴ動作への切り替わりが起こりにくくなっていることが解る。

本発明の半導体装置１０が軽負荷時においてＭＯＳＦＥＴ動作する場合、ドレイン電流を生成する電子は、主としてＮ＋型エミッタ／ソース領域１０５からＰ型ベース領域１０３及びＮ型リサーフ領域１０２の表面側を介しＮ＋型ドレイン領域１０９の側面へと流れ込む。ここで、Ｐ＋型コレクタ領域１０８、Ｎ型リサーフ領域１０２及びＰ−型基板領域１０１で構成される寄生トランジスタの作動を抑制する目的でコレクタ領域の側面には、Ｎ＋型バッファ領域１１４が配置されているが、Ｎ＋型バッファ領域１１４は、Ｎ＋型ドレイン領域１０９とは距離Ｌだけ離隔して挿入されている。上述したように、Ｖｃｈは、ドレイン電流の経路上であってＮ＋型ドレイン領域１０９近傍の電位差に依存するが、Ｎ＋型バッファ領域１１４とＮ＋型ドレイン領域１０９とが距離Ｌを隔てて接していないので、当該２領域間であってＰ＋型コレクタ領域１０８近傍におけるＮ型リサーフ領域１０２の抵抗が局所的に確保され、ドレイン電流の経路上において、Ｖｃｈに関与するＮ型リサーフ領域１０２の抵抗の低下を抑制することができる。従って、コレクタ／ドレイン電圧の増加により、ＭＯＳＦＥＴ動作からＩＧＢＴ動作へと切り替わるときの適切な上記電位差が確保され、Ｖｃｈの上昇を抑制することができる。

図５は、本発明の実施の形態１に係る半導体装置におけるコレクタ／ドレイン電圧とコレクタ電流との関係を表すグラフである。同図において、Ｖｃｈは２．４Ｖとなっている。Ｖｃｈが２．４Ｖより小さい領域においては、高周波かつ低電流に有利なＭＯＳ動作によりドライブ損失を低減できる。一方、Ｖｃｈが２．４Ｖより大きい領域においては、コレクタ電流が増大していることから、低周波かつ大電流に有利なＩＧＢＴ動作によりオン抵抗による損失を小さくできる。ここで、Ｖｃｈは１．５〜３．０Ｖ、望ましくは２．０〜２．５Ｖ程度とするのが望ましい。Ｖｃｈを上記値に設定することで、本発明の半導体装置を、例えば、スイッチング電源に使用した場合、以下の効果を得ることができる。

軽負荷時には、コレクタ／ドレイン電圧がＶｃｈより小さい電圧で動作するため、高周波かつ低電流に有利なＭＯＳＦＥＴ動作をすることでスイッチングロスを低減できる。一方、重負荷時には、コレクタ／ドレイン電圧がＶｃｈより大きい電圧で動作しコレクタ電流が増大していることから、低周波かつ大電流に有利なＩＧＢＴ動作をすることで導通損失を低減できる。

本発明の実施の形態１に係る半導体装置１０によれば、ＭＯＳＦＥＴ動作からＩＧＢＴ動作へ適切に切り替わるためのＶｃｈが上昇することなく上記最適値に維持されるので、軽負荷から重負荷の全範囲にわたって損失を低減しつつ、アバランシェ耐量を向上させることが可能となる。

次に、本実施の形態に係る半導体装置１０の製造方法を説明する。
図６（ａ）〜（ｅ）は、本発明の実施の形態１に係る半導体装置の製造方法の一例を示す工程断面図である。

まず、図６（ａ）に示すように、例えば、不純物濃度が１×１０¹⁴／ｃｍ³程度のＰ−型基板領域１０１を有する半導体基板を準備する。

次に、図６（ｂ）に示すように、上記半導体基板の表面部に、例えば、燐イオン注入により、Ｎ型リサーフ領域１０２を選択的に形成する。Ｎ型リサーフ領域１０２の不純物濃度は、例えば、１×１０¹⁶／ｃｍ³程度であり、Ｎ型リサーフ領域１０２の形成深さは、例えば、７μｍ程度である。

次に、図６（ｃ）に示すように、Ｎ型リサーフ領域１０２の表面部に、例えば、ほう素イオン注入により、Ｎ＋型ドレイン領域１０９及びＮ＋型バッファ領域１１４を、同時に且つ選択的に形成する。ここで、Ｎ＋型ドレイン領域１０９とＮ＋型バッファ領域１１４とは互いに離隔するように形成される。また、Ｎ＋型ドレイン領域１０９及びＮ＋型バッファ領域１１４のそれぞれの不純物濃度は、例えば、１×１０²⁰／ｃｍ³程度であり、Ｎ＋型ドレイン領域１０９及びＮ＋型バッファ領域１１４のそれぞれの形成深さは、例えば、１μｍ程度である。

次に、図６（ｄ）に示すように、上記半導体基板の表面部に、例えば、ほう素イオン注入により、Ｐ型ベース領域１０３を形成する。Ｐ型ベース領域１０３は、Ｎ型リサーフ領域１０２と隣り合うように形成される。Ｐ型ベース領域１０３の不純物濃度は、例えば、１×１０¹⁶／ｃｍ³程度であり、Ｐ型ベース領域１０３の形成深さは、例えば、４μｍである。さらに、Ｎ型リサーフ領域１０２の表面部に、フィールド絶縁膜１１２を形成する。

次に、図６（ｅ）に示すように、Ｐ型ベース領域１０３の表面部に、Ｎ＋型エミッタ／ソース領域１０５を、Ｎ型リサーフ領域１０２と離隔して形成する。Ｎ＋型エミッタ／ソース領域１０５の不純物濃度は、例えば、１×１０²⁰／ｃｍ³程度であり、Ｎ＋型エミッタ／ソース領域１０５の形成深さは、例えば、０．５μｍ程度である。さらに、Ｎ＋型エミッタ／ソース領域１０５とＮ型リサーフ領域１０２との間の部分のＰ型ベース領域１０３を覆うように、ゲート絶縁膜１０６を、例えば、熱酸化により形成する。その後、ゲート絶縁膜１０６上に、例えば、多結晶シリコンからなるゲート電極１０７を選択的に形成する。

最後に、図示されていないが、Ｎ型リサーフ領域１０２上に、フィールド絶縁膜１１２を介して層間膜１１３を形成する。また、上記半導体基板上であってＰ＋型コレクタ領域１０８及びＮ＋型ドレイン領域１０９の両方に電気的に接続されるように、コレクタ／ドレイン電極１１０を形成する。また、上記半導体基板上であってＰ型ベース領域１０３及びＮ＋型エミッタ／ソース領域１０５の両方に電気的に接続されるように、エミッタ／ソース電極１１１を形成する。なお、コレクタ／ドレイン電極１１０及びエミッタ／ソース電極１１１は、それぞれ、層間膜１１３上に引き出されている。

以上に説明した本実施の形態に係る半導体装置の製造方法によると、Ｎ＋型ドレイン領域１０９及びＮ＋型バッファ領域１１４を、同一の不純物注入プロセスによって形成するので、これらを別々に形成する場合と比べ、工程を削減でき、コスト低減が可能となる。

（実施の形態２）
以下、本発明の実施の形態２に係る半導体装置１１について、図面を参照しながら説明する。

図７は、本発明の実施の形態２に係る半導体装置の構成の一例を示す平面図である。なお、図２に示された半導体装置１０の断面図は、図７に示された半導体装置１１の平面図のＡ−Ａ’線における断面図でもある。図７に記載された半導体装置１１は、Ｐ−型基板領域１０１と、Ｎ型リサーフ領域１０２と、Ｐ型ベース領域１０３と、Ｐ＋型コンタクト領域１０４と、Ｎ＋型エミッタ／ソース領域１０５と、ゲート絶縁膜１０６と、ゲート電極１０７と、Ｐ＋型コレクタ領域１０８と、Ｎ＋型ドレイン領域１０９と、コレクタ／ドレイン電極１１０と、エミッタ／ソース電極１１１と、フィールド絶縁膜１１２と、層間膜１１３と、Ｎ＋型バッファ領域１１５とを含む。

本実施の形態に係る半導体装置１１は、実施の形態１に係る半導体装置１０と比較して、Ｎ＋型バッファ領域１１５の形成位置及び大きさのみが異なる。実施の形態１に係る半導体装置１０と同一の構成要素に関しては、同一の符号を付して説明を省き、以下、異なる点のみ説明する。

Ｎ＋型バッファ領域１１５は、Ｐ＋型コレクタ領域１０８の側面に対向し、Ｐ＋型コレクタ領域１０８と離隔している。Ｎ＋型バッファ領域１１５とＰ＋型コレクタ領域１０８とは、例えば、０．１〜１μｍ程度離隔している。Ｎ＋型バッファ領域１１５の深さは、例えば、０．１〜３μｍ程度である。また、Ｎ＋型バッファ領域１１５の面積は、例えば、ｘ方向の長さは０．５〜３μｍ程度で、ｙ方向の長さは１６〜８４μｍ程度である。また、Ｐ＋型コレクタ領域１０８のＰ型ベース領域１０３に対向する側面は、Ｎ＋型バッファ領域１１５におけるＰ＋型コレクタ領域１０８と対向する側面と、少なくとも同じ程度の面積を有している。

Ｎ＋型バッファ領域１１５の濃度は、例えば、１×１０¹⁹／ｃｍ³〜１×１０²¹／ｃｍ³程度である。

本実施の形態に係る半導体装置１１と、実施の形態１に係る半導体装置１０との相違は、Ｎ＋型バッファ領域１１５とＰ＋型コレクタ領域１０８とが離隔している点である。これにより、Ｎ＋型ドレイン領域１０９とＮ＋型バッファ領域１１４との距離が大きくなるため、当該２領域間におけるＮ型リサーフ領域１０２抵抗が局所的に確保され、実施の形態１に係る半導体装置１０のようにＮ＋型バッファ領域１１４とＰ＋型コレクタ領域１０８とが接触している場合と比較して、Ｖｃｈに関与するＮ型リサーフ領域１０２の抵抗の低下をさらに抑制することができる。よって、半導体装置１１のオン時にＭＯＳＦＥＴ動作でコレクタ電流が流れたとき、ＭＯＳＦＥＴ動作からＩＧＢＴ動作へと切り替わるための適切な上記電位差が確保され、Ｖｃｈの上昇をより抑制することができる。

なお、本実施の形態の半導体装置１１では、実施の形態１と同様、Ｎ＋型バッファ領域１１５をＮ型リサーフ領域１０２内のＰ＋型コレクタ領域１０８の側面近傍（例えば、当該側面から０．１〜１μｍ程度の距離）に挿入することで、Ｐ＋型コレクタ領域１０８の周囲のＮ型リサーフ領域１０２の抵抗を下げ、アバランシェ電流によるＰ＋型コレクタ領域１０８とＮ型リサーフ領域１０２の間の電位差発生を抑制する。従って、寄生トランジスタの作動を抑制し、アバランシェ耐量を向上させることができる。

（実施の形態３）
以下、本発明の実施の形態３に係る半導体装置１２について、図面を参照しながら説明する。

図８は、本発明の実施の形態３に係る半導体装置の構成の一例を示す平面図である。なお、図２に示された半導体装置１０の断面図は、図８に示された半導体装置１２の平面図のＡ−Ａ’線における断面図でもある。図８に記載された半導体装置１２は、Ｐ−型基板領域１０１と、Ｎ型リサーフ領域１０２と、Ｐ型ベース領域１０３と、Ｐ＋型コンタクト領域１０４と、Ｎ＋型エミッタ／ソース領域１０５と、ゲート絶縁膜１０６と、ゲート電極１０７と、Ｐ＋型コレクタ領域１０８と、Ｎ＋型ドレイン領域１０９と、コレクタ／ドレイン電極１１０と、エミッタ／ソース電極１１１と、フィールド絶縁膜１１２と、層間膜１１３と、Ｎ＋型バッファ領域１１６とを含む。

本実施の形態に係る半導体装置１２は、実施の形態１に係る半導体装置１０と比較して、Ｎ＋型バッファ領域１１６の形成位置及び大きさのみが異なる。実施の形態１に係る半導体装置１０と同一の構成要素に関しては、同一の符号を付して説明を省き、以下、異なる点のみ説明する。

Ｎ＋型バッファ領域１１６は、Ｐ＋型コレクタ領域１０８の側面に対向し、Ｐ＋型コレクタ領域１０８と離隔している。Ｎ＋型バッファ領域１１６とＰ＋型コレクタ領域１０８とは、例えば、０．１〜１μｍ程度離隔している。Ｎ＋型バッファ領域１１６の深さは、例えば、０．１〜３μｍ程度である。また、Ｎ＋型バッファ領域１１６の面積は、例えば、ｘ方向の長さは０．５〜３μｍ程度で、ｙ方向の長さは３６〜１００μｍ程度である。

Ｎ＋型バッファ領域１１６の濃度は、例えば、１×１０¹⁹／ｃｍ³〜１×１０²¹／ｃｍ³程度である。

さらに、Ｎ＋型バッファ領域１１６のｙ方向の端部は、Ｎ＋型ドレイン領域１０９とｘ方向において対向するまで延設されている。

本実施の形態に係る半導体装置１２と、実施の形態２に係る半導体装置１１との相違は、Ｎ＋型バッファ領域１１６のｙ方向の端部が、Ｎ＋型ドレイン領域１０９とｘ方向において対向するまで延設されている点である。これにより、実施の形態２に係る半導体装置１１のようにＮ＋型バッファ領域１１５のｙ方向の端部が、Ｎ＋型ドレイン領域１０９と対向するまで延設されていない場合と比較して、Ｐ＋型コレクタ領域１０８の周囲のＮ型リサーフ領域１０２の抵抗をさらに下げ、アバランシェ電流によるＰ＋型コレクタ領域１０８とＮ型リサーフ領域１０２との間の電位差発生をより抑制できる。従って、寄生トランジスタの作動を抑制し、アバランシェ耐量をより向上させることができる。

また、本実施の形態に係る半導体装置１２では、実施の形態２に係る半導体装置１１と同様、Ｎ＋型バッファ領域１１６とＰ＋型コレクタ領域１０８とが離隔しているため、Ｎ＋型ドレイン領域１０９とＮ＋型バッファ領域１１４との距離が大きくなり、Ｖｃｈに関与するＮ型リサーフ領域１０２の抵抗の低下を局所的に抑制することができる。従って半導体装置１２のオン時にＭＯＳＦＥＴ動作でコレクタ電流が流れたとき、ＭＯＳＦＥＴ動作からＩＧＢＴ動作へと切り替わるための適切な上記電位差が確保され、Ｖｃｈの上昇を抑制することができる。

なお、本実施の形態において、互いに隣接するＮ＋型バッファ領域１１６どうしが、端部において接触していてもよい。この場合においても、アバランシェ耐量を向上させることができるとともに、Ｎ＋型バッファ領域１１６とＰ＋型コレクタ領域１０８とが離隔していることにより、Ｖｃｈに関与するＮ型リサーフ領域１０２の抵抗の低下を抑制することができ、Ｖｃｈの上昇を抑制することができる。

（実施の形態４）
以下、本発明の実施の形態４に係る半導体装置２０について、図面を参照しながら説明する。

図９、図１０、図１１は、それぞれ、本発明の実施の形態４に係る半導体装置の構成の一例を示す平面図、図９のＡ−Ａ’線における断面図、及び図９のＢ−Ｂ’線における断面図である。図９、図１０及び図１１に記載された半導体装置２０は、Ｐ−型基板領域１０１と、Ｎ型リサーフ領域１０２と、Ｐ型ベース領域１０３と、Ｐ＋型コンタクト領域１０４と、Ｎ＋型エミッタ／ソース領域１０５と、ゲート絶縁膜１０６と、ゲート電極１０７と、Ｐ＋型コレクタ領域１０８と、Ｎ＋型ドレイン領域１０９と、コレクタ／ドレイン電極１１０と、エミッタ／ソース電極１１１と、フィールド絶縁膜１１２と、層間膜１１３と、Ｎ＋型バッファ領域１１７とを含む。

本実施の形態に係る半導体装置２０は、実施の形態１に係る半導体装置１０と比較して、Ｎ＋型バッファ領域１１７の形成位置及び大きさのみが異なる。実施の形態１に係る半導体装置１０と同一の構成要素に関しては、同一の符号を付して説明を省き、以下、異なる点のみ説明する。

Ｎ＋型バッファ領域１１７は、Ｎ型リサーフ領域１０２内であってＰ型ベース領域１０３とは離隔してＰ＋型コレクタ領域１０８の底面よりも下部に形成された、Ｎ型リサーフ領域１０２よりも高濃度の第二導電型のバッファ領域である。

また、Ｎ＋型バッファ領域１１７の上面は、Ｐ＋型コレクタ領域１０８の底面と、少なくとも一部が接触している。Ｎ＋型バッファ領域１１７の深さは、例えば、１〜４μｍ程度である。また、Ｎ＋型バッファ領域１１７の上面の面積は、Ｐ＋型コレクタ領域１０８の底面と少なくとも同じ程度の面積であり、Ｎ＋型バッファ領域１１７のｘ方向の長さは、例えば、０．５〜３μｍ程度で、ｙ方向の長さは、例えば、１６〜８４μｍ程度である。

Ｎ＋型バッファ領域１１７の濃度は、例えば、１×１０¹⁹／ｃｍ³〜１×１０²¹／ｃｍ³程度である。

本実施の形態に係る半導体装置２０が従来の半導体装置と構造において異なる点は、Ｎ＋型バッファ領域１１７が、Ｐ＋型コレクタ領域１０８の底面に、Ｐ＋型コレクタ領域１０８と接触するように挿入されていることである。

ここで、前述したアバランシェ電流によって作動する寄生トランジスタは、Ｐ＋型コレクタ領域１０８、Ｎ型リサーフ領域１０２、Ｐ−型基板領域１０１で構成されている。このアバランシェ電流とＮ型リサーフ領域１０２の抵抗とにより電圧降下が発生し、Ｐ＋型コレクタ領域１０８とＮ型リサーフ領域１０２との間の電位差が０．７Ｖになると、上記寄生トランジスタが作動し、大量の電流が流れ半導体装置を破壊してしまう。

本実施の形態に係る半導体装置２０では、Ｎ＋型バッファ領域１１７をＰ＋型コレクタ領域１０８の底面に挿入することで、Ｐ＋型コレクタ領域１０８底面のＮ型リサーフ領域１０２の抵抗を下げ、アバランシェ電流によるＰ＋型コレクタ領域１０８とＮ型リサーフ領域１０２間の電位差発生を抑制する。従って、寄生トランジスタの作動を抑制し、アバランシェ耐量を向上させることができる。

また、本実施の形態に係る半導体装置２０のオン状態における動作は、従来の半導体装置と同様である。前述したように、Ｖｃｈに関与するＮ型リサーフ領域１０２の抵抗はＰ＋型コレクタ領域１０８の側面が支配的である。Ｖｃｈに関与するＭＯＳＦＥＴ動作によるコレクタ電流は、Ｎ＋型ドレイン領域１０９からＮ型リサーフ領域１０２の上部表面層を通り、Ｐ型ベース領域１０３へと流れる。このとき、Ｐ＋型コレクタ領域１０８付近のＮ型リサーフ領域１０２表面層で約０．７Ｖ電位差がついたとき、ＭＯＳＦＥＴ動作からＩＧＢＴによるバイポーラ動作へと切り替わる。

本実施の形態に係る半導体装置２０では、Ｎ＋型バッファ領域１１７をＰ＋型コレクタ領域１０８の底面に挿入しているが、Ｐ＋型コレクタ領域１０８の側面には挿入していないので、Ｖｃｈに関与するＮ型リサーフ領域１０２の抵抗の低下を抑制することができる。従って、Ｖｃｈの上昇を抑制することができる。

（実施の形態５）
以下、本発明の実施の形態５に係る半導体装置２１について、図面を参照しながら説明する。

図９、図１０、図１２は、それぞれ、本発明の実施の形態５に係る半導体装置の構成の一例を示す平面図、図９のＡ−Ａ’線における断面図、及び図９のＢ−Ｂ’線における断面図である。図９、図１０及び図１２に記載された半導体装置２１は、Ｐ−型基板領域１０１と、Ｎ型リサーフ領域１０２と、Ｐ型ベース領域１０３と、Ｐ＋型コンタクト領域１０４と、Ｎ＋型エミッタ／ソース領域１０５と、ゲート絶縁膜１０６と、ゲート電極１０７と、Ｐ＋型コレクタ領域１０８と、Ｎ＋型ドレイン領域１０９と、コレクタ／ドレイン電極１１０と、エミッタ／ソース電極１１１と、フィールド絶縁膜１１２と、層間膜１１３と、Ｎ＋型バッファ領域１１８とを含む。

本実施の形態に係る半導体装置２１は、実施の形態４に係る半導体装置２０と比較して、Ｎ＋型バッファ領域１１８の形成位置及び大きさのみが異なる。実施の形態４に係る半導体装置２０と同一の構成要素に関しては、同一の符号を付して説明を省き、以下、異なる点のみ説明する。

Ｎ＋型バッファ領域１１８は、Ｐ＋型コレクタ領域１０８の底面を覆うように形成され、かつ、Ｎ＋型ドレイン領域１０９まで延設され、Ｐ＋型コレクタ領域１０８及びＮ＋型ドレイン領域１０９の底面のそれぞれは、Ｎ＋型バッファ領域１１８の上面と、少なくとも一部にて接触している。Ｎ＋型バッファ領域１１８の深さは、例えば、１〜４μｍ程度である。また、Ｎ＋型バッファ領域１１８は、例えば、ｘ方向の長さが０．５〜３μｍ程度で、ｙ方向の長さが８５〜１３２μｍ程度で規定された面積を有する。

また、Ｎ＋型バッファ領域１１８の濃度は、例えば、１×１０¹⁹／ｃｍ³〜１×１０²¹／ｃｍ³程度である。

本実施の形態に係る半導体装置２１が実施の形態４に係る半導体装置２０と構造において異なる点は、Ｎ＋型バッファ領域１１８のｙ方向の端部が、Ｎ＋型ドレイン領域１０９と深さ方向において対向するまで延設されている点である。

上記構造により、Ｎ＋型バッファ領域１１８は、Ｐ＋型コレクタ領域１０８の底面を覆うように挿入されるため、Ｐ＋型コレクタ領域１０８の底面におけるＮ型リサーフ領域１０２の抵抗を下げ、アバランシェ電流によるＰ＋型コレクタ領域１０８とＮ型リサーフ領域１０２との間の電位差発生を抑制する。従って、寄生トランジスタの作動を抑制し、アバランシェ耐量を向上させることができる。

また、実施の形態４と同様、本実施の形態に係る半導体装置２１では、Ｎ＋型バッファ領域１１８をＰ＋型コレクタ領域１０８の底面に挿入しているが、Ｐ＋型コレクタ領域１０８の側面には挿入していないので、Ｖｃｈに関与するＮ型リサーフ領域１０２の抵抗の低下を抑制することができる。従って、Ｖｃｈの上昇を抑制することができる。

なお、本実施の形態において、互いに隣接するＮ＋型バッファ領域１１８どうしが、端部において接触していてもよい。この場合であっても、アバランシェ耐量を向上させることができるとともに、Ｎ＋型バッファ領域１１８がＰ＋型コレクタ領域１０８の側面には挿入されていないので、Ｖｃｈに関与するＮ型リサーフ領域１０２の抵抗の低下を抑制することができる。従って、Ｖｃｈの上昇を抑制することができる。

（実施の形態６）
以下、本発明の実施の形態６に係る半導体装置２２について、図面を参照しながら説明する。

図９及び図１３は、それぞれ、本発明の実施の形態６に係る半導体装置の構成の一例を示す平面図及び図９のＢ−Ｂ’線における断面図である。図９及び図１３に記載された半導体装置２２は、Ｐ−型基板領域１０１と、Ｎ型リサーフ領域１０２と、Ｐ型ベース領域１０３と、Ｐ＋型コンタクト領域１０４と、Ｎ＋型エミッタ／ソース領域１０５と、ゲート絶縁膜１０６と、ゲート電極１０７と、Ｐ＋型コレクタ領域１０８と、Ｎ＋型ドレイン領域１０９と、コレクタ／ドレイン電極１１０と、エミッタ／ソース電極１１１と、フィールド絶縁膜１１２と、層間膜１１３と、Ｎ＋型バッファ領域１１９とを含む。

本実施の形態に係る半導体装置２２は、実施の形態４に係る半導体装置２０と比較して、Ｎ＋型バッファ領域１１９の形成位置及び大きさのみが異なる。実施の形態４に係る半導体装置２０と同一の構成要素に関しては、同一の符号を付して説明を省き、以下、異なる点のみ説明する。

Ｎ＋型バッファ領域１１９は、その上面がＰ＋型コレクタ領域１０８の底面と同じ程度の面積を有しており、Ｐ＋型コレクタ領域１０８とＮ＋型バッファ領域１１９とは、離隔しており接触していない。Ｎ＋型バッファ領域１１９とＰ＋型コレクタ領域１０８とは、例えば、０．１〜１μｍ程度離隔している。Ｎ＋型バッファ領域１１９の深さは、例えば、２〜５μｍ程度である。また、Ｎ＋型バッファ領域１１９の上面は、ｘ方向の長さが、例えば、０．５〜３μｍ程度で、ｙ方向の長さが、例えば、１６〜８４μｍ程度で規定される面である。

また、Ｎ＋型バッファ領域１１９の濃度は、例えば、１×１０¹⁹／ｃｍ³〜１×１０²¹／ｃｍ³程度である。

本実施の形態に係る半導体装置２２が実施の形態４に係る半導体装置２０と構造において異なる点は、Ｎ＋型バッファ領域１１９が、Ｐ＋型コレクタ領域１０８と離隔して設置されている点である。

上記構成により、Ｎ＋型ドレイン領域１０９とＮ＋型バッファ領域１１９との距離が大きくなるため、Ｖｃｈに関与するＮ型リサーフ領域１０２の抵抗の低下を抑制することができる。従って、半導体装置２２のオン時に、ＭＯＳＦＥＴ動作でコレクタ電流が流れたとき、Ｎ型リサーフ領域１０２とＰ＋型コレクタ領域１０８間の電位差が発生しやすくなり、Ｖｃｈの上昇を抑制することができる。

本実施の形態に係る半導体装置２２では、実施の形態４と同様、Ｎ＋型バッファ領域１１９をＰ＋型コレクタ領域１０８の底面に挿入することで、Ｐ＋型コレクタ領域１０８底面のＮ型リサーフ領域１０２の抵抗を下げ、アバランシェ電流によるＰ＋型コレクタ領域１０８とＮ型リサーフ領域１０２間の電位差発生を抑制する。従って、寄生トランジスタの作動を抑制し、アバランシェ耐量を向上させることができる。

（実施の形態７）
以下、本発明の実施の形態７に係る半導体装置２３について、図面を参照しながら説明する。

図９及び図１４は、それぞれ、本発明の実施の形態７に係る半導体装置の構成の一例を示す平面図及び図９のＢ−Ｂ’線における断面図である。図９及び図１４に記載された半導体装置２３は、Ｐ−型基板領域１０１と、Ｎ型リサーフ領域１０２と、Ｐ型ベース領域１０３と、Ｐ＋型コンタクト領域１０４と、Ｎ＋型エミッタ／ソース領域１０５と、ゲート絶縁膜１０６と、ゲート電極１０７と、Ｐ＋型コレクタ領域１０８と、Ｎ＋型ドレイン領域１０９と、コレクタ／ドレイン電極１１０と、エミッタ／ソース電極１１１と、フィールド絶縁膜１１２と、層間膜１１３と、Ｎ＋型バッファ領域１２０とを備える。

本実施の形態に係る半導体装置２３は、実施の形態４に係る半導体装置２０と比較して、Ｎ＋型バッファ領域１１９の形成位置及び大きさのみが異なる。実施の形態４に係る半導体装置２０と同一の構成要素については、同一の符号を付して説明を省き、以下、異なる点のみ説明する。

Ｎ＋型バッファ領域１２０は、Ｐ＋型コレクタ領域１０８の底面を、Ｎ型リサーフ領域１０２を介して覆うように形成され、かつ、Ｎ＋型ドレイン領域１０９まで延設され、Ｐ＋型コレクタ領域１０８とＮ＋型バッファ領域１２０とは離隔しており接触していない。Ｎ＋型バッファ領域１２０とＰ＋型コレクタ領域１０８とは、例えば、０．１〜１μｍ程度離隔している。Ｎ＋型バッファ領域１２０の深さは、例えば、２〜５μｍ程度である。また、Ｎ＋型バッファ領域１２０は、例えば、ｘ方向の長さが０．５〜３μｍ程度で、ｙ方向の長さが８５〜１３２μｍ程度の面積を有する。

また、Ｎ＋型バッファ領域１２０の濃度は、例えば、１×１０¹⁹／ｃｍ³〜１×１０²¹／ｃｍ³程度である。

本実施の形態に係る半導体装置２３が、実施の形態６に係る半導体装置２２と構造において異なる点は、Ｎ＋型バッファ領域１２０の上面とＰ＋型コレクタ領域１０８の底面とが、それぞれ離隔しており、Ｎ＋型バッファ領域１２０のｙ方向の端部が、Ｎ＋型ドレイン領域１０９と深さ方向において対向するまで延設されている点である。

上記構造により、Ｎ＋型バッファ領域１２０は、Ｐ＋型コレクタ領域１０８を覆うようにＰ＋型コレクタ領域１０８の底面近傍に挿入されるため、Ｐ＋型コレクタ領域１０８底面近傍のＮ型リサーフ領域１０２の抵抗を下げ、アバランシェ電流によるＰ＋型コレクタ領域１０８とＮ型リサーフ領域１０２との間の電位差発生を抑制する。従って、寄生トランジスタの作動を抑制し、アバランシェ耐量を向上させることができる。

また、本実施の形態に係る半導体装置２３では、実施の形態６と同様、Ｎ＋型バッファ領域１２０がＰ＋型コレクタ領域１０８と離隔して設置されており、Ｎ＋型ドレイン領域１０９とＮ＋型バッファ領域１２０との距離が大きくなるため、Ｖｃｈに関与するＮ型リサーフ領域１０２の抵抗の低下を抑制することができる。従って、半導体装置２３のオン時にＭＯＳＦＥＴ動作でコレクタ電流が流れたとき、Ｎ型リサーフ領域１０２とＰ＋型コレクタ領域１０８間の電位差が発生しやすくなり、Ｖｃｈの上昇を抑制することができる。

なお、本実施の形態において、互いに隣接するＮ＋型バッファ領域１２０どうしが、端部において接触していてもよい。この場合であっても、アバランシェ耐量を向上させることができるとともに、Ｎ＋型バッファ領域１２０がＰ＋型コレクタ領域１０８の側面には挿入されていないので、Ｖｃｈに関与するＮ型リサーフ領域１０２の抵抗の低下を抑制することができる。従って、Ｖｃｈの上昇を抑制することができる。

（実施の形態８）
以下、本発明の実施の形態８に係る半導体装置３０について、図面を参照しながら説明する。

図１５は、本発明の実施の形態８に係る半導体装置の構成の一例を示す断面図である。同図に記載された半導体装置３０は、低濃度Ｎ型基板の基本領域である低濃度Ｎ型基板領域３０１と、低濃度Ｎ型基板の下面部に形成された第一導電型のＰ＋型コレクタ領域３０８と、当該低濃度Ｎ型基板の下に形成され且つＰ＋型コレクタ領域３０８と長手方向に沿って交互に配列されたＮ＋型ドレイン領域３０９と、低濃度Ｎ型基板領域３０１上に形成されたＰ型ベース領域３０３と、Ｐ＋型コンタクト領域３０４と、Ｐ型ベース領域３０３上へ低濃度Ｎ型基板領域３０１とは離隔して形成されたＮ＋型エミッタ／ソース領域３０５と、Ｎ＋型エミッタ／ソース領域３０５上からＰ型ベース領域３０３を跨ぎ少なくともＰ型ベース領域３０３上まで形成されたゲート絶縁膜３０６と、ゲート絶縁膜３０６上に形成されたゲート電極３０７と、当該低濃度Ｎ型基板下に形成され且つＰ＋型コレクタ領域３０８及びＮ＋型ドレイン領域３０９の両方に電気的に接続されたコレクタ／ドレイン電極３１０と、当該低濃度Ｎ型基板上に形成され且つＰ型ベース領域３０３及び、Ｎ＋型エミッタ／ソース領域３０５の両方に電気的に接続されたエミッタ／ソース電極３１１と、層間膜３１３とを含む。さらに、本発明の実施の形態８に係る半導体装置３０は、低濃度Ｎ型基板領域３０１内にあって、Ｐ型ベース領域３０３及びＮ＋型ドレイン領域３０９とは離隔して、Ｐ＋型コレクタ領域３０８の上面に、低濃度Ｎ型基板領域３０１よりも高濃度のＮ＋型バッファ領域３１４を備えた縦型のＨＢ−ＩＧＢＴである。

また、Ｎ＋型バッファ領域３１４の底面は、Ｐ＋型コレクタ領域３０８の上面と、少なくとも同じ程度の面積を有しており、Ｐ＋型コレクタ領域３０８の上面とＮ＋型バッファ領域３１４の底面とは、少なくとも一部は接触している。

ここで、半導体装置３０のオン状態における動作について説明する。ゲート電圧として、ゲート電極３０７とエミッタ／ソース電極３１１との間に正の電圧を印加し、コレクタ電圧としてコレクタ／ドレイン電極３１０とエミッタ／ソース電極３１１との間に正の電圧を印加すると、Ｎ＋型ドレイン領域３０９から低濃度Ｎ型基板領域３０１、Ｐ型ベース領域３０３（チャネル領域となる部分）及びＮ＋型エミッタ／ソース領域３０５を通ってエミッタ／ソース電極３１１へと電流が流れ始める（ＭＯＳＦＥＴ動作）。このときのコレクタ電流は電子電流である。コレクタ電圧を大きくすることによりコレクタ電流がある程度大きくなり、Ｐ＋型コレクタ領域３０８の周囲の低濃度Ｎ型基板領域３０１の電位がＰ＋型コレクタ領域３０８と比べて例えば０．７Ｖ程度下がると、Ｐ＋型コレクタ領域３０８から低濃度Ｎ型基板領域３０１にホールが注入されるようになり、ＭＯＳＦＥＴ動作からＩＧＢＴ動作へと移行する。ＩＧＢＴ動作において、コレクタ電流は、Ｐ＋型コレクタ領域３０８から低濃度Ｎ型基板領域３０１、Ｐ型ベース領域３０３及びＰ＋型コンタクト領域３０４を通ってエミッタ／ソース電極３１１へと流れる。

次に、半導体装置３０のオフ状態における動作について説明する。ゲート電圧が０Ｖまたは負の状態で、コレクタ電圧を上げていき、低濃度Ｎ型基板領域３０１とＰ型ベース領域３０３との境界の電界強度が降伏電界に達すると、多量の電子が低濃度Ｎ型基板領域３０１からＰ＋型コレクタ領域３０８に向かってアバランシェ電流として流れ始める。

このアバランシェ電流と低濃度Ｎ型基板領域３０１の抵抗により電圧降下が発生し、Ｐ＋型コレクタ領域３０８と低濃度Ｎ型基板領域３０１との間の電位差が０．７Ｖになると、Ｐ＋型コレクタ領域３０８、低濃度Ｎ型基板領域３０１、Ｐ型ベース領域３０３で構成される寄生トランジスタが作動し、大量の電子が流れる。つまり、上記アバランシェ降伏が発生すると、ゲートを閉じた状態でも上記寄生トランジスタの作動により装置自体が故障してしまうという可能性がある。

本実施の形態に係る半導体装置３０では、Ｎ＋型バッファ領域３１４をＰ＋型コレクタ領域３０８の上面に挿入することで、Ｐ＋型コレクタ領域３０８の周囲の低濃度Ｎ型基板領域３０１の抵抗を下げ、アバランシェ電流によるＰ＋型コレクタ領域３０８と低濃度Ｎ型基板領域３０１との間の電位差発生を抑制する。従って、寄生トランジスタの作動を抑制し、アバランシェ耐量を向上させることができる。

また、本実施の形態に係る半導体装置３０では、Ｎ＋型バッファ領域３１４をＮ＋型ドレイン領域３０９とは離隔してＰ＋型コレクタ領域３０８の上面に挿入されている。本実施の形態に係る縦型のＨＢ−ＩＧＢＴにおいても、Ｖｃｈは、ドレイン電流の経路上であってＮ＋型ドレイン領域３０９近傍の電位差に依存するが、Ｎ＋型バッファ領域３１４とＮ＋型ドレイン領域３０９とが所定の距離を隔てて接していないので、当該２領域間であってＰ＋型コレクタ領域３０８近傍における低濃度Ｎ型基板領域３０１の抵抗、つまり、Ｖｃｈに関与する低濃度Ｎ型基板領域３０１の抵抗の低下を局所的に抑制することができる。

従って、半導体装置３０のオン時にＭＯＳＦＥＴ動作でコレクタ電流が流れたとき、低濃度Ｎ型基板領域３０１とＰ＋型コレクタ領域３０８との間の電位差が発生しやすくなり、Ｖｃｈの上昇を抑制することができる。

（実施の形態９）
以下、本発明の実施の形態９に係る半導体装置３１について、図面を参照しながら説明する。

図１６は、本発明の実施の形態９に係る半導体装置の構成の一例を示す断面図である。同図に記載された半導体装置３１は、低濃度Ｎ型基板領域３０１と、Ｐ＋型コレクタ領域３０８と、Ｎ＋型ドレイン領域３０９と、Ｐ型ベース領域３０３と、Ｐ＋型コンタクト領域３０４と、Ｎ＋型エミッタ／ソース領域３０５と、ゲート絶縁膜３０６と、ゲート電極３０７と、コレクタ／ドレイン電極３１０と、エミッタ／ソース電極３１１と、層間膜３１３と、Ｎ＋型バッファ領域３１５とを含む。

本実施の形態に係る半導体装置３１は、実施の形態８に係る半導体装置３０と比較して、Ｎ＋型バッファ領域３１５の形成位置及び大きさのみが異なる。

実施の形態８に係る半導体装置３０と同一の構成要素については、同一の符号を付して説明を省き、以下、異なる点のみ説明する。

Ｎ＋型バッファ領域３１５の底面は、Ｐ＋型コレクタ領域３０８の上面と、少なくとも同じ程度の面積を有しており、Ｐ＋型コレクタ領域３０８とＮ＋型バッファ領域３１５とは、離隔して接続されていない。

本実施の形態に係る半導体装置３１が、 実施の形態８と構造において異なる点は、Ｎ＋型バッファ領域３１５とＰ＋型コレクタ領域３０８とが離隔している点である。このとき、Ｎ＋型ドレイン領域３０９とＮ＋型バッファ領域３１５との距離が大きくなるため、Ｖｃｈに関与する低濃度Ｎ型基板領域３０１の抵抗の低下を局所的に抑制することができる。従って、半導体装置３１のオン時にＭＯＳＦＥＴ動作でコレクタ電流が流れたとき、低濃度Ｎ型基板領域３０１とＰ＋型コレクタ領域３０８との間の電位差が発生しやすくなり、Ｖｃｈの上昇を抑制することができる。

また、本実施の形態の半導体装置３１では、実施の形態８に係る半導体装置３０と同様、Ｎ＋型バッファ領域３１５をＰ＋型コレクタ領域３０８の上面に挿入することで、Ｐ＋型コレクタ領域３０８の周囲の低濃度Ｎ型基板領域３０１の抵抗を下げ、アバランシェ電流によるＰ＋型コレクタ領域３０８と低濃度Ｎ型基板領域３０１の間の電位差発生を抑制する。従って、寄生トランジスタの作動を抑制し、アバランシェ耐量を向上させることができる。

（実施の形態１０）
以下、本発明の実施の形態１０に係る半導体装置３２について、図面を参照しながら説明する。

図１７は、本発明の実施の形態１０に係る半導体装置の構成の一例を示す断面図である。同図に記載された半導体装置３２は、低濃度Ｎ型基板領域３０１と、Ｐ＋型コレクタ領域３０８と、Ｎ＋型ドレイン領域３０９と、Ｐ型ベース領域３０３と、Ｐ＋型コンタクト領域３０４と、Ｎ＋型エミッタ／ソース領域３０５と、ゲート絶縁膜３０６と、ゲート電極３０７と、コレクタ／ドレイン電極３１０と、エミッタ／ソース電極３１１と、層間膜３１３と、Ｎ＋型バッファ領域３１６とを含む。

本実施の形態に係る半導体装置３２は、実施の形態８に係る半導体装置３０と比較して、Ｎ＋型バッファ領域３１６の形成位置及び大きさのみが異なる。

実施の形態８に係る半導体装置３０と同一の構成要素については、同一の符号を付して説明を省き、以下、異なる点のみ説明する。

Ｎ＋型バッファ領域３１６は、Ｐ＋型コレクタ領域３０８の上面を、低濃度Ｎ型基板領域３０１の領域を介して覆うように形成され、かつ、Ｎ＋型ドレイン領域３０９まで延設され、Ｐ＋型コレクタ領域３０８とＮ＋型バッファ領域３１６とは、離隔して接続されていない。

本実施の形態に係る半導体装置３２が、実施の形態９と構造において異なる点は、Ｎ＋型バッファ領域３１６のｙ方向の端部が、Ｎ＋型ドレイン領域３０９とｘ方向において対向するまで延設されている点である。このため、Ｐ＋型コレクタ領域３０８の周囲の低濃度Ｎ型基板領域３０１の抵抗を下げ、アバランシェ電流によるＰ＋型コレクタ領域３０８と低濃度Ｎ型基板領域３０１のと間の電位差発生を抑制する。従って、寄生トランジスタの作動を抑制し、アバランシェ耐量を向上することができる。

また、本実施の形態の半導体装置３２では、実施の形態９と同様、Ｎ＋型バッファ領域３１６とＰ＋型コレクタ領域３０８とが離隔しているため、Ｎ＋型ドレイン領域３０９とＮ＋型バッファ領域３１６との距離が大きくなり、Ｖｃｈに関与する低濃度Ｎ型基板領域３０１の抵抗の低下を局所的に抑制することができる。従って、半導体装置３２のオン時にＭＯＳＦＥＴ動作でコレクタ電流が流れたとき、低濃度Ｎ型基板領域３０１とＰ＋型コレクタ領域３０８との間の電位差が発生しやすくなり、Ｖｃｈの上昇を抑制することができる。

なお、本実施の形態において、互いに隣接するＮ＋型バッファ領域３１６どうしが、端部において接触していてもよい。この場合においても、アバランシェ耐量を向上させることができるとともに、Ｎ＋型バッファ領域３１６とＰ＋型コレクタ領域３０８とが離隔していることにより、Ｖｃｈに関与する低濃度Ｎ型基板領域３０１の抵抗の低下を抑制することができ、Ｖｃｈの上昇を抑制することができる。

以上、実施の形態１から１０について説明したが、本発明に係る半導体装置及びその製造方法は、上述した実施の形態に限定されるものではない。実施の形態１〜１０における任意の構成要素を組み合わせて実現される別の実施の形態や、実施の形態１〜１０に対して本発明の主旨を逸脱しない範囲で当業者が思いつく各種変形を施して得られる変形例や、本発明に係る半導体装置を内蔵した各種機器も本発明に含まれる。

なお、実施の形態４〜７において、Ｐ＋型コレクタ領域１０８の底面にＮ＋型バッファ領域を挿入する場合、Ｎ＋型バッファ領域はｚ方向においてＮ型リサーフ領域よりも小さく、かつ、必要な耐圧仕様により、その体積を調整することが望ましい。これは、Ｎ＋型バッファ領域を大きくするとアバランシェ耐量は向上するものの耐圧を下げてしまうことによるものである。

本発明の半導体装置及びその製造方法は、特に、低消費電力性を実現したスイッチング電源装置に用いられる部品として有用である。

１０、１１、１２、２０、２１、２２、２３、３０、３１、３２ 半導体装置
１０１、５０１ Ｐ−型基板領域
１０２、５０２ Ｎ型リサーフ領域
１０３、３０３、５０３ Ｐ型ベース領域
１０４、３０４、５０４ Ｐ＋型コンタクト領域
１０５、３０５、５０５ Ｎ＋型エミッタ／ソース領域
１０６、３０６、５０６ ゲート絶縁膜
１０７、３０７、５０７ ゲート電極
１０８、３０８、５０８ Ｐ＋型コレクタ領域
１０９、３０９、５０９ Ｎ＋型ドレイン領域
１１０、３１０、５１０ コレクタ／ドレイン電極
１１１、３１１、５１１ エミッタ／ソース電極
１１２、５１２ フィールド絶縁膜
１１３、３１３、５１３ 層間膜
１１４、１１５、１１６、１１７、１１８、１１９、１２０、３１４、３１５、３１６ Ｎ＋型バッファ領域
３０１ 低濃度Ｎ型基板領域

Claims (22)

1. ＭＯＳＦＥＴ動作とＩＧＢＴ動作とを切り替えて行う半導体装置であって、
   第一導電型の半導体基板の表面部に形成された第二導電型のリサーフ領域と、
   前記半導体基板内に前記リサーフ領域と隣り合うように形成された第一導電型のベース領域と、
   前記ベース領域内に前記リサーフ領域とは離隔して形成された第二導電型のエミッタ／ソース領域と、
   前記エミッタ／ソース領域上から前記ベース領域を跨ぎ、少なくとも前記リサーフ領域上まで形成されたゲート絶縁膜と、
   前記ゲート絶縁膜上に形成されたゲート電極と、
   前記リサーフ領域内に前記ベース領域とは離隔して形成された第一導電型のコレクタ領域と、
   前記リサーフ領域内に前記ベース領域とは離隔して形成された第二導電型のドレイン領域と、
   前記半導体基板上に形成され且つ前記コレクタ領域及び前記ドレイン領域の両方に電気的に接続されたコレクタ／ドレイン電極と、
   前記半導体基板上に形成され且つ前記ベース領域及び、前記エミッタ／ソース領域の両方に電気的に接続されたエミッタ／ソース電極と、
   前記リサーフ領域内であって前記ベース領域及び前記ドレイン領域とは離隔し、前記コレクタ領域の側面と対向して形成された、前記リサーフ領域よりも第二導電型のキャリア濃度が高い第二導電型のバッファ領域とを含む
   半導体装置。
2. 前記コレクタ領域のベース領域に対向する側面は、前記バッファ領域の前記コレクタ領域と対向する側面と、少なくとも同程度の面積を有しており、
   前記コレクタ領域の側面と前記バッファ領域の側面とは、少なくとも一部は接触している
   請求項１に記載の半導体装置。
3. 前記コレクタ領域のベース領域に対向する側面は、前記バッファ領域の前記コレクタ領域と対向する側面と、少なくとも同じ程度の面積を有しており、
   前記コレクタ領域と前記バッファ領域とは接触していない
   請求項１に記載の半導体装置。
4. 前記コレクタ領域から前記ベース領域に向かう方向に対して垂直方向に少なくとも前記バッファ領域の端が前記ドレイン領域と対向するまで前記バッファ領域が延設され、
   前記コレクタ領域と前記バッファ領域とは接触していない
   請求項３に記載の半導体装置。
5. 前記ドレイン領域と前記バッファ領域とが、実質的に同じ深さを有する
   請求項１から４のいずれか１項に記載の半導体装置。
6. 前記ドレイン領域と前記バッファ領域とが、実質的に同じキャリア濃度を有する
   請求項１から４のいずれか１項に記載の半導体装置。
7. 前記ドレイン領域と前記バッファ領域とが、実質的に同じ深さを有するとともに実質的に同じキャリア濃度を有する
   請求項１から４のいずれか１項に記載の半導体装置。
8. 前記バッファ領域と前記ドレイン領域とは、同一の不純物注入プロセスによって形成される
   請求項７に記載の半導体装置。
9. 前記ゲート電極にゲート電圧として正の電圧が印加され、前記エミッタ／ソース電極が接地され、前記コレクタ／ドレイン電極にコレクタ／ドレイン電圧として正の電圧が印加された場合、前記ドレイン領域から前記リサーフ領域へと流れる電流と、前記リサーフ領域の抵抗とにより発生した前記コレクタ領域と前記リサーフ領域との電位差が０．７Ｖとなることにより、前記コレクタ領域からホール注入が開始されたときの前記コレクタ／ドレイン電圧をＶｃｈとすると、
   前記Ｖｃｈが１．５〜３．０Ｖの性能となるように前記バッファ領域が前記コレクタ領域の側面と対向して配置されている
   請求項１から７のいずれか１項に記載の半導体装置。
10. ＭＯＳＦＥＴ動作とＩＧＢＴ動作とを切り替えて行う半導体装置であって、
    第一導電型の半導体基板の表面部に形成された第二導電型のリサーフ領域と、
    前記半導体基板内に前記リサーフ領域と隣り合うように形成された第一導電型のベース領域と、
    前記ベース領域内に前記リサーフ領域とは離隔して形成された第二導電型のエミッタ／ソース領域と、
    前記エミッタ／ソース領域上から前記ベース領域を跨ぎ、少なくとも前記リサーフ領域上まで形成されたゲート絶縁膜と、
    前記ゲート絶縁膜上に形成されたゲート電極と、
    前記リサーフ領域内に前記ベース領域とは離隔して形成された第二導電型のドレイン領域と、
    前記リサーフ領域内に前記ベース領域とは離隔して形成された第一導電型のコレクタ領域と、
    前記半導体基板上に形成され且つ前記コレクタ領域及び前記ドレイン領域の両方に電気的に接続されたコレクタ／ドレイン電極と、
    前記半導体基板上に形成され且つ前記ベース領域及び、前記エミッタ／ソース領域の両方に電気的に接続されたエミッタ／ソース電極と、
    前記リサーフ領域内にあって前記ベース領域とは離隔して前記コレクタ領域の底面よりも下部に形成された、前記リサーフ領域よりも第二導電型のキャリア濃度が高い第二導電型のバッファ領域とを含む
    半導体装置。
11. 前記バッファ領域の上面は、前記コレクタ領域の底面と少なくとも同じ程度の面積を有しており、
    前記コレクタ領域の底面と前記バッファ領域の上面とは、少なくとも一部は接触している
    請求項１０に記載の半導体装置。
12. 前記バッファ領域は、前記コレクタ領域の底面を覆うように形成され、かつ、前記ドレイン領域まで延設され、
    前記ドレイン領域及び前記コレクタ領域の底面のそれぞれは、前記バッファ領域の上面と、少なくとも一部にて接触している
    請求項１１に記載の半導体装置。
13. 前記バッファ領域の上面は、前記コレクタ領域の底面と同じ程度の面積を有しており、
    前記コレクタ領域と前記バッファ領域とは、接触していない
    請求項１０に記載の半導体装置。
14. 前記バッファ領域は、前記コレクタ領域の底面を、前記リサーフ領域を介して覆うように形成され、かつ、前記ドレイン領域まで延設され、
    前記コレクタ領域と前記バッファ領域とは、接触していない
    請求項１３に記載の半導体装置。
15. 前記ゲート電極にゲート電圧として正の電圧が印加され、前記エミッタ／ソース電極が接地され、前記コレクタ／ドレイン電極にコレクタ／ドレイン電圧として正の電圧が印加された場合、前記ドレイン領域から前記リサーフ領域へと流れる電流と、前記リサーフ領域の抵抗とにより発生した前記コレクタ領域と前記リサーフ領域との電位差が０．７Ｖとなることにより、前記コレクタ領域からホール注入が開始されたときの前記コレクタ／ドレイン電圧をＶｃｈとすると、
    前記Ｖｃｈが１．５〜３．０Ｖの性能となるように前記バッファ領域が前記コレクタ領域の底面よりも下部に配置されている
    請求項１０から１４のいずれか１項に記載の半導体装置。
16. ＭＯＳＦＥＴ動作とＩＧＢＴ動作とを切り替えて行う半導体装置であって、
    低濃度第二導電型の半導体基板の下面部に形成された第一導電型のコレクタ領域と、
    前記半導体基板の下に形成され且つ前記コレクタ領域と長手方向に沿って交互に配列された第二導電型のドレイン領域と、
    前記半導体基板の上層に形成された第一導電型のベース領域と、
    前記ベース領域上へ前記半導体基板とは離隔して形成されたエミッタ／ソース領域と、
    前記エミッタ／ソース領域上から前記ベース領域を跨ぎ、少なくとも前記ベース領域上まで形成されたゲート絶縁膜と、
    前記ゲート絶縁膜上に形成されたゲート電極と、
    前記半導体基板の下に形成され且つ前記コレクタ領域及び前記ドレイン領域の両方に電気的に接続されたコレクタ／ドレイン電極と、
    前記半導体基板上に形成され且つ前記ベース領域及び、前記エミッタ／ソース領域の両方に電気的に接続されたエミッタ／ソース電極と、
    前記半導体基板内であって前記ベース領域及び前記ドレイン領域とは離隔して前記コレクタ領域の上面に形成された、前記半導体基板よりも第二導電型のキャリア濃度が高い第二導電型のバッファ領域とを含む
    半導体装置。
17. 前記バッファ領域の底面は、前記コレクタ領域の上面と、少なくとも同じ程度の面積を有しており、
    前記コレクタ領域の上面と前記バッファ領域の底面とは、少なくとも一部は接触している
    請求項１６に記載の半導体装置。
18. 前記バッファ領域の底面は、前記コレクタ領域の上面と、少なくとも同じ程度の面積を有しており、
    前記コレクタ領域と前記バッファ領域とは、接触していない
    請求項１６に記載の半導体装置。
19. 前記バッファ領域は、前記コレクタ領域の上面を、前記半導体基板の領域を介して覆うように形成され、かつ、前記ドレイン領域まで延設され、
    前記コレクタ領域と前記バッファ領域とは、接触していない
    請求項１８に記載の半導体装置。
20. 前記ゲート電極にゲート電圧として正の電圧が印加され、前記エミッタ／ソース電極が接地され、前記コレクタ／ドレイン電極にコレクタ／ドレイン電圧として正の電圧が印加された場合、前記ドレイン領域から前記半導体基板へと流れる電流と、前記半導体基板の抵抗とにより発生した前記コレクタ領域と前記半導体基板との電位差が０．７Ｖとなることにより、前記コレクタ領域からホール注入が開始されたときの前記コレクタ／ドレイン電圧をＶｃｈとすると、
    前記Ｖｃｈが１．５〜３．０Ｖの性能となるよう前記バッファ領域が前記コレクタ領域の上面に配置されている
    請求項１６から１９のいずれか１項に記載の半導体装置。
21. 前記コレクタ領域及び前記ドレイン領域は、それぞれ、分離された複数の部分から構成され、前記コレクタ領域から前記エミッタ／ソース領域へと向かう方向に対して垂直な方向において、前記コレクタ領域の各部分と前記ドレイン領域の各部分とが交互に接触するように配置されている
    請求項９又は請求項１５に記載の半導体装置。
22. 第一導電型の半導体基板の表面部に第二導電型のリサーフ領域を形成する第１工程と、
    前記半導体基板内に前記リサーフ領域と隣り合うように第一導電型のベース領域を形成する第２工程と、
    前記ベース領域内に前記リサーフ領域とは離隔して第二導電型のエミッタ／ソース領域を形成する第３工程と、
    前記エミッタ／ソース領域上から前記ベース領域を跨ぎ、少なくとも前記リサーフ領域上までゲート絶縁膜を形成する第４工程と、
    前記ゲート絶縁膜上にゲート電極を形成する第５工程と、
    前記リサーフ領域内に前記ベース領域とは離隔して第一導電型のコレクタ領域を形成する第６工程と、
    前記リサーフ領域内に前記ベース領域とは離隔して第二導電型のドレイン領域を形成する第７工程と、
    前記半導体基板上に、前記コレクタ領域及び前記ドレイン領域の両方に電気的に接続されるようにコレクタ／ドレイン電極を形成する第８工程と、
    前記半導体基板上に、前記ベース領域及び前記エミッタ／ソース領域の両方に電気的に接続されるようにエミッタ／ソース電極を形成する第９工程と、
    前記リサーフ領域内であって前記ベース領域及び前記ドレイン領域とは離隔し、前記コレクタ領域の側面と対向する位置に、前記リサーフ領域よりも第二導電型のキャリア濃度が高い第二導電型のバッファ領域を、前記第７工程と同一の不純物注入工程により前記ドレイン領域と同時に形成する第１０工程とを含む
    半導体装置の製造方法。

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