JP2012053399A - 光変調素子 - Google Patents

Abstract

【課題】 数〜数十Ｇｂｐｓでもプリエンファシスをかけることなしに、低電圧のＣＭＯＳ駆動で十分な光変調をかけることができる、Ｓｉ系光変調器を実現する。
【解決手段】 ｐ型ａ−Ｓｉ層５、アンドープａ−Ｓｉ層６、ｎ型ａ−Ｓｉ層７からなるｐｉｎダイオード構造の外側に、アンドープ−ａ−Ｓｉ層４とｎ型ａ−Ｓｉ層３からなるｐ型ａ−Ｓｉ層５内の電子に対するドレイン１９と、アンドープａ−Ｓｉ層８とｐ型ａ−Ｓｉ層９からなるｎ型ａ−Ｓｉ層７内の正孔に対するドレイン２０が付加されている。ｐ型ａ−Ｓｉ層５とｎ型ａ−Ｓｉ層７における実効的なキャリア寿命が大幅に短縮されるので、ドレインのない従来のｐｉｎダイオード構造キャリア注入型光変調器と比べて一桁以上高い周波数まで応答させることができる。
【選択図】 図１

Description

本発明の実施形態は、半導体層内のキャリア・プラズマ効果により出力光の位相や強度を変化させる光変調素子に関する。

コアと周囲の屈折率のコントラストが大きなシリコン（Ｓｉ）光細線導波路を利用することで、光素子の超小型化が実現された。波長１．５５μｍ帯のＳｉ光細線導波路の典型的な断面寸法は２２０ｎｍ×４５０ｎｍであり、高屈折率差による強い光閉じ込めにより、曲率半径５μｍ以下の曲がり導波路でも放射損失を小さく抑えることができる。高度に発達したＣＭＯＳプロセス技術を応用すれば、微細な光・電子デバイスを多数集積化した光集積回路を量産可能なことから、機器間・ボード間光インターコネクションだけでなく、波長多重（ＷＤＭ：wavelength division multiplexing）技術を使ったチップ間・チップ内の大容量光配線への応用も期待されている。

光インターコネクションや光配線に用いるためには、最低限、光信号の送信機能と受信機能が必要である。チップ間・チップ内光配線への応用を考えると、素子の小型化、低消費電力化（高効率化）、高速化が重要である。

受信側に関しては、Ｓｉ細線光導波路に集積化された長さ５〜１０μｍ、幅数μｍの導波路型Ｇｅ系受光素子で、１ｍＡ／ｍＷ前後の効率と数〜数十ＧＨｚの帯域が実現されている。

送信側については、間接遷移半導体であるＳｉで高効率のレーザを実現することは極めて困難なため、外部光源とＳｉ系光変調素子の組み合わせが一般的である。

したがって、小型、低消費電力（高効率）、低挿入損失、高速で、十分な消光比の得られるＳｉ系光変調器が必要である。ＣＭＯＳ回路で駆動するために駆動電圧の低減も望まれる。しかし、これらの要件の間には様々なトレードオフがあり、すべての要件を同時に満たすことは困難であった。

G．Ｔ． Ｒｅｅｄ，Ｇ．Ｍａｓｈａｎｏｖｉｃｈ，Ｆ．Ｙ．Ｇａｒｄｅｓ ａｎｄ Ｄ．Ｊ．Ｔｈｏｍｓｏｎ，Ｎａｔｕｒｅ Ｐｈｏｔｏｎｉｃｓ，Ｖｏｌ．４，ｐ．５１８，２０１０年.

上述のように、Ｓｉ系光変調器には、高速応答と低電圧動作の間のトレードオフがあり、高速、低駆動電圧で大きな消光比を得ることが困難という課題があった。
この実施の形態の目的は、上記の課題を解決して、数〜数十Ｇｂｐｓでも低電圧のＣＭＯＳ駆動で十分な光変調をかけることができるＳｉ系光変調器を実現する技術を提供することにある。

実施形態の光変調素子は、少なくとも第１のｐ型半導体領域と第１のｎ型半導体領域とその間に形成された第１の低不純物密度半導体領域からなり、該第1の低不純物密度半導体領域内のキャリア密度を電流注入により変化させて、該第一の低不純物密度半導体領域の少なくとも一部を含むように設けられた光導波構造を伝搬する光の位相を変調する光変調素子において、第１のｐ型半導体領域の外側に第２の低不純物密度半導体領域を介して第２のｎ型半導体領域が設けられており、第１のｎ型半導体領域の外側に第３の低不純物密度半導体領域を介して第２のｐ型半導体領域が設けられていることを特徴とするものである。

図１は、実施形態１の光変調素子の位相変調器部の断面構造を説明するための図である。 図２は、実施形態１の光変調素子（レーストラック共振器型光変調素子）の平面配置を説明するための概略図である。 図３は、実施形態１の光変調素子（レーストラック共振器型光変調素子）の二つの分岐から出力側光カプラに入射する光の位相差と光出力の関係を説明する図である。 図４は、実施形態１の光変調素子の位相変調器主要部のバンド構造を説明するための図である。 図５は、本実施の形態の光変調素子と従来技術の光変調素子の小信号周波数特性を比較した図である。 図６は、本実施の形態の光変調素子の１０Ｇｂｐｓにおける駆動波形と光出力波形を示す図である。 図７は、実施形態２の光変調素子（マッハ・ツェンダ干渉計型光変調器）の平面配置図である。 図８は、実施形態２の光変調素子（マッハ・ツェンダ干渉計型光変調器）の位相変調器の概略断面構造を示す図である。 図９は、実施形態２の光変調素子（レーストラック共振器型光変調素子）の２×２ＭＭＩカプラに入力する光の位相差と光出力の関係を示す図である。 図１０は、実施形態３の光変調素子（マッハ・ツェンダ干渉計型光変調器）の位相変調器の概略断面構造を示す図である。 図１１は、従来技術のマッハ・ツェンダ干渉計型光変調素子の位相変調器部の断面構造を示す概略図である。 図１２は、従来技術のマッハ・ツェンダ干渉計型光変調素子の位相変調器部主要部のバンド構造を説明するための図である。 図１３は、従来技術のマッハ・ツェンダ干渉計型光変調素子で１０Ｇｂｐｓ変調をかけるための駆動波形と光出力波形を示す図である。

以下、技術的背景を参照しつつ、実施の形態を説明する。
Ｓｉ系光変調器の原理としては、
（ｉ）電界吸収効果（フランツ・ケルディッシュ効果、量子閉じ込めシュタルク効果）
（ii）キャリア・プラズマ効果
の二つが一般的である。

（ｉ）は、印加電界によりバンドギャップ付近の吸収係数を変調するもので、原理的に高速（数〜数十ＧＨｚ）である。変調効率、消光比、挿入損の間にトレードオフがあり、１０ｄＢの消光比を得るのに数Ｖの変調が必要である。また、Ｓｉ光細線導波路が透明な波長１．５５μｍ帯で高効率の光変調を実現するためには、伸張歪Ｇｅを主成分とする光導波路を用いるか、ＩｎＧａＡｓ系半導体をハイブリッド集積化する必要がある。このため、格子欠陥や歪の制御、温度サイクル等、集積デバイス作製プロセス上の制約が大きい。

（ii）は、Ｓｉ光導波路のキャリア密度変化により屈折率を介して光の位相を変調するものである。Ｓｉ内のへのキャリア注入による屈折率変化Δｎは、

で近似できることが知られている。ここで、Ｎ_ｅは電子密度、Ｎ_ｈは正孔密度である。係数 ａ_ｅ、ａ_ｈは波長の二乗に比例する量で、波長１．５５μｍでは、ａ _ｅ ＝−８．８×１０^−２２ｃｍ^３、ａ_ｎ ＝−８．５×１０^−１８ｃｍ^２．４である。光位相変調器をマッハ・ツェンダ干渉計やマイクロ・リング共振器の中に入れれば、光強度変調器として機能させることができる。

一般的なＣＭＯＳプロセスの範囲で作製できる点、（ｉ）より（ii）の方が望ましい。（ii）の光変調器はさらに、
（iiａ）二つの半導体層の間に薄い絶縁膜を挟んだキャパシタ型、
（iiｂ）ｐｎダイオード構造の光導波路に逆方向電圧を印加して空乏化させるもの、
（iiｃ）ｐｉｎダイオード構造の光導波路に順方向電流を流してキャリア注入するもの、
に分類できる。

（iiａ）のキャパシタ型は原理的に高速動作可能であり、ＤＣ電流が流れないので消費電力も小さく抑えることができる。しかし、高速性と変調効率の間にはトレードオフがあり、現在のところ、消光比１０ｄＢ以上の高速変調をかけるためには１Ｖ以上の変調振幅が必要である。また、薄い蓄積／空乏領域にうまく光の伝搬モードをオーバーラップさせる設計が必要である。（iiｂ）の空乏化モードの光変調器も高速応答可能（〜数十ＧＨｚ）で、ＤＣ電流が流れないが、１０ｄＢ以上の光強度変調を実現するにはかなり大きな印加電圧が必要であり、ＣＭＯＳでの直接駆動が困難であった。一方、（iiｃ）のキャリア注入型の光変調器は、低周波では数ｍＡの電流変化（０．１Ｖ以下の電圧変化）で１０−２０ｄＢの消光比が得られる。しかし、光導波路内のキャリア注入、排出に時間を要するため、高速応答に難があった。

このように、いずれのタイプのＳｉ光変調器でも、ＣＭＯＳ直接駆動に適した１Ｖ以下の駆動電圧で１０Ｇｂｐｓにて消光比１０ｄＢ以上の変調特性は実現できていない。原理的には、低周波における駆動電圧が最も小さな（iiｃ）キャリア注入型光変調器の応答時間を短縮できれば、高速でも低電圧駆動できるはずである。それがなぜ難しいかを、以下、図面を用いて具体的に説明する。

図１１は、従来技術のマッハ・ツェンダ干渉計型光変調素子の位相変調器部の断面構造を示す概略図である。なお、説明を容易にするために変形して描いているので、各部の寸法、縦横比等は実際の素子と異なる。特に断らないが、他の図についても同様である。

この光位相変調器は、Ｓｉ基板１０１、厚さ３μｍのＳｉＯ_２膜（ＢＯＸ層）１０２、ｉ−Ｓｉ層１０３（ｐ型でアクセプタ密度＜１×１０^１６ｃｍ^−３）からなるＳＯＩ基板を用いて作製される。ｉ−Ｓｉ層１０３は幅４５０ｎｍのメサ部１０３ａのみ厚さ２２０ｎｍで、残りの部分は厚さ５０ｎｍのスラブ層１０３ｂに加工されており、光はこのいわゆるリブ光導波路構造を伝搬する。

スラブ層１０３ｂの導波路メサ１０３ａから５００ｎｍ離れた部分には、イオン注入とアニールによりｐ^＋領域１０４とｎ^＋領域１０５が形成されている。また、ｐ^＋領域１０４とｎ^＋領域１０５の光導波路メサ１０３ａから７５０ｎｍ離れた部分の上には、それぞれオーミック電極１０６、１０７が形成されている。電極１０６、１０７や高濃度領域１０４，１０５を光導波路メサ１０３ａから離すのは、導波路を伝搬する光の電極による吸収や自由キャリア吸収の影響を抑えるためである。

このｐｉｎダイオード構造に順バイアスＶ_ｆをかけてｉ−Ｓｉ層１０３内のキャリア密度を上げれば、式（Ｉ）により屈折率が低下するので、位相変調がかかる。キャリア密度を高くしすぎると自由キャリア吸収による損失も増えるので、３×１０^１８ｃｍ^−３くらいまでの範囲で使用するのが好ましい。式（Ｉ）で電子密度と正孔密度がともに１．５×１０^１８ｃｍ^−３変化したときの屈折率変化はΔｎ＝−７．７８×１０^−３である。

この位相変調器を図７のようなマッハ・ツェンダ干渉計や図２のようなマイクロ・リング共振器（レーストラック共振器）の中に入れれば、光強度変調器を実現できる。波長λ＝１．５５μｍ、位相変調器長ｌ＝２００μｍ、光閉じ込め係数Γ＝１のマッハ・ツェンダ干渉計を仮定すると、位相シフト量はΔφ＝２πｌΓΔｎ／λ＝−３．１５〜−πとなるので、出力の最大と最小を反転できる。キャリア寿命を３００ｐｓと仮定すると、２２ｍＡくらいの変調電流が必要となる。

ｐｉｎダイオード構造のキャリア注入型光変調器の課題は、高速応答特性である。図１２は、従来技術のマッハ・ツェンダ干渉計型光変調素子の位相変調器部主要部のバンド構造を説明するための模式図である。ｉ−Ｓｉ領域１０３のキャリア密度が（１〜３）×１０^１８ｃｍ^−３になるよう、印加電圧は約１Ｖとした。電気的中性条件を満たすように、ｉ−Ｓｉ領域１０３内のキャリアはほぼ一様に分布しており、内部電界は非常に小さい。不純物密度の低いｉ−Ｓｉ領域１０３のキャリア寿命は長く（キャリア無注入時で数十ｎｓ、高注入条件でも数百ps）、高濃度領域（ドナ／アクセプタ密度〜１０^２０ｃｍ^−３）１０４，１０５の少数キャリアの寿命は数百ｐｓのオーダーになる。ｉ−Ｓｉ領域１０３は、高濃度領域１０４，１０５と平衡しているキャリア・リザバーとして働くことになる。電界が小さいので、ほとんどの領域でドリフト電流より拡散電流成分が支配的となっている。

印加電圧をわずかに変化させた場合、高濃度領域１０４，１０５との平衡状態からのずれがｉ−Ｓｉ領域１０３内のキャリア密度変化を起こすドライブ・フォースとなるから、応答速度は高濃度領域の少数キャリア寿命（数十〜数百ｐｓ）により支配されていることになる。また、ｉ−Ｓｉ領域１０３の幅が１．５μｍ近くあるため、内部のキャリア分布が平衡に達するのにもかなりの時間を要することになる。このため、小信号周波数応答の３ｄＢ遮断周波数は５２０ＭＨｚにとどまった（図５の点線）。

なお、ダイオードの拡散容量はキャリア寿命と拡散アドミタンスの積に相当する量である。ここで想定しているｐｉｎダイオードの拡散アドミタンスは１Ｓのオーダーなので、拡散容量は数百ｐＦのオーダーとなる。これに対し、電極の寄生容量は１ｐＦ以下であり、寄生容量によるＣＲ時定数は支配的な速度制限要因にはなっていない。

このように応答の遅いｐｉｎダイオード構造のキャリア注入型Ｓｉ光変調器を１０Ｇｂｐｓオーダーの高速に駆動する方法として、大きなプリエンファシスをかける方法が知られている。例えば、元の１０Ｇｂｐｓの駆動波形の微分波形を増幅して元の駆動波形に重畳することにより、図１３（ａ）に示すようなプリエンファシスのかかった駆動波形を作り出すことができる。プリエンファシスによりオン・オフ切り替え時にｉ−Ｓｉ領域１０３内に非常に大きな電界を生じるので、ドリフトによりｉ−Ｓｉ層１０３と高濃度領域１０４、１０５の間のキャリア注入・排出が加速され、図１３（ｂ）のような高速応答出力波形が得られる。プリエンファシスをかけないと、立上がり時間や立下り時間が長いため、１０Ｇｂｐｓの変調信号には応答しない。

以上の知見を基に、少なくとも第１のｐ型半導体領域と第１のｎ型半導体領域とその間に形成された第１の低不純物密度半導体領域からなり、該第1の低不純物密度半導体領域内のキャリア密度を電流注入により変化させて、該第一の低不純物密度半導体領域の少なくとも一部を含むように設けられた光導波構造を伝搬する光の位相を変調する光変調素子において、第１のｐ型半導体領域の外側に第２の低不純物密度半導体領域を介して第２のｎ型半導体領域が設けられており、第１のｎ型半導体領域の外側に第３の低不純物密度半導体領域を介して第２のｐ型半導体領域が設けられるように光変調素子を構成することによって、数〜数十Ｇｂｐｓでも低電圧のＣＭＯＳ駆動で十分な光変調をかけることができるＳｉ系光変調器を実現する技術を完成するに至ったものである。
以下、さらに具体的に実施の形態について説明する。

［第１の実施の形態］
図１は、第１の実施形態の光変調素子（レーストラック共振器型光変調器）の光導波方向に垂直な断面の構造を模式的に示す図である。

実施形態１の光変調素子はＳｉ基板１上に形成された厚さ約３μｍのＳｉＯ_２膜２の上に形成されている。位相変調器は、下から順に、厚さ３０ｎｍのｎ型アモルファス（ａ−）Ｓｉ層３（第２のｎ型半導体領域）、厚さ２０ｎｍのアンドープ（ｉ−）ａ−Ｓｉ層４（第２の低不純物密度半導体領域）、厚さ３０ｎｍのｐ型ａ−Ｓｉ層５（第１のｐ型半導体領域）、厚さ７０ｎｍのアンドープａ−Ｓｉ層６（第１の低不純物密度半導体領域）、厚さ３０ｎｍのｎ型ａ−Ｓｉ層７（第１のｎ型半導体領域）、厚さ２０ｎｍのアンドープａ−Ｓｉ層８（第３の低不純物密度半導体領域）、厚さ３０ｎｍのｐ型ａ−Ｓｉ層９（第３のｐ型半導体領域）からなる。この合計厚２３０ｎｍの積層構造全体が幅約４５０ｎｍのメサ状に加工されており、光導波路のコア１０となっている。

この光導波路コア１０の片側には、ｎ型ａ−Ｓｉ層３に接触するようにｎ^＋型ポリＳｉ層１１が、その上には間にＳｉＯ_２層１２をはさんでｐ型ａ−Ｓｉ層５に接触するようにｐ^＋型ポリＳｉ層１３が形成されている。ｎ^＋型ポリＳｉ層１１とｐ^＋型ポリＳｉ層１３はオーミック電極１４により電気的に接続されている。

光導波路コア１０の上記と反対の側には、下地のＳｉＯ_２膜２と一体になるように、ほぼアンドープａ−Ｓｉ層６の上面の高さまでＳｉＯ_２が堆積されている。その上には、ｎ型ａ−Ｓｉ層７に接触するようにｎ^＋型ポリＳｉ層１５が、さらにその上には間にＳｉＯ_２層１６をはさんでｐ型ａ−Ｓｉ層９に接触するようにｐ^＋型ポリＳｉ層１７が形成されている。ｎ^＋型ポリＳｉ層１５とｐ^＋型ポリＳｉ層１７はオーミック電極１８により電気的に接続されている。

アンドープ層４，６，８の導電型はｐ型でもｎ型でもよいが、不純物密度はおおむね１０^１６ｃｍ^−３以下に抑えられている。ｎ型ａ−Ｓｉ層のドナー密度は３×１０^１７ｃｍ^−３、ｐ型ａ−Ｓｉ層のアクセプタ密度は３×１０^１７ｃｍ^−３に設定されている。ｎ^＋型ポリＳｉ層１１、１５のドナー密度とｐ^＋型ポリＳｉ層１３、１７のアクセプタ密度は、光導波路側で約１×１０^１８ｃｍ^−３、電極下で約１×１０^２０ｃｍ^−３とした。

Ｓｉ層１１，１３，１５，１７と電極１４、１８の界面近傍にはＴｉシリサイドが形成されており、電極１４、１８のＴｉシリサイドの上部にはＡｕを主成分とする配線金属が積層されている。電極１４，１８と光導波路コア１０は７５０ｎｍ程度離れているので、電極による光導波損失は小さい。

図２は、実施形態１の光変調素子（レーストラック共振器型光変調器）の概略構成を示すための平面図である。このレーストラック共振器型光変調器はＳｉＯ_２膜２上に形成されており、直線光導波路２１と曲線部の半径が５μｍのレーストラック共振器２２が直線状の方向性結合器２３で結合した構成となっている。

直線光導波路２１の入力部２１ａと出力部２１ｂは、厚さ２３０ｎｍ、幅４５０ｎｍのアンドープａ−Ｓｉをコアとする受動光導波路からなる。レーストラック共振器２２の断面構造は図１のとおりである。レーストラック共振器２２の内側には、ｎ^＋型ポリＳｉ層１５、ＳｉＯ_２膜１６、ｐ^＋型ポリＳｉ層１７が形成されており、ｎ^＋型ポリＳｉ層１５とｐ^＋型ポリＳｉ層１７の上に形成されたオーミック電極１８は、接地されている。レーストラック共振器の外側には、ｎ^＋型ポリＳｉ層１１、ＳｉＯ_２膜１２、ｐ^＋型ポリＳｉ層１３が形成されており、ｎ^＋型ポリＳｉ層１１とｐ^＋型ポリＳｉ層１３の上に形成されたオーミック電極１４ａを介して順バイアス電圧Ｖ_ｆが印加されている。なお、直線光導波路２１の方向性結合器２３近傍は、図１で光導波路のコアの両側にｎ^＋型ポリＳｉ層１１、ＳｉＯ_２膜１２、ｐ^＋型ポリＳｉ層１３が積層された断面構造になっており、ｎ型ａ−Ｓｉ層７とｐ型ａ−Ｓｉ層９は電気的に浮いた状態で用いる。この領域では、オーミック電極１４ｂが直線光導波路２１の外側に設けられており、オーミック電極１４ａと電気的に接続されている。

直線光導波路の入力部２１ａから入射した光のうち、共振波長の光はレーストラック共振器２２にトラップされ、共振器を周回するうちに放射損失により減衰する。その結果、共振波長の光は損失を受け、共振しない波長の光は直線光導波路２１の出力部２１ｂから出力されることになる。無変調時に方向性結合器２３の結合係数がいわゆる臨界結合（ｃｒｉｔｉｃａｌ ｃｏｕｐｌｉｎｇ）条件を満たすように最適化しておけば、共振波長と非共振波長のコントラスト比を大きくとることができる。このレーストラック共振器型光変調器は、同一Ｓｉ基板１上にＳｉＯ_２膜２を介して形成された他の光導波路や光素子（受光素子、波長フィルタ、他の光制御素子等）とともに光集積回路の一部を構成している。

レーストラック共振器２２の内側には、ｎ^＋型ポリＳｉ層１５、ｐ^＋型ポリＳｉ層１７ａの上に形成されたオーミック電極１８と、ｎ^＋型ポリＳｉ層１１とｐ^＋型ポリＳｉ層１３の上に形成されたオーミック電極１４との間に順バイアス電圧を印加して電流を注入すれば、レーストラック共振器２２（位相変調器）のコア領域内のキャリア密度が増大し、式（Ｉ）のキャリア・プラズマ効果により屈折率が小さくなる。その結果、レーストラック光共振器２２を伝搬する光の位相が変調され、共振周波数が変化する。

キャリアを注入したときの直線光導波路出力端２１ｂの透過スペクトルの変化を図３に示す。実線はキャリア無注入時の出力スペクトル、一点鎖線は光導波路内の光パワーの分布で重み付け平均した実効的なキャリア密度変化が１×１０^１７ｃｍ^−３の場合、点線は実効的なキャリア密度変化が３×１０^１７ｃｍ^−３の場合である。透過スペクトルのディップが急峻なので、マッハ・ツェンダ干渉計型光変調器と比べてはるかに小さなキャリア密度変化で十分な消光比を実現できる。以下、入射光波長を１５２６．５３ｎｍ付近に設定し、実効的なキャリア密度を１×１０^１７ｃｍ^−３変化させて光強度変調を行う場合を考える。無変調時に透過光が１０ｄＢの損失を受ける帯域幅は、約１０ＧＨｚである。

図４は、実施形態１の光変調素子の位相変調器主要部のバンド構造を模式的に示す図である。ｉ−Ｓｉ層６のキャリア密度がｐ−Ｓｉ層５、ｎ−Ｓｉ層７の多数キャリア密度とほぼ同じ３×１０^１７ｃｍ^−３となる領域で使用するため、主ｐｉｎダイオードのバンドはほぼ平らに並んだ状態になっている。

ｐ−Ｓｉ層５とｎ−Ｓｉ層３は、ｐ^＋−Ｓｉ層１１、電極１４、ｎ^＋−Ｓｉ層１３を介して同一電位に保たれているので、間のｉ−Ｓｉ層４（厚さ２０ｎｍ）には拡散電位差（〜１Ｖ）による作り付けの電界（〜５００ｋＶ／ｃｍ）を生じている。この電界のため、ｉ−Ｓｉ層４とｐ−Ｓｉ層５の界面は、ｐ−Ｓｉ層５に注入された電子に対する吸い込み口となる。すなわち、ｉ−Ｓｉ層４とｎ−Ｓｉ層３は、ｉ−Ｓｉ層６からｐ−Ｓｉ層５に注入される電子に対するドレイン１９として機能する。同様に、ｉ−Ｓｉ層８とｐ−Ｓｉ層９は、ｉ−Ｓｉ層６からｎ−Ｓｉ層７に注入される正孔に対するドレイン２０として働く。本実施形態の位相変調器は、縦型ｐｉｎ構造の主ダイオード（５，６，７）の外側に電子に対するドレイン１９と、正孔に対するドレイン２０を付加したものであると言うことができる。

ｉ―Ｓｉ層の厚さが７０ｎｍの縦型ｐｉｎ構造なので、従来技術（図１０、図１１）の横型ｐｉｎダイオード（ｉ層の幅が１μｍ以上）と比べてｉ−Ｓｉ層６自体の応答は速い。しかし、ｐ−Ｓｉ層５とｎ−Ｓｉ層７の不純物密度は１０^１７ｃｍ^−３のオーダーであり、キャリア寿命は数ｎｓのオーダーとなる。ｐ^＋−Ｓｉ領域１１、ｎ^＋−Ｓｉ領域１５の電極近傍の少数キャリア寿命は１００ｐｓのオーダーであるが、ｐ領域５からｐ^＋領域１１への電子輸送とｎ領域７からｎ^＋領域１５への正孔輸送の問題もあるので、ドレイン１９、２０がなかったと仮定した場合の遮断周波数は１００ＭＨｚのオーダーにとどまる。

本実施形態では、ｉ−Ｓｉ層６からｐ−Ｓｉ層５に注入された電子の一部はｐ−Ｓｉ層５やｐ^＋−Ｓｉ層１３で再結合するが、大部分の電子はドレイン１９に引っ張られて、ｎ−Ｓｉ層３、ｎ^＋−Ｓｉ層１１、電極１４を介して排出される。同様に、ｉ−Ｓｉ層６からｎ−Ｓｉ層７に注入された正孔の一部はｎ−Ｓｉ層７やｎ^＋−Ｓｉ層１５で再結合するが、大部分の正孔はドレイン２０により加速されて、ｐ−Ｓｉ層９、ｐ^＋−Ｓｉ層１７、電極１８を通して排出される。

ｐ−Ｓｉ層５内の電子の濃度勾配を線形近似すると、厚さＷ_ｐのｐ−Ｓｉ層５内を電子が走行するのに要する時間τ_ｔは、

τ_ｔ＝Ｗ_ｐ ^２／（２Ｄ_ｅ）＝ｑＷ_ｐ ^２／（２μ_eｋＴ） 式（IIａ）

により推算できる。ここでＤ_ｅはｐ領域内の電子の拡散係数であり、アインシュタインの関係より、Ｄ＝μｋＴ／ｑである。ただし、ｑは電子の素電荷、μ_eは電子の移動度、ｋはボルツマン定数、Ｔは絶対温度である。同様に、ｎ−Ｓｉ層７内の正孔走行時間は、

τ_ｔ＝ｑＷ_n ^２／（２μ_hｋＴ） 式（IIｂ）

となる。ただし、Ｗ_ｎはｎ−Ｓｉ層７の厚さ、μ_hは正孔の移動度である。

温度依存性を無視すれば、Ｓｉ内の移動度は下式によりモデル化される。

ただし、E は電界強度であり、

である。Ｓｉの移動度パラメータにはいろいろなモデルがあるが、ここでは表１の値を仮定した。

ｐ−Ｓｉ層５、ｎ−Ｓｉ層７内部の電界は無視できるので、不純物密度Ｎ_ｄｏｐ＝３×１０^１７ｃｍ^−３、（ｐｎ）^１／２＝（Ｎ_ｄｏｐ ^２／２）^１／２
を仮定すると、式（IIIａ）、（IIIｂ）より電子と正孔の移動度はμ_e＝３３８ｃｍ^２／Ｖ／ｓ、μ_h＝１２６ｃｍ^２／Ｖ／ｓと推算される。この値を式（IIａ）、（IIｂ）に代入すれば、ｐ−Ｓｉ層５内の電子走行時間は０．５ｐｓ、ｎ−Ｓｉ層７内の正孔走行時間は１．４ｐｓと推算される。すなわち、ドレイン１９、２０の存在により、実効的な少数キャリア寿命は１ｐｓ程度にまで短縮されることになる。厚さ７０ｎｍのｉ−Ｓｉ層６内のキャリア輸送の影響を加えたとしても。応答時定数は５ｐｓ前後（遮断周波数〜３０ＧＨｚ）となる。

図５に本実施の形態の光変調素子と従来技術のマッハ・ツェンダ干渉計型光変調器の小信号周波数応答特性を比較する。実線は、実施形態１の光変調素子（レーストラック共振器型光変調器）の応答、一点差線は後述の実施形態２のマッハ・ツェンダ干渉計型光変調器の応答、点線は従来技術のマッハ・ツェンダ干渉計型光変調器の応答である。−３ｄＢ遮断周波数は、それぞれ３２ＧＨｚ、７．５ＧＨｚ、５２０ＭＨｚであった。本実施形態１の光変調素子を用いれば、従来技術の光変調器と比べて６０倍も高速に動作させることができる。ここでは電気的な周波数応答のみを示したが、実施形態１のレーストラック共振器は、このほかに透過スペクトルによる遮断帯域制限（１０ｄＢ遮断帯域幅〜１０ＧＨｚ）も受ける。このため、１０ＧＨｚ以上では周波数を上げるほど消光比の低下が顕著になる。

なお、光変調部のキャリア密度Ｎと電流Ｉの間には、

の関係があるから、実効的なキャリア寿命τの短い本実施の形態の光変調器には、同じキャリア密度変化ΔＮを得るために必要な電流密度が大きくなるというデメリットもある。ここで、Ｖはキャリア密度変化の起こる部分の体積である。しかし、本実施形態はマイクロ・リング共振器型光変調器であり、十分な変調を得るためのキャリア密度変化は、前述の従来技術のマッハ・ツェンダ干渉計型光変調器の１／３０の１×１０^１７ｃｍ^−３程度でよい。また、ｉ―Ｓｉ層６の体積Ｖ（厚さ７０ｎｍ×幅４５０ｎｍ×周回長約４０μｍ）は従来技術のマッハ・ツェンダ干渉計型光変調器のｉ−Ｓｉ領域１０３の体積より一桁以上小さい。したがって、ｉ−Ｓｉ領域１０３の光閉じ込め係数を３０％とすれば、電流振幅は従来技術の光変調器のＤＣ駆動の場合とほとんど同じ２４ｍＡとなる。

図６に本実施形態の光変調器の出力波形の例を示す。図１０の従来技術の光変調器では大きなプリエンファシスをかけることなしには高速変調できなかったのに対し、本実施形態の光変調器はＤＣとほとんど同じ変調振幅で１０Ｇｂｐｓの変調が可能である。駆動電流振幅の若干の増大と消光比の低下を許容すれば、２０Ｇｂｐｓ以上でも動作する。原理的には、リング共振器の半径をさらに小さくしてスペクトル帯域幅を広げることにより、４０Ｇｂｐｓでも動作するリング共振器を実現することも可能である。

ただし、本実施形態の光変調器は拡散容量が小さいので、配置によっては配線、電極等の寄生容量成分が速度制限要因として効いてくる恐れがある。高速動作させる場合は、この点についても注意が必要である。

また、素子サイズの割に電流が大きめになるので、駆動電圧を上げないために、電極の接触抵抗、終端抵抗などの直列抵抗成分をできるだけ小さく抑えることが望まれる。

本実施形態の光変調器はＳＯＩ基板を使っていないので、駆動用高速ＣＭＯＳ回路の上に積層集積化可能である。本実施形態の光変調器のサイズは小さいので、近接集積化された駆動回路と本実施形態の光変調器の電極をビア配線で直結すれば、４０Ｇｂｐｓでも集中定数回路として扱え、インピーダンス整合のための直列に終端抵抗を入れる必要がない。このため、終端抵抗による駆動電圧の上昇がなく、消費電力も大幅に低減できる。

なお、本実施形態のａ−Ｓｉの部分（一部ないしすべて）をポリＳｉや結晶Ｓｉに置き換えてもよいし、ポリＳｉの部分（一部ないしすべて）を結晶Ｓｉやａ−Ｓｉに置き換えてもよい。Ｓｉの一部ないしすべてをＳｉＧｅやＳｉＣなどに置き換えてもよい。光導波路の上部や周囲を絶縁膜で覆ってもよいし、ＳｉＯ_２の一部やすべてをＳｉＮ、ＳｉＯＮ、ＴｉＯ_２等、他の絶縁膜で置き換えてもよい。マイクロ・リング共振器型光変調器は温度変化に極めて敏感なので、可能ならば、ＳｉＯ_２の代わりに屈折率の温度係数が負の材料をクラッドに用いて温度依存性を小さくすることが望まれる。

本実施形態では最下層の導電型をｎ型としたが、ｐ型とｎ型の順序を変更して、下からｐ−ｉ−ｎ−ｉ−ｐ−ｎの順にしてもよい。ｐ領域やｎ領域の中の不純物密度分布や、ｉ領域との境界部の不純物分布形状なども、必要に応じて様々な変形が可能である。

上記の実施形態１では、ｐ−Ｓｉ層５とｎ−Ｓｉ層３は電極１４で接続されており、ｎ−Ｓｉ層７とｐ−Ｓｉ層９は電極１８を介して接続されているため、二端子素子となっていた。本実施の形態は、必ずしも二端子素子である必要はなく、ｐ−Ｓｉ層５、ｎ−Ｓｉ層３、ｎ−Ｓｉ層７、ｐ−Ｓｉ層９のそれぞれにかかる電圧を独立に変えられるようにすることで、新たな機能を付加することができる。

例えば、ｐ−Ｓｉ層５とｎ−Ｓｉ層３の間と、ｎ−Ｓｉ層７とｐ−Ｓｉ層９の間のそれぞれに、ダイオードがＯｎしない程度の適度な順バイアスをかけることにより、少数キャリアのドレインとしての効果を弱めて実効的なキャリア寿命をのばすことができる。実効的なキャリア寿命を伝送データレートに見合った値に制御することで、変調電流や消費電力の必要以上の上昇を抑えることができる。

さらに、ｐ−Ｓｉ層５とｎ−Ｓｉ層３の間と、ｎ−Ｓｉ層７とｐ−Ｓｉ層９の間のそれぞれに印加する電圧を可変にすれば、実効的な少数キャリア寿命を調整することが可能となる。主たるダイオードに印加する電圧に応じて、あらかじめプロフラムされた値の電圧を印加するようにして、高速性と消費電力のトレードオフを最適な状態に保つようにしてもよい。そのほか、伝送すべきデータが少ないときはキャリア寿命を長めにして低データ・レートで伝送することにより消費電力を抑え、伝送すべきデータが多いときはキャリア寿命を短くして高速変調を行うというような使い方も可能である。

あるいは、ｎ−Ｓｉ層３とｐ−Ｓｉ層９には固定電圧をかけておき、ｐ−Ｓｉ層５とｎ−Ｓｉ層７に印加する電圧を高速変調するという使い方もできる。例えば、ｎ−Ｓｉ層３には＋０．６Ｖ、ｐ−Ｓｉ層９には−０．６Ｖの固定電圧をかけておき、ｐ−Ｓｉ層５とｎ−Ｓｉ層７に印加する電圧を、Ｏｎ時にはそれぞれ＋０．６Ｖ、−０．６Ｖ、Ｏｆｆ時にはそれぞれ＋０．４Ｖ、−０．４Ｖとする。この構成では変調電圧印加により外側の二つの補助ｐｉｎダイオードにかかる電圧は０〜−０．２Ｖの範囲で変化するが、少数キャリアに対するドレインとしての機能は前記実施形態１の場合とまったく同様であり、光変調素子の低電圧・高速駆動が可能である。

［第２の実施の形態］
図７は実施形態２の光変調素子（対称マッハ・ツェンダ干渉計型光変調器）の概略構成を示すための平面図である。このマッハ・ツェンダ干渉計は、入力光導波路５１、マルチモード干渉計（ＭＭＩ）型１×２光カプラ５２、第一の分岐５３ａ、第二の分岐５３ｂ、マルチモード干渉計（ＭＭＩ）型２×２光カプラ５４、出力光導波路５５ａ、５５ｂからなり、他の光導波路、光素子とともに光集積回路の一部を構成している。

このうち、第一の分岐５３ａと第二の分岐５３ｂの一部（長さ約１００μｍ）は、それぞれ第一の位相変調器５６ａと第二の位相変調器５６ｂになっている。光導波路のそれ以外の部分は、厚さ２２０ｎｍ、幅４５０ｎｍのアンドープａ−Ｓｉ受動光導波路からなる。

図８はこの対称マッハ・ツェンダ干渉計型光変調器の一部である位相変調器５６ａ、５６ｂの断面構造を説明する図である。この光位相変調器は、Ｓｉ基板６１、厚さ３μｍのＳｉＯ_２膜（ＢＯＸ層）６２、ｉ−Ｓｉ層６３（ｐ型でアクセプタ密度＜１×１０^１６ｃｍ^−３）からなるＳＯＩ基板を用いて作製されている。ｉ−Ｓｉ層６３は、幅４５０ｎｍのメサ部６３ａは厚さ２２０ｎｍで、残りの部分は厚さ５０ｎｍのスラブ層６３ｂに加工されている。導波光はこのいわゆるリブ光導波路構造を伝搬する。

スラブ層６３ｂには、イオン注入とアニールによりｎ^＋領域６４、ｐ領域６５、ｎ領域６６、ｐ^＋領域６７が形成されている。ｎ^＋領域６４とｐ領域６５の間と、ｎ領域６６とｐ^＋領域６７の間には、それぞれ幅１００ｎｍのアンドープのまま残されたｉ領域６８、６９がある。ｐ領域６５の上にはｐ^＋ポリＳｉ膜７０が接しており、ＳｉＯ_２膜７１の上に延伸している。また、ｎ領域６６の上にはｎ^＋ポリＳｉ膜７２が接しており、ＳｉＯ_２膜７２の上に延伸している。ｎ^＋領域６４とｐ^＋ポリＳｉ膜７０の上には電極７４が、ｐ^＋領域６７とｎ^＋ポリＳｉ膜７２の上には接地電極７５が形成されている。

ｐ領域６５、ｎ領域６６と光導波路メサ６３ａの間の間隔は、それぞれ５００ｎｍである。ｐ領域６５とｎ領域６６の幅は、それぞれ１００ｎｍである。電極７４，７５と光導波路メサ部６３ａの間の距離は７００ｎｍである。ｎ＋領域６４のドナー密度は１×１０^２０ｃｍ^−３、ｐ領域６５のアクセプタ密度は３×１０^１８ｃｍ^−３、ｎ領域６６のドナー密度は３×１０^１８ｃｍ^−３、ｐ＋領域６７のアクセプタ密度は１×１０^２０ｃｍ^−３である。ｎ^＋ポリＳｉ膜７２とｐ^＋型ポリＳｉ膜７０の多数キャリア密度は５×１０^１９ｃｍ^−３である。

ｐ^＋領域６７とｎ^＋ポリＳｉ膜７２ａ、７２ｂの上に形成されたオーミック電極７５は、二つの位相変調器５６ａ、５６ｂの共通電極で、接地されている。ｎ^＋領域６４ａとｐ^＋型ポリＳｉ膜７０ａの上に形成されたオーミック電極７２ａから電流を注入すれば、コア領域内のキャリア密度が増大し、式（Ｉ）のキャリア・プラズマ効果により屈折率が小さくなる。その結果、第一の位相変調器５６ａを伝搬する光の位相が変調される。同様に、ｎ^＋領域６４ｂとｐ^＋型ポリＳｉ層７０ｂの上に形成されたオーミック電極７２ｂから電流を注入すれば、第二の位相変調器２６ｂを伝搬する光の位相が変調される。

入力光導波路５１からＭＭＩカプラ５２に入射した光は、第一の分岐５３ａと第二の分岐５３ｂに二等分され、位相変調器５６ａ、５６ｂで位相変調を受けたのち、２×２ ＭＭＩカプラ５４を通して出力光導波路５５ａ、５５ｂに出力される。このとき、二つの分岐５３ａ、５３ｂからＭＭＩカプラ５４に入射する光の干渉により、出力光導波路５５ａと５５ｂに出力される光の割合が変化する。

二つの分岐５３ａ、５３ｂからＭＭＩカプラ５４に入射する光の位相差と二つの出力光導波路５５ａ、５５ｂから出力される光パワーの関係を図９に示す。実線は初期設定時の応答特性、点線は温度や波長が変化したときの応答特性である。対称性により、温度や波長が変化しても、二つの出力光導波路５５ａ、５５ｂに出力される光の大小関係は逆転しない。したがって、シングルエンド伝送の場合と比べて一桁小さな消光比でも信号伝送を行うことができる。キャリア密度変化は１×１０^１７ｃｍ^−３程度でよい。

実施形態２の光位相変調器は従来構造と類似の横型ｐｉｎダイオードの外側に、ｉ領域６８とｎ^＋領域６４からなる電子のドレインと、ｉ領域６９とｐ^＋領域６７からなる正孔のドレインを付加した構造となっており、その動作原理は実施形態１の位相変調器とほぼ同じである。ただし、ｐ領域６５とｎ領域６６は不純物密度が３×１０^１８ｃｍ^−３で、幅が１００ｎｍあるので、ｐ領域６５とｎ領域６６の少数キャリア寿命はそれぞれ１５ｐｓ、３０ｐｓとなる。実施形態２の光変調器の小信号周波数応答特性を図５に一点鎖線で示す。−３ｄＢ遮断周波数は７．５ＧＨｚで、図１０の従来型光変調器（点線）と比べて一桁以上の応答速度改善が図れている。この光変調器を用いれば、プリエンファシスなしに１０Ｇｂｐｓ動作を実現できる。

本実施形態で用いる差動光伝送方式では、従来技術のシングルエンド光伝送方式と比べてキャリア密度変化が一桁程度小さくてよいので、従来技術の光変調器と比べて実効的なキャリア寿命が一桁短いのにもかかわらず、従来の光変調器と同程度の駆動電流で使用することができる。駆動電流が同程度なら駆動電圧もほとんど同じなので、プリエンファシスをかけないですむ分、消費電力も小さい。

マッハ・ツェンダ干渉計の二つの分岐は対称である必要はなく、光路長が異なる非対称構造であってもよい。この場合、出力は波長依存性を持つことになるが、導波路に近接して設けたマイクロ・ヒータ等で一方の分岐の温度を変化させることによって位相バイアスを調整することで、使用波長における二出力のバランスを取ることが可能である。

本実施形態のマッハ・ツェンダ干渉計は、一方の位相変調器を固定バイアスの高速変調用、もう一方の位相変調器をバイアス調整用（例えば、波長、温度等の変動に対して動作点をフィードバック制御するのに使用する）として役割を分担させることも可能である。この場合、高速変調しないバイアス調整用の位相変調器は、従来技術のｐｉｎダイオード構造でよい。中央の電極を第一の分岐と第二の分岐で分離したり、接地せずに駆動回路と接続したりすることも可能である。

また、本実施形態は出力光カプラに２×２ＭＭＩカプラ５４を用いた二出力型であるが、出力光カプラに２×１ＭＭＩカプラを用いれば、一出力型の光強度変調器として使用できる。本実施の形態の光変調素子は、高速のＯｎ／Ｏｆｆ光スイッチ（一出力型）や光分岐スイッチ（二出力型）として応用することもできる。その他、本実施の形態の趣旨を逸脱しない範囲で様々に変形、応用することができる。

上記実施形態１は、第２のｎ型半導体領域、第２の低不純物密度半導体領域、第１のｐ型半導体領域、第１の低不純物密度半導体領域、第１のｎ型半導体領域、第３の低不純物密度半導体領域、および第２のｐ型半導体領域を順次ＳＯＩ基板上に積み上げた積層型の素子を、レーストラック共振器に適用した例を示した。また、実施形態２は、第２のｎ型半導体領域、第２の低不純物密度半導体領域、第１のｐ型半導体領域、第１の低不純物密度半導体領域、第１のｎ型半導体領域、第３の低不純物密度半導体領域、および第２のｐ型半導体領域をＳＯＩ基板上に配置した並置型の素子をマッハ・ツェンダ干渉計型光変調器に適用した例をそれぞれ示したが、これらの組み合わせは本質的なものではなく、積層型の素子でマッハ・ツェンダ干渉計型光変調器を構成しても良いし、並置型の素子でレーストラック共振器を構成しても良いことはもちろんである。

また、電子に対するドレインと正孔に対するドレインのうち、一方を積層型、他方を横型とした折衷構造も可能である。

マイクロ・リング共振器型光変調器として、一本の入出力導波路と一個のレーストラック共振器が結合した実施形態１についてのみ説明を行ったが、二本の光導波路の間にリング共振器を配した二出力型のマイクロ・リング光変調器を用いてもよい。この場合、入射側の導波路のスルー出力と反対側の導波路のドロップ出力が相補的に変調されることになる。そのほか、リング共振器が複数個結合した多重リング共振器型光変調器、マッハ・ツェンダ干渉計のアームにリング共振器を結合させた光変調器など、様々な変形が可能である。

［第３の実施の形態］
図１０は、実施形態３に係わる光変調素子（差動出力型のマッハ・ツェンダ干渉計型光変調器）の位相変調器の断面構造を概略的に示す図である。

この光位相変調器は、Ｓｉ基板２０１、厚さ３μｍのＳｉＯ_２膜（ＢＯＸ層）２０２、厚さ５０ｎｍのｉ−Ｓｉ層２０３（ｐ型でアクセプタ密度＜１×１０^１６ｃｍ^−３）からなるＳＯＩ基板を用いて作製されている。ｉ−Ｓｉ層２０３の上には、幅４５０ｎｍ、厚さ７０ｎｍのストライプ状にｉ−ＳｉＧｅ層２０４が形成されている。ｉ−Ｓｉ層２０３のｉ−ＳｉＧｅ層２０４の両脇のｉ−ＳｉＧｅ層２０４から少し離れた部分には、それぞれｎ^＋−Ｓｉ領域２０５とｐ^＋−Ｓｉ領域２０６が形成されており、それぞれ、電極２０７と電極２０８により外部から電圧を印加できるようになっている。

ｉ−ＳｉＧｅ層２０４の脇のｉ−Ｓｉ層２０３とｎ^＋−Ｓｉ層２０５の上にはＳｉＯ_２層２１１が形成されており、ｉ−ＳｉＧｅ層２０４の反対側の脇のｉ−Ｓｉ層２０３とｐ^＋−Ｓｉ層２０６の上にはＳｉＯ_２層２１２が形成されている。ＳｉＯ_２層２１１の上部には、ｉ−ＳｉＧｅ層２０４に接してｐ−ポリＳｉ層２１３（アクセプタ密度〜１×１０^１７ｃｍ^−３）が、さらにその外側にはｐ^＋−ポリＳｉ層２１４が形成されている。また、ＳｉＯ_２層２１２の上部には、ｉ−ＳｉＧｅ層２０４に接してｎ−ポリＳｉ層２１５（ドナー密度〜１×１０^１７ｃｍ^−３）が、さらにその外側にはｎ^＋−ポリＳｉ層２１６が形成されている。ｐ^＋−ポリＳｉ層２１４とｎ^＋−ポリＳｉ層２１６の上には、それぞれ電極２１７、２１８が形成されており、外部から電圧を印加できるようになっている。
ｉ−Ｓｉ層２０３とｉ−ＳｉＧｅ層２０４は第１の低不純物密度半導体層、ｐ型ポリＳｉ層２１３、２１４は第１のｐ型半導体層（正孔注入層）、ｎ型ポリＳｉ層２１５、２１６は第１のｎ型半導体層（電子注入層）、ｐ^＋−Ｓｉ領域２０６は第2のｐ型半導体層（正孔に対するドレイン）、ｎ^＋−Ｓｉ領域２０５は第2のｎ型半導体層（電子に対するドレイン）に相当する。

干渉計全体の構成や動作については、前述の実施形態２の場合（図７、図９）とほぼ同様なので、詳しい説明は省略する。入力ＭＭＩ５２で分岐した光は位相変調器５６ａ、５６ｂを通って出力ＭＭＩ５４に導かれる。位相変調器５６ａ、５６ｂにおいては、周囲より屈折率の高いｉ−ＳｉＧｅ層２０４を中心とする部分が、光導波路のコアとなる。電極２０７，２０８、２１７、２１８を介して各半導体層に適切な電圧を印加することにより、ｉ−ＳｉＧｅ層２０４内のキャリア密度が変調され、ｉ−ＳｉＧｅ層２０４を中心とする光導波路の実効屈折率が変化し、伝搬光の位相が変調される。

最初に、電極２０７、２０８は外部と接続されておらず、電極２１８が接地されていて、電極２１７に正電圧Ｖ_Ｆを印加する場合の動作を考える。電圧無印加時にはｉ−ＳｉＧｅ領域２０４が電子や正孔に対するポテンシャル障壁となるため、電流は流れない。電極２１７に印加する電圧を上げていくと、ｉ−ＳｉＧｅ領域２０４内の電界強度が上昇するとともに、ｐ−ポリＳｉ層２１３やｎ−ポリＳｉ層２１５からみたｉ−ＳｉＧｅ層２０４の実効的なポテンシャル障壁が低下するので、ｐ−ポリＳｉ層２１３とｎ−ポリＳｉ層２１５から、それぞれ正孔と電子がｉ−ＳｉＧｅ層２０４に注入される。ｉ−ＳｉＧｅ２０４と周囲のＳｉ層２０３、２１３、２１５との間のヘテロ接合が障壁となるため、電子と正孔はｉ−ＳｉＧｅ層２０４内に滞留する。したがって、電流は主としてｉ−ＳｉＧｅ層２０４内でのキャリア再結合により流れることになる。このため、位相変調器の応答はキャリア寿命（数百ｐｓ〜数ｎｓ）で制約されることとなり、プリエンファシスなしに高速・高効率の位相変調を行うことができない。

次に、電極２０７にＶ_Ｆ／２より高い電圧Ｖ_ｎｄ、電極２０８にＶ_Ｆ／２より低い電圧Ｖ_ｐｄを与えた場合を考える。電圧差｜Ｖ_ｎｄ−Ｖ_Ｆ／２｜、｜Ｖ_Ｆ／２−Ｖ_pｄ｜を上げていくと、ｉ−Ｓｉ層２０３のスラブ領域の電界強度が増大する。その影響で、図１０のｉ−ＳｉＧｅ層２０４の右下近傍で電子に対するヘテロ障壁が低下し、左下近傍で正孔に対するヘテロ障壁が低下する。したがって、電圧差｜Ｖ_ｎｄ−Ｖ_Ｆ／２｜、｜Ｖ_Ｆ／２−Ｖ_pｄ｜を調整することで、ｉ−ＳｉＧｅ層２０４からの電子と正孔の排出レート、ひいては実効的なキャリア寿命を制御することができる。

電極２０７と電極２１７の間に印加する電圧と電極２０８と電極２１８の間に印加する電圧を、電極２１７と電極２１８の間に印加する電圧Ｖ_Ｆの関数として適切に変化させることにより、高速、かつ低消費電力の位相変調が可能になる。もちろん、ヘテロ障壁によるキャリア堰き止め効果とドレインによるキャリア排出レートを適切にバランスさせれば、電極２０７と電極２１７、電極２０８と２１８をそれぞれ接続（共通化）したり、あるいは、電極２０７、２０８にそれぞれ所定の固定電圧を印加するようにしたりすることも可能である。

第１の低不純物密度半導体層の周囲の第１のｐ型半導体層（正孔注入層）、第１のｎ型半導体層（電子注入層）、第2のｐ型半導体層（正孔に対するドレイン）、第2のｎ型半導体層（電子に対するドレイン）の配置の仕方、禁制帯幅の狭い半導体領域の有無やその配置の仕方など、本実施の形態にはいろいろなバリエーションがある。

しかし、ｐｉｎダイオード構造の実施形態１、２の場合とは異なって、本実施形態の素子はｎｉｎ構造やｐｉｐ構造の性質も有しているため、構造によっては第１の低不純物密度半導体内に大きな電位分布ができ、ドリフト電流が流れてキャリア密度が十分に上げられなかったり、電子と正孔の分布が偏ったりする。このような問題を避けるためには、上記の実施形態３のように、光導波構造内に禁制帯幅の狭い半導体領域を設けたり、あるいは、電子電流の流路と正孔電流の流路が第１の低不純物密度半導体内で交わるように注入層とドレインを配置したりするのが好ましい。このようにした方が、第１の低不純物密度半導体層内にキャリアが溜まりやすく、電子と正孔の間の引力やスクリーニング効果により、電位やキャリア分布を均一に近づけやすい。その結果、導波モードとキャリア密度の変化する領域のオーバーラップを改善でき、電圧変化に対するキャリア密度変化も大きくできる。

本実施の形態は上記の実施形態に限定されるものではなく、発明の趣旨を逸脱しない範囲で様々な変形、応用が可能である。ｐ−ポリＳｉ層２１３やｎ−ポリＳｉ層２１５は、ｉ−ＳｉＧｅ層２０４の側から高不純物密度ポリＳｉ層２１４、２１６に向けて不純物密度が増大するようにしてもよいし、ｉ−Ｓｉ層２０３とｎ^＋−Ｓｉ領域２０５やｐ^＋−Ｓｉ領域２０６の間に不純物密度が中間の層を挟んでもよい。また、ＳｉＯ_２層２１１、２１２を電極側で厚くして、ｎ^＋−Ｓｉ層２０５とｐ^＋−ポリＳｉ層２１４の間の静電容量やｐ^＋−Ｓｉ層２０６とｎ^＋−ポリＳｉ層２１６の間の静電容量を小さくしてもよい。もちろん、リング共振器型光変調器との組み合わせも可能である。

以上、詳述したように、本実施の形態によれば、従来のpin構造キャリア注入型光変調素子と比べて高速で、pn逆バイアス型（空乏モード）の光変調素子より小型で低電圧動作可能な光変調素子が実現できる。本実施の形態の光変調素子を使えば、プリエンファシスをかけることなしに、低電圧駆動で高速の光変調をかけることができる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１、６１、１０１、２０１： Ｓｉ基板
２、６２、１０２、２０２： ＳｉＯ_２
３： ｎ−Ｓｉ層（第２のｎ型半導体領域）
４： ｉ−Ｓｉ層（第２の低不純物密度半導体領域）
５： ｐ−Ｓｉ層（第１のｐ型半導体領域）
６： ｉ−Ｓｉ層（第１の低不純物密度半導体領域）
７： ｎ−Ｓｉ層（第１のｎ型半導体領域）
８： ｉ−Ｓｉ層（第３の低不純物密度半導体領域）
９： ｐ−Ｓｉ層（第２のｐ型半導体領域）
１０： 光導波路コア
１１、１５： ｎ^＋−Ｓｉ層
１２、１６、７１、７３、２１１、２１２： ＳｉＯ_２層
１３、１７： ｐ^＋−Ｓｉ層
１４、１８、７４、７５、１０６、１０７、２０７、２０８、２１７、２１８： 電極
１９： 電子に対するドレイン
２０： 正孔に対するドレイン
２１： 直線光導波路
２２： レーストラック共振器
２３： 方向性結合器
５１： 入力光導波路
５２： １×２光カプラ
５３ａ： 第一の分岐
５３ｂ： 第二の分岐
５４： ２×２光カプラ
５５ａ、５５ｂ： 出力光導波路
５６ａ、５６ｂ： 位相変調器
６３： ｉ−Ｓｉ領域（第１の低不純物密度半導体領域）
６３ａ、１０３ａ： 光導波路メサ
６３ｂ，１０３ｂ： スラブ
６４： ｎ^＋領域（第２のｎ型半導体領域）
６５： ｐ領域（第１のｐ型半導体領域）
６６： ｎ領域（第１のｎ型半導体領域）
６７： ｐ^＋領域（第２のｐ型半導体領域）
６８： ｉ領域（第２の低不純物密度半導体領域）
６９： ｉ領域（第３の低不純物密度半導体領域）
７０、２１４： ｐ^＋型ポリＳｉ
７２、２１６： ｎ^＋型ポリＳｉ
１０３、２０３： ｉ−Ｓｉ領域
１０４、２０６： ｐ^＋領域
１０５、２０５： ｎ^＋領域
２０４： ｉ−ＳｉＧｅ
２１３： ｐ型ポリＳｉ
２１５： ｎ型ポリＳｉ

Claims (12)

1. 少なくとも第１のｐ型半導体領域と第１のｎ型半導体領域とその間に形成された第１の低不純物密度半導体領域からなり、該第1の低不純物密度半導体領域内のキャリア密度を電流注入により変化させて、該第一の低不純物密度半導体領域の少なくとも一部を含むように設けられた光導波構造を伝搬する光の位相を変調する光変調素子において、第１のｐ型半導体領域の外側に第２の低不純物密度半導体領域を介して第２のｎ型半導体領域が設けられており、第１のｎ型半導体領域の外側に第３の低不純物密度半導体領域を介して第２のｐ型半導体領域が設けられていることを特徴とする光変調素子。
2. 前記第１のｐ型半導体領域と第２のｎ型半導体領域が電気的に接続されてほぼ同電位になっており、かつ、第１のｎ型半導体領域と第２のｐ型半導体領域が電気的に接続されてほぼ同電位になっていることを特徴とする請求項１記載の光変調素子。
3. 前記の各半導体領域はＳｉを主たる構成要素としてなることを特徴とする、請求項１ないし２記載の光変調素子。
4. 前記請求項１記載の半導体領域構造がマイクロ・リング共振器型光変調器の一部として用いられていることを特徴とする請求項１ないし３記載の光変調素子。
5. 前記請求項１記載の半導体領域構造が差動出力型のマッハ・ツェンダ干渉計型光変調器の一部として用いられていることを特徴とする請求項１ないし３記載の光変調素子。
6. 第１の低不純物密度半導体領域を囲んで第１のｐ型半導体領域と第１のｎ型半導体領域と第2のｐ型半導体領域と第2のｎ型半導体領域とが直接相互に接しないように設けられており、第１のｐ型半導体領域と第１のｎ型半導体領域と第２のｐ型半導体領域と第２のｎ型半導体領域の少なくとも二つの間の電圧を変化させて第1の低不純物密度半導体領域内のキャリア密度を変化させることにより、該第１の低不純物密度半導体領域の少なくとも一部を含む光導波構造を伝搬する光の位相を変調する光変調素子。
7. 電圧を加えて前記第１の低不純物密度半導体領域内にキャリアを注入する際に、前記第１のｐ型半導体領域と第2のｐ型半導体領域の間の正孔の流路と、前記第１のｎ型半導体領域と第2のｎ型半導体領域の間を電子の流路とが、前記第1の低不純物密度半導体領域内で交差していることを特徴とする、請求項６記載の光変調素子。
8. 前記第１のｐ型半導体領域と第２のｎ型半導体領域が電気的に接続されてほぼ同電位になっており、かつ、第１のｎ型半導体領域と第２のｐ型半導体領域が電気的に接続されてほぼ同電位になっていることを特徴とする請求項６ないし７記載の光変調素子。
9. 前記の各半導体領域はＳｉを主たる構成要素としてなることを特徴とする、請求項６ないし８記載の光変調素子。
10. 少なくとも第１の低不純物密度半導体領域の光導波構造の内部に、前記半導体領域の他の部分と比べて禁制帯幅の小さい部分があることを特徴とする、請求項６ないし９記載の光変調素子。
11. 前記請求項１記載の半導体領域構造がマイクロ・リング共振器型光変調器の一部として用いられていることを特徴とする請求項６ないし１０記載の光変調素子。
12. 前記請求項１記載の半導体領域構造が差動出力型のマッハ・ツェンダ干渉計型光変調器の一部として用いられていることを特徴とする請求項６ないし１０記載の光変調素子。
    
    

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