JP2012042241A - リーク電流測定回路およびリーク電流測定方法 - Google Patents

Abstract

【課題】被測定デバイスにおけるリーク電流をより高精度で測定する。
【解決手段】被測定デバイス１０におけるリーク電流を一端で受け、他端からミラー電流を出力するカレントミラー回路（ＭＰ１、ＭＰ２に相当）と、リーク電流を間接的に測定する測定系２０を接続する測定端子Ｔ１と、カレントミラー回路の一端を測定端子Ｔ１と接続可能とするスイッチ素子ＳＷ１と、カレントミラー回路の他端を測定端子Ｔ１と接続可能とする、スイッチ素子ＳＷ１と排他的に開閉されるスイッチ素子ＳＷ２と、を備える。
【選択図】図１

Description

本発明は、リーク電流測定回路およびリーク電流測定方法に係り、特に、半導体デバイスのリーク電流の測定技術に係る。

半導体デバイスの微細化構造の進展に伴い、デバイスのリーク電流の電流値がデバイスを組み合わせた回路動作に与える影響が顕在化している。また、リーク電流は、半導体デバイスの生産上のばらつきに大きく影響される。したがって、半導体デバイスの特性検査において回路動作を確認するため個々のデバイスのリーク電流を高精度で測定することが求められている。

このようなリーク電流の測定における精度を上げるための技術が特許文献１に開示されている。図８は、特許文献１に開示されているリーク電流測定回路の回路図である。図８において、それぞれｎ個（ｎは正整数）のＰＭＯＳトランジスタ１−１、１−２、……、１−ｎと、同じくｎ個のＮＭＯＳトランジスタ２−１、２−２、……、２−ｎが電源電圧と接地電位との間に配列されている。ＰＭＯＳトランジスタ１−１、１−２、……、１−ｎは、ソースが電源（ＶＤＤ）に共通接続され、ゲートは共通接続されて入力端子５１に接続されており、ドレインは共通接続されて出力端子５３に接続されている。また、ＮＭＯＳトランジスタ２−１、２−２、……、２−ｎは、ソースが接地電位に対して共通接続され、ゲートは共通接続されて入力端子５２に接続されており、ドレインは共通接続されて出力端子５３に接続されている。従って、全ＭＯＳトランジスタのドレインは共通接続されて出力端子５３に連結されている。

今、入力端子５１および５２に、それぞれ“Ｌ”レベルの信号を入力すると、ＰＭＯＳトランジスタ１−１、１−２、……、１−ｎは全てオン状態となり、ＮＭＯＳトランジスタ２−１、２−２、……、２−ｎは全てオフ状態となる。この状態において、ＰＭＯＳトランジスタ側からＮＭＯＳトランジスタ側のソースに流入する電流を測定する。この測定された電流をｎにより除算した電流値が、ＮＭＯＳトランジスタ１個分のソースに流れる平均リーク電流ＩＤＤＮである。

特開平５−４１４３６号公報

以下の分析は本発明において与えられる。

従来技術は、被測定デバイスであるＭＯＳトランジスタを並列に並べて合計値としてリーク電流を測定し、測定結果である電流値を並列に並べた個数で除算することで個々の被測定デバイスのリーク電流値としている。この場合、リーク電流は微小であるため多数の被測定デバイスを並列に接続する必要がある。したがって、異常なリーク電流を示す被測定デバイスが少数存在しても平均化されてしまい、異常なリーク電流を示す被測定デバイスが存在することを判別することが困難となる場合がある。すなわち、リーク電流をより高精度で測定することが困難である。

本発明の１つのアスペクト（側面）に係るリーク電流測定回路は、被測定系におけるリーク電流を一端で受け、他端からミラー電流を出力するカレントミラー回路と、リーク電流を間接的に測定する測定系を接続する測定端子と、カレントミラー回路の一端を測定端子と接続可能とする第１のスイッチ素子と、カレントミラー回路の他端を測定端子と接続可能とする、第１のスイッチ素子と排他的に開閉される第２のスイッチ素子と、を備える。

本発明の他のアスペクト（側面）に係るリーク電流測定方法は、被測定系におけるリーク電流をカレントミラー回路の一端で受けると共に、カレントミラー回路の一端の電位を測定して保持し、カレントミラー回路の他端におけるミラー電流を、保持した一端の電位に向け流れる電流として測定する。

本発明によれば、被測定系におけるリーク電流をより高精度で測定することができる。

本発明の第１の実施例に係るリーク電流測定回路の回路図である。 本発明の第１の実施例に係るリーク電流測定におけるフローチャートである。 本発明の第１の実施例に係るリーク電流測定回路の他の回路図である。 本発明の第２の実施例に係るリーク電流測定回路の回路図である。 本発明の第２の実施例に係るリーク電流測定回路の他の回路図である。 本発明の第３の実施例に係るリーク電流測定回路の回路図である。 本発明の第３の実施例に係るリーク電流測定回路の他の回路図である。 従来のリーク電流測定回路の回路図である。

本発明の実施形態に係るリーク電流測定回路は、被測定系（図１の１０に相当）におけるリーク電流を一端で受け、他端からミラー電流を出力するカレントミラー回路（図１のＭＰ１、ＭＰ２に相当）と、リーク電流を間接的に測定する測定系（図１の２０）を接続する測定端子（図１のＴ１）と、カレントミラー回路の一端を測定端子と接続可能とする第１のスイッチ素子（図１のＳＷ１）と、カレントミラー回路の他端を測定端子と接続可能とする、第１のスイッチ素子と排他的に開閉される第２のスイッチ素子（図１のＳＷ２）と、を備える。

リーク電流測定回路において、カレントミラー回路の一端と第１のスイッチ素子との間にユニティ・ゲイン・バッファ（図４のＢＵＦ）をさらに備え、ユニティ・ゲイン・バッファは、カレントミラー回路の一端に入力端を接続し、第１のスイッチ素子に出力端を接続し、第１のスイッチ素子が閉じた場合にカレントミラー回路の一端の電位を測定端子を介して測定系に供給可能とするようにしてもよい。

このようなリーク電流測定回路によれば、ユニティ・ゲイン・バッファを挿入することでインピーダンス変換を行い、被測定デバイスのインピーダンスが直接測定系から見えなくなる。したがって、測定系の内部インピーダンスより高いインピーダンスを持つ被測定デバイスの電圧測定が可能である。

リーク電流測定回路において、ユニティ・ゲイン・バッファの入力端に接続され、入力端からユニティ・ゲイン・バッファの内部への流入電流を補正する電流を供給するリーク補正回路（図６の３０）をさらに備えるようにしてもよい。

リーク電流測定回路において、リーク補正回路は、ユニティ・ゲイン・バッファの入力端から内部を見込んだ回路のレプリカとなる入力回路（図６の４０）と、入力回路における流入電流を一端で受け、他端から出力されるミラー電流をカレントミラー回路の一端に供給する補正用カレントミラー回路（図６のＭＰ３、ＭＰ４に相当）と、を備えるようにしてもよい。

リーク電流測定回路において、カレントミラー回路は、ミラー比が１より大きいことが好ましい。

このようなリーク電流測定回路によれば、カレントミラー回路によって電流の増倍が可能となり、被測定デバイスの並列接続数の低減が可能となる。したがって、被測定デバイスの回路規模を縮小させることができる。

本発明の実施形態に係るリーク電流測定方法は、被測定系におけるリーク電流をカレントミラー回路の一端で受けると共に、カレントミラー回路の一端の電位を測定して保持し、カレントミラー回路の他端におけるミラー電流を、保持した一端の電位に向け流れる電流として測定する。

以上のようなリーク電流測定方法によれば、カレントミラー回路の一端の電位を測定して電流測定時のバイアス電圧としてフィードバックすることで、カレントミラーのバイアス依存性を補正できる。したがって、リーク電流の高精度の測定が可能である。

以上のようにリーク電流測定において、リーク電流の高精度な測定が可能となる。したがって、被測定デバイスの並列数を少なくしても異常なリーク電流が発生した際に異常なデバイスの存在を判別することができる。すなわち、デバイスの選別時に高精度な良否判定が可能となる。

以下、実施例に即し、図面を参照して詳しく説明する。

図１は、本発明の第１の実施例に係るリーク電流測定回路の回路図である。図１において、リーク電流測定回路は、ＰＭＯＳトランジスタＭＰ１、ＭＰ２、スイッチ素子ＳＷ１、ＳＷ２、測定端子Ｔ１を備える。ＰＭＯＳトランジスタＭＰ１は、ソースを電源ＶＤＤに接続し、ドレインとゲートを被測定デバイス１０に接続する。ＰＭＯＳトランジスタＭＰ２は、ソースを電源ＶＤＤに接続し、ドレインをスイッチ素子ＳＷ２の一端に接続し、ゲートをＰＭＯＳトランジスタＭＰ１のゲートに接続する。ＰＭＯＳトランジスタＭＰ１、ＭＰ２は、カレントミラー回路を構成する。ここでＰＭＯＳトランジスタＭＰ２のサイズは、ＰＭＯＳトランジスタＭＰ１のサイズのＮ（Ｎ＞１）倍とし、ミラー比をＮとする。

スイッチ素子ＳＷ１は、一端をＰＭＯＳトランジスタＭＰ１のドレインに接続し、他端を測定端子Ｔ１に接続する。スイッチ素子ＳＷ２は、他端を測定端子Ｔ１に接続する。リーク電流測定装置である測定系２０は、測定端子Ｔ１に接続される。

以上のような構成のリーク電流測定回路は、被測定デバイス１０のリーク電流Ｉ１をカレントミラー回路の一端で受け、カレントミラー回路の他端からミラー電流Ｉ２（Ｉ２＝Ｎ・Ｉ１）を出力する。

次に、リーク電流測定における動作について説明する。図２は、本発明の第１の実施例に係るリーク電流測定におけるフローチャートである。

測定系２０は、スイッチ素子ＳＷ１をオン、スイッチ素子ＳＷ２をオフにして、測定端子Ｔ１の電圧、すなわち被測定デバイス１０に印加される電圧値Ｖ１を測定する（ステップＳ１）。

測定系２０は、測定した電圧値Ｖ１を内部に記憶する（ステップＳ２）。

測定系２０は、スイッチＳＷ１をオフ、スイッチＳＷ２をオンにし、測定系２０から測定端子Ｔ１に、ステップＳ２で求めた電圧値Ｖ１を印加する（ステップＳ３）。

測定系２０は、測定端子Ｔ１を介して流れ込むミラー電流Ｉ２を測定する（ステップＳ４）。ここでは、ステップＳ３、Ｓ４における測定機能を電圧印加電流計と呼ぶ。

測定系２０は、ステップＳ４で測定した電流値（Ｉ２）をミラー比Ｎで除算した値から被測定デバイス１０のリーク電流を算出する（ステップＳ５）。

測定系２０は、被測定デバイス１０のリーク電流値を設計時に決められた規格と比較し良否判定を行う（ステップＳ６）。

以上のようなリーク電流測定回路によれば、ＰＭＯＳトランジスタＭＰ２に流れる電流Ｉ２は、ＰＭＯＳトランジスタＭＰ１に流れる電流Ｉ１のミラー比（＝Ｎ倍）に比例し、ミラー比を適切な値に設定することで、測定される電流Ｉ２は測定系２０の測定精度に対して十分大きな電流となり、高い精度の測定が可能となる。

また、ＰＭＯＳトランジスタＭＰ２に流れる電流Ｉ２を測定する際に、ＰＭＯＳトランジスタＭＰ２のドレインにＰＭＯＳトランジスタＭＰ１のドレインの電圧Ｖ１が印加される。一般にＭＯＳトランジスタは、ゲート電圧が一定であっても、ドレイン電圧の変化に応じて若干のドレイン電流の変化が生じる特性を有する。ここでは、測定時にＰＭＯＳトランジスタＭＰ１、ＭＰ２のドレイン電圧を一致させ（カレントミラーのバイアス依存性の排除）、両者の電圧電流特性を合わせることで、より正確なミラー電流を測定することができる。

図３は、本発明の第１の実施例に係るリーク電流測定回路の他の回路図である。図１のリーク電流測定回路に対し、電源ＶＤＤと接地を互いに入れ換え、カレントミラー回路をＮＭＯＳトランジスタＭＮ１、ＭＮ２で構成する。このような構成では、高電位（電源ＶＤＤ）に接続された被測定デバイス１０ａのリーク電流の測定が、図１、図２で説明したと同様に可能である。

図４は、本発明の第２の実施例に係るリーク電流測定回路の回路図である。図４において、図１と同じ符号は、同一物を表し、その説明を省略する。図４のリーク電流測定回路は、図１に対し、カレントミラー回路の一端（ＰＭＯＳトランジスタＭＰ１のドレイン）とスイッチ素子ＳＷ１との間にユニティ・ゲイン・バッファＢＵＦをさらに備える。ユニティ・ゲイン・バッファＢＵＦは、カレントミラー回路の一端に入力端を接続し、スイッチ素子ＳＷ１に出力端を接続し、スイッチ素子ＳＷ１が閉じた場合にカレントミラー回路の一端の電位Ｖ１を利得１でバッファリングし、測定端子Ｔ１を介してＶ２として測定系２０に供給可能とする。測定時の動作は実施例１と同様である。

実施例１では被測定デバイス１０に印加される電圧Ｖ１は、スイッチ素子ＳＷ１がオン、スイッチ素子ＳＷ２がオフの時に、そのまま測定系２０に記憶される。これに対し、実施例２では、被測定デバイス１０に印加される電圧Ｖ１をユニティ・ゲイン・バッファＢＵＦに入力し、スイッチ素子ＳＷ１がオン、スイッチ素子ＳＷ２がオフの時、Ｖ１＝Ｖ２となり、測定系２０に記憶される。

実施例１のリーク電流測定回路において、測定系２０の入力インピーダンスが被測定デバイス１０のインピーダンスに比べて無視できるほど大きくはない場合、スイッチ素子ＳＷ１がオン、スイッチ素子ＳＷ２がオフの場合に得られる電圧は、スイッチ素子ＳＷ１がオフ、スイッチ素子ＳＷ２がオンの場合に被測定デバイス１０に実際に印加される電圧と異なってしまう。これはスイッチ素子ＳＷ１がオン、スイッチ素子ＳＷ２がオフの場合、被測定デバイス１０と測定系２０とが並列のインピーダンスとして見えるからである。

これに対し、実施例２のリーク電流測定回路によれば、ユニティ・ゲイン・バッファＢＵＦを介することにより、測定系２０の入力インピーダンスを無視することができる。したがって、スイッチ素子ＳＷ１がオン、スイッチ素子ＳＷ２がオフの場合に被測定デバイス１０に印加される電圧の正確な値が測定系２０に記憶される。

図５は、本発明の第２の実施例に係るリーク電流測定回路の他の回路図である。図４のリーク電流測定回路に対し、電源ＶＤＤと接地を互いに入れ換え、カレントミラー回路をＮＭＯＳトランジスタＭＮ１、ＭＮ２で構成する。このような構成では、高電位（電源ＶＤＤ）に接続された被測定デバイス１０ａのリーク電流の測定が同様に可能である。

図６は、本発明の第３の実施例に係るリーク電流測定回路の回路図である。図６において、図４と同じ符号は、同一物を表し、その説明を省略する。図６のリーク電流測定回路は、図４に対し、カレントミラー回路の一端（ＰＭＯＳトランジスタＭＰ１のドレイン）に接続されるリーク補正回路３０を備える。

リーク補正回路３０は、ＰＭＯＳトランジスタＭＰ３、ＭＰ４で構成される補正用カレントミラー回路と、補正用カレントミラー回路のカレント側（ＰＭＯＳトランジスタＭＰ３のドレイン）に接続される入力回路４０とを備える。入力回路４０は、ユニティ・ゲイン・バッファＢＵＦの入力リーク電流と同じ値のリーク補正電流を発生させる、ユニティ・ゲイン・バッファＢＵＦのバッファ入力部に相当する回路（レプリカ回路）である。補正用カレントミラー回路は、発生したリーク補正電流をリーク補正電流Ｉ３としてユニティ・ゲイン・バッファＢＵＦの入力端に供給する。

リーク補正回路３０は、ユニティ・ゲイン・バッファＢＵＦの入力端に対してリーク補正電流Ｉ３を供給することで、ユニティ・ゲイン・バッファＢＵＦの入力端におけるリーク電流を補正し、被測定デバイス１０に流れる電流とＰＭＯＳトランジスタＭＰ１に流れる電流Ｉ１が等しくなるよう機能する。したがって、ユニティ・ゲイン・バッファＢＵＦは、より正確なＶ１に等しいＶ２を測定系２０に供給することで、測定系２０は、より高い精度の測定が可能となる。

図７は、本発明の第３の実施例に係るリーク電流測定回路の他の回路図である。図６のリーク電流測定回路に対し、電源ＶＤＤと接地を互いに入れ換え、カレントミラー回路をＮＭＯＳトランジスタＭＮ１、ＭＮ２で構成する。このような構成では、高電位（電源ＶＤＤ）に接続された被測定デバイス１０ａのリーク電流の測定が同様に可能である。

なお、前述の特許文献等の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

１０ 被測定デバイス
２０ 測定系
３０ リーク補正回路
４０ 入力回路
ＢＵＦ ユニティ・ゲイン・バッファ
ＭＰ１、ＭＰ２、ＭＰ３、ＭＰ４ ＰＭＯＳトランジスタ
ＭＮ１、ＭＮ２ ＮＭＯＳトランジスタ
ＳＷ１、ＳＷ２ スイッチ素子
Ｔ１ 測定端子

Claims (6)

1. 被測定系におけるリーク電流を一端で受け、他端からミラー電流を出力するカレントミラー回路と、
   前記リーク電流を間接的に測定する測定系を接続する測定端子と、
   前記カレントミラー回路の一端を前記測定端子と接続可能とする第１のスイッチ素子と、
   前記カレントミラー回路の他端を前記測定端子と接続可能とする、前記第１のスイッチ素子と排他的に開閉される第２のスイッチ素子と、
   を備えることを特徴とするリーク電流測定回路。
2. 前記カレントミラー回路の一端と前記第１のスイッチ素子との間にユニティ・ゲイン・バッファをさらに備え、
   前記ユニティ・ゲイン・バッファは、前記カレントミラー回路の一端に入力端を接続し、前記第１のスイッチ素子に出力端を接続し、前記第１のスイッチ素子が閉じた場合に前記カレントミラー回路の一端の電位を前記測定端子を介して前記測定系に供給可能とすることを特徴とする請求項１記載のリーク電流測定回路。
3. 前記ユニティ・ゲイン・バッファの入力端に接続され、入力端から前記ユニティ・ゲイン・バッファの内部への流入電流を補正する電流を供給するリーク補正回路をさらに備えることを特徴とする請求項２記載のリーク電流測定回路。
4. 前記リーク補正回路は、
   前記ユニティ・ゲイン・バッファの入力端から内部を見込んだ回路のレプリカとなる入力回路と、
   前記入力回路における流入電流を一端で受け、他端から出力されるミラー電流を前記カレントミラー回路の一端に供給する補正用カレントミラー回路と、
   を備えることを特徴とする請求項３記載のリーク電流測定回路。
5. 前記カレントミラー回路は、ミラー比が１より大きいことを特徴とする請求項１記載のリーク電流測定回路。
6. 被測定系におけるリーク電流をカレントミラー回路の一端で受けると共に、前記カレントミラー回路の一端の電位を測定して保持し、
   前記カレントミラー回路の他端におけるミラー電流を、前記保持した一端の電位に向け流れる電流として測定することを特徴とするリーク電流測定方法。

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