JP2011239185A - 半導体集積回路装置 - Google Patents

Abstract

【課題】簡易な構造により、ＭＯＳＦＥＴのサブスレショールドリーク電流を低減することができる半導体集積回路装置を提供すること。
【解決手段】本発明にかかる半導体集積回路装置は、被制御回路５と基板バイアス制御回路１０１を有する。被制御回路５は、基板上に形成される１以上のＭＯＳＦＥＴを有する。基板バイアス制御回路１０１は、出力端から被制御回路５の基板に供給する基板バイアスを制御する。基板バイアス制御回路１０１は、Ｎ型ＭＯＳＦＥＴ１及び２を有する。Ｎ型ＭＯＳＦＥＴ２は、被制御回路５のＭＯＳＦＥＴと同じ電流−電圧特性を有し、サブスレショールドリーク電流を接点Ｂの電圧ＶＢに変換する。Ｎ型ＭＯＳＦＥＴ１は、一端が基板バイアス制御回路１０１の出力端と接続され、接点Ｂの電圧ＶＢに応じて基板バイアスを接地電位以下に制御する。
【選択図】図１

Description

本発明は、半導体集積回路装置に関し、特に基板バイアスの制御を行う半導体集積回路装置に関する。

半導体集積回路装置の大規模化により、半導体集積回路装置の電源端子が増加する傾向にある。それに伴い、電源保護回路も複数配置する必要がある。電源保護回路を構成するＮ型ＭＯＳＦＥＴの寸法は、電源保護回路１台につき５０００μｍから１００００μｍが必要である。

また、プロセスの微細化に伴って、ＭＯＳＦＥＴのリーク電流が増大する。そのため、半導体集積回路装置の消費電流に対して、電源保護回路でのリーク電流の占める割合が増加している。このようなリーク電流の主要因は、サブスレショールドリーク電流である。従って、大きな素子寸法が必要となるＮ型ＭＯＳＦＥＴで構成される電源保護回路において、サブスレショールドリーク電流削減の要求が高まってきた。

サブスレショールドリーク電流が最少となるように基板バイアスを制御する半導体集回路装置の従来例が提案されている（特許文献１）。図７は、従来例にかかる半導体集積回路装置２１の構成を示すブロック図である。半導体集積回路装置２１は、リーク検出回路２２、制御回路２３、基板バイアス発生回路２４及び被制御回路２５から構成される。リーク検出回路２２は、リーク電流検出用のＰ型ＭＯＳＦＥＴ１０Ａ及びＮ型ＭＯＳＦＥＴ１０Ｂを有する。制御回路２３は、リーク検出回路２２の出力に応じて制御信号を生成する。基板バイアス発生回路２４は、制御信号に従って半導体回路の基板バイアスを変化させる。

被制御回路２５は、サブスレショールドリーク電流を低減する対象となる回路である。被制御回路２５は、例えば論理回路、ＳＲＡＭ及び電源保護回路などの回路から構成される。なお、被制御回路２５は、リーク検出回路２２と同一の半導体基板上に存在する。被制御回路２５内のＭＯＳＦＥＴとリーク電流検出用のＰ型ＭＯＳＦＥＴ１０Ａ及びＮ型ＭＯＳＦＥＴ１０Ｂとは同じ特性を有する。

まず、全体の動作を説明する。リーク検出回路２２は、リーク電流検出用のＰ型ＭＯＳＦＥＴ１０Ａ及びＮ型ＭＯＳＦＥＴ１０Ｂの少なくともどちらか一方を有し、リーク電流を検出した結果を制御回路２３へ送る。制御回路２３は、リーク検出回路２２の出力に応じて生成した制御信号を基板バイアス発生回路２４へ送る。基板バイアス発生回路２４は、制御回路２３から受け取った制御信号に応じて、基板に電荷を注入することにより、あるいは基板から電荷を引き抜くことにより、リーク検出回路２２、制御回路２３及び被制御回路２５の内、少なくともリーク検出回路２２及び被制御回路２５の基板バイアスを変化させる。

図８は、従来例におけるリーク検出回路２２の構成を示す回路図である。図８に示すように、リーク検出回路２２は、カレントミラー１１及び１７、リーク検出用のＭＯＳＦＥＴ１２Ａ及び１２Ｂ、インバータ３３Ａ及び３３Ｂから構成される。

カレントミラー１１を構成するＭＯＳＦＥＴ１１Ａ及びＭＯＳＦＥＴ１１Ｂは、同じ素子寸法のＰ型ＭＯＳＦＥＴである。カレントミラー１７を構成するＭＯＳＦＥＴ１７Ａ及びＭＯＳＦＥＴ１７Ｂは、同じ素子寸法のＮ型ＭＯＳＦＥＴであり、ＭＯＳＦＥＴ１７ＣとＭＯＳＦＥＴ１７Ｄは、同じ素子寸法のＰ型ＭＯＳＦＥＴである。

リーク電流を検出するＭＯＳＦＥＴ１２Ａ及びＭＯＳＦＥＴ１２Ｂには、被制御回路２５に用いられている素子と同じ特性の素子を用いる。更に、ＭＯＳＦＥＴ１２Ａ及びＭＯＳＦＥＴ１２Ｂの素子寸法は同じにする。また、ＭＯＳＦＥＴ１２Ｂのドレイン面積とソース面積を等しくする。

ＭＯＳＦＥＴ１１Ａのドレイン電流は、ＭＯＳＦＥＴ１２Ａのドレイン−基板間電流６２Ａ及びドレイン−ゲート間電流６１Ａとサブスレショールドリーク電流６０Ａの和に等しい。一方、ＭＯＳＦＥＴ１７Ｄのドレイン電流は、ＭＯＳＦＥＴ１２Ｂのドレイン−基板間電流６２Ｂ、ソース−基板間電流６４Ｂ、ドレイン−ゲート間電流６１Ｂ及びソース−ゲート間電流６５Ｂの和に等しい。ただし、ＭＯＳＦＥＴ１２Ｂのドレイン面積とソース面積が等しいので、ドレイン−基板間電流６２Ｂとソース−基板間電流６４Ｂの大きさは等しい。さらに、ＭＯＳＦＥＴ１１Ａのドレイン電流は、カレントミラー１１を通してミラーリングされ、ノード１３を流れる電流になる。一方、ＭＯＳＦＥＴ１７Ｄのドレイン電流は、カレントミラー１７を通してミラーリングされ、同じくノード１３を流れる電流になる。

ここでドレイン−ゲート間電流６１Ａ及び６１Ｂ、ソース−ゲート間電流６５Ｂが、サブスレショールドリーク電流及び基板リーク電流よりも十分に小さく、無視できる場合について考える。サブスレショールドリーク電流６０Ａよりもドレイン−基板間電流６２Ａの方が大きい場合、すなわちサブスレショールドリーク電流が基板リーク電流よりも小さい場合には、ＭＯＳＦＥＴ１７Ｄのドレイン電流は、ＭＯＳＦＥＴ１１Ａのドレイン電流よりも大きくなる。このとき、ノード１３の電位はローレベルに近づき、リーク検出回路２２の出力１６もローレベルになる。

逆にドレイン−基板間電流６２Ａよりサブスレショールドリーク電流６０Ａのドレイン電流の方が大きければ、ノード１３の電位はハイレベルに近づき、リーク検出回路２２の出力１６もハイレベルになる。

これにより、リーク検出回路２２から基板バイアス発生回路２４へ、ハイレベル又はローレベルの制御信号が送られる。すなわち、リーク検出回路２２の出力１６がハイレベルのときには、基板バイアスＶＢＰを深くする方向に基板バイアス発生回路２４が働く。リーク検出回路２２の出力１６がローレベルのときは、基板バイアスＶＢＰを浅くする方向に基板バイアス発生回路２４が働く。

この場合に、サブスレショールドリーク電流と基板リーク電流が等しくなるような電位で基板バイアスＶＢＰが固定され、このときリーク電流が最小となる。

以上のように、従来例の半導体集積回路装置を用いることにより、リーク電流が最小となるように基板バイアスを制御することができる。

特開２００６−１２９３９２号公報

図８に示すように、従来のリーク検出回路２２は、被制御回路２５のサブスレショールドリーク電流と被制御回路の基板リーク電流とを比較する。そして、リーク電流が最小になるように基板バイアスを制御する。この基板バイアスの制御には、カレントミラーが必要である。その結果、リーク検出回路２２は、リーク検出用のＭＯＳＦＥＴ１２Ａ及び１２Ｂ、カレントミラー１１及び１７、インバータ３３Ａ及び３３Ｂの合計１２素子に上る多数の素子が必要である。従って、上述の従来例では、リーク検出回路は、素子の配置面積が大きくなるという問題がある。

本発明の一態様である半導体集積回路装置は、基板上に形成される１以上のＭＯＳＦＥＴを有する被制御回路と、出力端から前記被制御回路の前記基板に供給する基板バイアスを制御する基板バイアス制御回路と、を備え、前記基板バイアス制御回路は、前記被制御回路の前記ＭＯＳＦＥＴと同じ電流−電圧特性を有し、サブスレショールドリーク電流を電圧信号に変換する第１のＭＯＳＦＥＴと、一端が基板バイアス制御回路の前記出力端と接続され、前記電圧信号に応じて前記基板バイアスを接地電位以下に制御する第２のＭＯＳＦＥＴと、を備えるものである。この半導体集積回路装置は、前記第１のＭＯＳＦＥＴでサブスレショールドリーク電流を検出する。そして、検出結果に応じて、前記第２のＭＯＳＦＥＴのドレイン電流を制御する。よって、サブスレショールドリーク電流の増加に応じて、前記基板バイアスが低下する。これにより、被制御回路におけるサブスレショールドリーク電流が低減される。

本発明によれば、簡易な構造により、ＭＯＳＦＥＴのサブスレショールドリーク電流を低減することができる半導体集積回路装置を提供することができる。

実施の形態１にかかる基板バイアス制御回路１０１が組み込まれた半導体集積回路装置１００の構成を示す回路図である。 基板バイアス制御回路１０１におけるドレイン電流Ｉ１、サブスレショールドリーク電流Ｉ２、接点Ａの電位ＶＡ及び接点Ｂの電位ＶＢの関係を示すタイミング図である。 Ｎ型ＭＯＳＦＥＴ１のドレイン電流とソース−ドレイン間電圧との関係を示すグラフである。 ソース−ゲート間電圧が０Ｖの場合における被制御回路５に形成されたＮ型ＭＯＳＦＥＴの基板バイアス電圧と単位サイズあたりのサブスレショールドリーク電流との関係を示す表である。 実施の形態２にかかる半導体集積回路装置２００の構成を示す回路図である。 サブスレショールドリーク電流Ｉ２、サブスレショールドリーク電流Ｉ３、接点Ａの電位ＶＡ及び接点Ｂの電位ＶＢの関係を示すグラフである。 従来例にかかる半導体集積回路装置２１の構成を示すブロック図。 従来例におけるリーク検出回路２２の構成を示す回路図である。

実施の形態１
以下、図面を参照して本発明の実施の形態について説明する。図１は、実施の形態１にかかる基板バイアス制御回路１０１が組み込まれた半導体集積回路装置１００の構成を示す回路図である。図１に示すように、基板バイアス制御回路１０１は、バイアス発生回路４の出力及び被制御回路５の基板と接続される。バイアス発生回路４は負電位を出力する。被制御回路５は、サブスレショールドリーク電流を低減する対象となる回路である。被制御回路５の基板上には、サブスレショールドリーク電流の低減対象となるＮ型ＭＯＳＦＥＴが形成されている。被制御回路５は、例えば論理回路、ＳＲＡＭ及び電源保護回路などの回路から構成される。なお、端子Ｎ１は電源端子であり、端子Ｎ２は接地端子である。

基板バイアス制御回路１０１は、Ｎ型ＭＯＳＦＥＴ１、Ｎ型ＭＯＳＦＥＴ２、抵抗Ｒ１及び抵抗Ｒ２により構成される。Ｎ型ＭＯＳＦＥＴ１は、被制御回路５に形成されたＮ型ＭＯＳＦＥＴの基板バイアス制御を行う。Ｎ型ＭＯＳＦＥＴ１のソース及び基板は、バイアス発生回路４の出力端子に接続される。Ｎ型ＭＯＳＦＥＴ１のゲートは、接点Ｂ（後述するＮ型ＭＯＳＦＥＴ２と抵抗Ｒ２との接続点）と接続される。Ｎ型ＭＯＳＦＥＴ１のドレインは、抵抗Ｒ１を介して端子Ｎ１と接続される。また、Ｎ型ＭＯＳＦＥＴ１のドレインと抵抗Ｒ１との接続点である接点Ａは、被制御回路５に形成されたＮ型ＭＯＳＦＥＴの基板と接続される。

Ｎ型ＭＯＳＦＥＴ２のドレインは、端子Ｎ１と接続される。Ｎ型ＭＯＳＦＥＴ２のソース及びゲートは、抵抗Ｒ２を介して、端子Ｎ２と接続される。Ｎ型ＭＯＳＦＥＴ２の基板は、端子Ｎ２と接続される。また、上述の接点Ｂは、Ｎ型ＭＯＳＦＥＴ２と抵抗Ｒ２との接続点である。

ここで、Ｎ型ＭＯＳＦＥＴ２は、被制御回路５に形成されたＮ型ＭＯＳＦＥＴと同じ特性を有するＮ型ＭＯＳＦＥＴである。よって、Ｎ型ＭＯＳＦＥＴ２のサブスレショールドリーク電流は、被制御回路５に形成されたＮ型ＭＯＳＦＥＴのサブスレショールドリーク電流と同様に変化する。すなわち、Ｎ型ＭＯＳＦＥＴ２は、被制御回路５に形成されたＮ型ＭＯＳＦＥＴのサブスレショールドリーク電流の変化を検出する。

基板バイアス制御回路１０１は、Ｎ型ＭＯＳＦＥＴ２のサブスレショールドリーク電流Ｉ２が、Ｎ型ＭＯＳＦＥＴ２及び抵抗Ｒ２に流れる。そのため、接点Ｂの電位ＶＢは、Ｎ型ＭＯＳＦＥＴ２の抵抗値と抵抗Ｒ２の抵抗値との比により決定される。接点Ｂの電位ＶＢは、Ｎ型ＭＯＳＦＥＴ１のゲートに供給される。

これにより、Ｎ型ＭＯＳＦＥＴ１及び抵抗Ｒ１には、ドレイン電流Ｉ１が流れる。よって、接点Ａの電位ＶＡは、Ｎ型ＭＯＳＦＥＴ１のゲート電位により変化する。従って、被制御回路５の基板バイアスのレベルも、Ｎ型ＭＯＳＦＥＴ１のゲート電位により変化する。

ここで、接点Ａの電位ＶＡは、Ｎ型ＭＯＳＦＥＴ１の抵抗値と抵抗Ｒ１の抵抗値との比により、Ｎ型ＭＯＳＦＥＴ２のサブスレショールドリーク電流Ｉ２に依存した負電位となる。従って、被制御回路５に形成されたＮ型ＭＯＳＦＥＴの基板には、負電位の基板バイアスが供給される。

次に、基板バイアス制御回路１０１の動作について説明する。図２は、基板バイアス制御回路１０１におけるドレイン電流Ｉ１、サブスレショールドリーク電流Ｉ２、接点Ａの電位ＶＡ及び接点Ｂの電位ＶＢの関係を示すタイミング図である。図２において、時刻ｔ１では、基板バイアス制御回路１０１は通常動作状態である。時刻ｔ２では、環境などの変化により、被制御回路５のサブスレショールドリーク電流（すなわち、Ｎ型ＭＯＳＦＥＴ２のサブスレショールドリーク電流Ｉ２）が増加した状態である。

まず、時刻ｔ１における動作について説明する。ここで、抵抗Ｒ１及び抵抗Ｒ２の抵抗値を適宜設定することにより、時刻ｔ１における動作状態を以下のように設定する。端子Ｎ１には、電源電位＝１．１Ｖを印加する。端子Ｎ２には、接地電位＝０Ｖを印加する。バイアス発生回路４からは、−０．６Ｖを出力する。このときのサブスレショールドリーク電流Ｉ２は、１０μＡとする。ドレイン電流Ｉ１は４６μＡである。このときの接点Ｂの電位ＶＢは、０．０１Ｖである。接点Ａの電位ＶＡは、−０．３Ｖである。

この場合、接点Ｂの電位ＶＢは以下の式（１）で表される。

Ｒ２×Ｉ２＝ＶＢ ・・・ 式（１）

また、接点Ａの電位ＶＡは、以下の式（２）で表される。但し、ＶＤＤは電源電位を示す。

ＶＤＤ−（Ｒ１×Ｉ１）＝ＶＡ ・・・ 式（２）

よって、抵抗Ｒ１の抵抗値は、式（２）に基づき、３０ＫΩと計算できる。また、抵抗Ｒ２の抵抗値は、式（１）に基づき、１ＫΩと計算できる。

続いて、時刻ｔ２における動作について説明する。ここでは、サブスレショールドリーク電流Ｉ２が、環境の変化により、時刻ｔ１と比べて４倍の大きさとなるものとして説明する。時刻ｔ２におけるサブスレショールドリーク電流Ｉ２は、時刻ｔ１における場合の４倍となるので、式（１）より、接点Ｂの電位ＶＢは０．０４Ｖとなる。すなわち、時刻ｔ１と比べて、接点Ｂの電位ＶＢは０．０３Ｖ上昇する。そのため、Ｎ型ＭＯＳＦＥＴ１のドレイン電流Ｉ１が増加する。

図３は、Ｎ型ＭＯＳＦＥＴ１のドレイン電流とソース−ドレイン間電圧との関係を示すグラフである。Ｎ型ＭＯＳＦＥＴ１は、図３に示すように、ソース−ドレイン間電圧が同じ場合にゲート電圧が０．０３Ｖ（０．６１Ｖから０．６４Ｖ）変化すると、ドレイン電流が２０％大きくなる特性を持っている素子である。よって、図３に示すように、Ｎ型ＭＯＳＦＥＴ１のドレイン電流Ｉ１は、４６μＡ（時刻ｔ１）から５６μＡ（時刻ｔ２）に増加する。

従って接点Ａの電位ＶＡは、式（２）より、以下のように求めることできる。

ＶＡ＝１．１Ｖ−（３０ＫΩ×５６μＡ）＝−０．５８Ｖ

よって、時刻ｔ２における接点Ａの電位ＶＡは、−０．５８Ｖとなる。従って、被制御回路５のＮ型ＭＯＳＦＥＴの基板バイアスは、−０．３Ｖ（時刻ｔ１）から−０．５８Ｖ（時刻ｔ２）に変化する。

図４は、ソース−ゲート間電圧が０Ｖの場合における被制御回路５に形成されたＮ型ＭＯＳＦＥＴの基板バイアス電圧と単位サイズあたりのサブスレショールドリーク電流との関係を示す表である。図４に示すように、基板バイアスが−０．３Ｖのときは、単位サイズあたりのサブスレショールドリーク電流は６ｎＡとなる。一方、基板バイアスが−０．６Ｖのときは、単位サイズあたりのサブスレショールドリーク電流は３ｎＡとなる。従って、被制御回路５のＮ型ＭＯＳＦＥＴの基板バイアスを−０．３Ｖから−０．５８Ｖに変化させることにより、被制御回路５のＮ型ＭＯＳＦＥＴのサブスレショールドリーク電流を、およそ５０％削減することができる。

すなわち、基板バイアス制御回路１０１は、Ｎ型ＭＯＳＦＥＴ２のサブスレショールドリーク電流Ｉ２の変化を検出することにより、被制御回路５に形成されたＮ型ＭＯＳＦＥＴのサブスレショールドリーク電流の変化を検出する。そして、基板バイアス制御回路１０１は、検出結果に応じて、被制御回路５に形成されたＮ型ＭＯＳＦＥＴに供給する基板バイアスを変化させる。これにより、被制御回路５に形成されたＮ型ＭＯＳＦＥＴのサブスレショールドリーク電流を低減することが可能である。

また、電源投入時におけるバイアス発生回路４の出力は、バイアス発生回路４の動作が安定するまでは接地電位となるように制御される。よって、Ｎ型ＭＯＳＦＥＴ１のソース及び基板はバイアス発生回路４の出力に接続されているため、接地電位となる。従って、Ｎ型ＭＯＳＦＥＴ１のソースとドレインの間で貫通電流が流れることはない。

ここで、Ｎ型ＭＯＳＦＥＴ１の製造ばらつきによるドレイン電流Ｉ１のばらつきをａ倍とした場合に、接点Ａの電位ＶＡは、以下の式（３）で表される。

ＶＤＤ−［Ｒ１×（Ｉ１×ａ）］＝ＶＡ ・・・ 式（３）

例えば、接点Ａの電位ＶＡが−０．３Ｖとなるように、Ｎ型ＭＯＳＦＥＴ１と抵抗Ｒ１とを設定した場合を考える。この場合、ドレイン電流Ｉ１が±５％ばらつくと、接点Ａの電位ＶＡは−０．３Ｖ±２３％のばらつきが生じる。このときの被制御回路５のサブスレショールドリーク電流の削減効果は、３０％から６０％の範囲でばらつくこととなる。しかしながら、この場合においても、３０％以上のサブスレショールドリーク電流削減が可能である。従って、Ｎ型ＭＯＳＦＥＴ１の製造ばらつきが有ったとしても、被制御回路５のサブスレショールドリーク電流を効果的に削減することが可能である。

実施の形態２
次に、実施の形態２にかかる半導体集積回路装置２００について説明する。図５は、実施の形態２にかかる半導体集積回路装置２００の構成を示す回路図である。図５に示すように、半導体集積回路装置２００は、図１の半導体集積回路装置１００における被制御回路５を、電源保護回路Ｑ３に置き換えたものである。半導体集積回路装置２００のその他の構成は、半導体集積回路装置１００と同様であるので、説明を省略する。

電源保護回路Ｑ３は、半導体集積回路装置２００に搭載される電源間保護回路の全てを示している。電源保護回路Ｑ３は、Ｎ型ＭＯＳＦＥＴ３を有する。Ｎ型ＭＯＳＦＥＴ３のドレインは、端子Ｎ１と接続される。Ｎ型ＭＯＳＦＥＴ３のソース及びゲートは、端子Ｎ２と接続される。Ｎ型ＭＯＳＦＥＴ３の基板は、接点Ａと接続される。Ｎ型ＭＯＳＦＥＴ３には、サブスレショールドリーク電流Ｉ３が流れる。

図６は、サブスレショールドリーク電流Ｉ２、サブスレショールドリーク電流Ｉ３、接点Ａの電位ＶＡ及び接点Ｂの電位ＶＢの関係を示すグラフである。図６の曲線Ｅは、Ｎ型ＭＯＳＦＥＴ３の基板バイアスが固定電位で有る場合のサブスレショールドリーク電流を示している。

時刻ｔ３では、サブスレショールドリーク電流Ｉ２に対応して接点Ａの電位ＶＡが変動した後の状態である。接点Ａの電位ＶＡ（すなわち、Ｎ型ＭＯＳＦＥＴ３の基板バイアス）は、Ｎ型ＭＯＳＦＥＴ２の抵抗値と抵抗Ｒ２の抵抗値との比により取り出される負の電位となる。従って、サブスレショールドリーク電流Ｉ３は、曲線Ｅと比べて小さくなる。なお、このとき、Ｎ型ＭＯＳＦＥＴ１には、Ｎ型ＭＯＳＦＥＴ２のソース−ゲート間電圧に対応したドレイン電流Ｉ１が流れる。

時刻ｔ４では、サブスレショールドリーク電流Ｉ２が増加した後の状態である。サブスレショールドリーク電流Ｉ２に対応して接点Ａの電位ＶＡも変動する。接点Ａの電位（すなわち、Ｎ型ＭＯＳＦＥＴ３の基板バイアス）は、時刻ｔ３と比べて、さらに負電位側に引かれる。従って、サブスレショールドリーク電流Ｉ３は曲線Ｅと比べて減少する。

ここで、半導体集世紀回路装置２００の電源投入時には、バイアス発生回路４の出力は電源保護回路Ｑ３の動作が安定するまでは接地電位となるように制御される。そのため、Ｎ型ＭＯＳＦＥＴ３のソース及びドレインと基板との間で、貫通電流が流れることはない。

さらに、ＥＳＤ印加時の動作を説明する。ここでは、外部から端子Ｎ１に静電気ストレスが印加される場合を考える。この場合、端子Ｎ１に接続されるＮ型ＭＯＳＦＥＴ３のドレインと基板と間にかかる電界強度が大きくなる。そのため、Ｎ型ＭＯＳＦＥＴ３のドレインのゲート下空乏層が曲げられて、電界が強くなる。これにより、ブレイクダウンが発生し、Ｐ型基板（Ｎ型ＭＯＳＦＥＴ３の基板）に向かって電流が流れる。

ブレイクダウンが発生すると、ウェル領域の電位が上昇する。これにより、端子Ｎ１と接続される側のＮ型ＭＯＳＦＥＴ３のＮ型不純物領域により形成されるコレクタ、Ｎ型ＭＯＳＦＥＴ３のＰ型基板により形成されるベース、端子Ｎ２と接続される側のＮ型ＭＯＳＦＥＴ３のＮ型不純物領域により形成されるエミッタからなる、ラテラルバイポーラが導通してスナップバックに入る。その結果、電源保護回路Ｑ３が動作することとなる。このように、電源保護回路Ｑ３がスナップバック状態に入って動作すると、電源保護回路Ｑ３は大電流を流すことができるようになる。

従って、ＥＳＤ印加時の静電気ストレスを端子Ｎ２へ放電することができる。このときの放電は、電源保護回路Ｑ３を経由するため、Ｎ型ＭＯＳＦＥＴ１及びＮ型ＭＯＳＦＥＴ２が静電気ストレス印加により破壊されることを防止することができる。

なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。

１〜３ Ｎ型ＭＯＳＦＥＴ
４ バイアス発生回路
５、２５ 被制御回路
１０Ａ Ｐ型ＭＯＳＦＥＴ
１０Ｂ Ｎ型ＭＯＳＦＥＴ
１１、１７ カレントミラー
１１Ａ、１１Ｂ、１２Ａ、１２Ｂ、１７Ａ〜１７Ｄ ＭＯＳＦＥＴ
１３ ノード
１６ 出力
２１ 半導体集積回路装置
２２ リーク検出回路
２３ 制御回路
２４ 基板バイアス発生回路
３３Ａ、３３Ｂ インバータ
６０Ａ サブスレショールドリーク電流
６１Ａ、６１Ｂ ゲート間電流
６２Ａ、６２Ｂ、６４Ｂ 基板間電流
６５Ｂ ゲート間電流
１００、２００ 半導体集積回路装置
１０１ 基板バイアス制御回路
Ａ、Ｂ 接点
Ｅ 曲線
Ｉ１ ドレイン電流
Ｉ２、Ｉ３ サブスレショールドリーク電流
Ｎ１、Ｎ２ 端子
Ｑ３ 電源保護回路
Ｒ１、Ｒ２ 抵抗
ＶＡ 接点Ａの電位
ＶＢ 接点Ｂの電位
ＶＢＰ 基板バイアス

Claims (7)

1. 基板上に形成される１以上のＭＯＳＦＥＴを有する被制御回路と、
   出力端から前記被制御回路の前記基板に供給する基板バイアスを制御する基板バイアス制御回路と、を備え、
   前記基板バイアス制御回路は、
   前記被制御回路の前記ＭＯＳＦＥＴと同じ電流−電圧特性を有し、サブスレショールドリーク電流を電圧信号に変換する第１のＭＯＳＦＥＴと、
   一端が基板バイアス制御回路の前記出力端と接続され、前記電圧信号に応じて前記基板バイアスを接地電位以下に制御する第２のＭＯＳＦＥＴと、を備える、
   半導体集積回路装置。
2. 前記基板バイアス制御回路は、
   一端が前記第１のＭＯＳＦＥＴのソースと接続される第１の抵抗と、
   前記基板バイアス制御回路の前記出力端と電源電位との間に接続される第２の抵抗と、を更に備え、
   前記第１のＭＯＳＦＥＴのゲートは、ソース及び前記第２のＭＯＳＦＥＴのゲートと接続され、
   前記第１のＭＯＳＦＥＴの基板は、接地電位と接続され、
   前記第２のＭＯＳＦＥＴの他端及び基板は接地電位以下の電位と接続されることを特徴とする、
   請求項１に記載の半導体集積回路装置。
3. 前記被制御回路の前記ＭＯＳＦＥＴ、前記第１のＭＯＳＦＥＴ及び前記第２のＭＯＳＦＥＴは、Ｎ型ＭＯＳＦＥＴであり、
   前記第１の抵抗の他端が接地電位と接続され、
   前記第１のＭＯＳＦＥＴのドレインが電源電位と接続され、
   前記第２のＭＯＳＦＥＴのドレインが前記基板バイアス制御回路の前記出力端と接続され、
   前記第２のＭＯＳＦＥＴのソース及び基板が前記接地電位以下の電位と接続されることを特徴とする、
   請求項２に記載の半導体集積回路装置。
4. 前記被制御回路の前記ＭＯＳＦＥＴは、ドレインが電源電位と接続され、ソースが接地電位と接続され、基板が前記基板バイアス制御回路の前記出力端と接続されることを特徴とする、
   請求項３に記載の半導体集積回路装置。
5. 前記第２のＭＯＳＦＥＴに前記接地電位以下の電位を出力するバイアス発生回路を更に備えることを特徴とする、
   請求項２乃至４のいずれか一項に記載の半導体集積回路装置。
6. 前記バイアス発生回路は、
   当該バイアス発生回路の電源投入時には接地電位を出力することを特徴とする、
   請求項５に記載の半導体集積回路装置。
7. 前記バイアス発生回路は、
   前記被制御回路の電源投入時には接地電位を出力することを特徴とする、
   請求項５又は６に記載の半導体集積回路装置。

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