JP2011238780A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】第１のコンタクトプラグのゲート電極への短絡を防止する。第1の不純物拡散層と第１のコンタクトプラグの接続抵抗、及び第１と第２のコンタクトプラグの接続抵抗を低減することにより、縦型ＭＯＳトランジスタのオン電流を増加させる。
【解決手段】シリコンピラー上部に、非晶質シリコン層及び単結晶シリコン層を形成する。次に、２度の選択エピタキシャル成長法により、シリコンピラー上に順に非晶質シリコン層、及び非晶質シリコンゲルマニウム層を形成する。この後、熱処理により、シリコンピラー上部に単結晶シリコン層を有する第１の不純物拡散層を形成すると同時に、シリコンピラー上に単結晶シリコン層及び多結晶シリコンゲルマニウム層を有する第１のコンタクトプラグを形成する。次に、第１のコンタクトプラグに接続されるように、金属から構成される第２のコンタクトプラグを形成する。
【選択図】図１４

Description

本発明は、半導体装置及びその製造方法に関する。

半導体装置の微細化の進展に伴い、従来のプレーナ型ＭＯＳトランジスタに代えて、縦型ＭＯＳトランジスタの開発が進められている（特許文献１）。縦型ＭＯＳトランジスタでは、半導体基板に形成したピラーの上下に、ソース・ドレイン電極としての不純物拡散層が配置される。

ピラーの上部に配置された不純物拡散層に接続するコンタクトプラグを形成する際には、特許文献１に示されているように、エピタキシャル成長法で形成した単結晶シリコン層を、ピラーと上方のコンタクトプラグの間に設けることが好ましい。このような構造にすることによって、コンタクトプラグとピラーとのアライメントずれが発生した場合でも、ピラー上部近傍においてゲート電極とソース・ドレイン電極とが短絡することを回避できる。

コンタクトプラグの接続抵抗を低減する別の方法として、非晶質シリコンの一部を結晶化してコンタクトプラグを形成する方法が知られている（特許文献２）。

また、単結晶シリコン−ゲルマニウム層の上下に単結晶シリコン層を配置した３層構造のコンタクトプラグが知られている（特許文献３）。

特開２００８−３００６２３号公報 特開平８−２９３４６５号公報 特開平１０−１６３１２４号公報

縦型ＭＯＳトランジスタのオン電流を増加させるためには、ソース・ドレイン電極となる不純物拡散層とコンタクトプラグ間の接続抵抗を低減する必要がある。しかしながら、特許文献１のようなピラーに接続する単結晶シリコン層を設けた従来の構造では、接続抵抗（コンタクト抵抗）を低減することが困難であった。

また、微細化が進みアスペクト比の高いコンタクトプラグを用いる場合、特許文献２及び３のような方法では接続抵抗の低減効果が十分ではなかった。

以上のように、従来の方法では縦型ＭＯＳトランジスタのオン電流が低下し、高性能な半導体装置を製造することが困難であった。

一実施形態は、
単結晶シリコン基板をエッチングすることにより、シリコンピラーを形成する工程と、
前記シリコンピラーの側面上にゲート絶縁膜を形成する工程と、
前記シリコンピラーの下部に第２の不純物拡散層を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記シリコンピラーの上部に、４属元素のイオン注入及び不純物元素のイオン注入を行うことにより、前記シリコンピラーの上端側から順に前記４属元素と不純物元素を含有する第２の非晶質シリコン層、及び前記不純物元素を含有する第１の単結晶シリコン層を形成する工程と、
選択エピタキシャル成長法により、前記シリコンピラー上に第３の非晶質シリコン層を形成する工程と、
選択エピタキシャル成長法により、前記第３の非晶質シリコン層上に非晶質シリコンゲルマニウム層を形成する工程と、
熱処理を行うことにより、前記第２の非晶質シリコン層を第２の単結晶シリコン層に変換して、該第２の単結晶シリコン層および前記第１の単結晶シリコン層を有する第１の不純物拡散層を形成すると共に、前記第３の非晶質シリコン層及び非晶質シリコンゲルマニウム層を、前記第１の不純物拡散層側から順に第３の単結晶シリコン層及び多結晶シリコンゲルマニウム層に変換して第１のコンタクトプラグを形成する工程と、
前記第１のコンタクトプラグに接続されるように、金属から構成される第２のコンタクトプラグを形成する工程と、
を有する半導体装置の製造方法に関する。

他の実施形態は、
第１の単結晶シリコン層上に、第２の非晶質シリコン層を形成する工程と、
選択エピタキシャル成長法により、前記第２の非晶質シリコン層上に第３の非晶質シリコン層を形成する工程と、
選択エピタキシャル成長法により、前記第３の非晶質シリコン層上に非晶質シリコンゲルマニウム層を形成する工程と、
熱処理を行うことにより、前記第２の非晶質シリコン層を第２の単結晶シリコン層に変換すると共に、前記第３の非晶質シリコン層及び非晶質シリコンゲルマニウム層を、前記第２の単結晶シリコン層側から順に第３の単結晶シリコン層及び多結晶シリコンゲルマニウム層に変換して第１のコンタクトプラグを形成する工程と、
前記第１のコンタクトプラグに接続されるように、金属から構成される第２のコンタクトプラグを形成する工程と、
を有する半導体装置の製造方法に関する。

他の実施形態は、
シリコン基板の主面に対して垂直に形成されたシリコンピラーと、
ゲート絶縁膜を介して前記シリコンピラーの側面を覆うゲート電極と、
前記シリコンピラーの上部に設けられ、単結晶シリコンから構成される第１の不純物拡散層と、
前記シリコンピラーの下部に設けられた第２の不純物拡散層と、
前記第１の不純物拡散層上に順に設けられた第３の単結晶シリコン層及び多結晶シリコンゲルマニウム層とを有する第１のコンタクトプラグと、
前記第１のコンタクトプラグ上に設けられた、金属から構成される第２のコンタクトプラグと、
を有する半導体装置に関する。

第1の不純物拡散層に接続する第１のコンタクトプラグを選択エピタキシャル成長によって形成するため、第１のコンタクトプラグのゲート電極への短絡を防止することができる。また、第1の不純物拡散層と第１のコンタクトプラグの接続抵抗、及び第１と第２のコンタクトプラグの接続抵抗を低減することができる。これにより、縦型ＭＯＳトランジスタのオン電流が増加して、高性能の半導体装置を提供することができる。

第１実施例の半導体装置の製造方法の一工程を表す図である。 第１実施例の半導体装置の製造方法の一工程を表す図である。 第１実施例の半導体装置の製造方法の一工程を表す図である。 第１実施例の半導体装置の製造方法の一工程を表す図である。 第１実施例の半導体装置の製造方法の一工程を表す図である。 第１実施例の半導体装置の製造方法の一工程を表す図である。 第１実施例の半導体装置の製造方法の一工程を表す図である。 第１実施例の半導体装置の製造方法の一工程を表す図である。 第１実施例の半導体装置の製造方法の一工程を表す図である。 第１実施例の半導体装置の製造方法の一工程を表す図である。 第１実施例の半導体装置の製造方法の一工程を表す図である。 第１実施例の半導体装置の製造方法の一工程を表す図である。 第１実施例の半導体装置の製造方法の一工程を表す図である。 第１実施例の半導体装置を表す図である。

以下では、図面を参照して、本発明の具体的な態様を説明する。なお、下記実施例は、本発明のより一層の深い理解のために示される具体例であって、本発明は、これらの実施例に何ら限定されるものではない。

（第１実施例）
本実施例では、Ｎチャネル型の縦型ＭＯＳトランジスタを形成する場合について説明する。図１〜図１４は、本実施例の製造方法を示す縦断面図である。

図１に示すように、Ｐ型の単結晶シリコン（Ｓｉ）からなる半導体基板１上に、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法等で絶縁膜を埋め込み、素子分離領域２を形成する。素子分離領域２で区画された領域（活性領域）内に縦型ＭＯＳトランジスタが形成される。

図２に示すように、半導体基板１の表面に熱酸化法で４〜５ｎｍの膜厚の酸化シリコン（ＳｉＯ₂）膜３を形成した後に、ＣＶＤ法で約１２０ｎｍの膜厚の窒化シリコン（Ｓｉ₃Ｎ₄）膜（符号４）を堆積する。この後に、フォトリソグラフィ技術を用いてパターニングを行い、マスク窒化シリコン膜４を形成する。

マスク窒化シリコン膜４をマスクにして、シリコンの異方性ドライエッチングを行い、半導体基板１に、シリコンピラー５を形成する。この際、素子分離領域２はエッチングされずに残存する。シリコンピラー５の平面形状は特に限定されないが、例えば矩形に形成する場合は、１辺の長さが約６０ｎｍの正方形とすることができる。また、シリコンピラー５の高さ（半導体基板１のエッチング深さ）は約２００ｎｍとすることができる。

図３に示すように、ＣＶＤ法で窒化シリコン膜（６）を堆積した後、エッチバックを行うことで、シリコンピラー５の側面を覆うサイドウォール絶縁膜６を形成する。この時、シリコンピラー５以外の活性領域では、半導体基板１のシリコン面が露出している。

図４に示すように、熱酸化法により、シリコン面の露出している領域に膜厚約３０ｎｍの酸化シリコン膜７を形成した後に、サイドウォール絶縁膜６を湿式エッチングにより除去する。この際に、マスク窒化シリコン膜４もエッチングされるため、湿式エッチングの時間を調節し、マスク窒化シリコン膜４がシリコンピラー５上に残存するように設定する。

この後に、シリコンピラー５の側面に、ゲート絶縁膜８を形成する。ゲート絶縁膜８としては、例えば熱酸化法で形成した膜厚が約４ｎｍの酸化シリコン膜を例示することができる。Ｈｉｇｈ−Ｋ膜（高誘電体膜）を用いてゲート絶縁膜を形成してもよい。

図５に示すように、イオン注入法により、３×１０¹⁵ａｔｏｍｓ／ｃｍ²程度のドーズ量のヒ素（Ａｓ）等のＮ型不純物を半導体基板１に導入する。高温の窒素雰囲気中でアニールを行うことにより、第２の不純物拡散層１０がピラー５の下方に拡散し、縦型ＭＯＳトランジスタのソース・ドレイン電極の一方が形成される。なお、後の工程で加えられる熱履歴を考慮して、この時点で行うアニールの工程は省略してもよい。

図６に示すように、導電体膜を堆積した後にエッチバックを行い、シリコンピラー５の側面にゲート電極１１を形成する。ゲート電極の材料としては、リン等の不純物を含有した多結晶シリコン膜や、タングステン（Ｗ）等の金属膜、ＷＳｉ等の金属シリサイド膜、ＷＮ等の金属窒化膜およびそれらの積層膜等を例示することができる。素子分離領域２の側面にもゲート電極が残存するが、トランジスタ動作には寄与しないので、図６中では省略した。

図７に示すように、ＣＶＤ法によりシリコンピラー５を埋め込むように酸化シリコンを堆積して第１の層間絶縁膜１２を形成した後に、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）を行い、表面を平坦化する。マスク窒化シリコン膜４の上面が露出した時点でＣＭＰは停止する。

図８に示すように、湿式エッチングを行って、マスク窒化シリコン膜４を除去することで、開孔を形成する。この後に、イオン注入法（不純物元素のイオン注入に相当する）により、３×１０¹⁵ａｔｏｍｓ／ｃｍ²程度のドーズ量のヒ素（Ａｓ）等のＮ型不純物をシリコンピラー５の上部に導入し、Ｎ型不純物元素を含有する第１の単結晶シリコン層１５を形成する。

図９に示すように、引き続き、４属の元素として炭素（Ｃ）を、エネルギー５〜１０ＫｅＶ、ドーズ量５×１０¹⁵〜１×１０¹⁶ａｔｏｍｓ／ｃｍ²の条件でイオン注入（４属元素のイオン注入に相当する）する。これにより、第１の単結晶シリコン層１５の上部を非晶質化（アモルファス化）して、Ｎ型不純物元素および４属元素を含有する第２の非晶質シリコン層１６を形成する。イオン注入する４属元素としては、炭素の他にシリコンまたはゲルマニウムも使用可能である。

第１の単結晶シリコン層１５の形成と４属元素のイオン注入の実施順序は逆にしてもよい。この場合にも、４属元素を含有する第２の非晶質シリコン層１６およびその下方の領域に、Ｎ型不純物元素が導入されると共に、第２の非晶質シリコン層１６の下方に、Ｎ型不純物元素を含有する第１の単結晶シリコン層１５が形成される。

不純物元素を導入した第１の単結晶シリコン層１５は後述の工程を経て、ソース・ドレイン電極の他方として機能する。本発明では、このソース・ドレイン電極の上端部分にのみ４属元素を導入することで、ＭＯＳトランジスタの動作特性への影響を抑制しながら、第２の非晶質シリコン層１６を形成することができる。

図１０に示すように、希フッ酸等の薬液処理および真空中での高温加熱によって、シリコンピラー５の上面の酸化シリコン膜３および自然酸化膜を除去して清浄なシリコン面を露出させる。

選択エピタキシャル成長法により、２つの非晶質層を形成する。この際に、まず第１ステップとして、ＳｉＨ₄ガスを用いて、第３の非晶質シリコン層１７ａを開孔の半分程度の高さまで形成する。次に、第２ステップとして、ＳｉＨ₄ガスとＧｅＨ₄ガスを用いて、非晶質シリコンゲルマニウム（Ｓｉ−Ｇｅ）層１８ａを、第１の層間絶縁膜１２の上面と同程度の高さになるまで形成する。非晶質シリコンゲルマニウム層１８ａの上面の位置は、第１の層間絶縁膜１２の上面と正確に一致していなくてもよい。

先に、シリコンピラー５の上面近傍に第２の非晶質シリコン層１６をあらかじめ形成しておいたことにより、選択エピタキシャル成長法によって、第３の非晶質シリコン層１７ａおよび非晶質シリコンゲルマニウム層１８ａが形成される。

図１１に示すように、ランプ加熱によって高温（９００〜１０００℃）の窒素雰囲気中でアニールを行う。第２の非晶質シリコン層１６は下層の単結晶シリコン１５に接触しているため、これにより第２の非晶質シリコン層１６は下層から単結晶化が進行して、第２の単結晶シリコン層となる。これにより、第１と第２の単結晶シリコン層の境界がなくなり、単結晶シリコン層から構成される第１の不純物拡散層１５ａが、縦型ＭＯＳトランジスタのソース・ドレイン電極の他方として形成される。

アニールにより、第２の非晶質シリコン層１６と連続している第３の非晶質シリコン層１７ａも単結晶化して第３の単結晶シリコン層１７となる。一方、上端に位置する非晶質シリコンゲルマニウム層１８ａは、単結晶シリコン層に接触していないため、上層から多結晶化していき、多結晶シリコンゲルマニウム層１８となる。そして、第３の単結晶シリコン層１７及び多結晶シリコンゲルマニウム層１８からなる第１のコンタクトプラグ１９が形成される。なお、アニール処理実施前の第３の非晶質シリコン層１７ａと非晶質シリコンゲルマニウム層１８ａの境界は、単結晶層と多結晶層の境界として維持される必要はない。例えば、第３の非晶質シリコン層１７ａの上端の一部が多結晶シリコン化してもかまわない。

本実施例においては、シリコンピラー５と第１のコンタクトプラグ１９の接続部が単結晶シリコン層（１７）で形成され、第１のコンタクトプラグの上端部が多結晶シリコンゲルマニウム層（１８）で形成されていればよい。

アニール処理を実施した後に、イオン注入にて第１のコンタクトプラグ１９にＮ型の不純物（リンまたはヒ素）を、１×１０¹⁵〜５×１０¹⁵ａｔｏｍｓ／ｃｍ²のドーズ量で導入する。この後に、さらに、ランプ加熱等のアニールを行って、第１のコンタクトプラグ１９に導入した不純物の活性化を行ってもよい。また、イオン注入にて第１のコンタクトプラグ１９にＮ型の不純物を導入する代わりに、選択エピタキシャル成長法で第１のコンタクトプラグ１９の形成を行う際に、Ｎ型不純物を含有したガス、例えば、ＰＨ₃（ホスフィン）ガスを添加することで、Ｎ型不純物を含有した状態で成膜を行うことも可能である。

図１２に示すように、第１の層間絶縁膜１２上に、ＣＶＤ法にて酸化シリコンを堆積して第２の層間絶縁膜２０を形成した後に、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）を行い、表面を平坦化する。

図１３に示すように、第２の層間絶縁膜１２を貫通して、第１のコンタクトプラグに接続する第２のコンタクトプラグ２１ａを、金属膜を用いて形成する。金属膜としては、バリア膜としてチタン（Ｔｉ）と窒化チタン（ＴｉＮ）を順次、形成した後に、タングステン（Ｗ）を堆積した積層膜を例示することができる。

本実施例では、第２のコンタクトプラグ２１ａ底面の金属膜（ここでは、チタン膜）と第１のコンタクトプラグ上面の多結晶シリコンゲルマニウム層１８とを接触させることによって、接続抵抗の低減効果が得られる。この理由は、シリコン層のバンドギャップ幅（１．１１ｅＶ）がゲルマニウムを含有することで小さくなることに起因して、金属とシリコンゲルマニウム層間での接続抵抗が低減するためである。

さらに、本実施例では、シリコンピラー５と第１のコンタクトプラグの接続部を単結晶シリコン化したことにより、この接続部においても接続抵抗の低減効果が得られる。また、第２のコンタクトプラグ２１ａを金属膜で形成したことにより、第２のコンタクトプラグ自体の電気抵抗も低減することができる。

第２のコンタクトプラグ２１ａと同じ金属材料を用いて、第２の層間絶縁膜２０と、第１の層間絶縁膜１２と、酸化シリコン膜７を貫通して第２の不純物拡散層１０に接続する第３のコンタクトプラグ２１ｂを形成する。第２のコンタクトプラグ２１ａと第３のコンタクトプラグ２１ｂは同時に形成してもよい。第３のコンタクトプラグ２１ｂはゲート電極１１から離れた位置に形成することが可能なため、第１のコンタクトプラグ１９のような中間構造を設ける必要がなく、第２の不純物拡散層１０に直接に金属膜を接続することが可能である。このため低い接続抵抗が得られる。

第１のコンタクトプラグ１９は、マスク窒化シリコン膜４を除去した開孔部内を充填するようにセルフアライメントで形成される。このためアライメントずれを生じることなく、ゲート電極への短絡を回避できる。また、図示していないが、ゲート電極１１に接続するコンタクトプラグを、引き出し用のピラーを隣接させる手法（例えば、特許文献１）等を用いて形成する。

図１４に示すように、第２および第３のコンタクトプラグ（２１ａ、２１ｂ）に接続する金属配線２５をアルミニウム（Ａｌ）や、銅（Ｃｕ）等を用いて形成すれば、縦型ＭＯＳトランジスタが完成する。

以上の説明では、Ｎチャネル型のＭＯＳトランジスタを形成したが、導入するＮ型不純物元素に代えて、ホウ素（Ｂ）等のＰ型不純物を導入することでＰチャネル型の縦型ＭＯＳトランジスタを形成することも可能である。Ｐ型の半導体基板１を用いる場合には、Ｐチャネル型ＭＯＳトランジスタを形成する領域には、あらかじめＮ型ウェルを設けておく。また、Ｎチャネル型の縦型ＭＯＳトランジスタとＰチャネル型の縦型ＭＯＳトランジスタを同じ半導体基板上に別々に形成して、ＣＭＯＳ構成の回路を形成してもよい。

Ｐチャネル型のＭＯＳトランジスタにおいてシリコンピラー上面近傍の単結晶シリコン層を非晶質化する場合には、Ｎチャネル型のＭＯＳトランジスタと同様に、シリコンピラー上部に４属元素をイオン注入する。この場合においても、Ｐ型不純物元素のイオン注入と４属元素のイオン注入の順序は、どちらを先に行ってもかまわない。Ｐ型不純物元素をイオン注入する場合にも、４属不純物が導入された第２の非晶質シリコン層の下方の領域および、第２の非晶質シリコン層の両方にＰ型不純物が導入されるようにイオン注入のエネルギーを制御する。また、Ｐチャネル型のＭＯＳトランジスタにおいても、Ｎチャネル型のＭＯＳトランジスタ同様に第１、第２、第３コンタクトプラグを形成することができる。第１コンタクトプラグにはＰ型不純物を導入し、第２および第３コンタクトプラグは先に説明したのと同様に金属膜を用いて形成できる。

１ 半導体基板
２ 素子分離領域
３、７ 酸化シリコン膜
４ マスク窒化シリコン膜
５ シリコンピラー
６ サイドウォール絶縁膜
８ ゲート絶縁膜
１０ 第２の不純物拡散層
１１ ゲート電極
１２ 第１の層間絶縁膜
１５ 第１の単結晶シリコン層
１５ａ 第１の不純物拡散層
１６ 第２の非晶質シリコン層
１７ 単結晶シリコン層
１７ａ 非晶質シリコン層
１８ 多結晶シリコンゲルマニウム層
１８ａ 非晶質シリコンゲルマニウム層
１９ 第１のコンタクトプラグ
２０ 第２の層間絶縁膜
２１ａ 第２のコンタクトプラグ
２１ｂ 第３のコンタクトプラグ
２５ 金属配線

Claims (15)

1. 単結晶シリコン基板をエッチングすることにより、シリコンピラーを形成する工程と、
   前記シリコンピラーの側面上にゲート絶縁膜を形成する工程と、
   前記シリコンピラーの下部に第２の不純物拡散層を形成する工程と、
   前記ゲート絶縁膜上にゲート電極を形成する工程と、
   前記シリコンピラーの上部に、４属元素のイオン注入及び不純物元素のイオン注入を行うことにより、前記シリコンピラーの上端側から順に前記４属元素と不純物元素を含有する第２の非晶質シリコン層、及び前記不純物元素を含有する第１の単結晶シリコン層を形成する工程と、
   選択エピタキシャル成長法により、前記シリコンピラー上に第３の非晶質シリコン層を形成する工程と、
   選択エピタキシャル成長法により、前記第３の非晶質シリコン層上に非晶質シリコンゲルマニウム層を形成する工程と、
   熱処理を行うことにより、前記第２の非晶質シリコン層を第２の単結晶シリコン層に変換して、該第２の単結晶シリコン層および前記第１の単結晶シリコン層を有する第１の不純物拡散層を形成すると共に、前記第３の非晶質シリコン層及び非晶質シリコンゲルマニウム層を、前記第１の不純物拡散層側から順に第３の単結晶シリコン層及び多結晶シリコンゲルマニウム層に変換して第１のコンタクトプラグを形成する工程と、
   前記第１のコンタクトプラグに接続されるように、金属から構成される第２のコンタクトプラグを形成する工程と、
   を有する半導体装置の製造方法。
2. 第１の単結晶シリコン層上に、第２の非晶質シリコン層を形成する工程と、
   選択エピタキシャル成長法により、前記第２の非晶質シリコン層上に第３の非晶質シリコン層を形成する工程と、
   選択エピタキシャル成長法により、前記第３の非晶質シリコン層上に非晶質シリコンゲルマニウム層を形成する工程と、
   熱処理を行うことにより、前記第２の非晶質シリコン層を第２の単結晶シリコン層に変換すると共に、前記第３の非晶質シリコン層及び非晶質シリコンゲルマニウム層を、前記第２の単結晶シリコン層側から順に第３の単結晶シリコン層及び多結晶シリコンゲルマニウム層に変換して第１のコンタクトプラグを形成する工程と、
   前記第１のコンタクトプラグに接続されるように、金属から構成される第２のコンタクトプラグを形成する工程と、
   を有する半導体装置の製造方法。
3. 前記第２の非晶質シリコン層及び第１の単結晶シリコン層を形成する工程は、
   前記不純物元素のイオン注入としてシリコンピラーの上部にＮ型またはＰ型の不純物元素をイオン注入することにより、前記シリコンピラーの上部に前記不純物元素を含有する第１の単結晶シリコン層を形成する工程と、
   前記４属元素のイオン注入として前記第１の単結晶シリコン層の上部に４属元素をイオン注入することにより、前記第１の単結晶シリコン層の上部を第２の非晶質シリコン層とする工程と、
   をこの順に有する、請求項１に記載の半導体装置の製造方法。
4. 前記第２の非晶質シリコン層及び第１の単結晶シリコン層を形成する工程は、
   前記４属元素のイオン注入としてシリコンピラーの上部に４属元素をイオン注入することにより、前記シリコンピラーの上部を第２の非晶質シリコン層とする工程と、
   前記不純物元素のイオン注入として前記第２の非晶質シリコン層および前記第２の非晶質シリコン層の下方に位置する部分を含む領域にＮ型またはＰ型の不純物元素のイオン注入を行うことにより、前記第２の非晶質シリコン層の下に第１の単結晶シリコン層を形成する工程と、
   をこの順に有する、請求項１に記載の半導体装置の製造方法。
5. 前記４属元素は、炭素、シリコン及びゲルマニウムからなる群から選択された少なくとも一種の元素である、請求項３又は４に記載の半導体装置の製造方法。
6. 前記４属元素は、ドーズ量５×１０¹⁵〜１×１０¹⁶ａｔｏｍｓ／ｃｍ²の条件でイオン注入される、請求項３〜５の何れか１項に記載の半導体装置の製造方法。
7. 前記第３の非晶質シリコン層を形成する工程において、
   ＳｉＨ₄ガスを用いた選択エピタキシャル成長法により、前記第３の非晶質シリコン層を形成する、請求項１〜６の何れか１項に記載の半導体装置の製造方法。
8. 前記非晶質シリコンゲルマニウム層を形成する工程において、
   ＳｉＨ₄ガス及びＧｅＨ₄ガスを用いた選択エピタキシャル成長法により、前記非晶質シリコンゲルマニウム層を形成する、請求項１〜７の何れか１項に記載の半導体装置の製造方法。
9. 前記選択エピタキシャル成長法を行う際に更に、前記不純物元素と同じ導電型の不純物を含有したガスを用いる、請求項７又は８に記載の半導体装置の製造方法。
10. 前記第１のコンタクトプラグを形成する工程は、
    前記第３の単結晶シリコン層及び多結晶シリコンゲルマニウム層に前記不純物元素と同じ導電型の不純物を注入する工程を有する、請求項１〜８の何れか１項に記載の半導体装置の製造方法。
11. 前記第１のコンタクトプラグを形成する工程において、
    ９００〜１０００℃の温度で前記熱処理を行う、請求項１〜１０の何れか１項に記載の半導体装置の製造方法。
12. 更に、前記第２の不純物拡散層に接続されるように第３のコンタクトプラグを形成する工程を有する、請求項１〜１１の何れか１項に記載の半導体装置の製造方法。
13. 前記第２及び第３のコンタクトプラグの形成後に更に、
    前記第２及び第３のコンタクトプラグに接続されるように金属配線を形成する工程を有する、請求項１２に記載の半導体装置の製造方法。
14. シリコン基板の主面に対して垂直に形成されたシリコンピラーと、
    ゲート絶縁膜を介して前記シリコンピラーの側面を覆うゲート電極と、
    前記シリコンピラーの上部に設けられ、単結晶シリコンから構成される第１の不純物拡散層と、
    前記シリコンピラーの下部に設けられた第２の不純物拡散層と、
    前記第１の不純物拡散層上に順に設けられた第３の単結晶シリコン層及び多結晶シリコンゲルマニウム層とを有する第１のコンタクトプラグと、
    前記第１のコンタクトプラグ上に設けられた、金属から構成される第２のコンタクトプラグと、
    を有する半導体装置。
15. 更に、
    前記第２の不純物拡散層に接続された第３のコンタクトプラグと、
    前記第２及び第３のコンタクトプラグに接続された金属配線と、
    を有する、請求項１４に記載の半導体装置。

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