JP2011238679A - 磁気記憶装置の製造方法及び磁気記憶装置 - Google Patents

Abstract

【課題】 ＭＴＪ素子が配置される凹部の平面寸法は微細であるため、下層構造との位置合わせが困難である。
【解決手段】 基板の上に下部導電膜を形成する。下部導電膜の上に第１の絶縁膜を形成する。第１の絶縁膜に、下部導電膜まで達する開口を形成する。開口内の下部導電膜の上、及び第１の絶縁膜の上に、磁化自由層とトンネル絶縁膜と磁化固定層とを有するＭＴＪ積層膜を堆積させる。ＭＴＪ積層膜の上に上部電極を形成する。第１の絶縁膜の上に堆積しているＭＴＪ積層膜を除去することにより、開口内に残ったＭＴＪ積層膜からなるＭＴＪ素子を形成する。第１の絶縁膜の少なくとも一部、及び下部導電膜の一部を除去することにより、ＭＴＪ素子の下に下部導電膜からなる下部電極を形成する。
【選択図】 図２−２

Description

本発明は、磁気トンネル接合（ＭＴＪ）を含む磁気記憶装置の製造方法及び磁気記憶装置に関する。

不揮発性磁気記憶装置にＭＴＪが用いられる。ＭＴＪを構成する積層膜（以下、ＭＴＪ積層膜という。）は遷移金属を含むため、一般的に使用されるプロセスガスとの反応性に劣る。このため、ＭＴＪ積層膜の加工は、ハードマスクを用い、物理的スパッタリング性能の強い条件で行われる。このような条件で加工を行うと、ハードマスクの肩落ちが顕著になり、パターニングされたＭＴＪ積層膜の側面が傾斜してしまう。斜面が形成されるため、ＭＴＪ素子の占める面積を微小化することが困難である。また、傾斜した側面は、プラズマによるダメージを受けやすい。

ＭＴＪ積層膜をエッチングする際に、ＭＴＪ積層膜の側面に、エッチング時の生成物が付着しやすい。側面に付着した生成物は、リーク電流増加の原因になる。付着した生成物を除去するためのアッシング処理を導入すると、ＭＴＪ積層膜のトンネル絶縁膜が酸化されて、その厚さが増大してしまう。従って、アッシング処理を導入することは困難である。

層間絶縁膜に形成された凹部内にＭＴＪ積層膜を堆積させることにより、物理的スパッタリングによる加工の使用を抑制することができる。

特開２００１−２８４６７９号公報 特開２００２−２９９７２４号公報

凹部が配置される層間絶縁膜の下に、ＭＴＪ素子が接続される下部配線構造が配置される。凹部を形成する際には、この下部配線構造と凹部との位置合わせを行わなければならない。凹部の平面寸法は微細（例えば直径０．１μｍ程度）であるため、この位置合わせが困難である。

本発明の一観点によると、
基板の上に、下部導電膜を形成する工程と、
前記下部導電膜の上に、第１の絶縁膜を形成する工程と、
前記第１の絶縁膜に、前記下部導電膜まで達する開口を形成する工程と、
前記開口内の前記下部導電膜の上、及び前記第１の絶縁膜の上に、磁化自由層とトンネル絶縁膜と磁化固定層とを有するＭＴＪ積層膜を堆積させる工程と、
前記ＭＴＪ積層膜の上に上部電極を形成する工程と、
前記第１の絶縁膜の上に堆積している前記ＭＴＪ積層膜を除去することにより、前記開口内に残った前記ＭＴＪ積層膜からなるＭＴＪ素子を形成する工程と、
前記第１の絶縁膜の少なくとも一部、及び前記下部導電膜の一部を除去することにより、前記ＭＴＪ素子の下に、前記下部導電膜からなる下部電極を形成する工程と
を有する磁気記憶装置の製造方法が提供される。

本発明の他の観点によると、
絶縁性の表面内に導電性領域が露出している基板と、
前記基板の上に、前記導電性領域と部分的に重なるように配置された下部電極と、
前記下部電極の上に配置され、前記下部電極よりも小さな平面形状を持つＭＴＪ素子と、
前記下部電極の上面のうち、前記ＭＴＪ素子が配置されていない領域の上に配置され、前記下部電極の外周線に整合する外周線を持つ第１の絶縁膜と、
前記ＭＴＪ素子の上に配置された上部電極と
を有する磁気記憶装置が提供される。

下部電極がＭＴＪ素子よりも大きくなるため、ＭＴＪ素子と、その下層構造とを直接位置合わせするよりも、下部電極と、その下層構造とを位置合わせする方が、より大きな位置合わせマージンを確保することができる。

（１Ａ）は、実施李による磁気記憶装置の概略図であり、（１Ｂ）は、低抵抗状態のＭＴＪ素子の磁化方向を示す断面図であり、（１Ｃ）は、高抵抗状態のＭＴＪ素子の磁化方向を示す断面図である。 実施例１による磁気記憶装置の製造方法の製造途中段階における装置の断面図（その１）である。 実施例１による磁気記憶装置の製造方法の製造途中段階における装置の断面図（その２）である。 実施例１による磁気記憶装置の製造方法の製造途中段階における装置の断面図（その３）である。 実施例１による磁気記憶装置の製造方法の製造途中段階における装置の断面図（その４）である。 実施例２による磁気記憶装置の製造方法の製造途中段階における装置の断面図（その１）である。 実施例２による磁気記憶装置の製造方法の製造途中段階における装置の断面図（その２）である。 （４Ａ）は、実施例３による磁気記憶装置の製造方法の製造途中段階における装置の断面図であり、（４Ｂ）は、実施例３の変形例による磁気記憶装置の製造方法の製造途中段階における装置の断面図である。 実施例４による磁気記憶装置の製造方法の製造途中段階における装置の断面図である。 実施例５による磁気記憶装置の製造方法の製造途中段階における装置の断面図である。 実施例６による磁気記憶装置の製造方法の製造途中段階における装置の断面図である。 実施例７による磁気記憶装置の製造方法の製造途中段階における装置の断面図（その１）である。 実施例７による磁気記憶装置の製造方法の製造途中段階における装置の断面図（その２）である。

図１Ａに、実施例によるスピン注入型磁気記憶装置の１つのセルの概略図を示す。１つのメモリセルは、１つのトランジスタ１０及び１つのＭＴＪ素子１１を含む。ＭＴＪ素子１１は、トンネルバリア層１１Ｂを、ピンド層１１Ｐとフリー層１１Ｆとで挟んだ積層構造を有する。トランジスタ１０のゲート電極がワード線１２に接続され、ソースがソース線１３に接続されている。トランジスタ１０のドレインは、ＭＴＪ素子１１を介してビット線１４に接続される。制御回路１５が、書込みまたは読出しを行うべきセルに対応するワード線１２、ソース線１３、及びビット線１４に、書込みまたは読出し用の信号を供給する。

図１Ｂに、ＭＴＪ素子１１が低抵抗状態のときの磁化方向を示す。ピンド層１１Ｐの磁化方向と、フリー層１１Ｆの磁化方向とが平行になっている。

図１Ｃに、ＭＴＪ素子１１が高抵抗状態のときの磁化方向を示す。ピンド層１１Ｐの磁化方向と、フリー層１１Ｆの磁化方向とが反平行になっている。

以下、書込み方法について説明する。ＭＴＪ素子１１を低抵抗状態にするには、ビット線１４からソース線１３に書き込み電流を流す。このとき、ピンド層１１Ｐの磁化と同じ向きにスピン偏極した電子が、ピンド層１１Ｐからフリー層１１Ｆに輸送される。フリー層１１Ｆに輸送された電子により、フリー層１１Ｆの磁化の向きが、ピンド層１１Ｐの磁化の向きと平行になる。これにより、ＭＴＪ素子１１は、図１Ｂに示した低抵抗状態になる。

ＭＴＪ素子１１を高抵抗状態にするには、ソース線１３からビット線１４に書き込み電流を流す。このとき、フリー層１１Ｆからピンド層１１Ｐに電子が輸送される。ピンド層１１Ｐの磁化の方向と反対向きにスピン偏極した電子は、反射されてフリー層１１Ｆに戻る。フリー層１１Ｆに戻った電子により、フリー層１１Ｆの磁化の向きがピンド層１１Ｐの磁化の向きと反平行になる。これにより、ＭＴＪ素子１１は、図１Ｃに示した高抵抗状態になる。

次に、読出し方法について説明する。ソース線１３とビット線１４との間に読出し電圧を印加する。ＭＴＪ素子１１に、その抵抗に応じた電流が流れる。この電流の大きさにより、低抵抗状態か高抵抗状態かを判定することができる。読出し電流の大きさは、フリー層１１Ｆの磁化の向きが変化しない程度にされている。

なお、以下に説明する実施例は、図１Ａに示した１Ｔｒ−１ＭＴＪ型メモリセルのみならず、１Ｔｒ−２ＭＴＪ型メモリセルにも適用することができる。さらに、スピン注入型磁気記憶装置のみではなく、電流磁場書き込み方式の磁気記憶装置にも適用することができる。

図２Ａ〜図２Ｋを参照して、実施例１による磁気記憶装置の製造方法について説明する。

図２Ａに示すように、半導体基板２０の上にトランジスタ２１が形成されている。このトランジスタ２１は、図１Ａに示したトランジスタ１０に対応する。半導体基板２０の上に、トランジスタ２１を覆う層間絶縁膜２２が形成されている。層間絶縁膜２２の上に、多層配線層２５が形成されている。多層配線層２５の最上層の層間絶縁膜２６に、導電プラグ２７が埋め込まれている。導電プラグ２７は、多層配線層２５及び層間絶縁膜２２内の導電プラグや配線を介して、トランジスタ２１のドレインに接続されている。

図２Ｂに示すように、層間絶縁膜２６の上に、下部導電膜３０を形成する。下部導電膜３０は、導電プラグ２７に電気的に接続される。下部導電膜３０には、例えばＴａ、Ｒｕ等の非磁性材料が用いられ、その厚さは、３０ｎｍ〜５０ｎｍの範囲内である。下部導電膜３０の形成には、例えば物理気相成長（ＰＶＤ）が用いられる。なお、下部導電膜３０を、Ｔａ膜、Ｒｕ膜、及びＴａ膜の３層で構成してもよい。この場合、下部のＴａ膜を３ｎｍ〜２０ｎｍとし、Ｒｕ膜を０〜５０ｎｍとし、上部のＴａ膜を１０ｎｍ〜２０ｎｍとする。

下部導電膜３０の上に、第１の絶縁膜３１を形成する。第１の絶縁膜３１には、例えば酸化シリコン、窒化シリコン、アルミナ等が用いられ、その厚さは、約１５０ｎｍである。第１の絶縁膜３１の形成は、下層の銅配線の劣化防止のために、４００℃以下の温度で行うことが好ましい。一例として、第１の絶縁膜３１の形成に、プラズマ励起型化学気相成長（ＰＥ−ＣＶＤ）を用いることができる。

第１の絶縁膜３１の上に、フォトレジスト膜を形成し、露光及び現像することにより、マスクパターン３２を形成する。フォトレジスト膜の厚さは、例えば２００ｎｍとし、露光には、ＡｒＦエキシマレーザを用いる。マスクパターン３２には、平面視において導電プラグ２７と部分的に重なる開口３２Ａが形成されている。

図２Ｃに示すように、マスクパターン３２をエッチングマスクとして、第１の絶縁膜３１をエッチングすることにより、開口（凹部）３３を形成する。第１の絶縁膜３１のエッチングには、例えばＣＦ系ガスの容量結合プラズマを用いた反応性イオンエッチング（ＲＩＥ）が適用される。開口３３は、下部導電膜３０まで達し、開口３３内に下部導電膜３０が露出する。開口３３を形成した後、マスクパターン３２を除去する。

図２Ｄに示すように、開口３３内の下部導電膜３０の上、及び第１の絶縁膜３１の上に、ＭＴＪ積層膜３５を堆積させる。

図２Ｅに、ＭＴＪ積層膜３５の断面図を示す。ＭＴＪ積層膜３５は、基板から上方に向かって積層された反強磁性層３６、ピンド層３７、トンネルバリア層３８、及びフリー層３９を含む。反強磁性層３６には、例えばＰｔＭｎ等の反強磁性材料が用いられ、その厚さは例えば１０ｎｍ〜２０ｎｍである。ピンド層３７は、例えば基板から上方に向かって積層された厚さ１．５ｎｍ〜３．５ｎｍのＣｏＦｅ層、厚さ０．８ｎｍ〜１．６ｎｍのＲｕ層、及び厚さ１．５ｎｍ〜３．５ｎｍのＣｏＦｅＢ層を含む。ピンド層３７は、反強磁性層３６と交換結合し、その磁化方向が固定される。トンネルバリア層３８には、例えばＭｇＯが用いられ、その厚さは例えば０．９ｎｍ〜１．１ｎｍである。フリー層３９には、例えばＣｏＦｅＢが用いられ、その厚さは、例えば１．５ｎｍ〜２ｎｍである。

ＭＴＪ積層膜３５の形成には、基板面に対して垂直な方向の成長が支配的になる成膜方法、例えばロングスローＰＶＤ、コリメータを用いたＰＶＤ等が適用される。このため、ＭＴＪ積層膜３５は、開口３３の側面にはほとんど堆積しない。従って、開口３３内のＭＴＪ積層膜３５を構成する反強磁性層３６、ピンド層３７、トンネルバリア層３８、及びフリー層３９の側面（端面）が、第１の絶縁膜３１に接触する。

図２Ｄに戻って説明を続ける。ＭＴＪ積層膜３５の上に、上部導電膜４０を形成する。開口３３が、上部導電膜４０で埋め込まれる。上部導電膜４０は、例えば、基板から上方に向かって順番に積層された厚さ０．５ｎｍ〜２ｎｍのＴａ膜４１、厚さ３ｎｍ〜１０ｎｍのＲｕ膜４２、及び厚さ３０ｎｍ〜１００ｎｍのＴａ膜４３を含む。これらの膜の形成には、基板面に対して垂直な方向の成長が支配的になる成膜方法、例えばロングスローＰＶＤ、コリメータを用いたＰＶＤ等が適用される。なお、上側のＴａ膜４３の形成には、開口３３内の充填に適した成膜方法を適用してもよい。

図２Ｄでは、上部導電膜４０の上面をほぼ平坦に表しているが、上面に、開口３３を反映した窪みが形成されていてもよい。この場合、窪みの底は、第１の絶縁膜３３の上面より高くしておくことが好ましい。また、ＭＴＪ積層膜３５の形成から、上部導電膜４０の形成までの間、高真空の雰囲気を維持することが好ましい。例えば、マルチチャンバ方式の成膜装置を用いることにより、ＭＴＪ積層膜３５の形成から、上部導電膜４０の形成までの間、高真空の雰囲気を維持することができる。

図２Ｆに示すように、第１の絶縁膜３１が露出するまで、上部導電膜４０及びＭＴＪ積層膜３５に化学機械研磨（ＣＭＰ）を施す。このＣＭＰには、例えばＡｌ_２Ｏ_３スラリが用いられる。開口３３内に、ＭＴＪ積層膜３５からなるＭＴＪ素子３５ａが残る。ＭＴＪ素子３５ａの上に、上部導電膜４０からなる上部電極４０ａが残る。上部電極４０ａの上面は、第１の絶縁膜３１の上面と同一の高さになる。また、上部電極４０ａの外周線は、ＭＴＪ素子３５ａの外周線と整合する。

なお、ＣＭＰに代えてエッチバックを適用してもよい。また、ＣＭＰとエッチバックとを組み合わせてもよい。例えば、図２Ｄにおいて、第１の絶縁膜３１の上に堆積しているＭＴＪ積層膜３５の上面が露出するまでＣＭＰを適用し、その後エッチバックを適用してもよい。

図２Ｇに示すように、上部電極４０ａの上（すなわちＭＴＪ素子３５ａの上）、及び第１の絶縁膜３１の上面のうちＭＴＪ素子３５ａを取り囲む領域を、マスクパターン５０で覆う。マスクパターン５０には、一般的なフォトレジストが用いられる。フォトレジストの露光には、例えばＫｒＦエキシマレーザが用いられる。マスクパターン５０の厚さは、例えば約２５０ｎｍとする。また、マスクパターン５０は、導電プラグ２７と少なくとも一部において重なるように位置合わせされる。

マスクパターン５０をエッチングマスクとして、第１の絶縁膜３１及び下部導電膜３０をエッチングする。このエッチングには、例えばＲＩＥが適用される。第１の絶縁膜３１のエッチングには、ＣＦ系ガスが用いられ、下部導電膜３０のエッチングには、Ｃｌ_２系ガスが用いられる。

図２Ｈに示すように、マスクパターン５０の外周線に整合する平面形状を持つ第１の絶縁膜３１ａが残る。ＭＴＪ素子３５ａ及び第１の絶縁膜３１ａの下に、下部導電膜３０からなる下部電極３０ａが残る。下部電極３０ａの外周線は、その上の第１の絶縁膜３１ａの外周線に整合する。下部電極３０ａを形成した後、マスクパターン５０を除去する。

ＭＴＪ素子３５ａの側面が、第１の絶縁膜３１ａで保護されているため、下部導電膜３０（図２Ｇ）をパターニングするときに、ＭＴＪ素子３５ａはエッチング環境に起因するダメージを受けにくい。従って、下部導電膜３０のパターニングに、Ａｒイオン等を用いたミリングプロセスを適用することも可能である。また、ＭＴＪ素子３５ａの側面にエッチング時の生成物が付着しないため、リーク電流の増大を抑制することができる。

図２Ｉに示すように、層間絶縁膜２６の上に第２の絶縁膜５２を堆積させる。第２の絶縁膜５２は、ＭＴＪ素子３５ａ、上部電極４０ａ、及び第１の絶縁膜３１ａを覆う。第２の絶縁膜５２には、例えば酸化シリコン、酸化フッ化シリコン（ＳｉＯＦ）、酸化炭化シリコン（ＳｉＯＣ）等の絶縁材料が用いられる。第２の絶縁膜５２の堆積は、４００℃以下で行うことが好ましく、３５０℃以下で行うことがより好ましい。第２の絶縁膜５２の堆積には、例えばＰＥ−ＣＶＤが適用される。

第１の絶縁膜３１ａは、ＭＴＪ素子３５ａの周囲に僅かに残存するのみである。これに対し、第２の絶縁膜５２は、上下の配線を絶縁する層間絶縁膜として用いられる。このため、第２の絶縁膜５２には、第１の絶縁膜３１ａよりも低誘電率の材料を用いることが好ましい。

図２Ｊに示すように、第２の絶縁膜５２に、上部電極４０ａが露出するまでＣＭＰを施すことにより、表面の平坦化を行う。このＣＭＰでは、シリカ系のスラリを用いる。図２Ｉに示した第２の絶縁膜５２を堆積させる前に、窒化シリコン等のＣＭＰ用ストッパ膜を形成しておいてもよい。ＣＭＰ用ストッパ膜を形成しておくことにより、ＣＭＰの制御性を高めることができる。

図２Ｋに示すように、第２の絶縁膜５２及び上部電極４０ａの上に、配線５４を形成する。この配線５４は、図１Ａに示したビット線１４に対応する。

実施例１では、ＭＴＪ素子３５ａが、下部電極３０ａを介して、下層の導電プラグ２７に接続される。ＭＴＪ素子３５ａの面内方向の寸法は、磁性膜内の磁化の向きを揃えるために、一般的に０．１μｍ程度にされる。このように微細なＭＴＪ素子３５ａと、下層の導電プラグ２７とが電気的に接続されるように、十分な精度で位置合わせを行うことは困難である。

実施例１では、ＭＴＪ素子３５ａの位置を定める開口３３（図２Ｃ）が形成される時点で、下部導電膜３０が基板全面に形成されている。このため、開口３３を形成する際に、開口３３と下部導電膜３０との位置合わせを行う必要はない。ＭＴＪ素子３５ａと、下層の導電プラグ２７との電気的接続の歩留まりは、下部電極３０ａと導電プラグ２７との位置合わせ精度に依存する。下部電極３０ａは、ＭＴＪ素子３５ａよりも大きいため、ＭＴＪ素子３５ａと導電プラグ２７とを直接接続する場合に比べて、大きな位置合わせマージンを確保することができる。

実施例１では、図２Ｅに示したように、トンネルバリア層３８の下に反強磁性層３６とピンド層３７とを配置し、トンネルバリア層３８の上にフリー層３９を配置したが、これらの層の上下関係を逆にしてもよい。例えば、基板から上方に向かって、フリー層３９、トンネルバリア層３８、ピンド層３７、及び反強磁性層３６を順番に積層してもよい。

図３Ａ〜図３Ｆを参照して、実施例２による磁気記憶装置の製造方法について説明する。

図３Ａに示した構造は、実施例１の図２Ｆに示した構造と同一である。

図３Ｂに示すように、第１の絶縁膜３１（図３Ａ）を除去する。第１の絶縁膜３１の除去には、例えばＣＦ系ガスを用いたＲＩＥを適用することができる。この条件で、上部電極４０ａ及びＭＴＪ素子３５ａに対して、第１の絶縁膜３１を選択的に除去することができる。第１の絶縁膜３１が除去された領域に、下部導電膜３０が露出する。

図３Ｃに示すように、露出した下部導電膜３０（図３Ｂ）を除去する。下部導電膜３０の除去には、例えばＣｌ_２系ガスを用いたＲＩＥを適用することができる。このとき、ＭＴＪ素子３５ａの側面が露出しているが、物理的なミリングを用いて下部導電膜をパターニングする場合に比べて、側面に生成物が付着し難い。このため、側面の付着物に起因するリーク電流の増加を抑制することができる。ＭＴＪ素子３５ａの下に、下部導電膜３０からなる下部電極３０ａが残る。

図３Ｄに示すように、層間絶縁膜２６の上に、第２の絶縁膜５２を形成する。第２の絶縁膜５２は、上部電極４０ａ、ＭＴＪ素子３５ａ、及び下部電極３０ａを覆う。第２の絶縁膜５２の形成には、実施例１の図２Ｉに示した第２の絶縁膜５２の形成と同じ方法が適用される。

図３Ｅに示すように、上部電極４０ａが露出するまで、第２の絶縁膜５２にＣＭＰを施す。このＣＭＰの条件は、実施例１の図２Ｊに示した第２の絶縁膜５２のＣＭＰの条件と同一である。ＣＭＰにより、第２の絶縁膜５２及び上部電極４０ａの上面が平坦化される。

図３Ｆに示すように、平坦化された第２の絶縁膜５２及び上部電極４０ａの上に、配線５４を形成する。

実施例２では、実施例１の図２Ｇに示したマスクパターン５０を形成する必要がない。このため、実施例１の方法に比べて工程数削減を図ることができる。

図４Ａに、実施例３による磁気記憶装置の製造方法の途中段階における断面図を示す。図４Ａは、実施例１の図２Ｃに示した段階に対応する。実施例１では、開口３３の側面が基板面に対してほぼ垂直であった。実施例３では、開口３３の側面が逆テーパ形状を有する。すなわち、開口３３の平断面の面積が、基板から上方に向かって小さくなる。その他の工程は、実施例１の工程と同一である。

開口３３の側面が逆テーパ形状にされているため、実施例１の場合に比べて、図２Ｄに示したＭＴＪ積層膜３５を形成する際に、ＭＴＪ積層膜３５が開口３３の側面に付着し難い。

図４Ｂに、実施例３の変形例による磁気記憶装置の製造方法の途中段階における断面図を示す。この変形例では、第１の絶縁膜３１が、相互にエッチング耐性の異なる下層部分３１Ｌと上層部分３１Ｕとを含む。まず、マスクパターン３２をエッチングマスクとして上層部分３１Ｕに開口を形成する。その後、上層部分３１Ｕをエッチングマスクとして、下層部分３１Ｌを厚さ方向及び横方向にエッチングする。上層部分３１Ｕによって、開口３３の側面から中心に向かって張り出した庇状部分が形成される。

庇状部分が形成されているため、実施例１の場合に比べて、図２Ｄに示したＭＴＪ積層膜３５を形成する際に、ＭＴＪ積層膜３５が開口３３の側面に付着し難い。

図５Ａ及び図５Ｂを参照して、実施例４による磁気記憶装置の製造方法について説明する。以下の説明では、実施例１による方法との相違点に着目し、同一の構成については説明を省略する。実施例１では、図２Ａに示したように、ＭＴＪ素子３５ａが配置される層よりも下の多層配線層２５の最上層が、層間絶縁膜２６及び導電プラグ２７を含んでいた。これにより、ＭＴＪ素子３５ａの下部電極３０ａ（図２Ｈ）が、その下の導電プラグ２７に接触していた。

図５Ａに示すように、実施例４では、ＭＴＪ素子が配置される層よりも下の多層配線層２５の最上層が、層間絶縁膜６０及び配線６１を含む。

図５Ｂに示すように、配線６１及び層間絶縁膜６０の上に、ＭＴＪ素子３５ａに接続される下部電極３０ａが配置される。配線６１は、例えば図５Ｂの紙面に垂直な方向に延在する。複数のＭＴＪ素子３５ａが、配線６１に沿って、離散的に、例えば等間隔に並ぶ。

実施例４の構成では、ＭＴＪ素子３５ａが配置されている第２の絶縁膜５２を、導電プラグを配置するためのビア層として利用することができる。

図６Ａ〜図６Ｃを参照して、実施例５による磁気記憶装置の製造方法について説明する。以下の説明では、実施例１及び実施例４による方法との相違点に着目し、同一の構成については説明を省略する。

図６Ａは、実施例１の図２Ｃに示した段階の断面図に対応する。下部導電膜３０の下には、実施例４の図５Ａに示した層間絶縁膜６０及び配線６１が配置されている。下部導電膜３０が、層間絶縁膜６０及び配線６１の上に配置されている。すなわち、下部導電膜３０の下地表面は、絶縁領域（層間絶縁膜６０）及び導電領域（配線６１）を含む。下部導電膜３０は層間絶縁膜６０及び配線６１の全域を覆う。第１の絶縁膜３１に形成される開口３３は、配線６１と重ならない位置に配置される。

図６Ｂに示すように、開口３３内に、ＭＴＪ素子３５ａ及び上部電極４０ａを形成する。ＭＴＪ素子３５ａ及び上部電極４０ａの形成は、実施例１の図２Ｄから図２Ｆまでの工程と共通である。第１の絶縁膜３１及び上部電極４０ａの上に、マスクパターン５０を形成する。マスクパターン５０は、開口３３を内包する領域から、配線（導電領域）６１の一部と重なる領域まで達する。マスクパターン５０をエッチングマスクとして、第１の絶縁膜３１及び下部導電膜３０をエッチングする。エッチング後、マスクパターン５０を除去する。

図６Ｃに示すように、ＭＴＪ素子３５ａを取り囲む第１の絶縁膜３１ａ及び下部電極３０ａが形成される。下部電極３０ａは、配線６１とＭＴＪ素子３５ａとを電気的に接続する。その後の工程は、実施例１の図２Ｉから図２Ｋまでの工程と共通である。

実施例５では、ＭＴＪ素子３５ａが、配線６１が配置された領域ではなく、層間絶縁膜６０の上に配置される。このため、ＭＴＪ素子３５ａの下地の平坦性をより高めることができる。

図７Ａ〜図７Ｄを参照して、実施例６による磁気記憶装置の製造方法について説明する。以下の説明では、実施例１による方法との相違点に着目し、同一の構成については説明を省略する。

図７Ａは、実施例１の図２Ｂに示した段階の断面図に対応する。実施例１では、下部導電膜３０に接するように第１の絶縁膜３１が形成されていた。実施例６では、下部導電膜３０と第１の絶縁膜３１との間に、反強磁性層３６が形成されている。反強磁性層３６は、実施例１の図２Ｅに示した反強磁性層３６に相当する。

図７Ｂは、実施例１の図２Ｄに示したＭＴＪ積層膜３５を形成した段階の断面図に対応する。実施例１では、開口３３内及び第１の絶縁膜３１の上のＭＴＪ積層膜３５が反強磁性層３６を含んでいた。実施例６では、開口３３内及び第１の絶縁膜３１の上には、ＭＴＪ積層膜３５のうち、反強磁性層３６以外の層７０が形成される。反強磁性層３６以外の層７０は、図７Ｃに示すようにピンド層３７、トンネルバリア層３８、及びフリー層３９を含む。この時点で、反強磁性層３６は、下部導電膜３０と同様に、基板全面に配置されている。

図７Ｄは、実施例１の図２Ｈに示した段階の断面図に対応する。マスクパターン５０をエッチングマスクとして、図７Ｂに示した第１の絶縁膜３１、反強磁性層３６及び下部導電膜３０をエッチングする。このエッチングにより、第１の絶縁膜３１ａ、反強磁性層３６ａ、及び下部電極３０ａが残る。反強磁性層３６ａの外周線は、第１の絶縁膜３１ａの外周線及び下部電極３０ａの外周線に整合する。反強磁性層３６のエッチング条件は、下部導電膜３０のエッチング条件と同一である。

上述のように、実施例６では、ＭＴＪ積層膜を堆積させる工程において、ＭＴＪ積層膜のうち、トンネル絶縁膜３８よりも下の一部の膜（例えば、反強磁性層３６）が、下部導電膜３０と第１の絶縁膜３１との間に形成される。残りの膜（例えばピンド層３７、トンネルバリア層３８、及びフリー層３９）が、第１の絶縁膜の上に形成される。その後、下部電極３０ａを形成する工程（図７Ｄ）において、ＭＴＪ積層膜のうち下部導電膜３０と第１の絶縁膜３１との間に形成されていた膜（反強磁性層３６）が、下部電極３０ａと同一の平面形状にパターニングされる。

実施例６においても、実施例１と同様に、トンネルバリア層３８の側面が第１の絶縁膜３１ａで保護されている。このため、下部導電膜３０（図７Ｂ）をパターニングするときに、ＭＴＪ素子の反強磁性層以外の層７０が、エッチング雰囲気に起因するダメージを受けにくい。反強磁性層３６ａの側面は、トンネルバリア層３８の側面から離れているため、反強磁性層３６ａの側面が受けるダメージは、ＭＴＪ素子の特性にほとんど悪影響を及ぼさない。

実施例６では、開口３３内に形成される層７０が、実施例１の図２Ｄに示したＭＴＪ積層膜３５よりも薄い。このため、成膜時における開口３３の側面への付着が、より抑制される。

図８Ａ〜図８Ｅを参照して、実施例７による磁気記憶装置の製造方法について説明する。以下の説明では、実施例１による方法との相違点に着目し、同一の構成については説明を省略する。実施例１では、図２Ｄに示したように、ＭＴＪ積層膜３５が第１の絶縁膜３１よりも薄い。このため、ＭＴＪ積層膜３５は、開口３３内の空間を完全には埋め尽くしていない。開口３３内は、上部導電膜４０により埋め尽くされる。

図８Ａに示すように、実施例７では、第１の絶縁膜３１がＭＴＪ積層膜３５よりも薄い。このため、開口３３内の空間がＭＴＪ積層膜３５で完全に埋め尽くされる。例えば、開口３３内のトンネルバリア層３８の上面は、第１の絶縁膜３１の上面よりも低く、フリー層３９により、開口３３内が完全に埋め尽くされる。すなわち、開口３３が形成された領域におけるフリー層３９の上面が、第１の絶縁膜３１の上面よりも高い。実施例７では、この段階では、図２Ｄに示した上部導電膜４０は形成されていない。

図８Ｂに示すように、第１の絶縁膜３１が露出するまでＭＴＪ積層膜３５にＣＭＰを施す。開口３３内に、反強磁性層３６、ピンド層３７、トンネルバリア層３８、及びフリー層３９がこの順番に積層されたＭＴＪ素子３５ａが残る。

図８Ｃに示すように、ＭＴＪ素子３５ａ及びその周囲の第１の絶縁膜３１をマスクパターン５０で覆い、第１の絶縁膜３１（図８Ｂ）及び下部導電膜３０（図８Ｂ）をエッチングする。これにより、ＭＴＪ素子３５ａを取り囲む第１の絶縁膜３１ａ及び下部電極３０ａが形成される。下部電極３０ａを形成した後、マスクパターン５０を除去する。

図８Ｄに示すように、層間絶縁膜２６の上に第２の絶縁膜５２を堆積させ、ＭＴＪ素子３５ａが露出するまで第２の絶縁膜５２にＣＭＰを施す。これにより、ＭＴＪ素子３５ａの上面と、第２の絶縁膜５２の上面とが同一の高さになり、平坦化される。

図８Ｅに示すように、第２の絶縁膜５２の上に上部電極４０ａを形成する。上部電極４０ａは、図２Ｄに示した上部導電膜４０と同様に、下部Ｔａ膜、Ｒｕ膜、及び上部Ｔａ膜を含む。なお、上部電極４０ａと、図２Ｋに示した上部電極４０ａに接続される配線５４とを、同時にパターニングして形成してもよい。

実施例７では、開口３３内を、ＭＴＪ積層膜３５（図８Ａ）で埋め込み、第２の絶縁膜５２（図８Ｅ）を形成した後に、上部電極４０ａが形成される。実施例７においても、下部導電膜３０をパターニングする工程（図８Ｃ）において、ＭＴＪ素子３５ａの側面が第１の絶縁膜３１ａによって保護されている。また、下部電極３０ａが、ＭＴＪ素子３５ａよりも大きい。このため、実施例１と同様の効果が得られる。

以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。

１０ トランジスタ
１１ ＭＴＪ素子
１１Ｐ ピンド層
１１Ｂ トンネルバリア層
１１Ｆ フリー層
１２ ワード線
１３ ソース線
１４ ビット線
１５ 書込読出信号生成部
２０ 半導体基板
２１ トランジスタ
２２ 層間絶縁膜
２５ 多層配線層
２６ 層間絶縁膜
２７ 導電プラグ
３０ 下部導電膜
３０ａ 下部電極
３１、３１ａ 第１の絶縁膜
３２ マスクパターン
３２Ａ 開口
３３ 開口
３５ ＭＴＪ積層膜
３５ａ ＭＴＪ素子
３６ 反強磁性層
３７ ピンド層
３８ トンネルバリア層
３９ フリー層
４０ 上部導電膜
４０ａ 上部電極
４１ Ｔａ膜
４２ Ｒｕ膜
４３ Ｔａ膜
５０ マスクパターン
５２ 第２の絶縁膜
５４ 配線
６０ 層間絶縁膜
６１ 配線
７０ ＭＴＪ素子の反強磁性層以外の層

Claims (10)

1. 基板の上に、下部導電膜を形成する工程と、
   前記下部導電膜の上に、第１の絶縁膜を形成する工程と、
   前記第１の絶縁膜に、前記下部導電膜まで達する開口を形成する工程と、
   前記開口内の前記下部導電膜の上、及び前記第１の絶縁膜の上に、磁化自由層とトンネル絶縁膜と磁化固定層とを有するＭＴＪ積層膜を堆積させる工程と、
   前記ＭＴＪ積層膜の上に上部電極を形成する工程と、
   前記第１の絶縁膜の上に堆積している前記ＭＴＪ積層膜を除去することにより、前記開口内に残った前記ＭＴＪ積層膜からなるＭＴＪ素子を形成する工程と、
   前記第１の絶縁膜の少なくとも一部、及び前記下部導電膜の一部を除去することにより、前記ＭＴＪ素子の下に、前記下部導電膜からなる下部電極を形成する工程と
   を有する磁気記憶装置の製造方法。
2. 前記上部電極を形成する工程が、
   前記ＭＴＪ積層膜を堆積させた後、前記ＭＴＪ積層膜の上に、上部導電膜を堆積させる工程と、
   前記ＭＴＪ素子を形成する工程において、前記ＭＴＪ積層膜よりも上に堆積している前記上部導電膜を除去する工程と
   を含む請求項１に記載の磁気記憶装置の製造方法。
3. 前記下部電極を形成する工程が、
   前記第１の絶縁膜の上に前記ＭＴＪ素子を覆うマスクパターンを形成する工程と、
   前記マスクパターンをマスクとして前記第１の絶縁膜及び前記下部導電膜を除去する工程と、
   前記マスクパターンを除去する工程と
   を含む請求項１または２に記載の磁気記憶装置の製造方法。
4. 前記基板の表面が、絶縁領域と導電領域とを含み、
   前記開口を形成する工程において、前記開口は前記絶縁領域に形成され、
   前記マスクパターンは、前記導電領域の一部と重なる領域を覆う請求項３に記載の磁気記憶装置の製造方法。
5. 前記下部電極を形成する工程が、
   前記ＭＴＪ素子に対して前記第１の絶縁膜が選択的にエッチングされる条件で、前記第１の絶縁膜をエッチングする工程と、
   前記第１の絶縁膜がエッチングされて露出した前記下部導電膜を除去する工程と
   を含む請求項１または２に記載の磁気記憶装置の製造方法。
6. 前記ＭＴＪ積層膜を堆積させる工程において、前記ＭＴＪ積層膜のうち、前記トンネル絶縁膜よりも前記基板側に設けられる第１の膜を、前記下部導電膜と前記第１の絶縁膜との間に形成し、前記ＭＴＪ積層膜のうち、前記トンネル絶縁膜に対して前記第１の膜の反対側に設けられる第２の膜を、前記第１の絶縁膜の上に形成し、
   前記下部電極を形成する工程において、前記第１の膜を、前記下部電極と同一の平面形状にパターニングする請求項１乃至５のいずれか１項に記載の磁気記憶装置の製造方法。
7. 前記開口の側面が逆テーパ形状を有する請求項１乃至６のいずれか１項に記載の磁気記憶装置の製造方法。
8. 前記第１の絶縁膜は、相互にエッチング特性の異なる下層部分と上層部分とを含み、
   前記開口を形成する工程において、前記上層部分に開口を形成した後、前記上層部分をエッチングマスクとして、前記下層部分を厚さ方向及び横方向にエッチングすることにより、前記上層部分が前記開口の中心に向かって張り出した庇状部分を形成する請求項１乃至６のいずれか１項に記載の磁気記憶装置の製造方法。
9. 絶縁性の表面内に導電性領域が露出している基板と、
   前記基板の上に、前記導電性領域と部分的に重なるように配置された下部電極と、
   前記下部電極の上に配置され、前記下部電極よりも小さな平面形状を持つＭＴＪ素子と、
   前記下部電極の上面のうち、前記ＭＴＪ素子が配置されていない領域の上に配置され、前記下部電極の外周線に整合する外周線を持つ第１の絶縁膜と、
   前記ＭＴＪ素子の上に配置された上部電極と
   を有する磁気記憶装置。
10. 前記上部電極の外周線が前記ＭＴＪ素子の外周線に整合し、前記上部電極の上面が、前記第１の絶縁膜の上面と同一の高さである請求項９に記載の磁気記憶装置。

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