JP2011238328A - 半導体メモリ装置 - Google Patents

Abstract

【課題】ワードラインをディスチャージさせるのに必要な時間を短縮させ、ワードラインをディスチャージさせるのに消費される電流を減少させ、ワードラインがディスチャージされるスルーレートを調整することができる半導体メモリ装置を提供すること。
【解決手段】第１の動作期間で複数のワードライン制御電圧のうち、第１のワードライン制御電圧を割り当てられたワードラインに伝達し、第２の動作期間で複数のワードライン制御電圧のうち、第２のワードライン制御電圧を割り当てられた前記ワードラインに伝達する電圧伝達部と、第１の動作期間と第２の動作期間との間のディスチャージ期間で接地電圧より高く、第１のワードライン制御電圧及び第２のワードライン制御電圧より低い電圧レベルでワードラインをディスチャージするワードラインディスチャージ部とを備えることを特徴とする。
【選択図】図１

Description

本発明は、半導体メモリ装置に関し、ワードラインをディスチャージする技術に関する。

一般に、半導体メモリ装置は、外部電源を受けて様々な電圧レベルを有する内部電圧を生成し、このような内部電圧を用いて内部回路を動作させている。特に、ＮＡＮＤフラッシュメモリ（ｎａｎｄ ｆｌａｓｈ ｍｅｍｏｒｙ）などのような不揮発性メモリ装置（ｎｏｎ−ｖｏｌａｔｉｌｅ ｍｅｍｏｒｙ ａｐｐａｒａｔｕｓ）は、互いに異なる電圧レベルを有する複数のワードライン制御電圧を生成し、各々の動作モードごとに特定ワードライン制御電圧を割り当てられたワードラインに伝達する。

例えば、データプログラミング動作のためのワードライン制御電圧は、極めて高いレベルを有する電圧であり、このようなデータプログラミング用ワードライン制御電圧がワードラインに伝達されると、ワードラインに接続された該当メモリセルがプログラミングされる。一方、データプログラミング動作後にメモリセルが正確にプログラミングされたか否かを確認するために、データ読み出し動作のためのデータ読み出し用ワードライン制御電圧がワードラインに伝達されると、ワードラインに接続された該当メモリセルにプログラミングされたデータが出力される。一般に、データプログラミング動作及びデータ読み出し動作は、メモリセルが正確にプログラミングされるまで繰り返し行われる。参考として、メモリセルが正確にプログラミングされたか否かを確認するためのデータ読み出し動作を検証動作（Ｖｅｒｉｆｙ Ｏｐｅｒａｔｉｏｎ）と区分して記述することもある。

一方、データプログラミング用ワードライン制御電圧がワードラインに伝達される期間とデータ読み出し用ワードライン制御電圧がワードラインに伝達される期間との間にはワードラインディスチャージ期間が存在する。すなわち、高電圧のデータプログラミング用ワードライン制御電圧の供給が中断され、データ読み出し用ワードライン制御電圧が供給され始める間のワードラインディスチャージ期間の間、ワードラインは一般的に接地電圧ＶＳＳでディスチャージされる。

データプログラミング用ワードライン制御電圧及びデータ読み出し用ワードライン制御電圧は、電荷ポンピング（Ｃｈａｒｇｅ ｐｕｍｐｉｎｇ）などを行って生成されるが、このような高電位の制御電圧を繰り返し供給する動作状態でワードラインを接地電圧ＶＳＳでディスチャージする場合、ワードラインを接地電圧ＶＳＳレベルまで下降させるのに多くの時間を必要とする。また、接地電圧ＶＳＳレベルまで下降されたワードラインを再度特定レベルまで上昇させるのに多くの時間を必要とする。このように、高い電圧レベルのワードラインを接地電圧レベルまで下降させ、再度上昇させる動作は電流消費の側面でも非常に不利である。

米国特許第７２０００３９号明細書

本発明は、上記のような従来技術の問題を解決するために提案されたものであって、その目的は、ワードラインをディスチャージさせるのに必要な時間を短縮させた半導体メモリ装置を提供することにある。
また、本発明の目的は、ワードラインをディスチャージさせるのに消費される電流を減少させた半導体メモリ装置を提供することにある。
さらに、本発明の目的は、ワードラインがディスチャージされるスルーレートを調整することができる半導体メモリ装置を提供することにある。

そこで、上記の目的を達成するための本発明に係る半導体メモリ装置は、第１の動作期間で複数のワードライン制御電圧のうち、第１のワードライン制御電圧を割り当てられたワードラインに伝達し、第２の動作期間で前記複数のワードライン制御電圧のうち、第２のワードライン制御電圧を割り当てられた前記ワードラインに伝達する電圧伝達部と、前記第１の動作期間と前記第２の動作期間との間のディスチャージ期間で接地電圧より高く、前記第１のワードライン制御電圧及び第２のワードライン制御電圧より低い電圧レベルで前記ワードラインをディスチャージするワードラインディスチャージ部とを備えることを特徴とする。

また、上記の目的を達成するための本発明に係る半導体メモリ装置は、第１の動作期間で複数のワードライン制御電圧のうち、第１のワードライン制御電圧を割り当てられたワードラインに伝達し、第２の動作期間で前記複数のワードライン制御電圧のうち、第２のワードライン制御電圧を割り当てられた前記ワードラインに伝達する電圧伝達部と、前記第１の動作期間と前記第２の動作期間との間のディスチャージ期間のうち、初期の一定期間の間活性化される第１のディスチャージ制御パルス信号及び前記ディスチャージ期間の間活性化される第２のディスチャージ制御パルス信号を生成するディスチャージ制御パルス発生部と、前記第１のディスチャージ制御パルス信号の活性化期間の間、接地電圧で前記ワードラインをディスチャージする第１のワードラインディスチャージ部と、前記第２のディスチャージ制御パルス信号の活性化期間の間、前記接地電圧より高く、前記第１のワードライン制御電圧及び第２のワードライン制御電圧より低い電圧レベルで前記ワードラインをディスチャージする第２のワードラインディスチャージ部とを備えることを特徴とする。

さらに、上記の目的を達成するための本発明に係る半導体メモリ装置は、第１の動作期間で複数のワードライン制御電圧のうち、第１のワードライン制御電圧を割り当てられたワードラインに伝達し、第２の動作期間で前記複数のワードライン制御電圧のうち、第２のワードライン制御電圧を割り当てられた前記ワードラインに伝達する電圧伝達部と、制御コードのコード値に対応する電圧レベルを有するディスチャージ制御電圧を生成するディスチャージ制御電圧発生部と、前記第１の動作期間と前記第２の動作期間との間のディスチャージ期間の間、接地電圧より高く、前記第１のワードライン制御電圧及び第２のワードライン制御電圧より低い電圧レベルで前記ワードラインをディスチャージすることにあって、前記ディスチャージ制御電圧の電圧レベルによって前記ワードラインをディスチャージするスルーレートを調整するワードラインディスチャージ部とを備えることを特徴とする。

本発明によれば、ディスチャージ期間の間に、選択されたワードラインｓｅｌｅｃｔｅｄ ＷＬは、接地電圧ＶＳＳより高いレベルでディスチャージされているので、ディスチャージ期間後のデータ読み出し期間でワードラインの電圧レベルを上昇させるのに必要な時間及び電流消費を減少させることができる。また、ディスチャージ制御電圧Ｖ＿ＳＬＯＰＥによってワードラインがディスチャージされるスルーレート（ｓｌｅｗ ｒａｔｅ）を調整することができる。

本発明の一実施形態に係る半導体メモリ装置の構成図である。 図１の半導体メモリ装置のワードラインの電圧レベルの変化を示す図である。 本発明の他の実施形態に係る半導体メモリ装置の構成図である。 図３のディスチャージ制御パルス発生部の動作を示す図である。 本発明のさらに他の実施形態に係る半導体メモリ装置の構成図である。

以下、本発明の属する技術分野における通常の知識を有した者が本発明の技術的思想を容易に実施できる程度に詳細に説明するために、本発明の実施形態を添付した図面を参照して説明する。
参考として、図面及び詳細な説明において、素子、ブロックなどを示すときに使用する用語、記号、符号などは、必要に応じて細部単位別に表記することもできるので、同じ用語、記号、符号が全体回路で同じ素子などを示さないこともある。一般的に、回路の論理信号及び２進データ値は、電圧レベルに対応してハイレベル（ＨＩＧＨ ＬＥＶＥＬ、Ｈ）またはローレベル（ＬＯＷ ＬＥＶＥＬ、Ｌ）に区分し、各々「１」と「０」などに表現することもある。一方、データ信号のデータ値は、電圧レベル及び電流の大きさによって差等的に区分して単一ビット（ｓｉｎｇｌｅ ｂｉｔ）またはマルチビット（ｍｕｌｔｉ ｂｉｔ）形態で表記することができる。

図１は、本発明の一実施形態に係る半導体メモリ装置の構成図である。
本実施形態に係る半導体メモリ装置は、提案しようとする技術的な思想を明確に説明するための簡略な構成のみを含んでいる。

同図に示すように、半導体メモリ装置は、ワードライン制御電圧発生部１０Ａと、電圧伝達部２０Ａと、ワードラインディスチャージ部３０Ａと、メモリ部４０Ａとを備える。

上記のように構成される半導体メモリ装置の細部構成と主な動作を説明すれば、次のとおりである。

メモリ部４０Ａは、第１のメモリストリング（ｍｅｍｏｒｙ ｓｔｒｉｎｇ、４１Ａ）と、第２のメモリストリング（ｍｅｍｏｒｙ ｓｔｒｉｎｇ、４２Ａ）とで構成される。 本実施形態の半導体メモリ装置は、発明をより明確に説明するために、ワードラインＷＬ、メモリセル、ビットラインなどの数を制限的に図示している。

ＥＶＥＮビットラインＢＬ＿Ｅには、第１のメモリストリング４１Ａが接続され、ＯＤＤビットラインＢＬ＿Ｏには、第２のメモリストリング４２Ａが接続されている。メモリストリングは、複数のメモリセルが直列に接続されて構成される。代表として、第１のメモリストリング４１Ａを説明すれば、次のとおりである。第１の選択トランジスタＭＮ１０及び第２の選択トランジスタＭＮ１１の間に３２個の不揮発性メモリセルＭＣ０Ｅ〜ＭＣ３１Ｅが直列に接続されている。第１の選択トランジスタＭＮ１０は、第１の選択信号ラインＤＳＬの電圧レベルによって制御され、第２の選択トランジスタＭＮ１１は、第２の選択信号ラインＳＳＬの電圧レベルによって制御される。また、３２個の不揮発性メモリセルＭＣ０Ｅ〜ＭＣ３１Ｅは、ワードラインＷＬ０〜ＷＬ３１を介して伝達される複数のワードライン制御電圧Ｖ＿ＣＴＲＬ１、Ｖ＿ＣＴＲＬ２、Ｖ＿ＣＴＲＬ３、Ｖ＿ＣＴＲＬ４によって動作が制御される。本実施形態で不揮発性メモリセルは、コントロールゲート（Ｃｏｎｔｒｏｌ Ｇａｔｅ）及びフローティングゲート（Ｆｌｏａｔｉｎｇ Ｇａｔｅ）を備えるトランジスタで構成される。

ワードライン制御電圧発生部１０Ａは、互いに異なる電圧レベルを有する複数のワードライン制御電圧Ｖ＿ＣＴＲＬ１、Ｖ＿ＣＴＲＬ２、Ｖ＿ＣＴＲＬ３、Ｖ＿ＣＴＲＬ４を生成する。本実施形態でワードライン制御電圧発生部１０Ａは、電荷ポンピング（ｃｈａｒｇｅ ｐｕｍｐｉｎｇ）によって複数のワードライン制御電圧Ｖ＿ＣＴＲＬ１、Ｖ＿ＣＴＲＬ２、Ｖ＿ＣＴＲＬ３、Ｖ＿ＣＴＲＬ４を生成する。すなわち、第１のワードライン制御電圧発生部１１Ａで生成される第１のワードライン制御電圧Ｖ＿ＣＴＲＬ１と、第２のワードライン制御電圧発生部１２Ａで生成される第２のワードライン制御電圧Ｖ＿ＣＴＲＬ２と、第３のワードライン制御電圧発生部１３Ａで生成される第３のワードライン制御電圧Ｖ＿ＣＴＲＬ３と、第４のワードライン制御電圧発生部１４Ａで生成される第４のワードライン制御電圧Ｖ＿ＣＴＲＬ４とは、各々互いに異なる電圧レベルを有するように生成される。複数のワードライン制御電圧Ｖ＿ＣＴＲＬ１、Ｖ＿ＣＴＲＬ２、Ｖ＿ＣＴＲＬ３、Ｖ＿ＣＴＲＬ４は、データプログラミング動作及びデータ読み出し動作によって選択されたワードライン、および選択されなかったワードラインに各々伝達される。

電圧伝達部２０Ａは、第１の動作期間で複数のワードライン制御電圧Ｖ＿ＣＴＲＬ１、Ｖ＿ＣＴＲＬ２、Ｖ＿ＣＴＲＬ３、Ｖ＿ＣＴＲＬ４のうち、第１のワードライン制御電圧Ｖ＿ＣＴＲＬ１を割り当てられたワードラインに伝達し、第２の動作期間で複数のワードライン制御電圧Ｖ＿ＣＴＲＬ１、Ｖ＿ＣＴＲＬ２、Ｖ＿ＣＴＲＬ３、Ｖ＿ＣＴＲＬ４のうち、第２のワードライン制御電圧Ｖ＿ＣＴＲＬ２を割り当てられたワードラインに伝達する。ここで、第１の動作期間はデータプログラミング期間と定義し、第２の動作期間はデータ読み出し期間と定義する。

電圧伝達部２０Ａは、内部コマンドＣＭＤ＿ＩＮＴ及びワードライン電圧選択信号ＳＥＬ＿ＷＬ＿Ｖ＜０：３１＞に応じて複数のワードライン制御電圧Ｖ＿ＣＴＲＬ１、Ｖ＿ＣＴＲＬ２、Ｖ＿ＣＴＲＬ３、Ｖ＿ＣＴＲＬ４を各々割り当てられたワードラインに伝達する。内部コマンドＣＭＤ＿ＩＮＴ及びワードライン電圧選択信号ＳＥＬ＿ＷＬ＿Ｖ＜０：３１＞は、コマンド制御回路から出力される信号である。

まず、データプログラミング動作を指示する内部コマンドＣＭＤ＿ＩＮＴが印加されると、電圧伝達部２０Ａは、ワードライン電圧選択信号ＳＥＬ＿ＷＬ＿Ｖ＜０：３１＞の制御によって複数のワードライン制御電圧Ｖ＿ＣＴＲＬ１、Ｖ＿ＣＴＲＬ２、Ｖ＿ＣＴＲＬ３、Ｖ＿ＣＴＲＬ４を各々割り当てられたワードラインに伝達する。このとき、データプログラミング動作をするために、選択されたワードラインには、複数のワードライン制御電圧Ｖ＿ＣＴＲＬ１、Ｖ＿ＣＴＲＬ２、Ｖ＿ＣＴＲＬ３、Ｖ＿ＣＴＲＬ４のうち、データプログラミング用ワードライン制御電圧が伝達され、選択されなかったワードラインには、データプログラミング用ワードライン制御電圧より低い電圧レベルのワードライン制御電圧が伝達される。このとき、データプログラミング用ワードライン制御電圧が伝達されるワードラインに接続されたメモリセルがプログラミングされ、選択されなかったワードラインに接続されたメモリセルはプログラミングされない。

次に、データ読み出し動作を指示する内部コマンドＣＭＤ＿ＩＮＴが印加されると、電圧伝達部２０Ａは、ワードライン電圧選択信号ＳＥＬ＿ＷＬ＿Ｖ＜０：３１＞の制御によって複数のワードライン制御電圧Ｖ＿ＣＴＲＬ１、Ｖ＿ＣＴＲＬ２、Ｖ＿ＣＴＲＬ３、Ｖ＿ＣＴＲＬ４を各々割り当てられたワードラインに伝達する。このとき、データ読み出し動作をするために、選択されたワードラインには、複数のワードライン制御電圧Ｖ＿ＣＴＲＬ１、Ｖ＿ＣＴＲＬ２、Ｖ＿ＣＴＲＬ３、Ｖ＿ＣＴＲＬ４のうち、データ読み出し用ワードライン制御電圧が伝達され、選択されなかったワードラインには、データ読み出し用ワードライン制御電圧より高い電圧レベルのワードライン制御電圧が伝達される。このとき、データ読み出し用ワードライン制御電圧が伝達されるワードラインに接続されたメモリセルは、ビットラインを介してプログラミングされたデータを出力する。

ワードラインディスチャージ部３０Ａは、第１の動作期間と第２の動作期間、すなわち、データプログラミング期間とデータ読み出し期間との間のディスチャージ期間で接地電圧ＶＳＳより高く、データプログラミング用ワードライン制御電圧及びデータ読み出し用ワードライン制御電圧より低い電圧レベルでワードラインをディスチャージ（ｄｉｓｃｈａｒｇｅ）する。ここで、接地電圧ＶＳＳの電圧レベルは０Ｖと定義される。本実施形態でワードラインディスチャージ部３０Ａは、ワードラインＷＬと第１のノードＮ１との間に接続された第１のＭＯＳダイオードＭＤ１と、第１のノードＮ１と第２のノードＮ２との間に接続された第２のＭＯＳダイオードＭＤ２と、第２のノードＮ２と接地電圧端ＶＳＳとの間に接続され、ディスチャージ信号ＤＩＳ＿Ｃの制御を受けるＮＭＯＳトランジスタＭＮ１とで構成される。ここで、ディスチャージ信号ＤＩＳ＿Ｃは、コマンド制御回路から出力される信号である。したがって、ディスチャージ信号ＤＩＳ＿Ｃがハイレベルに活性化されると、ＮＭＯＳトランジスタＭＮ１がターンオンされつつ、ワードラインをディスチャージするようになるが、第１のＭＯＳダイオードＭＤ１及び第２のＭＯＳダイオードＭＤ２のしきい電圧（ｔｈｒｅｓｈｏｌｄ ｖｏｌｔａｇｅ、Ｖｔｈ）によってワードラインが最終的にディスチャージされるレベルが決定される。参考として、ワードラインディスチャージ部３０Ａに備えられるダイオードの数は実施形態によって調整することができる。

図２は、図１の半導体メモリ装置のワードラインの電圧レベル変化を示す図である。
図２及び図３を参照して、上記のように構成される半導体メモリ装置の内部動作を説明すれば、次のとおりである。

図２は、データプログラミング動作のために、選択されたワードラインｓｅｌｅｃｔｅｄ ＷＬと選択されなかったワードラインＵｎｓｅｌｅｃｔｅｄ ＷＬとの電圧レベルの変化を示す。代表として、選択されたワードラインｓｅｌｅｃｔｅｄ ＷＬの電圧レベルの変化を説明する。

半導体メモリ装置は、メモリセルを正確にプログラミングさせるために、データプログラミング動作とデータ読み出し動作とを繰り返し行う。ここで、データ読み出し動作は検証動作に該当する。

まず、半導体メモリ装置は、データプログラミング期間の間、データプログラミング用ワードライン制御電圧を選択されたワードラインｓｅｌｅｃｔｅｄ ＷＬに伝達する。

次に、半導体メモリ装置は、データプログラミング期間後のディスチャージ期間の間、選択されたワードラインｓｅｌｅｃｔｅｄ ＷＬを接地電圧ＶＳＳより高い電圧レベルでディスチャージさせる。
次いで、半導体メモリ装置は、ディスチャージ期間後のデータ読み出し期間の間、データ読み出し用ワードライン制御電圧を選択されたワードラインｓｅｌｅｃｔｅｄ ＷＬに伝達する。
ここで、ワードラインディスチャージ部３０Ａは、ディスチャージ期間の間、選択されたワードラインｓｅｌｅｃｔｅｄ ＷＬを接地電圧ＶＳＳより高いレベルでディスチャージするようになる。このとき、ワードラインの最終的なディスチャージレベルは、データプログラミング用ワードライン制御電圧及びデータ読み出し用ワードライン制御電圧より低く設定されることが好ましい。

このように、ディスチャージ期間の間、選択されたワードラインｓｅｌｅｃｔｅｄ ＷＬは、接地電圧ＶＳＳより高いレベルでディスチャージされているので、ディスチャージ期間後のデータ読み出し期間でワードラインの電圧レベルを上昇させるのに必要な時間及び電流消費を減少させることができる。選択されなかったワードラインＵｎｓｅｌｅｃｔｅｄ ＷＬをディスチャージする動作も上述した方式によってなされるので、重複した説明を省略する。

図３は、本発明の他の実施形態に係る半導体メモリ装置の構成図である。
本実施形態に係る半導体メモリ装置は、提案しようとする技術的な思想を明確に説明するための簡略な構成のみを含んでいる。

同図に示すように、半導体メモリ装置は、ワードライン制御電圧発生部１０Ｂと、電圧伝達部２０Ｂと、第１のワードラインディスチャージ部３１Ｂと、第２のワードラインディスチャージ部３２Ｂと、メモリ部４０Ｂと、ディスチャージ制御パルス発生部５０Ｂとを備える。

上記のように構成される半導体メモリ装置の細部構成と主な動作を説明すると、次のとおりである。

メモリ部４０Ｂは、第１のメモリストリング（ｍｅｍｏｒｙ ｓｔｒｉｎｇ、４１Ｂ）と、第２のメモリストリング（ｍｅｍｏｒｙ ｓｔｒｉｎｇ、４２Ｂ）とで構成される。 本実施形態の半導体メモリ装置は、発明をより明確に説明するために、ワードラインＷＬ、メモリセル、ビットラインなどの数を制限的に図示している。

ＥＶＥＮビットラインＢＬ＿Ｅには、第１のメモリストリング４１Ｂが接続され、ＯＤＤビットラインＢＬ＿Ｏには、第２のメモリストリング４２Ｂが接続されている。メモリストリングは、複数のメモリセルが直列に接続されて構成される。代表として、第１のメモリストリング４１Ｂを説明すれば、次のとおりである。第１の選択トランジスタＭＮ１０及び第２の選択トランジスタＭＮ１１の間に３２個の不揮発性メモリセルＭＣ０Ｅ〜ＭＣ３１Ｅが直列に接続されている。第１の選択トランジスタＭＮ１０は、第１の選択信号ラインＤＳＬの電圧レベルによって制御され、第２の選択トランジスタＭＮ１１は、第２の選択信号ラインＳＳＬの電圧レベルによって制御される。また、３２個の不揮発性メモリセルＭＣ０Ｅ〜ＭＣ３１Ｅは、ワードラインＷＬ０〜ＷＬ３１を介して伝達される複数のワードライン制御電圧Ｖ＿ＣＴＲＬ１、Ｖ＿ＣＴＲＬ２、Ｖ＿ＣＴＲＬ３、Ｖ＿ＣＴＲＬ４によって動作が制御される。本実施形態で不揮発性メモリセルは、コントロールゲート（ｃｏｎｔｒｏｌ ｇａｔｅ）及びフローティングゲート（ｆｌｏａｔｉｎｇ ｇａｔｅ）を備えるトランジスタで構成される。

ワードライン制御電圧発生部１０Ｂは、互いに異なる電圧レベルを有する複数のワードライン制御電圧Ｖ＿ＣＴＲＬ１、Ｖ＿ＣＴＲＬ２、Ｖ＿ＣＴＲＬ３、Ｖ＿ＣＴＲＬ４を生成する。本実施形態でワードライン制御電圧発生部１０Ｂは、電荷ポンピング（ｃｈａｒｇｅ ｐｕｍｐｉｎｇ）によって複数のワードライン制御電圧Ｖ＿ＣＴＲＬ１、Ｖ＿ＣＴＲＬ２、Ｖ＿ＣＴＲＬ３、Ｖ＿ＣＴＲＬ４を生成する。すなわち、第１のワードライン制御電圧発生部１１Ｂで生成される第１のワードライン制御電圧Ｖ＿ＣＴＲＬ１と、第２のワードライン制御電圧発生部１２Ｂで生成される第２のワードライン制御電圧Ｖ＿ＣＴＲＬ２と、第３のワードライン制御電圧発生部１３Ｂで生成される第３のワードライン制御電圧Ｖ＿ＣＴＲＬ３と、第４のワードライン制御電圧発生部１４Ｂで生成される第４のワードライン制御電圧Ｖ＿ＣＴＲＬ４とは各々互いに異なる電圧レベルを有するように生成される。複数のワードライン制御電圧Ｖ＿ＣＴＲＬ１、Ｖ＿ＣＴＲＬ２、Ｖ＿ＣＴＲＬ３、Ｖ＿ＣＴＲＬ４は、データプログラミング動作及びデータ読み出し動作によって選択されたワードライン、および選択されなかったワードラインに各々伝達される。

電圧伝達部２０Ｂは、第１の動作期間で複数のワードライン制御電圧Ｖ＿ＣＴＲＬ１、Ｖ＿ＣＴＲＬ２、Ｖ＿ＣＴＲＬ３、Ｖ＿ＣＴＲＬ４のうち、第１のワードライン制御電圧Ｖ＿ＣＴＲＬ１を割り当てられたワードラインに伝達し、第２の動作期間で複数のワードライン制御電圧Ｖ＿ＣＴＲＬ１、Ｖ＿ＣＴＲＬ２、Ｖ＿ＣＴＲＬ３、Ｖ＿ＣＴＲＬ４のうち、第２のワードライン制御電圧Ｖ＿ＣＴＲＬ２を割り当てられたワードラインに伝達する。ここで、第１の動作期間はデータプログラミング期間と定義し、第２の動作期間はデータ読み出し期間と定義する。

電圧伝達部２０Ｂは、内部コマンドＣＭＤ＿ＩＮＴ及びワードライン電圧選択信号ＳＥＬ＿ＷＬ＿Ｖ＜０：３１＞に応じて複数のワードライン制御電圧Ｖ＿ＣＴＲＬ１、Ｖ＿ＣＴＲＬ２、Ｖ＿ＣＴＲＬ３、Ｖ＿ＣＴＲＬ４を各々割り当てられたワードラインに伝達する。内部コマンドＣＭＤ＿ＩＮＴ及びワードライン電圧選択信号ＳＥＬ＿ＷＬ＿Ｖ＜０：３１＞は、コマンド制御回路から出力される信号である。

まず、データプログラミング動作を指示する内部コマンドＣＭＤ＿ＩＮＴが印加されると、電圧伝達部２０Ｂは、ワードライン電圧選択信号ＳＥＬ＿ＷＬ＿Ｖ＜０：３１＞の制御によって複数のワードライン制御電圧Ｖ＿ＣＴＲＬ１、Ｖ＿ＣＴＲＬ２、Ｖ＿ＣＴＲＬ３、Ｖ＿ＣＴＲＬ４を各々割り当てられたワードラインに伝達する。このとき、データプログラミング動作をするために、選択されたワードラインには、複数のワードライン制御電圧Ｖ＿ＣＴＲＬ１、Ｖ＿ＣＴＲＬ２、Ｖ＿ＣＴＲＬ３、Ｖ＿ＣＴＲＬ４のうち、データプログラミング用ワードライン制御電圧が伝達され、選択されなかったワードラインには、データプログラミング用ワードライン制御電圧より低い電圧レベルのワードライン制御電圧が伝達される。このとき、データプログラミング用ワードライン制御電圧が伝達されるワードラインに接続されたメモリセルがプログラミングされ、選択されなかったワードラインに接続されたメモリセルはプログラミングされない。

次に、データ読み出し動作を指示する内部コマンドＣＭＤ＿ＩＮＴが印加されると、電圧伝達部２０Ｂは、ワードライン電圧選択信号ＳＥＬ＿ＷＬ＿Ｖ＜０：３１＞の制御によって複数のワードライン制御電圧Ｖ＿ＣＴＲＬ１、Ｖ＿ＣＴＲＬ２、Ｖ＿ＣＴＲＬ３、Ｖ＿ＣＴＲＬ４を各々割り当てられたワードラインに伝達する。このとき、データ読み出し動作をするために、選択されたワードラインには、複数のワードライン制御電圧Ｖ＿ＣＴＲＬ１、Ｖ＿ＣＴＲＬ２、Ｖ＿ＣＴＲＬ３、Ｖ＿ＣＴＲＬ４のうち、データ読み出し用ワードライン制御電圧が伝達され、選択されなかったワードラインには、データ読み出し用ワードライン制御電圧より高い電圧レベルのワードライン制御電圧が伝達される。このとき、データ読み出し用ワードライン制御電圧が伝達されるワードラインに接続されたメモリセルは、ビットラインを介してプログラミングされたデータを出力する。

ディスチャージ制御パルス発生部５０Ｂは、第１の動作期間と第２の動作期間との間のディスチャージ期間のうち、初期の一定期間の間活性化される第１のディスチャージ制御パルス信号ＤＩＳ＿Ｃ１及びディスチャージ期間の間活性化される第２のディスチャージ制御パルス信号ＤＩＳ＿Ｃ２を生成する。

第１のワードラインディスチャージ部３１Ｂは、第１のディスチャージ制御パルス信号ＤＩＳ＿Ｃ１の活性化期間の間、接地電圧ＶＳＳでワードラインＷＬをディスチャージする。ここで、第１のワードラインディスチャージ部３１Ｂは、ワードラインＷＬと接地電圧端ＶＳＳとの間に接続され、第１のディスチャージ制御パルス信号ＤＩＳ＿Ｃ１の制御を受けるＮＭＯＳトランジスタＭＮ１で構成される。

第２のワードラインディスチャージ部３２Ｂは、第２のディスチャージ制御パルス信号ＤＩＳ＿Ｃ２の活性化期間の間、接地電圧ＶＳＳより高く、データプログラミング用ワードライン制御電圧及びデータ読み出し用ワードライン制御電圧より低い電圧レベルでワードラインＷＬをディスチャージする。ここで、第２のワードラインディスチャージ部３２Ｂは、ワードラインＷＬと第１のノードＮ１との間に接続された第１のＭＯＳダイオードＭＤ１と、第１のノードＮ１と第２のノードＮ２との間に接続された第２のＭＯＳダイオードＭＤ２と、第２のノードＮ２と接地電圧端ＶＳＳとの間に接続され、第２のディスチャージ制御パルス信号ＤＩＳ＿Ｃ２の制御を受けるＮＭＯＳトランジスタＭＮ２とで構成される。参考として、第２のワードラインディスチャージ部３２Ｂに備えられたダイオードの数は実施形態によって調整されることができる。

図４は、図３のディスチャージ制御パルス発生部の動作を示す図である。
図４及び図３を参照して、上記のように構成される半導体メモリ装置の内部動作を説明すれば、次のとおりである。

第１のディスチャージ制御パルス信号ＤＩＳ＿Ｃ１は、ディスチャージ期間のうち、初期の一定期間の間活性化される信号であり、第２のディスチャージ制御パルス信号ＤＩＳ＿Ｃ２は、ディスチャージ期間の間活性化される信号である。したがって、ディスチャージ期間のうち、初期の一定期間の間、選択されたワードラインｓｅｌｅｃｔｅｄ ＷＬは、第１のワードラインディスチャージ部３１Ｂ及び第２のワードラインディスチャージ部３２Ｂを介して同時に早くディスチャージされる。また、初期の一定期間後のディスチャージ期間の間、選択されたワードラインｓｅｌｅｃｔｅｄ ＷＬは、第２のワードラインディスチャージ部３２Ｂを介して接地電圧ＶＳＳより高いレベルでディスチャージされる。このとき、ワードラインの最終的なディスチャージレベルは、データプログラミング用ワードライン制御電圧及びデータ読み出し用ワードライン制御電圧より低く設定されることが好ましい。

このように、ディスチャージ期間の初期期間には、接地電圧ＶＳＳを同時に用いて選択されたワードラインｓｅｌｅｃｔｅｄ ＷＬを早くディスチャージさせ、残りのディスチャージ期間の間、選択されたワードラインｓｅｌｅｃｔｅｄ ＷＬを接地電圧ＶＳＳより高いレベルでディスチャージさせるので、ディスチャージ期間後のデータ読み出し期間でワードラインの電圧レベルを上昇させるのに必要な時間及び電流消費を減少させることができる。

図５は、本発明のさらに他の実施形態に係る半導体メモリ装置の構成図である。
本実施形態に係る半導体メモリ装置は、提案しようとする技術的な思想を明確に説明するための簡略な構成のみを含んでいる。

同図に示すように、半導体メモリ装置は、ワードライン制御電圧発生部１０Ｃと、電圧伝達部２０Ｃと、ワードラインディスチャージ部３０Ｃと、メモリ部４０Ｃと、ディスチャージ制御電圧発生部５０Ｃとを備える。

上記のように構成される半導体メモリ装置の細部構成と主な動作を説明すれば、次のとおりである。

メモリ部４０Ｃは、第１のメモリストリング（ｍｅｍｏｒｙ ｓｔｒｉｎｇ、４１Ｃ）と、第２のメモリストリング（ｍｅｍｏｒｙ ｓｔｒｉｎｇ、４２Ｃ）とで構成される。 本実施形態の半導体メモリ装置は、発明をより明確に説明するために、ワードラインＷＬ、メモリセル、ビットラインなどの数を制限的に図示している。

ＥＶＥＮビットラインＢＬ＿Ｅには、第１のメモリストリング４１Ｃが接続され、ＯＤＤビットラインＢＬ＿Ｏには、第２のメモリストリング４２Ｃが接続されている。メモリストリングは、複数のメモリセルが直列に接続されて構成される。代表として、第１のメモリストリング４１Ｃを説明すれば、次のとおりである。第１の選択トランジスタＭＮ１０及び第２の選択トランジスタＭＮ１１の間に３２個の不揮発性メモリセルＭＣ０Ｅ〜ＭＣ３１Ｅが直列に接続されている。第１の選択トランジスタＭＮ１０は、第１の選択信号ラインＤＳＬの電圧レベルによって制御され、第２の選択トランジスタＭＮ１１は、第２の選択信号ラインＳＳＬの電圧レベルによって制御される。また、３２個の不揮発性メモリセルＭＣ０Ｅ〜ＭＣ３１Ｅは、ワードラインＷＬ０〜ＷＬ３１を介して伝達される複数のワードライン制御電圧Ｖ＿ＣＴＲＬ１、Ｖ＿ＣＴＲＬ２、Ｖ＿ＣＴＲＬ３、Ｖ＿ＣＴＲＬ４によって動作が制御される。本実施形態で不揮発性メモリセルは、コントロールゲート（ｃｏｎｔｒｏｌ ｇａｔｅ）及びフローティングゲート（ｆｌｏａｔｉｎｇ ｇａｔｅ）を備えるトランジスタで構成される。

ワードライン制御電圧発生部１０Ｃは、互いに異なる電圧レベルを有する複数のワードライン制御電圧Ｖ＿ＣＴＲＬ１、Ｖ＿ＣＴＲＬ２、Ｖ＿ＣＴＲＬ３、Ｖ＿ＣＴＲＬ４を生成する。本実施形態でワードライン制御電圧発生部１０Ｃは、電荷ポンピング（ｃｈａｒｇｅ ｐｕｍｐｉｎｇ）によって複数のワードライン制御電圧Ｖ＿ＣＴＲＬ１、Ｖ＿ＣＴＲＬ２、Ｖ＿ＣＴＲＬ３、Ｖ＿ＣＴＲＬ４を生成する。すなわち、第１のワードライン制御電圧発生部１１Ｃで生成される第１のワードライン制御電圧Ｖ＿ＣＴＲＬ１と、第２のワードライン制御電圧発生部１２Ｃで生成される第２のワードライン制御電圧Ｖ＿ＣＴＲＬ２と、第３のワードライン制御電圧発生部１３Ｃで生成される第３のワードライン制御電圧Ｖ＿ＣＴＲＬ３と、第４のワードライン制御電圧発生部１４Ｃで生成される第４のワードライン制御電圧Ｖ＿ＣＴＲＬ４とは、各々互いに異なる電圧レベルを有するように生成される。複数のワードライン制御電圧Ｖ＿ＣＴＲＬ１、Ｖ＿ＣＴＲＬ２、Ｖ＿ＣＴＲＬ３、Ｖ＿ＣＴＲＬ４は、データプログラミング動作及びデータ読み出し動作によって選択されたワードライン、および選択されなかったワードラインに各々伝達される。

電圧伝達部２０Ｃは、第１の動作期間で複数のワードライン制御電圧Ｖ＿ＣＴＲＬ１、Ｖ＿ＣＴＲＬ２、Ｖ＿ＣＴＲＬ３、Ｖ＿ＣＴＲＬ４のうち、第１のワードライン制御電圧Ｖ＿ＣＴＲＬ１を割り当てられたワードラインに伝達し、第２の動作期間で複数のワードライン制御電圧Ｖ＿ＣＴＲＬ１、Ｖ＿ＣＴＲＬ２、Ｖ＿ＣＴＲＬ３、Ｖ＿ＣＴＲＬ４のうち、第２のワードライン制御電圧Ｖ＿ＣＴＲＬ２を割り当てられたワードラインに伝達する。ここで、第１の動作期間はデータプログラミング期間と定義し、第２の動作期間はデータ読み出し期間と定義する。

電圧伝達部２０Ｃは、内部コマンドＣＭＤ＿ＩＮＴ及びワードライン電圧選択信号ＳＥＬ＿ＷＬ＿Ｖ＜０：３１＞に応じて複数のワードライン制御電圧Ｖ＿ＣＴＲＬ１、Ｖ＿ＣＴＲＬ２、Ｖ＿ＣＴＲＬ３、Ｖ＿ＣＴＲＬ４を各々割り当てられたワードラインに伝達する。内部コマンドＣＭＤ＿ＩＮＴ及びワードライン電圧選択信号ＳＥＬ＿ＷＬ＿Ｖ＜０：３１＞は、コマンド制御回路から出力される信号である。

まず、データプログラミング動作を指示する内部コマンドＣＭＤ＿ＩＮＴが印加されると、電圧伝達部２０Ｃは、ワードライン電圧選択信号ＳＥＬ＿ＷＬ＿Ｖ＜０：３１＞の制御によって複数のワードライン制御電圧Ｖ＿ＣＴＲＬ１、Ｖ＿ＣＴＲＬ２、Ｖ＿ＣＴＲＬ３、Ｖ＿ＣＴＲＬ４を各々割り当てられたワードラインに伝達する。このとき、データプログラミング動作をするために、選択されたワードラインには、複数のワードライン制御電圧Ｖ＿ＣＴＲＬ１、Ｖ＿ＣＴＲＬ２、Ｖ＿ＣＴＲＬ３、Ｖ＿ＣＴＲＬ４のうち、データプログラミング用ワードライン制御電圧が伝達され、選択されなかったワードラインには、データプログラミング用ワードライン制御電圧より低い電圧レベルのワードライン制御電圧が伝達される。このとき、データプログラミング用ワードライン制御電圧が伝達されるワードラインに接続されたメモリセルがプログラミングされ、選択されなかったワードラインに接続されたメモリセルはプログラミングされない。

次に、データ読み出し動作を指示する内部コマンドＣＭＤ＿ＩＮＴが印加されると、電圧伝達部２０Ｃは、ワードライン電圧選択信号ＳＥＬ＿ＷＬ＿Ｖ＜０：３１＞の制御によって複数のワードライン制御電圧Ｖ＿ＣＴＲＬ１、Ｖ＿ＣＴＲＬ２、Ｖ＿ＣＴＲＬ３、Ｖ＿ＣＴＲＬ４を各々割り当てられたワードラインに伝達する。このとき、データ読み出し動作をするために、選択されたワードラインには、複数のワードライン制御電圧Ｖ＿ＣＴＲＬ１、Ｖ＿ＣＴＲＬ２、Ｖ＿ＣＴＲＬ３、Ｖ＿ＣＴＲＬ４のうち、データ読み出し用ワードライン制御電圧が伝達され、選択されなかったワードラインには、データ読み出し用ワードライン制御電圧より高い電圧レベルのワードライン制御電圧が伝達される。このとき、データ読み出し用ワードライン制御電圧が伝達されるワードラインに接続されたメモリセルは、ビットラインを介してプログラミングされたデータを出力する。

ディスチャージ制御電圧発生部５０Ｃは、制御コードＣＯＤＥ＜０：Ｎ＞のコード値に対応する電圧レベルを有するディスチャージ制御電圧Ｖ＿ＳＬＯＰＥを生成する。ここで、制御コードＣＯＤＥ＜０：Ｎ＞は、モードレジスタセット（Ｍｏｄｅ Ｒｅｇｉｓｔｅｒ Ｓｅｔ、ＭＲＳ）から出力される信号と定義することができ、外部から直接入力されるコード及びコマンド制御回路から出力される信号と定義することもできる。

ワードラインディスチャージ部３０Ｃは、第１の動作期間と第２の動作期間、すなわち、データプログラミング期間とデータ読み出し期間との間のディスチャージ期間で接地電圧ＶＳＳより高く、データプログラミング用ワードライン制御電圧及びデータ読み出し用ワードライン制御電圧より低い電圧レベルでワードラインをディスチャージする。このとき、ワードラインディスチャージ部３０Ｃは、ディスチャージ制御電圧Ｖ＿ＳＬＯＰＥの電圧レベルによってワードラインをディスチャージするスルーレートを調整する。

本実施形態でワードラインディスチャージ部３０Ｃは、ワードラインＷＬと第１のノードＮ１との間に接続された第１のＭＯＳダイオードＭＤ１と、第１のノードＮ１と第２のノードＮ２との間に接続された第２のＭＯＳダイオードＭＤ２と、第２のノードＮ２と第３のノードＮ３との間に接続され、ディスチャージ制御電圧Ｖ＿ＳＬＯＰＥの制御を受ける第１のＮＭＯＳトランジスタＭＮ１と、第３のノードＮ３と接地電圧端ＶＳＳとの間に接続され、ディスチャージ信号ＤＩＳ＿Ｃの制御を受ける第２のＮＭＯＳトランジスタＭＮ２とで構成される。ここで、ディスチャージ信号ＤＩＳ＿Ｃは、一種のイネーブル信号であって、ディスチャージ期間の間、ハイレベルに活性化される。また、ディスチャージ制御電圧Ｖ＿ＳＬＯＰＥの制御を受ける第１のＮＭＯＳトランジスタＭＮ１は、ディスチャージ制御電圧Ｖ＿ＳＬＯＰＥの電圧レベルによって第２のノードＮ２と第３のノードＮ３との間の電流ドライビング強度を調整するので、これによってワードラインのスルーレートを調整するようになる。参考として、ワードラインディスチャージ部３０Ｃに備えられるダイオードの数は実施形態によって調整することができる。

ワードラインディスチャージ部３０Ｃは、ディスチャージ期間の間、選択されたワードラインｓｅｌｅｃｔｅｄ ＷＬを接地電圧ＶＳＳより高いレベルでディスチャージするようになる。このとき、ワードラインの最終的なディスチャージレベルは、データプログラミング用ワードライン制御電圧及びデータ読み出し用ワードライン制御電圧より低く設定されることが好ましい。

このように、ディスチャージ期間の間、選択されたワードラインｓｅｌｅｃｔｅｄ ＷＬは、接地電圧ＶＳＳより高いレベルでディスチャージされているので、ディスチャージ期間後のデータ読み出し期間でワードラインの電圧レベルを上昇させるのに必要な時間及び電流消費を減少させることができる。また、ディスチャージ制御電圧Ｖ＿ＳＬＯＰＥによってワードラインがディスチャージされるスルーレートを調整することができる。

上述したように、本実施形態に係る半導体メモリ装置は、ワードラインをディスチャージさせるのに必要な時間を短縮させることができる。また、ワードラインをディスチャージさせるのに消費される電流を減少させることができる。さらに、ワードラインがディスチャージされるスルーレートを調整することができる。

以上、本発明の実施形態によって具体的な説明をした。参考として、本発明の技術的思想とは直接関連がない部分であるが、本発明をより詳細に説明するために追加的な構成を含んだ実施形態を例示することができる。実施の変更による具体的な説明はあまりにも場合の数が多く、これに対する変更は、通常の専門家であれば、誰でも容易に類推できるので、それに対する列挙は省略する。

このように、本発明の属する技術分野の当業者は、本発明がその技術的思想や必須的特徴を変更せずに、他の具体的な形態で実施され得るということが理解できるであろう。したがって、以上で記述した実施形態は、あらゆる面で例示的なものであり、限定的なものではないものと理解しなければならない。本発明の範囲は、上記の詳細な説明より、後述する特許請求の範囲によって表され、特許請求の範囲の意味及び範囲、そして、その等価概念から導き出されるあらゆる変更または変形された形態が本発明の範囲に含まれるものと解析されるべきである。

Claims (27)

1. 第１の動作期間で複数のワードライン制御電圧のうち、第１のワードライン制御電圧を割り当てられたワードラインに伝達し、第２の動作期間で前記複数のワードライン制御電圧のうち、第２のワードライン制御電圧を割り当てられた前記ワードラインに伝達する電圧伝達部と、
   前記第１の動作期間と前記第２の動作期間との間のディスチャージ期間で接地電圧より高く、前記第１のワードライン制御電圧及び前記第２のワードライン制御電圧より低い電圧レベルで前記ワードラインをディスチャージするワードラインディスチャージ部と、
   を備えることを特徴とする半導体メモリ装置。
2. 互いに異なる電圧レベルを有する前記複数のワードライン制御電圧を生成するワードライン制御電圧発生部をさらに備えることを特徴とする請求項１に記載の半導体メモリ装置。
3. 前記ワードラインに接続されたメモリセルが、不揮発性メモリセルであることを特徴とする請求項１に記載の半導体メモリ装置。
4. 前記不揮発性メモリセルが、コントロールゲート及びフローティングゲートを備えるトランジスタで構成されることを特徴とする請求項３に記載の半導体メモリ装置。
5. 前記第１の動作期間が、データプログラミング期間であり、前記第２の動作期間が、データ読み出し期間であることを特徴とする請求項１に記載の半導体メモリ装置。
6. 前記ワードライン制御電圧発生部が、電荷ポンピングによって前記複数のワードライン制御電圧を生成することを特徴とする請求項２に記載の半導体メモリ装置。
7. 前記電圧伝達部が、内部コマンド及びワードライン電圧選択信号に応じて、前記複数のワードライン制御電圧を各々割り当てられたワードラインに伝達することを特徴とする請求項１に記載の半導体メモリ装置。
8. 前記ワードラインディスチャージ部が、
   前記ワードラインと第１のノードとの間に接続された第１のダイオードと、
   前記第１のノードと第２のノードとの間に接続された第２のダイオードと、
   前記第２のノードと接地電圧端との間に接続され、ディスチャージ信号の制御を受けるトランジスタと、
   を備えることを特徴とする請求項１に記載の半導体メモリ装置。
9. 第１の動作期間で複数のワードライン制御電圧のうち、第１のワードライン制御電圧を割り当てられたワードラインに伝達し、第２の動作期間で前記複数のワードライン制御電圧のうち、第２のワードライン制御電圧を割り当てられた前記ワードラインに伝達する電圧伝達部と、
   前記第１の動作期間と前記第２の動作期間との間のディスチャージ期間のうち、初期の一定期間の間活性化される第１のディスチャージ制御パルス信号及び前記ディスチャージ期間の間活性化される第２のディスチャージ制御パルス信号を生成するディスチャージ制御パルス発生部と、
   前記第１のディスチャージ制御パルス信号の活性化期間の間、接地電圧で前記ワードラインをディスチャージする第１のワードラインディスチャージ部と、
   前記第２のディスチャージ制御パルス信号の活性化期間の間、前記接地電圧より高く、前記第１のワードライン制御電圧及び前記第２のワードライン制御電圧より低い電圧レベルで前記ワードラインをディスチャージする第２のワードラインディスチャージ部と、
   を備えることを特徴とする半導体メモリ装置。
10. 互いに異なる電圧レベルを有する前記複数のワードライン制御電圧を生成するワードライン制御電圧発生部をさらに備えることを特徴とする請求項９に記載の半導体メモリ装置。
11. 前記ワードラインに接続されたメモリセルが、不揮発性メモリセルであることを特徴とする請求項９に記載の半導体メモリ装置。
12. 前記不揮発性メモリセルが、コントロールゲート及びフローティングゲートを備えるトランジスタで構成されることを特徴とする請求項１１に記載の半導体メモリ装置。
13. 前記第１の動作期間が、データプログラミング期間であり、前記第２の動作期間が、データ読み出し期間であることを特徴とする請求項９に記載の半導体メモリ装置。
14. 前記ワードライン制御電圧発生部が、電荷ポンピングによって前記複数のワードライン制御電圧を生成することを特徴とする請求項１０に記載の半導体メモリ装置。
15. 前記電圧伝達部が、内部コマンド及びワードライン電圧選択信号に応じて、前記複数のワードライン制御電圧を各々割り当てられたワードラインに伝達することを特徴とする請求項９に記載の半導体メモリ装置。
16. 前記第１のワードラインディスチャージ部が、前記ワードラインと接地電圧端との間に接続され、前記第１のディスチャージ制御パルス信号の制御を受けるトランジスタを備えることを特徴とする請求項９に記載の半導体メモリ装置。
17. 前記第２のワードラインディスチャージ部が、
    前記ワードラインと第１のノードとの間に接続された第１のダイオードと、
    前記第１のノードと第２のノードとの間に接続された第２のダイオードと、
    前記第２のノードと接地電圧端との間に接続され、前記第２のディスチャージ制御パルス信号の制御を受けるトランジスタと、
    を備えることを特徴とする請求項９に記載の半導体メモリ装置。
18. 第１の動作期間で複数のワードライン制御電圧のうち、第１のワードライン制御電圧を割り当てられたワードラインに伝達し、第２の動作期間で前記複数のワードライン制御電圧のうち、第２のワードライン制御電圧を割り当てられた前記ワードラインに伝達する電圧伝達部と、
    制御コードのコード値に対応する電圧レベルを有するディスチャージ制御電圧を生成するディスチャージ制御電圧発生部と、
    前記第１の動作期間と前記第２の動作期間との間のディスチャージ期間の間、接地電圧より高く、前記第１のワードライン制御電圧及び前記第２のワードライン制御電圧より低い電圧レベルで前記ワードラインをディスチャージするにあって、前記ディスチャージ制御電圧の電圧レベルによって前記ワードラインをディスチャージするスルーレートを調整するワードラインディスチャージ部と、
    を備えることを特徴とする半導体メモリ装置。
19. 互いに異なる電圧レベルを有する前記複数のワードライン制御電圧を生成するワードライン制御電圧発生部をさらに備えることを特徴とする請求項１８に記載の半導体メモリ装置。
20. 前記ワードラインに接続されたメモリセルが、不揮発性メモリセルであることを特徴とする請求項１８に記載の半導体メモリ装置。
21. 前記不揮発性メモリセルが、コントロールゲート及びフローティングゲートを備えるトランジスタで構成されることを特徴とする請求項２０に記載の半導体メモリ装置。
22. 前記第１の動作期間が、データプログラミング期間であり、前記第２の動作期間が、データ読み出し期間であることを特徴とする請求項１８に記載の半導体メモリ装置。
23. 前記ワードライン制御電圧発生部が、電荷ポンピングによって前記複数のワードライン制御電圧を生成することを特徴とする請求項１９に記載の半導体メモリ装置。
24. 前記電圧伝達部が、内部コマンド及びワードライン電圧選択信号に応じて、前記複数のワードライン制御電圧を各々割り当てられたワードラインに伝達することを特徴とする請求項１９に記載の半導体メモリ装置。
25. 前記ワードラインディスチャージ部が、
    前記ワードラインと第１のノードとの間に接続された第１のダイオードと、
    前記第１のノードと第２のノードとの間に接続された第２のダイオードと、
    前記第２のノードと第３のノードとの間に接続され、前記ディスチャージ制御電圧の制御を受ける第１のトランジスタと、
    前記第３のノードと接地電圧端との間に接続され、ディスチャージ信号の制御を受ける第２のトランジスタと、
    を備えることを特徴とする請求項１８に記載の半導体メモリ装置。
26. 前記制御コードが、モードレジスタセットから出力されるコードであることを特徴とする請求項１８に記載の半導体メモリ装置。
27. 前記制御コードが、コマンド制御回路から出力されるコードであることを特徴とする請求項１８に記載の半導体メモリ装置。

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