JP2011210940A - 薄膜トランジスタ、薄膜トランジスタの製造方法及び発光装置 - Google Patents
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Abstract
【課題】薄膜トランジスタのオン電流の向上を図る。
【解決手段】ＥＬパネル１において、駆動素子として用いるスイッチトランジスタ５、駆動トランジスタ６などの薄膜トランジスタを製造する際に、チャネルが形成される半導体膜５ｂ、６ｂとなる結晶性シリコンの半導体層９ｂを成膜する前処理として下地膜１６にプラズマ処理を施すことによって、結晶化度を高めた半導体膜５ｂ、６ｂを形成することができる。特に、プラズマ処理後に不純物半導体膜５ｇ，５ｆ（６ｇ，６ｆ）を形成するので、不純物半導体膜５ｇ，５ｆ（６ｇ，６ｆ）がプラズマに晒されて変質することがなく、薄膜トランジスタ５、６において、結晶性シリコンを含む半導体膜５ｂ、６ｂに応じたオン電流の向上が得られる。
【選択図】図５
【解決手段】ＥＬパネル１において、駆動素子として用いるスイッチトランジスタ５、駆動トランジスタ６などの薄膜トランジスタを製造する際に、チャネルが形成される半導体膜５ｂ、６ｂとなる結晶性シリコンの半導体層９ｂを成膜する前処理として下地膜１６にプラズマ処理を施すことによって、結晶化度を高めた半導体膜５ｂ、６ｂを形成することができる。特に、プラズマ処理後に不純物半導体膜５ｇ，５ｆ（６ｇ，６ｆ）を形成するので、不純物半導体膜５ｇ，５ｆ（６ｇ，６ｆ）がプラズマに晒されて変質することがなく、薄膜トランジスタ５、６において、結晶性シリコンを含む半導体膜５ｂ、６ｂに応じたオン電流の向上が得られる。
【選択図】図５
Description
本発明は、薄膜トランジスタ、薄膜トランジスタの製造方法及び発光装置に関する。
従来の薄膜トランジスタにおいて、チャネル領域が形成される半導体層には一般的に、非晶質シリコン（アモルファスシリコン）が用いられる。
また、薄膜トランジスタのオン電流を向上させることを目的に、半導体層に結晶性シリコン、特に微結晶シリコン（マイクロクリスタルシリコン：結晶粒径が概ね５０〜１００ｎｍの結晶性（多結晶）シリコン）を用いる試みが行われている。例えば、コプラナー型トップゲート構造の薄膜トランジスタにおいて、半導体層としての活性層を結晶性シリコンで形成したものが知られている（例えば、特許文献１参照。）。
また、薄膜トランジスタのオン電流を向上させることを目的に、半導体層に結晶性シリコン、特に微結晶シリコン（マイクロクリスタルシリコン：結晶粒径が概ね５０〜１００ｎｍの結晶性（多結晶）シリコン）を用いる試みが行われている。例えば、コプラナー型トップゲート構造の薄膜トランジスタにおいて、半導体層としての活性層を結晶性シリコンで形成したものが知られている（例えば、特許文献１参照。）。
ところで、より一層のオン電流の向上を図るため、活性層（半導体層）における結晶性シリコンの結晶化度を高くすることを目的に、活性層を成膜する前にその活性層を成膜する下地に対してプラズマ前処理を行うことがある。
しかしながら、上記特許文献１の場合、活性層の下地におけるコンタクト層（ドーパントを含むシリコン層）にプラズマ前処理を行うと、コンタクト層の表面がプラズマに晒されて変質し、高抵抗の膜が形成されてしまうことがあった。そして、コンタクト層の表面が高抵抗物質に変質すると、コンタクト層と活性層との導通が低下してしまうので、オン電流の増加が得られないという問題があった。
しかしながら、上記特許文献１の場合、活性層の下地におけるコンタクト層（ドーパントを含むシリコン層）にプラズマ前処理を行うと、コンタクト層の表面がプラズマに晒されて変質し、高抵抗の膜が形成されてしまうことがあった。そして、コンタクト層の表面が高抵抗物質に変質すると、コンタクト層と活性層との導通が低下してしまうので、オン電流の増加が得られないという問題があった。
そこで、本発明の課題は、薄膜トランジスタのオン電流の向上を図ることである。
以上の課題を解決するため、本発明の一の態様は、薄膜トランジスタであって、
プラズマ処理が施された基板上に形成された、結晶性シリコンを含む半導体膜と、
前記半導体膜上に形成され、前記半導体膜のチャネル領域を挟んで対向する一対の不純物半導体膜と、
前記一対の不純物半導体膜上に形成されたソース電極及びドレイン電極と、
を備えることを特徴とする。
好ましくは、前記不純物半導体膜と前記半導体膜との間に結晶性シリコンを含む補助半導体膜を形成する。
また、好ましくは、前記基板と前記半導体膜との間に下地膜を形成する。
本発明の発光装置は、発光素子と、前記発光素子を駆動させるためのトランジスタと、を備え、前記トランジスタは上記薄膜トランジスタであることを特徴とする。
プラズマ処理が施された基板上に形成された、結晶性シリコンを含む半導体膜と、
前記半導体膜上に形成され、前記半導体膜のチャネル領域を挟んで対向する一対の不純物半導体膜と、
前記一対の不純物半導体膜上に形成されたソース電極及びドレイン電極と、
を備えることを特徴とする。
好ましくは、前記不純物半導体膜と前記半導体膜との間に結晶性シリコンを含む補助半導体膜を形成する。
また、好ましくは、前記基板と前記半導体膜との間に下地膜を形成する。
本発明の発光装置は、発光素子と、前記発光素子を駆動させるためのトランジスタと、を備え、前記トランジスタは上記薄膜トランジスタであることを特徴とする。
また、本発明の他の態様は、薄膜トランジスタの製造方法であって、
基板上にプラズマ処理を施し、前記基板上に結晶性シリコンを含む半導体層を成膜し、前記半導体層上において、前記半導体層のチャネル領域を挟んで対向する一対の不純物半導体膜を形成し、前記一対の不純物半導体膜上にソース電極及びドレイン電極を形成することを特徴とする。
好ましくは、前記不純物半導体膜を形成する前に、前記半導体層と前記不純物半導体層との間に結晶性シリコンを含む補助半導体層を形成する。
また、好ましくは、前記半導体層を成膜する前に、前記基板上に下地膜を成膜し、前記下地膜の表面に前記プラズマ処理を施す。
基板上にプラズマ処理を施し、前記基板上に結晶性シリコンを含む半導体層を成膜し、前記半導体層上において、前記半導体層のチャネル領域を挟んで対向する一対の不純物半導体膜を形成し、前記一対の不純物半導体膜上にソース電極及びドレイン電極を形成することを特徴とする。
好ましくは、前記不純物半導体膜を形成する前に、前記半導体層と前記不純物半導体層との間に結晶性シリコンを含む補助半導体層を形成する。
また、好ましくは、前記半導体層を成膜する前に、前記基板上に下地膜を成膜し、前記下地膜の表面に前記プラズマ処理を施す。
本発明は、薄膜トランジスタのオン電流の向上を図ることができる。
以下に、本発明を実施するための好ましい形態について図面を用いて説明する。但し、以下に述べる実施形態には、本発明を実施するために技術的に好ましい種々の限定が付されているが、発明の範囲を以下の実施形態及び図示例に限定するものではない。
（実施形態１）
図１は、発光装置であるＥＬパネル１における複数の画素Ｐの配置構成を示す平面図であり、図２は、ＥＬパネル１の概略構成を示す平面図である。
図１は、発光装置であるＥＬパネル１における複数の画素Ｐの配置構成を示す平面図であり、図２は、ＥＬパネル１の概略構成を示す平面図である。
図１、図２に示すように、ＥＬパネル１には、Ｒ（赤），Ｇ（緑），Ｂ（青）をそれぞれ発光する複数の画素Ｐが所定のパターンでマトリクス状に配置されている。
このＥＬパネル１には、複数の走査線２が行方向に沿って互いに略平行となるよう配列され、複数の信号線３が平面視して走査線２と略直交するよう列方向に沿って互いに略平行となるよう配列されている。また、隣り合う走査線２の間において電圧供給線４が走査線２に沿って設けられている。そして、これら各走査線２と隣接する二本の信号線３と各電圧供給線４とによって囲われる範囲が、画素Ｐに相当する。
また、ＥＬパネル１には、走査線２、信号線３、電圧供給線４の上方に覆うように、格子状の隔壁であるバンク１４が設けられている。このバンク１４によって囲われてなる略長方形状の複数の開口部１４ａが画素Ｐごとに形成されており、この開口部１４ａ内に所定のキャリア輸送層（後述する正孔注入層８ｂ、発光層８ｃ）が設けられて、画素Ｐの発光領域となる。キャリア輸送層とは、電圧が印加されることによって正孔又は電子を輸送する層である。
なお、図１においては、バンク１４が格子状に設けられているものとしたが、これに限るものではなく、例えば信号線３に沿った一方向にのみ設けられているものであってもよい。
このＥＬパネル１には、複数の走査線２が行方向に沿って互いに略平行となるよう配列され、複数の信号線３が平面視して走査線２と略直交するよう列方向に沿って互いに略平行となるよう配列されている。また、隣り合う走査線２の間において電圧供給線４が走査線２に沿って設けられている。そして、これら各走査線２と隣接する二本の信号線３と各電圧供給線４とによって囲われる範囲が、画素Ｐに相当する。
また、ＥＬパネル１には、走査線２、信号線３、電圧供給線４の上方に覆うように、格子状の隔壁であるバンク１４が設けられている。このバンク１４によって囲われてなる略長方形状の複数の開口部１４ａが画素Ｐごとに形成されており、この開口部１４ａ内に所定のキャリア輸送層（後述する正孔注入層８ｂ、発光層８ｃ）が設けられて、画素Ｐの発光領域となる。キャリア輸送層とは、電圧が印加されることによって正孔又は電子を輸送する層である。
なお、図１においては、バンク１４が格子状に設けられているものとしたが、これに限るものではなく、例えば信号線３に沿った一方向にのみ設けられているものであってもよい。
図３は、アクティブマトリクス駆動方式で動作するＥＬパネル１の１画素に相当する回路の一例を示した回路図である。
図３に示すように、ＥＬパネル１には、走査線２と、走査線２と交差する信号線３と、走査線２に沿う電圧供給線４とが設けられており、このＥＬパネル１の１画素Ｐにつき、薄膜トランジスタであるスイッチトランジスタ５と、薄膜トランジスタである駆動トランジスタ６と、キャパシタ７と、ＥＬ素子８とが設けられている。
各画素Ｐにおいては、スイッチトランジスタ５のゲートが走査線２に接続され、スイッチトランジスタ５のドレインとソースのうちの一方が信号線３に接続され、スイッチトランジスタ５のドレインとソースのうちの他方がキャパシタ７の一方の電極及び駆動トランジスタ６のゲートに接続されている。駆動トランジスタ６のソースとドレインのうちの一方が電圧供給線４に接続され、駆動トランジスタ６のソースとドレインのうち他方がキャパシタ７の他方の電極及びＥＬ素子８のアノードに接続されている。なお、全ての画素ＰのＥＬ素子８のカソードは、一定電圧Ｖcomに保たれている（例えば、接地電位にされている）。
また、このＥＬパネル１の周囲において各走査線２が走査ドライバに接続され、各電圧供給線４が一定電圧源又は適宜電圧信号を出力するドライバに接続され、各信号線３がデータドライバに接続され、これらドライバによってＥＬパネル１がアクティブマトリクス駆動方式で駆動される。電圧供給線４には、一定電圧源又はドライバによって所定の電力が供給される。
次に、ＥＬパネル１と、その画素Ｐの回路構造について、図４〜図６を用いて説明する。ここで、図４は、ＥＬパネル１の１画素Ｐに相当する平面図であり、図５は、図４のV−V線に沿った面の矢視断面図、図６は、図４のVI−VI線に沿った面の矢視断面図である。なお、図４においては、電極及び配線を主に示す。
図４に示すように、スイッチトランジスタ５及び駆動トランジスタ６は、信号線３に沿うように配列され、スイッチトランジスタ５の近傍にキャパシタ７が配置され、駆動トランジスタ６の近傍にＥＬ素子８が配置されている。また、走査線２と電圧供給線４の間に、スイッチトランジスタ５、駆動トランジスタ６、キャパシタ７及びＥＬ素子８が配置されている。
図４〜図６に示すように、基板１０上の一面に下地膜１６が成膜されており、その下地膜１６の上に第二絶縁膜（第２ゲート絶縁膜）１２が成膜され、第二絶縁膜１２の上に第三絶縁膜１３が成膜されている。信号線３は第二絶縁膜１２と第三絶縁膜１３との間に形成され、走査線２及び電圧供給線４は下地膜１６と第二絶縁膜１２との間に形成されている。
また、図４、図６に示すように、スイッチトランジスタ５は、コプラナー型トップゲート構造の薄膜トランジスタである。このスイッチトランジスタ５は、半導体膜５ｂ、補助半導体膜５ｃ、第一絶縁膜（第１ゲート絶縁膜）１１、不純物半導体膜５ｆ，５ｇ、ドレイン電極５ｈ、ソース電極５ｉ、ゲート電極５ａ等を有するものである。
半導体膜５ｂは、基板１０の上面側の下地膜１６上に形成されている。下地膜１６は、例えば、光透過性を有し、シリコン窒化物又はシリコン酸化物からなる。この下地膜１６の上面には良好な半導体膜５ｂを形成するための前処理としてのプラズマ処理が施されている。
半導体膜５ｂは、例えば、結晶性シリコンからなり微結晶シリコンを含んでいる。この真性な半導体膜５ｂにチャネルが形成される。また、半導体膜５ｂの中央部上には、絶縁性の第一絶縁膜１１が形成されている。第一絶縁膜１１は、例えば、シリコン窒化物又はシリコン酸化物からなり、半導体膜５ｂのチャネルとなる領域を覆う保護膜である。
また、半導体膜５ｂの一端部の上には、一方の補助半導体膜５ｃが一部第一絶縁膜１１の上面に重なるようにして形成されており、半導体膜５ｂの他端部の上には、他方の補助半導体膜５ｃが一部第一絶縁膜１１の上面に重なるようにして形成されている。そして、一対の補助半導体膜５ｃは、第一絶縁膜１１を挟みチャネル長方向に対向しており、それぞれ半導体膜５ｂの両端側に互いに離間して形成されている。この補助半導体膜５ｃは、例えば、結晶性シリコンからなり微結晶シリコンを含んでいる。
一方の補助半導体膜５ｃの上には、不純物半導体膜５ｇが一部第一絶縁膜１１に重なる配置に形成されており、他方の補助半導体膜５ｃの上には、不純物半導体膜５ｆが一部第一絶縁膜１１に重なる配置に形成されている。そして、一対の不純物半導体膜５ｆ，５ｇは第一絶縁膜１１を挟みチャネル長方向に対向しており、それぞれ半導体膜５ｂの両端側に互いに離間して形成されている。なお、不純物半導体膜５ｆ，５ｇはｎ型半導体であるが、これに限らず、ｐ型半導体であってもよい。
不純物半導体膜５ｆの上には、ドレイン電極５ｈが形成されている。不純物半導体膜５ｇの上には、ソース電極５ｉが形成されている。ドレイン電極５ｈ，ソース電極５ｉは、例えば、Ｃｒ膜、Ａｌ膜、Ｃｒ／Ａｌ積層膜、ＡｌＴｉ合金膜又はＡｌＴｉＮｄ合金膜からなる。
また、ソース電極５ｉ及びドレイン電極５ｈと、第一絶縁膜１１の上には、絶縁性の第二絶縁膜１２が成膜されており、ソース電極５ｉ及びドレイン電極５ｈと、第一絶縁膜１１が第二絶縁膜１２によって被覆されている。この第二絶縁膜１２は、例えば、シリコン窒化物又はシリコン酸化物からなる。
さらに、第二絶縁膜１２上で、第一絶縁膜１１と対向する位置にゲート電極５ａが形成されている。このゲート電極５ａは、例えば、Ｃｒ膜、Ａｌ膜、Ｃｒ／Ａｌ積層膜、ＡｌＴｉ合金膜又はＡｌＴｉＮｄ合金膜からなる。また、ゲート電極５ａの上に絶縁性の第三絶縁膜１３が成膜されており、第二絶縁膜１２と第三絶縁膜１３との間にゲート電極５ａが設けられている。第三絶縁膜１３は、例えば、シリコン窒化物又はシリコン酸化物からなる。
このゲート電極５ａは、第二絶縁膜１２と第一絶縁膜１１を挟んで半導体膜５ｂの上方に対応する位置にあり、ゲート電極５ａが第二絶縁膜１２を挟み、第一絶縁膜１１および半導体膜５ｂと相対している。そして、半導体膜５ｂにおける上面側である第一絶縁膜１１との界面側にチャネルが形成される。
半導体膜５ｂは、例えば、結晶性シリコンからなり微結晶シリコンを含んでいる。この真性な半導体膜５ｂにチャネルが形成される。また、半導体膜５ｂの中央部上には、絶縁性の第一絶縁膜１１が形成されている。第一絶縁膜１１は、例えば、シリコン窒化物又はシリコン酸化物からなり、半導体膜５ｂのチャネルとなる領域を覆う保護膜である。
また、半導体膜５ｂの一端部の上には、一方の補助半導体膜５ｃが一部第一絶縁膜１１の上面に重なるようにして形成されており、半導体膜５ｂの他端部の上には、他方の補助半導体膜５ｃが一部第一絶縁膜１１の上面に重なるようにして形成されている。そして、一対の補助半導体膜５ｃは、第一絶縁膜１１を挟みチャネル長方向に対向しており、それぞれ半導体膜５ｂの両端側に互いに離間して形成されている。この補助半導体膜５ｃは、例えば、結晶性シリコンからなり微結晶シリコンを含んでいる。
一方の補助半導体膜５ｃの上には、不純物半導体膜５ｇが一部第一絶縁膜１１に重なる配置に形成されており、他方の補助半導体膜５ｃの上には、不純物半導体膜５ｆが一部第一絶縁膜１１に重なる配置に形成されている。そして、一対の不純物半導体膜５ｆ，５ｇは第一絶縁膜１１を挟みチャネル長方向に対向しており、それぞれ半導体膜５ｂの両端側に互いに離間して形成されている。なお、不純物半導体膜５ｆ，５ｇはｎ型半導体であるが、これに限らず、ｐ型半導体であってもよい。
不純物半導体膜５ｆの上には、ドレイン電極５ｈが形成されている。不純物半導体膜５ｇの上には、ソース電極５ｉが形成されている。ドレイン電極５ｈ，ソース電極５ｉは、例えば、Ｃｒ膜、Ａｌ膜、Ｃｒ／Ａｌ積層膜、ＡｌＴｉ合金膜又はＡｌＴｉＮｄ合金膜からなる。
また、ソース電極５ｉ及びドレイン電極５ｈと、第一絶縁膜１１の上には、絶縁性の第二絶縁膜１２が成膜されており、ソース電極５ｉ及びドレイン電極５ｈと、第一絶縁膜１１が第二絶縁膜１２によって被覆されている。この第二絶縁膜１２は、例えば、シリコン窒化物又はシリコン酸化物からなる。
さらに、第二絶縁膜１２上で、第一絶縁膜１１と対向する位置にゲート電極５ａが形成されている。このゲート電極５ａは、例えば、Ｃｒ膜、Ａｌ膜、Ｃｒ／Ａｌ積層膜、ＡｌＴｉ合金膜又はＡｌＴｉＮｄ合金膜からなる。また、ゲート電極５ａの上に絶縁性の第三絶縁膜１３が成膜されており、第二絶縁膜１２と第三絶縁膜１３との間にゲート電極５ａが設けられている。第三絶縁膜１３は、例えば、シリコン窒化物又はシリコン酸化物からなる。
このゲート電極５ａは、第二絶縁膜１２と第一絶縁膜１１を挟んで半導体膜５ｂの上方に対応する位置にあり、ゲート電極５ａが第二絶縁膜１２を挟み、第一絶縁膜１１および半導体膜５ｂと相対している。そして、半導体膜５ｂにおける上面側である第一絶縁膜１１との界面側にチャネルが形成される。
また、図４、図５に示すように、駆動トランジスタ６は、コプラナー型トップゲート構造の薄膜トランジスタである。この駆動トランジスタ６は、半導体膜６ｂ、補助半導体膜６ｃ、第一絶縁膜（第１ゲート絶縁膜）１１、不純物半導体膜６ｆ，６ｇ、ドレイン電極６ｈ、ソース電極６ｉ、ゲート電極６ａ等を有するものである。
半導体膜６ｂは、基板１０の上面側の下地膜１６上に形成されている。下地膜１６は、例えば、光透過性を有し、シリコン窒化物又はシリコン酸化物からなる。この下地膜１６の上面には良好な半導体膜６ｂを形成するための前処理としてのプラズマ処理が施されている。
半導体膜６ｂは、例えば、結晶性シリコンからなり微結晶シリコンを含んでいる。この真性な半導体膜６ｂにチャネルが形成される。また、半導体膜６ｂの中央部上には、絶縁性の第一絶縁膜１１が形成されている。第一絶縁膜１１は、例えば、シリコン窒化物又はシリコン酸化物からなり、半導体膜６ｂのチャネルとなる領域を覆う保護膜である。
また、半導体膜６ｂの一端部の上には、一方の補助半導体膜６ｃが一部第一絶縁膜１１の上面に重なるようにして形成されており、半導体膜６ｂの他端部の上には、他方の補助半導体膜６ｃが一部第一絶縁膜１１の上面に重なるようにして形成されている。そして、一対の補助半導体膜６ｃは、第一絶縁膜１１を挟みチャネル長方向に対向しており、それぞれ半導体膜６ｂの両端側に互いに離間して形成されている。この補助半導体膜６ｃは、例えば、結晶性シリコンからなり微結晶シリコンを含んでいる。
一方の補助半導体膜６ｃの上には、不純物半導体膜６ｇが一部第一絶縁膜１１に重なる配置に形成されており、他方の補助半導体膜６ｃの上には、不純物半導体膜６ｆが一部第一絶縁膜１１に重なる配置に形成されている。そして、一対の不純物半導体膜６ｆ，６ｇは第一絶縁膜１１を挟みチャネル長方向に対向しており、それぞれ半導体膜６ｂの両端側に互いに離間して形成されている。なお、不純物半導体膜６ｆ，６ｇはｎ型半導体であるが、これに限らず、ｐ型半導体であってもよい。
不純物半導体膜６ｆの上には、ドレイン電極６ｈが形成されている。不純物半導体膜６ｇの上には、ソース電極６ｉが形成されている。ドレイン電極６ｈ，ソース電極６ｉは、例えば、Ｃｒ膜、Ａｌ膜、Ｃｒ／Ａｌ積層膜、ＡｌＴｉ合金膜又はＡｌＴｉＮｄ合金膜からなる。
また、ソース電極６ｉ及びドレイン電極６ｈと、第一絶縁膜１１の上には、絶縁性の第二絶縁膜１２が成膜されており、ソース電極６ｉ及びドレイン電極６ｈと、第一絶縁膜１１が第二絶縁膜１２によって被覆されている。この第二絶縁膜１２は、例えば、シリコン窒化物又はシリコン酸化物からなる。
さらに、第二絶縁膜１２上で、第一絶縁膜１１と対向する位置にゲート電極６ａが形成されている。このゲート電極６ａは、例えば、Ｃｒ膜、Ａｌ膜、Ｃｒ／Ａｌ積層膜、ＡｌＴｉ合金膜又はＡｌＴｉＮｄ合金膜からなる。また、ゲート電極６ａの上に絶縁性の第三絶縁膜１３が成膜されており、第二絶縁膜１２と第三絶縁膜１３との間にゲート電極６ａが設けられている。第三絶縁膜１３は、例えば、シリコン窒化物又はシリコン酸化物からなる。
このゲート電極６ａは、第二絶縁膜１２と第一絶縁膜１１を挟んで半導体膜６ｂの上方に対応する位置にあり、ゲート電極６ａが第二絶縁膜１２を挟み、第一絶縁膜１１および半導体膜６ｂと相対している。そして、半導体膜６ｂにおける上面側である第一絶縁膜１１との界面側にチャネルが形成される。
半導体膜６ｂは、例えば、結晶性シリコンからなり微結晶シリコンを含んでいる。この真性な半導体膜６ｂにチャネルが形成される。また、半導体膜６ｂの中央部上には、絶縁性の第一絶縁膜１１が形成されている。第一絶縁膜１１は、例えば、シリコン窒化物又はシリコン酸化物からなり、半導体膜６ｂのチャネルとなる領域を覆う保護膜である。
また、半導体膜６ｂの一端部の上には、一方の補助半導体膜６ｃが一部第一絶縁膜１１の上面に重なるようにして形成されており、半導体膜６ｂの他端部の上には、他方の補助半導体膜６ｃが一部第一絶縁膜１１の上面に重なるようにして形成されている。そして、一対の補助半導体膜６ｃは、第一絶縁膜１１を挟みチャネル長方向に対向しており、それぞれ半導体膜６ｂの両端側に互いに離間して形成されている。この補助半導体膜６ｃは、例えば、結晶性シリコンからなり微結晶シリコンを含んでいる。
一方の補助半導体膜６ｃの上には、不純物半導体膜６ｇが一部第一絶縁膜１１に重なる配置に形成されており、他方の補助半導体膜６ｃの上には、不純物半導体膜６ｆが一部第一絶縁膜１１に重なる配置に形成されている。そして、一対の不純物半導体膜６ｆ，６ｇは第一絶縁膜１１を挟みチャネル長方向に対向しており、それぞれ半導体膜６ｂの両端側に互いに離間して形成されている。なお、不純物半導体膜６ｆ，６ｇはｎ型半導体であるが、これに限らず、ｐ型半導体であってもよい。
不純物半導体膜６ｆの上には、ドレイン電極６ｈが形成されている。不純物半導体膜６ｇの上には、ソース電極６ｉが形成されている。ドレイン電極６ｈ，ソース電極６ｉは、例えば、Ｃｒ膜、Ａｌ膜、Ｃｒ／Ａｌ積層膜、ＡｌＴｉ合金膜又はＡｌＴｉＮｄ合金膜からなる。
また、ソース電極６ｉ及びドレイン電極６ｈと、第一絶縁膜１１の上には、絶縁性の第二絶縁膜１２が成膜されており、ソース電極６ｉ及びドレイン電極６ｈと、第一絶縁膜１１が第二絶縁膜１２によって被覆されている。この第二絶縁膜１２は、例えば、シリコン窒化物又はシリコン酸化物からなる。
さらに、第二絶縁膜１２上で、第一絶縁膜１１と対向する位置にゲート電極６ａが形成されている。このゲート電極６ａは、例えば、Ｃｒ膜、Ａｌ膜、Ｃｒ／Ａｌ積層膜、ＡｌＴｉ合金膜又はＡｌＴｉＮｄ合金膜からなる。また、ゲート電極６ａの上に絶縁性の第三絶縁膜１３が成膜されており、第二絶縁膜１２と第三絶縁膜１３との間にゲート電極６ａが設けられている。第三絶縁膜１３は、例えば、シリコン窒化物又はシリコン酸化物からなる。
このゲート電極６ａは、第二絶縁膜１２と第一絶縁膜１１を挟んで半導体膜６ｂの上方に対応する位置にあり、ゲート電極６ａが第二絶縁膜１２を挟み、第一絶縁膜１１および半導体膜６ｂと相対している。そして、半導体膜６ｂにおける上面側である第一絶縁膜１１との界面側にチャネルが形成される。
キャパシタ７は、駆動トランジスタ６のゲート電極６ａとソース電極６ｉとの間に接続されており、図４、図６に示すように、第二絶縁膜１２と第三絶縁膜１３との間に一方の電極７ａが形成され、下地膜１６と第二絶縁膜１２との間に他方の電極７ｂが形成され、電極７ａと電極７ｂが誘電体である第二絶縁膜１２を挟んで相対している。
なお、信号線３、キャパシタ７の電極７ａ、スイッチトランジスタ５のゲート電極５ａ及び駆動トランジスタ６のゲート電極６ａは、第二絶縁膜１２に一面に成膜された導電性の金属膜をフォトリソグラフィー法及びエッチング法等によって形状加工することで一括して形成されたものである。
また、走査線２、電圧供給線４、キャパシタ７の電極７ｂ、スイッチトランジスタ５のドレイン電極５ｈ，ソース電極５ｉ及び駆動トランジスタ６のドレイン電極６ｈ，ソース電極６ｉは、下地膜１６に一面に成膜された導電性の金属膜をフォトリソグラフィー法及びエッチング法等によって形状加工することで形成されたものである。
また、走査線２、電圧供給線４、キャパシタ７の電極７ｂ、スイッチトランジスタ５のドレイン電極５ｈ，ソース電極５ｉ及び駆動トランジスタ６のドレイン電極６ｈ，ソース電極６ｉは、下地膜１６に一面に成膜された導電性の金属膜をフォトリソグラフィー法及びエッチング法等によって形状加工することで形成されたものである。
また、第二絶縁膜１２には、ゲート電極５ａと走査線２とが重なる領域にコンタクトホール１２ａが形成され、ドレイン電極５ｈと信号線３とが重なる領域にコンタクトホール１２ｂが形成され、ゲート電極６ａとソース電極５ｉとが重なる領域にコンタクトホール１２ｃが形成されており、コンタクトホール１２ａ〜１２ｃ内にコンタクトプラグ２０ａ〜２０ｃがそれぞれ埋め込まれている。コンタクトプラグ２０ａによってスイッチトランジスタ５のゲート電極５ａと走査線２が電気的に導通し、コンタクトプラグ２０ｂによってスイッチトランジスタ５のドレイン電極５ｈと信号線３が電気的に導通し、コンタクトプラグ２０ｃによってスイッチトランジスタ５のソース電極５ｉとキャパシタ７の電極７ａが電気的に導通するとともにスイッチトランジスタ５のソース電極５ｉと駆動トランジスタ６のゲート電極６ａが電気的に導通する。なお、コンタクトプラグ２０ａ〜２０ｃを介することなく、走査線２が直接ゲート電極５ａと接触し、ドレイン電極５ｈが信号線３と接触し、ソース電極５ｉがゲート電極６ａと接触してもよい。
また、駆動トランジスタ６のゲート電極６ａがキャパシタ７の電極７ａに一体に連なっており、駆動トランジスタ６のドレイン電極６ｈが電圧供給線４に一体に連なっており、駆動トランジスタ６のソース電極６ｉがキャパシタ７の電極７ｂに一体に連なっている。
また、駆動トランジスタ６のゲート電極６ａがキャパシタ７の電極７ａに一体に連なっており、駆動トランジスタ６のドレイン電極６ｈが電圧供給線４に一体に連なっており、駆動トランジスタ６のソース電極６ｉがキャパシタ７の電極７ｂに一体に連なっている。
画素電極８ａは、下地膜１６を介して基板１０上に設けられており、画素Ｐごとに独立して形成されている。この画素電極８ａは透明電極であって、例えば、錫ドープ酸化インジウム（ＩＴＯ）、亜鉛ドープ酸化インジウム、酸化インジウム（Ｉｎ2Ｏ3）、酸化スズ（ＳｎＯ2）、酸化亜鉛（ＺｎＯ）又はカドミウム−錫酸化物（ＣＴＯ）からなる。なお、画素電極８ａは一部、駆動トランジスタ６のソース電極６ｉに重なり、画素電極８ａとソース電極６ｉが接続している。
そして、図４、図５に示すように、第二絶縁膜１２および第三絶縁膜１３が、走査線２、信号線３、電圧供給線４、スイッチトランジスタ５、駆動トランジスタ６、キャパシタ７、画素電極８ａの周縁部、第一絶縁膜１１、下地膜１６を覆うように形成されている。第二絶縁膜１２および第三絶縁膜１３には、各画素電極８ａの中央部が露出するように開口部１２ｄが形成されている。そのため、第二絶縁膜１２および第三絶縁膜１３は平面視して格子状に形成されている。
そして、図４、図５に示すように、第二絶縁膜１２および第三絶縁膜１３が、走査線２、信号線３、電圧供給線４、スイッチトランジスタ５、駆動トランジスタ６、キャパシタ７、画素電極８ａの周縁部、第一絶縁膜１１、下地膜１６を覆うように形成されている。第二絶縁膜１２および第三絶縁膜１３には、各画素電極８ａの中央部が露出するように開口部１２ｄが形成されている。そのため、第二絶縁膜１２および第三絶縁膜１３は平面視して格子状に形成されている。
そして、基板１０の表面に下地膜１６走査線２、信号線３、電圧供給線４、スイッチトランジスタ５、駆動トランジスタ６、キャパシタ７、画素電極８ａ、第二絶縁膜１２および第三絶縁膜１３が形成されてなるパネルがトランジスタアレイパネルとなっている。
ＥＬ素子８は、図４、図５に示すように、アノードとなる第一電極としての画素電極８ａと、画素電極８ａの上に形成された化合物膜である正孔注入層８ｂと、正孔注入層８ｂの上に形成された化合物膜である発光層８ｃと、発光層８ｃの上に形成された第二電極としての対向電極８ｄとを備えている。対向電極８ｄは全画素Ｐに共通の単一電極であって、全画素Ｐに連続して形成されている。
正孔注入層８ｂは、例えば、導電性高分子であるＰＥＤＯＴ（poly(ethylenedioxy)thiophene；ポリエチレンジオキシチオフェン）及びドーパントであるＰＳＳ（polystyrene sulfonate；ポリスチレンスルホン酸）からなる機能層であって、画素電極８ａから発光層８ｃに向けて正孔を注入するキャリア注入層である。
発光層８ｃは、画素Ｐ毎にＲ（赤），Ｇ（緑），Ｂ（青）のいずれかを発光する材料を含み、例えば、ポリフルオレン系発光材料やポリフェニレンビニレン系発光材料からなり、対向電極８ｄから供給される電子と、正孔注入層８ｂから注入される正孔との再結合に伴い発光する層である。このため、Ｒ（赤）を発光する画素Ｐ、Ｇ（緑）を発光する画素Ｐ、Ｂ（青）を発光する画素Ｐは互いに発光層８ｃの発光材料が異なる。画素ＰのＲ（赤），Ｇ（緑），Ｂ（青）のパターンは、デルタ配列であってもよく、また縦方向に同色画素が配列されるストライプパターンであってもよい。
発光層８ｃは、画素Ｐ毎にＲ（赤），Ｇ（緑），Ｂ（青）のいずれかを発光する材料を含み、例えば、ポリフルオレン系発光材料やポリフェニレンビニレン系発光材料からなり、対向電極８ｄから供給される電子と、正孔注入層８ｂから注入される正孔との再結合に伴い発光する層である。このため、Ｒ（赤）を発光する画素Ｐ、Ｇ（緑）を発光する画素Ｐ、Ｂ（青）を発光する画素Ｐは互いに発光層８ｃの発光材料が異なる。画素ＰのＲ（赤），Ｇ（緑），Ｂ（青）のパターンは、デルタ配列であってもよく、また縦方向に同色画素が配列されるストライプパターンであってもよい。
対向電極８ｄは、画素電極８ａよりも仕事関数の低い材料で形成されており、例えば、インジウム、マグネシウム、カルシウム、リチウム、バリウム、希土類金属の少なくとも一種を含む単体又は合金で形成されている。
この対向電極８ｄは全ての画素Ｐに共通した電極であり、発光層８ｃなどの化合物膜とともに後述するバンク１４を被覆している。
この対向電極８ｄは全ての画素Ｐに共通した電極であり、発光層８ｃなどの化合物膜とともに後述するバンク１４を被覆している。
このように、第二絶縁膜１２やバンク１４によって発光部位となる発光層８ｃが画素Ｐごとに仕切られている。
そして、バンク１４の開口部１４ａ内において、キャリア輸送層としての正孔注入層８ｂ及び発光層８ｃが、画素電極８ａ上に積層されている。
そして、バンク１４の開口部１４ａ内において、キャリア輸送層としての正孔注入層８ｂ及び発光層８ｃが、画素電極８ａ上に積層されている。
具体的には、バンク１４は、正孔注入層８ｂや発光層８ｃを湿式法により形成するに際して、正孔注入層８ｂや発光層８ｃとなる材料が溶媒に溶解または分散された液状体が隣接する画素Ｐに滲み出ないようにする隔壁として機能する。
例えば、図５に示すように、第二絶縁膜１２および第三絶縁膜１３の上に設けられたバンク１４には、第二絶縁膜１２の開口部１２ｄより内側に開口部１４ａが形成されている。
そして、各開口部１４ａに囲まれた各画素電極８ａ上に、正孔注入層８ｂとなる材料が含有される液状体を塗布し、基板１０ごと加熱してその液状体を乾燥させ成膜させた化合物膜が、第１のキャリア輸送層である正孔注入層８ｂとなる。
さらに、各開口部１４ａに囲まれた各正孔注入層８ｂ上に、発光層８ｃとなる材料が含有される液状体を塗布し、基板１０ごと加熱してその液状体を乾燥させ成膜させた化合物膜が、第２のキャリア輸送層である発光層８ｃとなる。
なお、この発光層８ｃとバンク１４を被覆するように対向電極８ｄが設けられている。
例えば、図５に示すように、第二絶縁膜１２および第三絶縁膜１３の上に設けられたバンク１４には、第二絶縁膜１２の開口部１２ｄより内側に開口部１４ａが形成されている。
そして、各開口部１４ａに囲まれた各画素電極８ａ上に、正孔注入層８ｂとなる材料が含有される液状体を塗布し、基板１０ごと加熱してその液状体を乾燥させ成膜させた化合物膜が、第１のキャリア輸送層である正孔注入層８ｂとなる。
さらに、各開口部１４ａに囲まれた各正孔注入層８ｂ上に、発光層８ｃとなる材料が含有される液状体を塗布し、基板１０ごと加熱してその液状体を乾燥させ成膜させた化合物膜が、第２のキャリア輸送層である発光層８ｃとなる。
なお、この発光層８ｃとバンク１４を被覆するように対向電極８ｄが設けられている。
そして、このＥＬパネル１においては、画素電極８ａ、基板１０及び下地膜１６が透明であり、発光層８ｃから発した光が画素電極８ａ、下地膜１６及び基板１０を透過して出射する。そのため、基板１０の裏面（下面）が表示面となる。
なお、基板１０側ではなく、反対側が表示面となってもよい。この場合、対向電極８ｄを透明電極とし、画素電極８ａを反射電極として、発光層８ｃから発した光が対向電極８ｄを透過して出射する。
なお、基板１０側ではなく、反対側が表示面となってもよい。この場合、対向電極８ｄを透明電極とし、画素電極８ａを反射電極として、発光層８ｃから発した光が対向電極８ｄを透過して出射する。
このＥＬパネル１は、次のように駆動されて発光する。
全ての電圧供給線４に所定レベルの電圧が印加された状態で、走査ドライバによって走査線２に順次電圧が印加されることで、これら走査線２が順次選択される。
各走査線２が選択されている時に、データドライバによって階調に応じたレベルの電圧が全ての信号線３に印加されると、その選択されている走査線２に対応するスイッチトランジスタ５がオンになっていることから、その階調に応じたレベルの電圧が駆動トランジスタ６のゲート電極６ａに印加される。
この駆動トランジスタ６のゲート電極６ａに印加された電圧に応じて、駆動トランジスタ６のゲート電極６ａとソース電極６ｉとの間の電位差が定まって、駆動トランジスタ６におけるドレイン−ソース電流の大きさが定まり、ＥＬ素子８がそのドレイン−ソース電流に応じた明るさで発光する。
その後、その走査線２の選択が解除されると、スイッチトランジスタ５がオフとなるので、駆動トランジスタ６のゲート電極６ａに印加された電圧にしたがった電荷がキャパシタ７に蓄えられ、駆動トランジスタ６のゲート電極６ａとソース電極６ｉ間の電位差は保持される。
このため、駆動トランジスタ６は選択時と同じ電流値のドレイン−ソース電流を流し続け、ＥＬ素子８の輝度を維持するようになっている。
全ての電圧供給線４に所定レベルの電圧が印加された状態で、走査ドライバによって走査線２に順次電圧が印加されることで、これら走査線２が順次選択される。
各走査線２が選択されている時に、データドライバによって階調に応じたレベルの電圧が全ての信号線３に印加されると、その選択されている走査線２に対応するスイッチトランジスタ５がオンになっていることから、その階調に応じたレベルの電圧が駆動トランジスタ６のゲート電極６ａに印加される。
この駆動トランジスタ６のゲート電極６ａに印加された電圧に応じて、駆動トランジスタ６のゲート電極６ａとソース電極６ｉとの間の電位差が定まって、駆動トランジスタ６におけるドレイン−ソース電流の大きさが定まり、ＥＬ素子８がそのドレイン−ソース電流に応じた明るさで発光する。
その後、その走査線２の選択が解除されると、スイッチトランジスタ５がオフとなるので、駆動トランジスタ６のゲート電極６ａに印加された電圧にしたがった電荷がキャパシタ７に蓄えられ、駆動トランジスタ６のゲート電極６ａとソース電極６ｉ間の電位差は保持される。
このため、駆動トランジスタ６は選択時と同じ電流値のドレイン−ソース電流を流し続け、ＥＬ素子８の輝度を維持するようになっている。
次に、ＥＬパネル１におけるＥＬ素子８の製造方法について説明する。
特に、ＥＬパネル１において駆動素子として用いられる薄膜トランジスタの製造方法について、駆動トランジスタ６を例に、図７〜図１４に示す工程図を用いて説明する。
特に、ＥＬパネル１において駆動素子として用いられる薄膜トランジスタの製造方法について、駆動トランジスタ６を例に、図７〜図１４に示す工程図を用いて説明する。
まず、図７に示すように、例えば、プラズマＣＶＤによって、基板１０上に酸化シリコンまたは窒化シリコン等の下地膜１６を成膜する。
さらに、結晶性シリコンの半導体層９ｂを成膜するための前処理として、基板１０上の下地膜１６の表面にプラズマ処理を施す。この下地膜１６にプラズマ処理を施すことによれば、下地膜１６の表面を改質して、その下地膜１６上に成膜する結晶性シリコンの結晶化度を高めることができる。
本実施形態におけるプラズマ処理はＮ２Ｏガスを用い、ガス流量２０００［ＳＣＣＭ］、パワー密度０．３５６［Ｗ／ｃｍ２］、圧力８０［Ｐａ］の条件で行った。このプラズマ処理ではＮ２Ｏガスを使用したが、Ｎ２Ｏガスの代わりに酸素ガスや水素ガスを適切な条件において使用することも可能である。
なお、下地膜１６は必ずしも必要ではないが、基板１０に直接半導体膜６ｂを設けた場合、基板１０から半導体膜６ｂが剥離しやすいトラブルが生じることがあるので、そのようなトラブルを低減して、安定した半導体膜６ｂを配設するうえで、下地膜１６を形成することが好ましい。
なお、下地膜１６を形成しない場合には、基板１０の表面にプラズマ処理を施す。
さらに、結晶性シリコンの半導体層９ｂを成膜するための前処理として、基板１０上の下地膜１６の表面にプラズマ処理を施す。この下地膜１６にプラズマ処理を施すことによれば、下地膜１６の表面を改質して、その下地膜１６上に成膜する結晶性シリコンの結晶化度を高めることができる。
本実施形態におけるプラズマ処理はＮ２Ｏガスを用い、ガス流量２０００［ＳＣＣＭ］、パワー密度０．３５６［Ｗ／ｃｍ２］、圧力８０［Ｐａ］の条件で行った。このプラズマ処理ではＮ２Ｏガスを使用したが、Ｎ２Ｏガスの代わりに酸素ガスや水素ガスを適切な条件において使用することも可能である。
なお、下地膜１６は必ずしも必要ではないが、基板１０に直接半導体膜６ｂを設けた場合、基板１０から半導体膜６ｂが剥離しやすいトラブルが生じることがあるので、そのようなトラブルを低減して、安定した半導体膜６ｂを配設するうえで、下地膜１６を形成することが好ましい。
なお、下地膜１６を形成しない場合には、基板１０の表面にプラズマ処理を施す。
次いで、図８に示すように、プラズマ処理を施した下地膜１６上に、結晶性シリコンからなり、特に、微結晶シリコン（マイクロクリスタルシリコン）を含む半導体層９ｂをプラズマＣＶＤにより成膜する。微結晶シリコンの半導体層９ｂは、ＳｉＨ４ガスとＨ２ガスをプラズマ分解させてから成膜するが、ＳｉＨ４ガスに対するＨ２ガスの割合を圧倒的に多くし、また、結晶化度を高くするためにプラズマパワーと圧力を大きくすることで、微結晶シリコン薄膜である半導体膜６ｂとなる半導体層９ｂを成膜することができる。本実施形態では、キャリアガスとしてアルゴンを用い、ガス流量をＳｉＨ４／Ｈ２＝５０／１０５００［ＳＣＣＭ］とし、パワー密度０．１３４［Ｗ／ｃｍ２］、圧力３００［Ｐａ］の条件で半導体層９ｂを成膜した。
さらに、図８に示すように、半導体層９ｂ上に、窒化シリコン等の第一絶縁膜１１となる絶縁層９０をプラズマＣＶＤにより成膜する。
さらに、図８に示すように、半導体層９ｂ上に、窒化シリコン等の第一絶縁膜１１となる絶縁層９０をプラズマＣＶＤにより成膜する。
次いで、図９に示すように、絶縁層９０における第一絶縁膜１１となる範囲を図示しないレジストで保護した状態でドライエッチングを施して、半導体層９ｂにおけるチャネルとなる領域を覆う第一絶縁膜１１を形成する。なお、スイッチトランジスタ５における第一絶縁膜１１も同様に形成されている。この第一絶縁膜１１を形成した後、レジスト剥離液を用いてレジストは除去される。
なお、図示しないレジストで保護されていた第一絶縁膜１１部分以外の絶縁層９０がエッチングされる際、その第一絶縁膜１１で覆われていない半導体層９ｂはドライエッチング条件下に晒されることになるため、その膜厚が減少することがある。これは、微結晶シリコン等の結晶性シリコンを含む半導体層９ｂの表面には凹凸が生じやすく、その結晶構造の影響により表面積が増大しているため、エッチングの作用を受けやすくなっていることに起因している。但し、絶縁層９０と半導体層９ｂとのエッチングに関する選択比を十分に取ることによって、半導体層９ｂがダメージを受け過ぎないようにしている。
なお、図示しないレジストで保護されていた第一絶縁膜１１部分以外の絶縁層９０がエッチングされる際、その第一絶縁膜１１で覆われていない半導体層９ｂはドライエッチング条件下に晒されることになるため、その膜厚が減少することがある。これは、微結晶シリコン等の結晶性シリコンを含む半導体層９ｂの表面には凹凸が生じやすく、その結晶構造の影響により表面積が増大しているため、エッチングの作用を受けやすくなっていることに起因している。但し、絶縁層９０と半導体層９ｂとのエッチングに関する選択比を十分に取ることによって、半導体層９ｂがダメージを受け過ぎないようにしている。
次いで、図１０に示すように、第一絶縁膜１１が形成された半導体層９ｂ上に、スパッタリングやＣＶＤ法などによって、結晶性シリコンからなり補助半導体膜６ｃとなる補助半導体層９ｃと、不純物半導体膜６ｆ，６ｇとなる不純物半導体層９ｆを、順次成膜する。
なお、補助半導体層９ｃは、半導体層９ｂと同じ条件で成膜するが、前処理のプラズマ処理は必ずしも必要でない。この補助半導体層９ｃは、チャネル領域となる半導体層９ｂ（半導体膜６ｂ）とは異なり、ソース電極６ｉ及びドレイン電極６ｈとの電気的接合を良好にするためのものであるので、半導体層９ｂほど結晶化度が高くなくてもよいのである。つまり、補助半導体層９ｃ（補助半導体膜６ｃ）は、膜厚が減少してしまった半導体膜６ｂが、不純物半導体膜６ｇ，６ｆを介してソース電極６ｉ及びドレイン電極６ｈと良好に電気的な接合を成すように、その半導体膜６ｂを補うための半導体層である。
なお、補助半導体層９ｃは、半導体層９ｂと同じ条件で成膜するが、前処理のプラズマ処理は必ずしも必要でない。この補助半導体層９ｃは、チャネル領域となる半導体層９ｂ（半導体膜６ｂ）とは異なり、ソース電極６ｉ及びドレイン電極６ｈとの電気的接合を良好にするためのものであるので、半導体層９ｂほど結晶化度が高くなくてもよいのである。つまり、補助半導体層９ｃ（補助半導体膜６ｃ）は、膜厚が減少してしまった半導体膜６ｂが、不純物半導体膜６ｇ，６ｆを介してソース電極６ｉ及びドレイン電極６ｈと良好に電気的な接合を成すように、その半導体膜６ｂを補うための半導体層である。
次いで、図１１に示すように、フォトリソグラフィーによって不純物半導体層９ｆ、補助半導体層９ｃ、半導体層９ｂを連続してパターニングして、不純物半導体膜６ｆ，６ｇと、補助半導体膜６ｃと、半導体膜６ｂとを形成する。
不純物半導体膜６ｆ，６ｇと補助半導体膜６ｃは、半導体膜６ｂ上であって第一絶縁膜１１を挟んで対向する配置に形成されている。特に、補助半導体膜６ｃは不純物半導体膜６ｆ，６ｇの下面側に配されて、第一絶縁膜１１の上面の一部からその第一絶縁膜１１の側面を亘って半導体膜６ｂにかけて設けられている。この補助半導体膜６ｃが、先のエッチング工程において減少した半導体膜６ｂを補い、半導体膜６ｂと不純物半導体膜６ｇ，６ｆ（ソース電極６ｉ及びドレイン電極６ｈ）との電気的接合を良好な状態にする。
なお、不純物半導体膜６ｆ，６ｇ、補助半導体膜６ｃ、半導体膜６ｂとともに、スイッチトランジスタ５の不純物半導体膜５ｆ，５ｇ、補助半導体膜５ｃ、半導体膜５ｂも形成される（図６参照）。
不純物半導体膜６ｆ，６ｇと補助半導体膜６ｃは、半導体膜６ｂ上であって第一絶縁膜１１を挟んで対向する配置に形成されている。特に、補助半導体膜６ｃは不純物半導体膜６ｆ，６ｇの下面側に配されて、第一絶縁膜１１の上面の一部からその第一絶縁膜１１の側面を亘って半導体膜６ｂにかけて設けられている。この補助半導体膜６ｃが、先のエッチング工程において減少した半導体膜６ｂを補い、半導体膜６ｂと不純物半導体膜６ｇ，６ｆ（ソース電極６ｉ及びドレイン電極６ｈ）との電気的接合を良好な状態にする。
なお、不純物半導体膜６ｆ，６ｇ、補助半導体膜６ｃ、半導体膜６ｂとともに、スイッチトランジスタ５の不純物半導体膜５ｆ，５ｇ、補助半導体膜５ｃ、半導体膜５ｂも形成される（図６参照）。
次いで、図１２に示すように、基板１０上における不純物半導体膜６ｇ，６ｆと、補助半導体膜６ｃ、半導体膜６ｂ、第一絶縁膜１１等を覆う金属膜を、例えばスパッタリングで成膜した後、その金属膜をフォトリソグラフィーによってパターニングして、一対の不純物半導体膜６ｇ，６ｆ上にソース電極６ｉ及びドレイン電極６ｈを形成する。
なお、ソース電極６ｉ及びドレイン電極６ｈとともに、スイッチトランジスタ５のソース電極５ｉ及びドレイン電極５ｈも形成される（図６参照）。また、ソース電極及びドレイン電極とともに、走査線２、電圧供給線４、キャパシタ７の電極７ｂが形成されるようになっている（図４〜図６参照）。
なお、ソース電極６ｉ及びドレイン電極６ｈとともに、スイッチトランジスタ５のソース電極５ｉ及びドレイン電極５ｈも形成される（図６参照）。また、ソース電極及びドレイン電極とともに、走査線２、電圧供給線４、キャパシタ７の電極７ｂが形成されるようになっている（図４〜図６参照）。
次いで、図１３に示すように、基板１０上における、ソース電極６ｉ及びドレイン電極６ｈ、第一絶縁膜１１等を覆う、窒化シリコン等の第二絶縁膜１２をプラズマＣＶＤにより成膜する。
なお、第二絶縁膜１２の成膜前、駆動トランジスタ６のソース電極６ｉに一部が重なるように、予め画素電極８ａが下地膜１６上に形成されている（図１３参照）。
なお、第二絶縁膜１２の成膜前、駆動トランジスタ６のソース電極６ｉに一部が重なるように、予め画素電極８ａが下地膜１６上に形成されている（図１３参照）。
次いで、第二絶縁膜１２上にゲートメタル層をスパッタリングで堆積させ、フォトリソグラフィー法及びエッチング法等によってパターニングして、図１４に示すように、ゲート電極６ａを形成する。なお、ゲート電極６ａとともに、スイッチトランジスタ５のゲート電極５ａも形成される（図６参照）。また、ゲート電極とともに、第二絶縁膜１２上に、信号線３、キャパシタ７の電極７ａが形成されている（図５、図６参照）。
さらに、図１４に示すように、ゲート電極６ａ（５ａ）を覆うように、第二絶縁膜１２上に、窒化シリコン等の第三絶縁膜１３をプラズマＣＶＤにより成膜する。
こうして、駆動トランジスタ６とスイッチトランジスタ５が製造される。
さらに、図１４に示すように、ゲート電極６ａ（５ａ）を覆うように、第二絶縁膜１２上に、窒化シリコン等の第三絶縁膜１３をプラズマＣＶＤにより成膜する。
こうして、駆動トランジスタ６とスイッチトランジスタ５が製造される。
更に、駆動トランジスタ６およびスイッチトランジスタ５が形成された後に、第二絶縁膜１２と第三絶縁膜１３をフォトリソグラフィーでパターニングすることで画素電極８ａの中央部が露出する開口部１２ｄを形成する（図５参照）。
次いで、ポリイミド等の感光性樹脂を堆積後、露光して画素電極８ａが露出する開口部１４ａを有する、例えば格子状のバンク１４を形成する（図５参照）。
次いで、バンク１４の開口部１４ａに、正孔注入層８ｂや発光層８ｃとなる材料が溶媒に溶解または分散された液状体を塗布し、その液状体を乾燥させることによって、キャリア輸送層である正孔注入層８ｂや発光層８ｃを順次成膜する（図５参照）。
次いで、バンク１４の上及び発光層８ｃの上に対向電極８ｄを一面に成膜することで、ＥＬ素子８が製造されて（図５参照）、ＥＬパネル１が製造される。
次いで、ポリイミド等の感光性樹脂を堆積後、露光して画素電極８ａが露出する開口部１４ａを有する、例えば格子状のバンク１４を形成する（図５参照）。
次いで、バンク１４の開口部１４ａに、正孔注入層８ｂや発光層８ｃとなる材料が溶媒に溶解または分散された液状体を塗布し、その液状体を乾燥させることによって、キャリア輸送層である正孔注入層８ｂや発光層８ｃを順次成膜する（図５参照）。
次いで、バンク１４の上及び発光層８ｃの上に対向電極８ｄを一面に成膜することで、ＥＬ素子８が製造されて（図５参照）、ＥＬパネル１が製造される。
以上のように、本実施形態のコプラナー型トップゲート構造の薄膜トランジスタ（駆動トランジスタ６、スイッチトランジスタ５）は、薄膜トランジスタの下層側に結晶性シリコンからなり微結晶シリコンを含む半導体膜６ｂ（５ｂ）を備え、その半導体膜６ｂ（５ｂ）よりも上層に不純物半導体膜６ｇ，６ｆ（５ｇ，５ｆ）を備えている。そして、半導体膜６ｂ（５ｂ）となる半導体層９ｂを好適に成膜するための前処理としてのプラズマ処理を、不純物半導体膜６ｇ，６ｆ（５ｇ，５ｆ）となる不純物半導体層９ｆを成膜する前に行うことができるので、不純物半導体膜６ｇ，６ｆ（５ｇ，５ｆ）がプラズマ処理によって変質してしまうことがない。
具体的には、薄膜トランジスタ６（５）の製造工程において、結晶性シリコンからなり半導体膜６ｂ（５ｂ）となる半導体層９ｂを、基板１０上であって、基板１０の上面に形成された下地膜１６上に成膜するので、その半導体層９ｂの成膜前に下地膜１６の表面にプラズマ前処理を施すことができ、好適に半導体層９ｂにおける結晶性シリコン（微結晶シリコン）の結晶化度を高めることができる。そして、このプラズマ処理後に不純物半導体膜６ｇ，６ｆ（５ｇ，５ｆ）を形成するので、不純物半導体膜６ｇ，６ｆ（５ｇ，５ｆ）がプラズマ処理によって変質してしまうことがない。
具体的には、薄膜トランジスタ６（５）の製造工程において、結晶性シリコンからなり半導体膜６ｂ（５ｂ）となる半導体層９ｂを、基板１０上であって、基板１０の上面に形成された下地膜１６上に成膜するので、その半導体層９ｂの成膜前に下地膜１６の表面にプラズマ前処理を施すことができ、好適に半導体層９ｂにおける結晶性シリコン（微結晶シリコン）の結晶化度を高めることができる。そして、このプラズマ処理後に不純物半導体膜６ｇ，６ｆ（５ｇ，５ｆ）を形成するので、不純物半導体膜６ｇ，６ｆ（５ｇ，５ｆ）がプラズマ処理によって変質してしまうことがない。
一方、従来技術のように、半導体層（活性層）の下に不純物半導体層（コンタクト層）が設けられている場合、その半導体層の成膜前にプラズマ前処理を行うと、不純物半導体層の表面がプラズマに晒されて高抵抗物質に変質してしまい、不純物半導体層と半導体層との導通が低下してしまう不具合が生じるので、半導体層の結晶化度が高くても、オン電流の増加が得られないということがあった。
それに対し、本実施形態では、結晶性シリコンの結晶化度が高められた半導体膜６ｂ（５ｂ）に不純物半導体膜６ｇ，６ｆ（５ｇ，５ｆ）が好適に導通するように接続されて、その半導体膜６ｂ（５ｂ）にチャネルが形成されるので、薄膜トランジスタ６、５において結晶化度が高い結晶性シリコンを含む半導体膜６ｂ（５ｂ）に応じたオン電流の向上が得られる。特に、半導体膜６ｂ（５ｂ）は、減少してしまった膜厚を補う補助半導体膜６ｃ（５ｃ）を介して不純物半導体膜６ｇ，６ｆ（５ｇ，５ｆ）と好適に接合しているので、半導体膜６ｂ（５ｂ）は、不純物半導体膜６ｇ，６ｆ（５ｇ，５ｆ）やソース電極６ｉ（５ｉ）及びドレイン電極６ｈ（５ｈ）と良好に導通し、チャネル層として良好に機能する。
それに対し、本実施形態では、結晶性シリコンの結晶化度が高められた半導体膜６ｂ（５ｂ）に不純物半導体膜６ｇ，６ｆ（５ｇ，５ｆ）が好適に導通するように接続されて、その半導体膜６ｂ（５ｂ）にチャネルが形成されるので、薄膜トランジスタ６、５において結晶化度が高い結晶性シリコンを含む半導体膜６ｂ（５ｂ）に応じたオン電流の向上が得られる。特に、半導体膜６ｂ（５ｂ）は、減少してしまった膜厚を補う補助半導体膜６ｃ（５ｃ）を介して不純物半導体膜６ｇ，６ｆ（５ｇ，５ｆ）と好適に接合しているので、半導体膜６ｂ（５ｂ）は、不純物半導体膜６ｇ，６ｆ（５ｇ，５ｆ）やソース電極６ｉ（５ｉ）及びドレイン電極６ｈ（５ｈ）と良好に導通し、チャネル層として良好に機能する。
このように、薄膜トランジスタ６、５において、プラズマ前処理が施された面に半導体層９ｂを成膜することによって、結晶性シリコンの結晶化度が高められた半導体膜６ｂ（５ｂ）を形成するとともに、その半導体膜６ｂ（５ｂ）と好適に導通する不純物半導体膜６ｇ，６ｆ（５ｇ，５ｆ）およびソース電極６ｉ、ドレイン電極６ｈを形成することによれば、好適な結晶化度に高められた結晶性シリコンの半導体膜６ｂ（５ｂ）にチャネルが形成されることになってオン電流の向上を図ることができ、トランジスタ特性を向上させることができる。
（実施形態２）
次に、本発明に係る薄膜トランジスタの実施形態２について説明する。なお、実施形態１と同一部分には同一符号を付し、異なる部分についてのみ説明する。
次に、本発明に係る薄膜トランジスタの実施形態２について説明する。なお、実施形態１と同一部分には同一符号を付し、異なる部分についてのみ説明する。
図１５に示すように、駆動トランジスタ６０は、コプラナー型トップゲート構造の薄膜トランジスタである。この駆動トランジスタ６０は、半導体膜６ｂ、第一絶縁膜１１、不純物半導体膜６ｆ，６ｇ、ドレイン電極６ｈ、ソース電極６ｉ、ゲート電極６ａ等を有するものである。
この駆動トランジスタ６０において、基板１０の上面に下地膜１６が成膜されており、その下地膜１６の上面に半導体膜６ｂが形成されている。その半導体膜６ｂの一端部の上には、一方の不純物半導体膜６ｇが一部第一絶縁膜１１の上面に重なるように形成されており、半導体膜６ｂの他端部の上には、他方の不純物半導体膜６ｆが一部第一絶縁膜１１の上面に重なるように形成されている。
つまり、駆動トランジスタ６０は、実施形態１の駆動トランジスタ６における補助半導体膜６ｃを備えない構造を有しており、半導体膜６ｂの一端部上に不純物半導体膜６ｇが直接設けられ、半導体膜６ｂの他端部上に不純物半導体膜６ｆが直接設けられている。
この駆動トランジスタ６０において、基板１０の上面に下地膜１６が成膜されており、その下地膜１６の上面に半導体膜６ｂが形成されている。その半導体膜６ｂの一端部の上には、一方の不純物半導体膜６ｇが一部第一絶縁膜１１の上面に重なるように形成されており、半導体膜６ｂの他端部の上には、他方の不純物半導体膜６ｆが一部第一絶縁膜１１の上面に重なるように形成されている。
つまり、駆動トランジスタ６０は、実施形態１の駆動トランジスタ６における補助半導体膜６ｃを備えない構造を有しており、半導体膜６ｂの一端部上に不純物半導体膜６ｇが直接設けられ、半導体膜６ｂの他端部上に不純物半導体膜６ｆが直接設けられている。
図１６に示すように、スイッチトランジスタ５０は、コプラナー型トップゲート構造の薄膜トランジスタである。このスイッチトランジスタ５０は、半導体膜５ｂ、第一絶縁膜１１、不純物半導体膜５ｆ，５ｇ、ドレイン電極５ｈ、ソース電極５ｉ、ゲート電極５ａ等を有するものである。
このスイッチトランジスタ５０において、基板１０の上面に下地膜１６が成膜されており、その下地膜１６の上面に半導体膜５ｂが形成されている。その半導体膜５ｂの一端部の上には、一方の不純物半導体膜５ｇが一部第一絶縁膜１１の上面に重なるように形成されており、半導体膜５ｂの他端部の上には、他方の不純物半導体膜５ｆが一部第一絶縁膜１１の上面に重なるように形成されている。
つまり、スイッチトランジスタ５０は、実施形態１のスイッチトランジスタ５における補助半導体膜５ｃを備えない構造を有しており、半導体膜５ｂの一端部上に不純物半導体膜５ｇが直接設けられ、半導体膜５ｂの他端部上に不純物半導体膜５ｆが直接設けられている。
このスイッチトランジスタ５０において、基板１０の上面に下地膜１６が成膜されており、その下地膜１６の上面に半導体膜５ｂが形成されている。その半導体膜５ｂの一端部の上には、一方の不純物半導体膜５ｇが一部第一絶縁膜１１の上面に重なるように形成されており、半導体膜５ｂの他端部の上には、他方の不純物半導体膜５ｆが一部第一絶縁膜１１の上面に重なるように形成されている。
つまり、スイッチトランジスタ５０は、実施形態１のスイッチトランジスタ５における補助半導体膜５ｃを備えない構造を有しており、半導体膜５ｂの一端部上に不純物半導体膜５ｇが直接設けられ、半導体膜５ｂの他端部上に不純物半導体膜５ｆが直接設けられている。
次に、ＥＬパネル１において駆動素子として用いられる薄膜トランジスタの製造方法について、駆動トランジスタ６０を例に、図７〜図９、図１７〜図２１に示す工程図を用いて説明する。
図７から図９に示すように、基板１０上に下地膜１６を成膜して、その下地膜１６の表面にプラズマ処理を施す（図７参照）。
次いで、プラズマ処理を施した下地膜１６上に、結晶性シリコンからなり微結晶シリコンを含む半導体層９ｂと、窒化シリコン等の絶縁層９０を順次成膜する（図８参照）。
次いで、絶縁層９０における第一絶縁膜１１となる範囲を図示しないレジストで保護した状態でドライエッチングを施して、半導体層９ｂにおけるチャネルとなる領域を覆う第一絶縁膜１１を形成する。この際、第一絶縁膜１１で覆われていない半導体層９ｂがドライエッチング条件下に晒されて、その膜厚が僅かに減少することがあるが、絶縁層９０と半導体層９ｂとのエッチングに関する選択比を十分に取っているので、半導体層９ｂのダメージは殆どなく、半導体層９ｂはチャネル層として好適に機能する膜厚を有している（図９参照）。
次いで、プラズマ処理を施した下地膜１６上に、結晶性シリコンからなり微結晶シリコンを含む半導体層９ｂと、窒化シリコン等の絶縁層９０を順次成膜する（図８参照）。
次いで、絶縁層９０における第一絶縁膜１１となる範囲を図示しないレジストで保護した状態でドライエッチングを施して、半導体層９ｂにおけるチャネルとなる領域を覆う第一絶縁膜１１を形成する。この際、第一絶縁膜１１で覆われていない半導体層９ｂがドライエッチング条件下に晒されて、その膜厚が僅かに減少することがあるが、絶縁層９０と半導体層９ｂとのエッチングに関する選択比を十分に取っているので、半導体層９ｂのダメージは殆どなく、半導体層９ｂはチャネル層として好適に機能する膜厚を有している（図９参照）。
次いで、図１７に示すように、第一絶縁膜１１が形成された半導体層９ｂ上に、スパッタリングやＣＶＤ法などによって、不純物半導体膜６ｆ，６ｇとなる不純物半導体層９ｆを成膜する。
次いで、図１８に示すように、フォトリソグラフィーによって不純物半導体層９ｆ、半導体層９ｂを連続してパターニングして、不純物半導体膜６ｆ，６ｇと、半導体膜６ｂとを形成する。不純物半導体膜６ｆ，６ｇは、半導体膜６ｂ上でその一部が第一絶縁膜１１の上面に重なり、第一絶縁膜１１を挟んで対向する配置に形成されている。
なお、不純物半導体膜６ｆ，６ｇ、半導体膜６ｂとともに、スイッチトランジスタ５０の不純物半導体膜５ｆ，５ｇ、半導体膜５ｂも形成される（図１６参照）。
なお、不純物半導体膜６ｆ，６ｇ、半導体膜６ｂとともに、スイッチトランジスタ５０の不純物半導体膜５ｆ，５ｇ、半導体膜５ｂも形成される（図１６参照）。
次いで、図１９に示すように、基板１０上における不純物半導体膜６ｇ，６ｆと、半導体膜６ｂ、第一絶縁膜１１等を覆う金属膜を、例えばスパッタリングで成膜した後、その金属膜をフォトリソグラフィーによってパターニングして、一対の不純物半導体膜６ｇ，６ｆ上にソース電極６ｉ及びドレイン電極６ｈを形成する。
なお、ソース電極６ｉ及びドレイン電極６ｈとともに、スイッチトランジスタ５０のソース電極５ｉ及びドレイン電極５ｈも形成される（図１６参照）。また、ソース電極及びドレイン電極とともに、走査線２、電圧供給線４、キャパシタ７の電極７ｂが形成されるようになっている。
なお、ソース電極６ｉ及びドレイン電極６ｈとともに、スイッチトランジスタ５０のソース電極５ｉ及びドレイン電極５ｈも形成される（図１６参照）。また、ソース電極及びドレイン電極とともに、走査線２、電圧供給線４、キャパシタ７の電極７ｂが形成されるようになっている。
次いで、図２０に示すように、基板１０上における、ソース電極６ｉ及びドレイン電極６ｈ、第一絶縁膜１１等を覆う、窒化シリコン等の第二絶縁膜１２をプラズマＣＶＤにより成膜する。
なお、第二絶縁膜１２の成膜前、駆動トランジスタ６のソース電極６ｉに一部が重なるように、予め画素電極８ａが下地膜１６上に形成されている（図２０参照）。
なお、第二絶縁膜１２の成膜前、駆動トランジスタ６のソース電極６ｉに一部が重なるように、予め画素電極８ａが下地膜１６上に形成されている（図２０参照）。
次いで、第二絶縁膜１２上にゲートメタル層をスパッタリングで堆積させ、フォトリソグラフィー法及びエッチング法等によってパターニングして、図２１に示すように、ゲート電極６ａを形成する。なお、ゲート電極６ａとともに、スイッチトランジスタ５０のゲート電極５ａも形成される（図１６参照）。また、ゲート電極とともに、第二絶縁膜１２上に、信号線３、キャパシタ７の電極７ａが形成されている。
さらに、図２１に示すように、ゲート電極６ａ（５ａ）を覆うように、第二絶縁膜１２上に、窒化シリコン等の第三絶縁膜１３をプラズマＣＶＤにより成膜する。
こうして、駆動トランジスタ６０とスイッチトランジスタ５０が製造される。
なお、駆動トランジスタ６０およびスイッチトランジスタ５０を形成した後に、ＥＬ素子８を形成して、ＥＬパネル１を製造する過程は、実施形態１と同様である。
さらに、図２１に示すように、ゲート電極６ａ（５ａ）を覆うように、第二絶縁膜１２上に、窒化シリコン等の第三絶縁膜１３をプラズマＣＶＤにより成膜する。
こうして、駆動トランジスタ６０とスイッチトランジスタ５０が製造される。
なお、駆動トランジスタ６０およびスイッチトランジスタ５０を形成した後に、ＥＬ素子８を形成して、ＥＬパネル１を製造する過程は、実施形態１と同様である。
以上のように、実施形態２のコプラナー型トップゲート構造の薄膜トランジスタ（駆動トランジスタ６０、スイッチトランジスタ５０）は、結晶性シリコンからなり微結晶シリコンを含む半導体膜６ｂ（５ｂ）を備え、その半導体膜６ｂ（５ｂ）上に不純物半導体膜６ｇ，６ｆ（５ｇ，５ｆ）を備えている。
この実施形態２のように、半導体層９ｂにおけるチャネルとなる領域を覆う第一絶縁膜１１を形成する際に、第一絶縁膜１１で覆われていない半導体層９ｂがドライエッチングに晒されても、その膜厚が殆ど減少しない製造条件を選択することによれば、補助半導体膜が不要になるため、実施形態１における補助半導体膜を製造する工程を省くことができるので、より容易に薄膜トランジスタ（駆動トランジスタ６０、スイッチトランジスタ５０）を製造することができる。
この実施形態２のように、半導体層９ｂにおけるチャネルとなる領域を覆う第一絶縁膜１１を形成する際に、第一絶縁膜１１で覆われていない半導体層９ｂがドライエッチングに晒されても、その膜厚が殆ど減少しない製造条件を選択することによれば、補助半導体膜が不要になるため、実施形態１における補助半導体膜を製造する工程を省くことができるので、より容易に薄膜トランジスタ（駆動トランジスタ６０、スイッチトランジスタ５０）を製造することができる。
このように、薄膜トランジスタ６０、５０において、プラズマ前処理が施された面に半導体層９ｂを成膜することによって、結晶性シリコンの結晶化度が高められた半導体膜６ｂ（５ｂ）を形成するとともに、その半導体膜６ｂ（５ｂ）と好適に導通する不純物半導体膜６ｇ，６ｆ（５ｇ，５ｆ）およびソース電極６ｉ、ドレイン電極６ｈを形成することによれば、好適な結晶化度に高められた結晶性シリコンの半導体膜６ｂ（５ｂ）にチャネルが形成されることになってオン電流の向上を図ることができ、トランジスタ特性を向上させることができる。
こうして、薄膜トランジスタのオン電流（Ｉｄ）が好適な値に安定するスイッチトランジスタ５、５０及び駆動トランジスタ６、６０を備えるＥＬ素子８は好適に発光し、そのスイッチトランジスタ５、５０及び駆動トランジスタ６、６０を駆動素子とするＥＬパネル１は良好な画像表示が可能になって、表示性能を向上させることができる。
そして、以上のように形成されて製造されたＥＬパネル１は、各種電子機器の表示パネルとして用いられる。
例えば、図２２に示す、携帯電話機２００の表示パネル１ａや、図２３（ａ）（ｂ）に示す、デジタルカメラ３００の表示パネル１ｂや、図２４に示す、パーソナルコンピュータ４００の表示パネル１ｃに、ＥＬパネル１を適用することができる。
そして、以上のように形成されて製造されたＥＬパネル１は、各種電子機器の表示パネルとして用いられる。
例えば、図２２に示す、携帯電話機２００の表示パネル１ａや、図２３（ａ）（ｂ）に示す、デジタルカメラ３００の表示パネル１ｂや、図２４に示す、パーソナルコンピュータ４００の表示パネル１ｃに、ＥＬパネル１を適用することができる。
なお、本発明の適用は上述した実施形態に限定されることなく、本発明の趣旨を逸脱しない範囲で適宜変更可能である。
１ ＥＬパネル
５、５０ スイッチトランジスタ（薄膜トランジスタ）
６、６０ 駆動トランジスタ（薄膜トランジスタ）
５ａ、６ａ ゲート電極
５ｂ、６ｂ 半導体膜
５ｃ、６ｃ 補助半導体膜
５ｆ、６ｆ 不純物半導体膜
５ｇ、６ｇ 不純物半導体膜
５ｈ、６ｈ ドレイン電極
５ｉ、６ｉ ソース電極
８ ＥＬ素子
９０ 絶縁層
９ｂ 半導体層
９ｃ 補助半導体層
９ｆ 不純物半導体層
１０ 基板
１６ 下地膜
１１ 第一絶縁膜
１２ 第二絶縁膜
１３ 第三絶縁膜
１４ バンク
５、５０ スイッチトランジスタ（薄膜トランジスタ）
６、６０ 駆動トランジスタ（薄膜トランジスタ）
５ａ、６ａ ゲート電極
５ｂ、６ｂ 半導体膜
５ｃ、６ｃ 補助半導体膜
５ｆ、６ｆ 不純物半導体膜
５ｇ、６ｇ 不純物半導体膜
５ｈ、６ｈ ドレイン電極
５ｉ、６ｉ ソース電極
８ ＥＬ素子
９０ 絶縁層
９ｂ 半導体層
９ｃ 補助半導体層
９ｆ 不純物半導体層
１０ 基板
１６ 下地膜
１１ 第一絶縁膜
１２ 第二絶縁膜
１３ 第三絶縁膜
１４ バンク
Claims (7)
- プラズマ処理が施された基板上に形成された、結晶性シリコンを含む半導体膜と、
前記半導体膜上に形成され、前記半導体膜のチャネル領域を挟んで対向する一対の不純物半導体膜と、
前記一対の不純物半導体膜上に形成されたソース電極及びドレイン電極と、
を備えることを特徴とする薄膜トランジスタ。 - 前記不純物半導体膜と前記半導体膜との間に結晶性シリコンを含む補助半導体膜を形成することを特徴とする請求項１に記載の薄膜トランジスタ。
- 前記基板と前記半導体膜との間に下地膜を形成することを特徴とする請求項１又は２に記載の薄膜トランジスタ。
- 発光素子と、前記発光素子を駆動させるためのトランジスタと、を備え、
前記トランジスタは請求項１〜３の何れか一項に記載の薄膜トランジスタであることを特徴とする発光装置。 - 基板上にプラズマ処理を施し、
前記基板上に結晶性シリコンを含む半導体層を成膜し、
前記半導体層上において、前記半導体層のチャネル領域を挟んで対向する一対の不純物半導体膜を形成し、
前記一対の不純物半導体膜上にソース電極及びドレイン電極を形成することを特徴とする薄膜トランジスタの製造方法。 - 前記不純物半導体膜を形成する前に、前記半導体層と前記不純物半導体層との間に結晶性シリコンを含む補助半導体層を形成することを特徴とする請求項５に記載の薄膜トランジスタの製造方法。
- 前記半導体層を成膜する前に、前記基板上に下地膜を成膜し、
前記下地膜の表面に前記プラズマ処理を施すことを特徴とする請求項５又は６に記載の薄膜トランジスタの製造方法。
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| JPH06181311A (ja) * | 1992-12-14 | 1994-06-28 | Seiko Epson Corp | 半導体装置及びその製造方法 |
| JP2008258345A (ja) * | 2007-04-04 | 2008-10-23 | Sony Corp | 薄膜トランジスタおよびその製造方法ならびに表示装置 |
| JP2009158947A (ja) * | 2007-12-03 | 2009-07-16 | Semiconductor Energy Lab Co Ltd | 微結晶半導体膜、当該微結晶半導体膜を有する薄膜トランジスタ、及び光電変換装置の作製方法 |
-
2010
- 2010-03-30 JP JP2010076971A patent/JP2011210940A/ja active Pending
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Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20140527 |