JP2011254021A

JP2011254021A - 半導体装置の製造方法

Info

Publication number: JP2011254021A
Application number: JP2010128196A
Authority: JP
Inventors: Satoshi Hatsukawa; 聡初川
Original assignee: Sumitomo Electric Industries Ltd
Current assignee: Sumitomo Electric Industries Ltd
Priority date: 2010-06-03
Filing date: 2010-06-03
Publication date: 2011-12-15
Also published as: KR20130094205A; EP2579029A1; CN102906563A; WO2011152204A1; TW201201302A; US20130089936A1

Abstract

【課題】小容量チップを用いた半導体装置の製造方法の提供。
【解決手段】複数のＳｉＣ半導体チップを実装基板上に実装し（Ｓ１）、実装基板上のＳｉＣ半導体チップに電圧を印加する（Ｓ２）。電圧を印加した状態で、サーモグラフィ、赤外線顕微鏡等の熱映像装置を用いて実装基板表面の温度分布画像を取得し（Ｓ３）、画像解析を行うことによって不良チップの有無を判定する（Ｓ５）。実装基板に不良チップが含まれる場合（Ｓ５：ＹＥＳ）、当該不良チップの配線を切断することにより、不良チップを排除する（Ｓ７）。
【選択図】図５

Description

本発明は、小容量チップを用いた半導体装置の製造方法に関する。

シリコンカーバイド（ＳｉＣ）は、硬度、耐熱性、化学的安定性に優れた性質を有する他、半導体材料としての性質も注目されており、近年、ＳｉＣ半導体を用いたパワーデバイスが実用化されつつある。

ＳｉＣ半導体を用いたパワーデバイスの大容量化（大電流化）には、チップ面積の拡大が必要であるが、耐電圧の歩留まりが大幅に低下するため、現時点では小容量チップのみが実用化されている。

こうした小容量チップを用いて大電流化を実現するために、多数の小容量チップを並列に接続した半導体装置が提案されている（例えば、特許文献１を参照）。

特開２００４−９５６７０号公報

特許文献１に開示されている技術を用いた場合、多数の小容量ＳｉＣダイオードを並列接続することにより、大電流を流すことが可能となるが、実装時の歩留まりが悪くなるため、必要な数の半導体装置を得ようとするとそれよりも多くの半導体装置を作成する必要がある。

ＳｉＣ等の化合物半導体は、基板品質の関係からチップを大きくすることはできず、小容量品となる。大電流デバイスを得るためには、例えば特許文献１に開示されているように、多数の小容量チップを並列に接続する必要がある。基板上に実装する小容量チップには検査に合格した良品が用いられるが、実装する際に熱が加わるので、良品を用いたとしても一定の割合で不良が発生する。１つの小容量チップを実装する際の歩留まりをａ（０≦ａ≦１）とした場合、ｎ個の小容量チップを実装して大電流デバイスを形成する際の歩留まりはａⁿ となる。このように、多数の小容量チップを実装して電流容量を増加させる場合、指数関数的に歩留まりが悪くなるという問題点を有している。

そのため、ｍ個の大電流デバイスを製造するためには、平均でｍ／ａⁿ 個の基板を作成しなければならい。

また、不良チップは、外観では判別不可能であるため、不良チップを目視で同定して排除することは困難である。更に、シリコンなどの大型化が可能なチップでは、製造時にチップ自体を検査して不良の有無を判定し、良品のみを使用することも可能であるが、上述のようにチップの大型化が実現できていないＳｉＣ等の半導体チップでは、チップを単品で検査することも容易ではない。

本発明は斯かる事情に鑑みてなされたものであり、実装プロセスで発生する不良チップを目視により同定して当該不良チップを排除することができる半導体装置の製造方法を提供することを目的とする。

本発明に係る半導体装置の製造方法は、複数の半導体素子を並列に接続してなる回路を基板上に形成する工程と、前記回路を構成する半導体素子を検査する検査工程とを含む半導体装置の製造方法において、前記検査工程は、前記基板上に形成した回路に含まれる各半導体素子に電圧を印加する工程と、電圧を印加したことに伴う各半導体素子の発熱の有無を検知する工程と、発熱を検知した半導体素子と他の半導体素子との間の接続を切断する工程とを含むことを特徴とする。

本発明にあっては、複数の半導体素子を実装基板上の組み込んだ後であっても、実装時に発生した不良を各半導体素子の発熱の有無により検知することができ、不良が発生した半導体素子のみを排除することにより、残りの半導体素子のみを用いて正常に機能する半導体装置が得られる。

本発明に係る半導体装置の製造方法は、前記半導体素子が、ＳｉＣ、ＧａＮ、又はダイヤモンドを含む素子であることを特徴とする。

本発明にあっては、チップ面積の拡大が難しく、電流容量の小さな半導体素子を用いる場合であっても、多数の半導体素子を並列接続することにより、装置全体として大電流化が実現される。

本発明に係る半導体装置の製造方法は、前記半導体素子が、ダイオード又はトランジスタであることを特徴とする。

本発明にあっては、複数のダイオード又はトランジスタを並列に接続した半導体装置を構成するため、それぞれの半導体素子の電流容量が小さい場合であっても、装置全体として大電流化が実現される。

本発明に係る半導体装置の製造方法は、各半導体素子の発熱の有無をサーモグラフィ、赤外線顕微鏡、又は温度センサにより検知することを特徴とする。

半導体素子の発熱の有無を検知する手段として、サーモグラフィ、赤外線顕微鏡を用いた場合、これらの熱映像装置で生成される温度分布画像を解析することにより、発熱の有無が検知される。また、半導体素子の発熱の有無を検知する手段として、熱電対、サーミスタ等の温度センサを用いた場合、例えば電圧の変化により発熱の有無が検知される。

本発明に係る半導体装置の製造方法は、各半導体素子にサーモラベル又はサーモペイントを付し、該サーモラベル又はサーモペイントの色の変化により各半導体素子の発熱の有無を検知することを特徴とする。

本発明にあっては、各半導体素子に付されたサーモラベル又はサーモペイントの色の変化より、各半導体素子の発熱の有無が検知される。

本発明による場合は、複数の半導体素子を実装基板上の組み込んだ後であっても、実装時に発生した不良を各半導体素子の発熱の有無により検知することができ、不良が発生した半導体素子のみを排除することにより、残りの半導体素子のみを用いて正常に機能する半導体装置を得ることができる。この結果、従来のように、半導体装置を構成する半導体素子の１つが不良となった場合であっても、装置全体が機能せずに残りの半導体素子が無駄になることがなくなり、装置製造時の歩留まりを向上させることができる。

本発明による場合は、チップ面積の拡大が難しく、電流容量の小さな半導体素子を用いる場合であっても、多数の半導体素子を並列接続することにより、装置全体として大電流化を実現することができ、各種のパワーデバイスとして実用化が可能となる。

本発明による場合は、複数のダイオード又はトランジスタを並列に接続した半導体装置を構成するため、それぞれの半導体素子の電流容量が小さい場合であっても、装置全体として大電流化を実現することができ、各種のパワーデバイスとして実用化が可能となる。

本発明による場合は、半導体素子の発熱の有無を検知する手段として、サーモグラフィ、赤外線顕微鏡を用いるため、これらの熱映像装置で生成される温度分布画像を表示装置に表示したり、解析装置で解析したりすることにより、発熱の有無を検知することができる。また、本発明による場合は、半導体素子の発熱の有無を検知する手段として、熱電対、サーミスタ等の温度センサを用いるため、例えば電圧の変化により発熱の有無を検知することができる。

本発明による場合は、各半導体素子に付されたサーモラベル又はサーモペイントの色の変化より、各半導体素子の発熱の有無を検知することができる。また、目視により発熱の有無を検知することができるため、製品出荷前の検査だけでなく、製品使用時であっても各半導体素子の不良の発生を容易に見つけ出すことができる。

実施の形態１に係る半導体装置の製造方法の概略を説明する説明図である。ＳｉＣ半導体チップの実装例を示す模式図である。ＳｉＣ半導体チップの他の実装例を示す模式図である。不良チップを自動的に排除するためのシステム構成を説明する説明図である。本実施の形態１に係る半導体装置の製造方法を示すフローチャートである。実施の形態２に係る半導体装置の製造方法の概略を説明する説明図である。実施の形態３に係る半導体装置の製造方法の概略を説明する説明図である。

以下、本発明をその実施の形態を示す図面に基づいて具体的に説明する。
実施の形態１．
図１は、実施の形態１に係る半導体装置の製造方法の概略を説明する説明図である。本実施の形態に係る半導体装置の製造方法は、複数のＳｉＣ半導体チップ２０を並列に接続してなる回路を実装基板１０上に形成する実装工程（図１（ａ））と、実装されたＳｉＣ半導体チップ２０に不良が発生したか否かを検査する検査工程（図１（ｂ））とを含む。

ＳｉＣ半導体チップ２０は、１〜１０Ａ程度の電流容量を有する小容量チップである。複数のＳｉＣ半導体チップ２０を実装基板１０上で並列に接続することにより、大電流化が可能な半導体装置（例えば、パワーデバイス）を実現する。ＳｉＣ半導体チップ２０は、２ｍｍ角程度の大きさを有し、実装基板１０上に直線状又はマトリクス状に数ミリ間隔で配置される。実装基板１０上にＳｉＣ半導体チップ２０を実装する手法としては、ＳｉＣ半導体チップ２０の種類に応じて適宜の手法を採用することができる。図２は、ＳｉＣ半導体チップ２０の実装例を示す模式図である。図２に示した例では、実装するＳｉＣ半導体チップ２０として、表面電極２１及び裏面電極２２を有し、厚み方向に電流が流れるＳｉＣダイオードを用いている。また、実装基板１０は、シリコンナイトライド、アルミナイトライド等の絶縁基板１１の表面及び裏面にプリント配線（金属面１２，１３）を形成した基板を用いることができる。ＳｉＣダイオードの裏面電極２２を、実装基板１０表面側の金属面１２に半田付けや導電樹脂で固定すると共に、ＳｉＣダイオードの表面電極２１を、実装基板１０裏面側の金属面１３にワイヤーボンド２３で配線することにより、複数のＳｉＣダイオードを実装基板１０上に並列に実装することができる。
ＳｉＣダイオードが実装された実装基板１０は、例えば、上蓋３１付きの保護ケース３０内に収容され、実装基板１０と保護ケース３０との間の空間が放熱性、防湿性等の性質を有するジェル４０が充填される。

図３は、ＳｉＣ半導体チップ２０の他の実装例を示す模式図である。図３に示した例では、ＳｉＣ半導体チップ２０として、２つの端子を有するＳｉＣダイオードを用いている。また、実装基板１０は、上記と同様、絶縁基板１１の両面にプリント配線（金属面１２，１３）を形成した基板を用いることができる。ＳｉＣダイオードの２つの端子２４，２５をそれぞれ実装基板１０の表面側及び裏面側の金属面１２，１３に半田付けすることにより、複数のＳｉＣダイオードを実装基板１０上に並列に実装する。
また、ＳｉＣダイオードが実装された実装基板１０は、例えば、上蓋３１付きの保護ケース３０内に収容され、実装基板１０と保護ケース３０との間の空間に放熱性、防湿性等の性質を有するジェル４０が充填される。

実装基板１０に実装するＳｉＣ半導体チップ２０の個数は任意であるが、予め不良が見込まれる分だけ多くＳｉＣ半導体チップ２０を実装し、所要の電流容量を満たすことが望ましい。
なお、図２及び図３では、ＳｉＣ半導体チップ２０としてＳｉＣダイオードを実装する構成について説明したが、実装するチップはダイオードに限らず、トランジスタであってもよい。

図１（ｂ）に示す検査工程では、実装工程で実装したＳｉＣ半導体チップ２０に不良が発生したか否かを検査する。不良チップは外観では判別不能であるため、目視により不良チップを同定して排除することは不可能である。不良チップは電極間（端子間）で電気的に短絡して不良となっているので、本実施の形態では、これを利用して不良チップの同定を行う。具体的には、まず、各ＳｉＣ半導体チップ２０の電極間（端子間）に電圧を印加する。不良チップは電極間（端子間）が短絡しているため、電圧を印加することにより数ミリアンペア程度の電流が流れて発熱する。この発熱を検知することにより、不良チップの同定を行う。

不良チップでの発熱を検知する手段として、対象物の温度分布を映像（画像）として出力するサーモグラフィ、赤外線顕微鏡等の熱映像装置５０を用いることができる。上述したように、ＳｉＣ半導体チップ２０は、２ｍｍ角程度の大きさを有し、実装基板１０上に数ミリ間隔で配置されるため、１ｍｍ以下の空間分解能を有する熱映像装置５０であればよい。また、電圧を印加することによって、不良チップは、周囲の実装基板１０や他の正常なＳｉＣ半導体チップ２０の温度（室温）と比較して５〜１０℃程度上昇するため、１℃程度以下の温度分解能を有する熱映像装置５０を用いればよい。
なお、検査工程では、熱映像装置５０により温度分布画像を撮影するため、保護ケース３０の上蓋３１が取り外される。

熱映像装置５０により出力される温度分布画像を解析し、実装基板１０上で温度上昇が認められる画像領域を特定することにより、不良チップを同定することができる。
検査工程において不良チップを同定した場合、不良チップの配線を外して電気的に絶縁し、他のＳｉＣ半導体チップ２０による半導体装置として正常に機能させる。従来では、実装しているＳｉＣ半導体チップ２０のうち、何れか１つのＳｉＣ半導体チップ２０の電極間（端子間）が短絡して不良となった場合、目的の半導体装置として機能しなくなり、他のＳｉＣ半導体チップ２０が無駄となったが、本願では、不良チップのみを同定して排除することができるため、他の正常なＳｉＣ半導体チップ２０を無駄にせずに済み、実装時の歩留まりを向上させることができる。

不良チップの排除は、不良と同定されたＳｉＣ半導体チップ２０を、他の正常なＳｉＣ半導体チップ２０から電気的に絶縁することにより行う。このため、不良と同定されたＳｉＣ半導体チップ２０の配線を切断する。配線の切断は、人の手により行ってもよく、レーザ加工装置１１０等の既知の装置を用いて行ってもよい。

図４は、不良チップを自動的に排除するためのシステム構成を説明する説明図である。図４に示すシステムは、実装基板１０の温度分布画像を撮影する熱映像装置５０、熱映像装置５０で得られた温度分布画像の解析結果を基に不良チップの配線を切断するレーザ加工装置１１０、及び検査対象の実装基板１０が載置されるＸＹステージを備える。
また、同システムは、実装基板１０上のＳｉＣ半導体チップ２０に電圧を印加する電源（不図示）、熱映像装置５０で撮影された温度分布画像を解析する画像解析部５２及び不良判定部５３、レーザ加工装置１１０の動作を制御する加工制御部１１１、及びＸＹステージの動作を制御するステージ制御部１２１を備える。

これらのハードウェア各部の動作は、システム制御部１００により制御される。また、システム制御部１００には、熱映像装置５０で撮影された温度分布画像や作業者に通知すべき情報を表示するディスプレイ１５２、作業者による操作を受付ける操作部１５１が接続されている。

熱映像装置５０は、ＸＹステージ上に載置された実装基板１０の表面温度を検知し、対象物の温度分布を色により表した温度分布画像を生成して出力する。熱映像装置５０から出力される温度分布画像は画像メモリ５１に一時的に記憶される。なお、熱映像装置５０による実装基板１０の撮影に先立ち、熱映像装置５０と検査対象の実装基板１０との位置関係が一定となるように、ＸＹステージを利用して位置調整を行う。

画像解析部５２は、画像メモリ５１に一時的に記憶された温度分布画像について画像解析を行う。具体的には、温度分布画像から周囲と比較して温度が５〜１０℃以上高くなっている画像領域を抽出する処理、抽出した画像領域の温度分布画像内での位置を特定する処理を行う。特定する位置は、温度分布画像内での絶対位置であってもよく、何らかの基準位置を設けておき、この基準位置に対する相対位置であってもよい。
画像解析部５２は、画像領域の抽出結果を不良判定部５３に通知し、画像領域の位置を示す位置情報をシステム制御部１００に通知する。

不良判定部５３は、画像解析部５２からの通知に基づき、検査対象の実装基板１０に不良チップが含まれるか否かの判定を行う。不良判定部５３は、画像解析部５２から通知される抽出結果が、周囲と比較して温度が５〜１０℃以上高くなっている画像領域を抽出したことを示す場合、検査対象の実装基板１０に不良チップが存在すると判定し、画像解析部５２から通知される抽出結果が、前記画像領域を抽出しなかったことを示す場合、不良チップが存在しなかったと判定する。不良判定部５３は、判定結果をシステム制御部１００に通知する。

システム制御部１００は、実装基板１０に不良チップが存在する旨の判定結果を不良判定部５３から受けた場合、画像解析部５２から通知される位置情報を基にＸＹステージを制御するための制御コマンドを生成し、ステージ制御部１２１へ送出する。ステージ制御部１２１は、制御コマンドに基づいてＸＹステージを制御し、実装基板１０がレーザ加工装置１１０の対向位置となるように位置調整を行う。
また、システム制御部１００は、不良チップの配線を切断するために、ＸＹステージの制御により実装基板１０の位置を微調整しながら、加工制御部１１１に制御コマンドを送出してレーザ加工装置１１０を制御し、目的の配線部分にレーザを照射することによって配線の切断を行う。

図５は、本実施の形態１に係る半導体装置の製造方法を示すフローチャートである。実装工程において、実装基板１０へのＳｉＣ半導体チップ２０の実装を行う（ステップＳ１）。本実施の形態では、複数のＳｉＣ半導体チップ２０が並列接続となるように、実装基板１０への実装を行う。実装工程では、この後、実装基板１０を保護ケース３０に収容する工程、実装基板１０上のチップを保護するためのジェル４０を充填する工程などを実施する。

実装工程を終えた後、以下で説明する検査工程を実施する。検査工程では、まず、実装基板１０上の各ＳｉＣ半導体チップ２０に電圧を印加する（ステップＳ２）。電圧の印加は、どのような手法を用いても良いが、全てのＳｉＣ半導体チップ２０に同時的に電圧が印加されるように、各ＳｉＣ半導体チップ２０の電極間（端子間）に電圧を印加する。また、次ステップでの温度分布画像の撮影のため、ステージ制御部１２１を制御することによって、検査対象の実装基板１０が熱映像装置５０の撮影領域内に入るようにＸＹステージによる位置決めを行う。

電圧を印加してから適宜の時間が経過した場合、熱映像装置５０を用いて実装基板１０を表面側から撮影し、実装基板１０の温度分布画像を取得する（ステップＳ３）。取得した温度分布画像は、画像メモリ５１に一時的に記憶される。画像解析部５２は、画像メモリ５１に一時的に記憶された温度分布画像について画像解析を行う（ステップＳ４）。

不良判定部５３は、画像解析部５２による画像解析の結果を基に、実装基板１０の表面や他のＳｉＣ半導体チップ２０と比べて温度が高くなっているＳｉＣ半導体チップ２０が存在するか否かを判断することにより、不良チップの有無を判定する（ステップＳ５）。実装されているＳｉＣ半導体チップ２０に不良チップが存在しないと判定した場合には（Ｓ５：ＮＯ）、本フローチャートによる処理を終了する。

実装されているＳｉＣ半導体チップ２０に不良チップが存在すると判定した場合（Ｓ５：ＹＥＳ）、画像解析部５２は、画像メモリ５１に記憶されている温度分布画像を基に不良チップの位置を特定し、実装基板１０上での不良チップの位置を算出する（ステップＳ６）。なお、不良チップの位置の算出は、ステップＳ４での画像解析時に併せて行ってもよい。

算出された不良チップの位置情報は、システム制御部１００に通知される。システム制御部１００は、画像解析部５２から通知される不良チップの位置情報に基づき、切断すべき不良チップの配線を決定し、ステージ制御部１２１及び加工制御部１１１を制御して、目的の配線を切断することにより不良チップを排除する（ステップＳ７）。例えば、切断すべき配線の位置がレーザ加工装置１１０のレーザ照射位置と一致するようにＸＹステージによる位置調整を行い、ＸＹステージを固定した状態でレーザ照射を行って、目的の配線を切断する。また、切断すべき配線の位置がレーザ照射位置の近傍となるようにＸＹステージによる位置調整を行ってから、レーザ照射を行い、切断すべき配線がレーザ照射位置を通過するようにＸＹステージにより移動させ、目的の配線を切断する構成としてもよい。

なお、図５に示したフローチャートでは、温度分布画像の画像解析により不良チップを同定し、自動的に不良チップを排除する手順を示したが、手順の一部に作業者による操作を受け付けてもよい。例えば、温度分布画像の画像解析に基づき、不良チップの位置を算出するステップＳ６までの処理を行い、不良チップの位置情報をディスプレイ１５２を通じて作業者に通知する。作業者は、ディスプレイ１５２を通じて通知される情報を基に、不良チップの配線を切断する作業を行い、不良チップを排除する。

また、画像解析部５２による温度分布画像の解析、及び不良判定部５３による不良チップの有無の判定を行わずに、熱映像装置５０で取得した温度分布画像をディスプレイ１５２に表示するようにしてもよい。温度分布画像では、周囲と比較して温度が高くなっている不良チップの存在を、周囲とは異なる表示色で示すことが可能である。そのため、作業者は、画像解析に頼ることなく、不良チップの存在を温度分布画像により視認することができる。また、操作部１５１を通じてＸＹステージ及びレーザ加工装置１１０の操作を受け付けることにより、ディスプレイ１５２に表示された温度分布画像を見ながら、不良チップの配線を切断することも可能である。

実施の形態２．
実施の形態１では、サーモグラフィ、赤外線顕微鏡等の熱映像装置５０を用いて不良チップを同定する方法を説明したが、不良チップでの発熱を検知する手段として、発熱により色が変化するサーモラベルやサーモペイント等の示温材を用いることができる。本実施の形態では、サーモラベルやサーモペイント等の示温材を用いて不良チップを同定する方法について説明する。

実施の形態２では、各ＳｉＣ半導体チップ２０での発熱の有無をサーモラベル、サーモペイント等の示温材を用いて検知する。図６は、実施の形態２に係る半導体装置の製造方法の概略を説明する説明図である。実施の形態２に係る半導体装置の製造方法は、実施の形態１と同様に、複数のＳｉＣ半導体チップ２０を並列に接続してなる回路を実装基板１０上に形成する実装工程（図６（ａ））と、実装されたＳｉＣ半導体チップ２０に不良が発生したか否かを検査する検査工程（図６（ｂ））とを含む。

実装工程は、ＳｉＣ半導体チップ２０の実装前又は実装後にサーモラベル、サーモペイント等の示温材６０を各ＳｉＣ半導体チップ２０に付す工程を含むところが実施の形態１と異なり、他の工程は実施の形態１と同様である。サーモラベルを各ＳｉＣ半導体チップ２０に付す場合、粘着テープなどの粘着材を用いてＳｉＣ半導体チップ２０の表面に貼付する。また、サーモペイントを用いる場合には、ＳｉＣ半導体チップ２０の表面に塗布すればよい。

検査工程では、各ＳｉＣ半導体チップ２０に付した示温材６０の色の変化により、電圧印加時の各ＳｉＣ半導体チップ２０の発熱の有無を検知し、不良チップの同定を行う。実施の形態２では、示温材６０を付しているので、不良チップの有無を作業者による目視により確認することができる。不良チップの存在を確認した場合には、手作業により不良チップの配線を外して絶縁する。
なお、図６（ｂ）では、左端から４つ目のＳｉＣ半導体チップ２０に温度上昇があり、示温材６０の色が変化している様子を示している。

また、検査工程において、電圧を印加した状態で実装基板１０を表面側からＣＣＤカメラ等の撮像装置で撮像し、得られた画像（カラー画像又はモノクロ画像）を解析することにより、各ＳｉＣ半導体チップ２０に付された示温材６０の色の変化を検知する構成としてもよい。この場合、実施の形態１の図４と同様のシステムを構築することにより、自動的に不良チップを同定し、不良チップの配線を切断することが可能となる。

実施の形態３．
不良チップでの発熱を検知する手段として、サーモグラフィ、赤外線顕微鏡等の熱映像装置５０、サーモラベルやサーモペイント等の示温材６０の他に、熱電対、サーミスタ等を利用した温度センサを用いることも可能である。本実施の形態では、熱電対、サーミスタ等を利用した温度センサを用いて不良チップを同定する方法について説明する。

実施の形態３では、各ＳｉＣ半導体チップ２０での発熱の有無を熱電対、サーミスタ等の温度センサを用いて検知する。図７は、実施の形態３に係る半導体装置の製造方法の概略を説明する説明図である。実施の形態３に係る半導体装置の製造方法は、実施の形態１と同様に、複数のＳｉＣ半導体チップ２０を並列に接続してなる回路を実装基板１０上に形成する実装工程（図７（ａ））と、実装されたＳｉＣ半導体チップ２０に不良が発生したか否かを検査する検査工程（図７（ｂ））とを含む。

実装工程については、実施の形態１と全く同様である。
検査工程では、各ＳｉＣ半導体チップ２０の表面に温度センサ７０を接触させ、その都度、表面温度の計測を行う。計測の結果、ＳｉＣ半導体チップ２０の表面温度が室温から５〜１０℃以上高くなっている場合、そのチップは不良であると判定し、手作業により不良チップの配線を外して絶縁する。

また、ＳｉＣ半導体チップ２０と同数の温度センサ７０を配した計測装置を構成し、この計測装置を用いて各ＳｉＣ半導体チップ２０の温度を一度に計測するようにしてもよい。この場合、計測装置による計測結果に基づき、不良チップの有無を判定することができるため、実施の形態１の図４と同様のシステムを構築することにより、自動的に不良チップを同定し、不良チップの配線を切断することが可能となる。

なお、実施の形態１〜３では、ＳｉＣ半導体チップ２０を用いて半導体装置を製造する方法について説明したが、ＳｉＣ半導体チップ２０に限らず、ＧａＮ（ガリウムナイトライド）又はダイヤモンドを含む小容量チップを用いて、上記と同様の製造方法により、半導体装置を製造することも可能である。

また、実施の形態１〜３では、複数のＳｉＣ半導体チップ２０を並列に接続した半導体装置について説明したが、ＳｉＣ半導体チップ２０の他に、適宜の制御回路、駆動回路、保護回路等を実装した半導体装置であってもよいことは勿論のことである。

１０実装基板
２０ＳｉＣ半導体チップ
３０保護ケース
５０熱映像装置
６０示温材
７０温度センサ

Claims

複数の半導体素子を並列に接続してなる回路を基板上に形成する工程と、前記回路を構成する半導体素子を検査する検査工程とを含む半導体装置の製造方法において、
前記検査工程は、
前記基板上に形成した回路に含まれる各半導体素子に電圧を印加する工程と、
電圧を印加したことに伴う各半導体素子の発熱の有無を検知する工程と、
発熱を検知した半導体素子と他の半導体素子との間の接続を切断する工程と
を含むことを特徴とする半導体装置の製造方法。
前記半導体素子は、ＳｉＣ、ＧａＮ、又はダイヤモンドを含む素子であることを特徴とする請求項１に記載の半導体装置の製造方法。
前記半導体素子は、ダイオード又はトランジスタであることを特徴とする請求項２に記載の半導体装置の製造方法。
各半導体素子の発熱の有無をサーモグラフィ、赤外線顕微鏡、又は温度センサにより検知することを特徴とする請求項１から請求項３の何れか１つに記載の半導体装置の製造方法。
各半導体素子にサーモラベル又はサーモペイントを付し、該サーモラベル又はサーモペイントの色の変化により各半導体素子の発熱の有無を検知することを特徴とする請求項１から請求項３の何れか１つに記載の半導体装置の製造方法。