JP2011254062A - シングルゲートフィンｆｅｔ及びその製造方法 - Google Patents

Abstract

【課題】新規なＦｉｎＦＥＴ構造及びその製造方法を提供する。
【解決手段】シングルゲートフィンＦＥＴ構造１００は、２つの拡大された頭部、及び当該拡大された頭部と下層の超薄型ボディとを連結する２つの徐々に細くなる首部を有するアクティブフィン構造を含む。２つのソース／ドレイン領域１０２，１０４が、２つの拡大された頭部にそれぞれドープされる。絶縁領域２６が、２つのソース／ドレイン領域の間に挿入される。溝分離構造２４が、音叉形状のフィン構造の一方の側に配置される。片面サイドウォールゲート電極１２ｂが、アクティブフィン構造における、溝分離構造とは反対側の垂直なサイドウォールに配置される。
【選択図】図１

Description

発明の詳細な説明

〔本発明の背景〕
（１．本発明の技術分野）
本発明は、超薄型ボディ（ＵＴＢ）を有するシングルゲートフィン型電界効果トランジスタ（フィンＦＥＴ（ＦｉｎＦＥＴ））に関する。

（２．先行技術の説明）
技術的に知られているように、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）は、統合された回路内の分離されたキャパシタに各ビットデータを保存するランダム・アクセス・メモリの１つのタイプである。一般的に、ＤＲＡＭは、１つのセルあたり１つのキャパシタ及びトランジスタがある正方形のアレイ中に配置される。トランジスタは、スイッチング素子として作用するものであり、ゲートと、このゲートの下部にあるシリコンチャネル領域とを備える。シリコンチャネル領域は、半導体基板におけるソース／ドレイン領域のペアの間に配置される。そして、ゲートは、ソース／ドレイン領域が互いにシリコンチャネル領域を介して電気的に接続されるように構成される。

垂直型ダブルゲートのフィン型電界効果トランジスタ（ｆｉｎＦＥＴ）は、次世代の４Ｆ^２ＤＲＡＭセル（Ｆが最小リソグラフィックフィーチャ幅を表す）のために開発された。しかしながら、ありとあらゆる垂直型ダブルゲートのＦｉｎＦＥＴ素子について、半導体ＤＲＡＭへの適用に好ましいように、適切な特性に維持しながら製造しようとした場合には、しばしば困難に遭遇した。例えば、近年のＤＲＡＭ製造業者は、ワード線空間、すなわち隣接した２つのワード線の間の空間、を引き続き縮小することによりメモリセル領域を縮小するという、途方もない難問に直面している。２つの近接して配置されたワード線の間の空間を縮小することによって、ハイスピードのＤＲＡＭへの適用にとって好ましくない電気的カップリング効果を導く。従来のトランジスタ構造には、ソース／ドレインの接触上面領域が不十分であるという他の欠点もある。

上述した観点から、上述した問題を解決するために新規なＦｉｎＦＥＴ構造及びその製造方法を提供することは、この業界における強い要望である。

なお、先行技術文献としては、以下の文献が挙げられる。

（３．先行技術文献）
（特許文献１）米国特許第７２７９７４２号明細書
（特許文献２）米国特許出願公開第２００９／００２６５３０号明細書
（特許文献３）米国特許出願公開第２００９／００２６５２２号明細書
（特許文献４）米国特許出願公開第２００７／０２２１９９１号明細書
（特許文献５）米国特許出願公開第２００７／０２６２３７５号明細書
（特許文献６）国際公開第２００９／０１８４８６号パンフレット
（特許文献７）独国特許発明第１０３６１６９５号明細書

〔本発明の概要〕
本発明は、高度なＤＲＡＭ素子において、ワード線空間を引き続きスケーリングすること、及び他の縮小則により生じる、電気的カップリング効果を解決または除去することを目的とする。

以下に詳細に記載することによってより明確にされるように、本発明のシングルゲートＦｉｎＦＥＴ構造は、アクティブフィン構造と、２つのソース／ドレイン領域と、絶縁領域と、溝分離構造と、片面サイドウォールゲート電極とを備える。アクティブフィン構造は、２つの拡大された頭部、及び当該拡大された頭部と下層の超薄型ボディとを連結する徐々に細くなる首部を有する。２つのソース／ドレイン領域は、２つの拡大された頭部にそれぞれドープされている。絶縁領域は、２つのソース／ドレイン領域の間に挿入されている。溝分離構造は、音叉形状のフィン構造の一方の側に配置されている。そして、片面サイドウォールゲート電極は、アクティブフィン構造における、溝分離構造とは反対側の垂直なサイドウォールに配置されている。

本発明の一側面によれば、シングルゲートフィン型電界効果トランジスタは、アクティブフィン構造と、溝分離構造と、サイドウォールゲート電極とを含む。アクティブフィン構造は、２つの頭部を備えるとともに、超薄型チャネル領域を有する。２つの頭部の各々は、この頭部と、２つの頭部の間にある下層のボディとを連結する徐々に細くなる首部にそれぞれ連結されている。２つの頭部はそれぞれ、徐々に細くなる首部の各々に対して拡大された表面積を有している。溝分離構造は、アクティブフィン構造の一方の側に配置されている。そして、サイドウォールゲート電極は、アクティブフィン構造における、溝分離構造とは反対側の垂直なサイドウォールの単一の側に配置されている。

本発明の他の側面によれば、シングルゲートフィン型電界効果トランジスタは、アクティブフィン構造と、溝分離構造と、サイドウォールゲート電極とを含む。アクティブフィン構造は、２つの頭部を備えるとともに、超薄型チャネル領域を有する。２つの頭部の各々は、この頭部と、２つの頭部の間にある下層のボディとを連結する徐々に細くなる首部にそれぞれ連結されている。２つの頭部はそれぞれ、徐々に細くなる首部の各々に対して拡大された接触領域を有しており、かつ、ボディの幅よりも広い幅を有している。溝分離構造は、アクティブフィン構造の一方の側に配置されている。サイドウォールゲート電極は、アクティブフィン構造における、溝分離構造とは反対側の垂直なサイドウォールの単一の側に配置されている。

本発明のさらなる他の側面によれば、ＤＲＡＭアレイは、フィン型電界効果トランジスタレイと、溝分離構造と、片面サイドウォールゲート電極とを含む。フィン型電界効果トランジスタレイは、ＤＲＡＭアレイにおける隣接する２つの行、かつ同じ列に配置された、鏡面対称である２つのシングルゲートフィン型電界効果トランジスタを備える。シングルゲートフィン型電界効果トランジスタの各々は、アクティブフィン構造内に組み立てられている。アクティブフィン構造は、２つの拡大された頭部、及びこの拡大された頭部と下層の超薄型ボディとを連結させる徐々に細くなる首部、を備えている。溝分離構造は、アクティブフィン構造の一方の側に配置されている。片面サイドウォールゲート電極は、アクティブフィン構造における、溝分離構造とは反対側の垂直なサイドウォールに配置されている。

本発明のさらなる他の側面によれば、フィン型電界効果トランジスタアレイは、鏡面対称である２つのシングルゲートフィン型電界効果トランジスタと、瓶形状の溝分離構造と、片面サイドウォールゲート電極とを含む。鏡面対称である２つのシングルゲートフィン型電界効果トランジスタは、アレイにおける隣接する２つの行、かつ同じ列に配置されている。鏡面対称である２つのシングルゲートフィン型電界効果トランジスタの各々は、アレイのチャネル領域を含む下層のボディを備えるアクティブフィン構造と、下層のボディの上方にある２つの頭部と、頭部及び下層のボディを連結する徐々に細くなる首部とを備える。頭部には、ソース／ドレイン領域が形成されている。２つの頭部は、下層のボディよりも拡大されている。瓶形状の溝分離構造は、２つのアクティブフィン構造における頭部、徐々に細くなる首部及び下層のボディの間に配置される。そして、片面サイドウォールゲート電極は、アクティブフィン構造の各々における、溝分離構造とは反対側の垂直なサイドウォールに配置されている。

本発明における上述した目的、及び他の目的は、様々な図面に図示された好ましい実施形態についての以下の詳細な説明を当業者が読めば、当然に明らかとなるであろう。

〔図面の簡単な説明〕
添付の図面は、本発明のさらなる理解のために提供され、本明細書の一部分に組み込まれ、かつその一部分を構成する。これらの図面は、本発明の実施形態を図示し、かつ、その説明とともに、本発明の本質を説明するために役立つ。本図面において：
図１は、本発明の好ましい一実施形態に基づくＤＲＡＭアレイの一部分を示す模式的なレイアウト図である。

図２は、本発明におけるシングルゲートＦｉｎＦＥＴの模式的な断面図を示し、これらの断面図は、図１の線分ＡＡ’（ｙ−基準軸方向）及び線分ＢＢ’（ｘ−基準軸方向）に沿ったものである。

図３は、本発明におけるシングルゲートＦｉｎＦＥＴの模式的な斜視図である。図３では、いくつかの分離領域におけるギャップフィル誘電体は、明確のために省略されている。

図４〜１２は、本発明の一実施形態に基づくシングルゲートＦｉｎＦＥＴの製造方法を示す模式図である。

全ての図面は概略であることに注意すべきである。これらの図の各部分における相対的な大きさ及び比率は、図面における明確性及び利便性のために、大きさを誇大したり減じたりして示されている。変更された実施形態及び異なる実施形態において、同じ部材番号は一般的に、対応する、又は類似する部材に用いられている。

〔詳細な説明〕
以下の説明において、本発明の理解のために、多くの具体的な内容が提供される。しかし、これらの具体的な内容がなくても本発明を実施しうることは、当業者には明白であろう。本発明を不明確にしないために、いくつかの周知のシステム構成及び方法ステップは、詳細には開示していない。

同様に、本装置の実施形態を示す図面は、準概略的であって縮尺で描いたものでなく、特にいくつかの大きさは、明確に表すためのものであって、図において誇張されて示される。また、多数の実施形態は、図示及びその説明における明確さ及び容易さのため、いくつかの共通の特徴を有するように開示され、かつ記載される。同様の、又は類似の特徴は通常、同様の部材番号を付して記載されうる。

本明細書に使用される用語「水平」は、その方向とは関係なく、半導体基板における通常の主要な面又は主な表面に対する面平行と定義づけられる。用語「垂直」は、定義づけされた水平の方向に対して垂直な方向をいう。用語「上」、「上方」、「下」、「底」、「上部」、「側」（例えばサイドウォール）、「より高い」、「より低い」、「以上」、「以下」等は、水平な面に対して定義づけられる。

図１は、本発明の好ましい一実施形態に基づくＤＲＡＭアレイの一部分を示す模式的なレイアウト図である。図２は、本発明におけるシングルゲートＦｉｎＦＥＴ、及びシングルゲートＦｉｎＦＥＴアレイの、模式的な断面図を示す。これらの断面図は、それぞれ、図１の線分ＡＡ’（ｙ−基準軸方向）及び線分ＢＢ’（ｘ−基準軸方向）に沿ったものである。図１に示されたＤＲＡＭアレイ部分は、４つの行（Ｃ１〜Ｃ４）及び２つの列（Ｒ１及びＲ２）に配置された８個のシングルゲートＦｉｎＦＥＴを備える。この８個のシングルゲートＦｉｎＦＥＴは、例えば、同じ列（Ｒ１）に配置され、かつ隣接する２つの行（Ｃ２及びＣ３の各々）に配置されている、シングルゲートＦｉｎＦＥＴ１００とシングルゲートＦｉｎＦＥＴ２００とを含む。

アクティブフィン構造１０１及び２０１内に形成されたシングルゲートＦｉｎＦＥＴ１００及び２００は、点線によって示され、互いに近接して配置されている。本発明の実施形態によれば、それぞれのシングルゲートＦｉｎＦＥＴ及び対応するキャパシタエレメント（図示せず）は、４ｆ２またはさらに小さい素子領域を有するＤＲＡＭセルとして構成されうる。サイドウォールサイドウォールワード線１２ａ，１２ｂ，１４ａ及び１４ｂは、ｙ−基準軸に沿って伸びており、各行のトランジスタの隣に備えられている。

サイドウォールワード線１２ａ及び１２ｂは、線状のトレンチ１２２内にはめ込まれており、この線状のトレンチ１２２における２つの向かい合うサイドウォールに対し配置されている。この線状のトレンチ１２２内では、アクティブフィン構造１０１を通過するサイドウォールワード線１２ａは、シングルゲートＦｉｎＦＥＴ１００における片面サイドウォールゲート電極として作用する。そして、アクティブフィン構造２０１を通過するサイドウォールワード線１４ａは、シングルゲートＦｉｎＦＥＴ２００における片面サイドウォールゲート電極として作用する。線状のトレンチ１２２及び１２４は、例えばシリコン酸化物等の絶縁層２８によって満たされていてもよい。用語「片面」とは、ゲート電極１２ａがトランジスタの一方の側のみに形成されることをいう。

一例として、アクティブフィン構造１０１内に組み立てられるシングルゲートＦｉｎＦＥＴ１００は、互いに間隔をあけて離されている２つのソース／ドレイン領域１０２及び１０４、この２つのソース／ドレイン領域１０２及び１０４の下の、くぼんだＵ形状のチャネル１１０、ゲート電極として作用するワード線１２ａ、及びＵ形状のチャネル１１０とワード線１２ａとの間のゲート絶縁膜１０６を備えている。同様に、アクティブフィン構造２０１内に組み立てられるシングルゲートＦｉｎＦＥＴ２００は、互いに間隔をあけて離されている２つのソース／ドレイン領域２０２及び２０４、この２つのソース／ドレイン領域２０２及び２０４の下の、くぼんだＵ形状のチャネル２１０、ゲート電極として作用するワード線１４ａ、及びＵ形状のチャネル２１０とワード線１４ａとの間のゲート絶縁膜２０６を備えている。

本発明の実施形態によれば、シングルゲートＦｉｎＦＥＴ１００及びシングルゲートＦｉｎＦＥＴ２００は、中央平面１５０に対して互いに鏡面対称である。図２のＡＡ’断面に見られるように、アクティブフィン構造１０１は、２つのソース／ドレイン領域１０２及び１０４の間に挿入された絶縁領域２６を有する、音叉形状のシリコンアイランドである。絶縁領域２６は、２つのソース／ドレイン領域１０２及び１０４の間にあるＵ形状のチャネル２１０の上方に位置する。つまり、ソース／ドレイン領域１０２及び１０４の間に形成されている凹部の幅及び深さは、実質的に、Ｕ形状のチャネル１１０のチャネル長を決定する。シングルゲートＦｉｎＦＥＴ１００は、シングルゲートＦｉｎＦＥＴ２００から、ｙ−基準軸方向に沿って伸びる瓶形状の溝分離構造２４により電気的に分離されている。この瓶形状の溝分離構造２４は、幅が広がった低い部分を有し、この低い部分によって、隣接するトランジスタ又はＤＲＡＭセルの間のクロストークを減少させることができる。この瓶形状の溝分離構造２４における、この低い部分は、列方向、すなわちアレイにおけるｘ−基準軸方向において幅が広がっている。

図１及び図２に示すように、絶縁領域２６はｘ−基準軸方向に沿って伸びており、片面サイドウォールゲート電極１２ａ、１４ａはｘ−基準軸方向と垂直なｙ−基準軸方向に沿って伸びている。この絶縁領域２６は、片面サイドウォールゲート電極１２ａ、１４ａと接触している。ある局面において、絶縁領域２６はｘ−基準軸方向に沿って伸びており、溝分離構造２４はｘ−基準軸方向と垂直なｙ−基準軸方向に沿って伸びている。この絶縁領域２６は、溝分離構造２４と接触している。

素子の分離のために、複数個の線状の浅溝分離（ＳＴＩ）領域２２が備えられ、基板１０にはめ込まれており、隣接する２つの素子の列を電気的に分離している。図１に見ることができるように、それぞれの線状のＳＴＩ領域２２は、ｘ−基準軸方向に沿って伸びており、サイドウォールワード線１２ａ、１２ｂ、１４ａ及び１４ｂと交差する。

図１及び図２に示すように、少なくとも４つの重要な特徴である基準又はパラメータがここに規定される。これらの重要な特徴である基準又はパラメータは、以下を含む。
（１）基準Ａ：同じトレンチの中にはめ込まれた隣接する２つのサイドウォールワード線の間隔；
（２）基準Ｂ：ｘ−基準軸方向におけるソース／ドレインの接触領域の面積；
（３）基準Ｃ：トランジスタにおけるチャネル領域の厚さ；及び
（４）基準Ｄ：鏡面対称である２つのトランジスタの間の、瓶形状の溝分離構造の幅。

パラメータＡ，Ｂ及びＤを可能な限り大きくし、一方、Ｃを最小化することが好ましい。これは、隣接する２つのサイドウォールワード線の間のＡが増加すると共に、瓶形状の溝分離構造の幅が増加することによって、クロストークを減少させることができるからである。また、Ｂが増加することによって、接触上面領域を拡張させることができ、ＤＲＡＭセル素子の縮小化を容易にすることができるからである。

本発明は、基準Ｃを最小化することにより、超薄型ボディを備えると共に、以下を含む利点が付随する：（１）チャネルをより短くすることによる、良好な短いチャネル作用及び高い駆動電流；及び（２）チャネル容量の反転による、高い機動力（駆動電流）。本発明の実施形態によれば、基準Ｂは基準Ｃよりも大きい。言い換えれば、本発明のシングルゲートＦｉｎＦＥＴ構造は、チャネル領域において超薄型ボディを保持しながら、拡張した接触上面領域を備える。

図３は、図１におけるシングルゲートＦｉｎＦＥＴ１００及び２００の模式的な斜視図である。図３では、いくつかの分離領域におけるギャップフィル誘電体は、明確のために省略されている。図３に示すように、本発明の実施形態によれば、アクティブフィン構造１０１は、例えば拡大された突起様の２つの頭部１０８ａと、徐々に細くなる首部１０８ｂとを備える。頭部１０８ａには、ソース／ドレイン領域１０２及び１０４が形成されている。首部１０８ｂは、この拡大された頭部と超薄型ボディ１０８ｃとを連結している。超薄型ボディ１０８ｃでは、ソース／ドレイン領域１０２及び１０４の下に、Ｕ形状のチャネル領域１１０が形成されている。一局面において、２つのフィン構造１０１及び２０１のそれぞれは、例えば、幅が広がっている２つの突起の先端を有する音叉に類似しており、この幅が広がっている２つの突起の先端は、実質的にソース／ドレイン領域１０２及び１０４を構成する。

図３を参照するにあたり、用語「拡大された」と用語「超薄型」とは、頭部１０８ａと下層のボディ１０８ｃとの寸法を互いに比較して、その結果頭部１０８ａが下層のボディ１０８ｃよりも大きいことを述べている。頭部１０８ａは、下層のボディ１０８ｃと比較して「拡大されて」いる。徐々に細くなる首部１０８ｂは、頭部１０８ａとボディ１０８ｃとを連結しているため、首部１０８ｂの断面は、下層のボディ１０８ｃから頭部１０８ａに上がっていくほど大きくなる。用語「超薄型」は、トランジスタのチャネル領域の厚さに関する。用語「拡大された」は、頭部１０８ａが、徐々に細くなる首部１０８ｂに対して拡大された接触表面積を有することを意味する。図３はまた、少なくとも鏡面対称である２つのシングルゲートフィン型電界効果トランジスタと、それらの間の溝分離構造２４とを有する、シングルゲートフィン型電界効果トランジスタのアレイを示す。本発明におけるシングルゲートＦｉｎＦＥＴアレイは、チャネル領域において超薄型ボディを保持しながら、拡張した接触上面領域を備える。

すなわち、本発明は、ＦｉｎＦＥＴ構造及びそのＤＲＡＭアレイを備える。ＤＲＡＭアレイは、互いに向き合った２つの頭部（１０８ａ）を有する。両方の頭部は、頭部よりも薄い首領域（１０８ｂ）につながり、そしてその後ボディ領域（１０８ｃ）へとつながっていく。ボディ領域（１０８ｃ）は、その中に分離溝（２４）を有する。ボディ領域はＵ形状又はＶ形状であってもよい。分離溝領域の反対側のサイドウォールには、片面ゲート（１２ａ，１４ａ）がある。頭部はドープされており、これは、頭部の表面積が従来と比較して増大していることを意味する。

図４〜図１２は、本発明の一実施形態に基づくシングルゲートＦｉｎＦＥＴの製造方法を示す模式図である。図４〜図１２において、同様の層、領域又は要素には、同様の数字を示す。

図４に示すように、基板１０を準備する。基板１０は、半導体基板であってもよい。半導体基板は、特に限定されないが、シリコン基板、エピタキシャルな層を有するシリコン基板、ＳｉＧｅ基板、絶縁体上シリコン（ＳＯＩ）基板、ガリウムヒ素（ＧａＡｓ）基板、ガリウムヒ素−燐（ＧａＡｓＰ）基板、リン化インジウム（ＩｎＰ）基板、ガリウムアルミニウムヒ素（ＧａＡｌＡｓ）基板、又はリン化インジウムガリウム（ＩｎＧａＰ）基板を含んでいる。酸化被膜パッド３０２と窒化被膜パッド３０４とが、基板１０の最初の表面上に形成されていてもよい。その後、線状のＳＴＩ領域２２を基板１０にはめ込んで形成するＳＴＩ工程を行なう。線状のＳＴＩ領域２２は、隣接する２つの素子列の間を電気的に分離する。

本発明の実施形態によれば、それぞれの線状のＳＴＩ領域２２がｘ−基準軸方向に沿って伸びている。線状のＳＴＩ領域２２を、誘電体上スピン（ＳＯＤ）のギャップフィル法により形成してもよい。裏層２２ａをＳＴＩトレンチ２１の中に形成してもよい。裏層２２ａは、酸化シリコン、窒化シリコン又はこれらの組合せを含んでいてもよい。好ましくは、裏層２２ａは、ＳＴＩトレンチ２１の内面に形成されたシリコン酸化被膜（明確に示さない）と、シリコン酸化被膜上のシリコン窒化被膜とを含む。裏層２２ａは、ＳＯＤギャップフィル材料が基板１０を消耗させることを妨げる。

続いて、絶縁領域２６をソース／ドレイン領域の間の基板１０に形成する。絶縁領域２６もまた、ｘ−基準軸方向に沿って伸びている。同様に、絶縁領域２６を、ＳＯＤギャップフィル法により形成してもよい。凹型トレンチ１２６の内面を内張りするために、凹型トレンチ１２６の中に裏層２６ａを形成してもよい。裏層２２ａ及び２６ａは、基板１０において、ＳＯＤギャップフィラーにおける硬化工程の間にシリコンが消費されることを妨げることができる。その後、基板１０の全表面を、例えば化学的機械的工程などの研磨工程に供し、酸化被膜パッド３０２及び窒化被膜パッド３０４を除去する。

図５に示すように、酸化被膜パッド３０２及び窒化被膜パッド３０４を除去した後、基板１０の平面上に、シリコン酸化被膜３１２、シリコン窒化被膜３１４及びポリシリコンハードマスク３１６を形成させる。リソグラフィック工程及びドライエッチングプロセスを行ない、ｙ−基本軸方向に沿って伸びる線状のトレンチ３２４を形成する。線状のＳＴＩ領域２２及び絶縁領域２６は、線状のトレンチ３２４と交差する。

図６に示すように、その後、カラー保護層３２６を、線状のトレンチ３２４における垂直なサイドウォールの上部に形成させる。線状のトレンチ３２４における下部及び底面は露出している。本発明の実施形態によれば、カラー保護層３２６は、窒化シリコンを含んでいてもよい。続いて、ＳＯＤギャップフィラー３３０で基板１０上を覆い、線状のトレンチ３２４を満たす。ＳＯＤギャップフィラー３３０は、ポリシラザン前駆体を含んでいてもよいが、これに限定されない。

図７に示すように、その後、硬化工程を行ない、ＳＯＤギャップフィラー３３０を、酸化シリコンギャップフィラー３３０ａに変形させる。例えば、蒸気の存在による高温によって硬化工程を行なってもよい。硬化工程の間、線状のトレンチ３２４の下部及び底面は消費される一方、線状のトレンチ３２４におけるカラー部分は、カラー保護層３２６によって保護される。この時点で、瓶形状の溝分離構造２４が作製される。当然のことながら、瓶形状の溝分離構造２４は、公知の他の工程段階、例えばウェットエッチング法、において組み立てられてもよい。

図８に示すように、瓶形状の溝分離構造２４の形成後、基板１０の表面からポリシリコンハードマスク３１６を完全に除去する。これにより、ｙ−基準軸方向に沿って伸びた隆線３４０が形成される。それぞれの隆線３４０における向かい合った２つのサイドウォールは、カラー保護層２６によって覆われている。

図９に示すように、続いて、ブランケット様に、基板１０上にスペーサ材料層（この図では明確に示さない）を蓄積させる。スペーサ材料層は、隆線３４０とシリコン窒化被膜３１４とを覆っている。好ましくは、スペーサ材料層は酸化シリコン、オキシナイトライド又はカーバイドを含むが、これらに限定されない。その後、異方性ドライエッチング工程を行ない、スペーサ材料層をエッチングし、隆線３４０それぞれにおける、向かい合う２つのサイドウォール上に対のスペーサ３４２を形成させる。

本発明の実施形態によれば、スペーサ３４２は、基準Ｂと実質的に等しいすそ幅を有する。すなわち、スペーサの側面の厚さ（ｘ−基準軸方向）は、実質的にソース／ドレインの接触上面領域の面積と、下層の超薄型ボディの厚さとを規定する。

図１０に示すように、スペーサ３４２をエッチングハードマスクとして使用して、自己整合された異方性ドライエッチングプロセスを行ない、スペーサ３４２に覆われていないシリコン窒化被膜３１４、シリコン酸化被膜３１２及び基板１０の部分を除去した。これにより、線状の突出構造４００と、この線状の突出構造４００の２つの側面における線状のトレンチ１２２及び１２４とを形成させる。線状の突出構造４００と線状のトレンチ１２２及び１２４とは、ｙ−基準軸方向に沿って伸びている。線状の突出構造４００内にアクティブフィン構造１０１及び２０１が形成されている。具体的には、ｙ−基準軸方向に沿って伸びた線状の突出構造４００は、アクティブフィン構造１０１及び２０１と、このアクティブフィン構造１０１及び２０１の間の酸化シリコンギャップフィラー３３０ａと、カラー保護層３２６と、シリコン酸化被膜３１２と、シリコン窒化被膜３１４と、スペーサ３４２と、絶縁領域２６と、線状のＳＴＩ領域２２とを備えている。

図１１に示すように、線状のトレンチ１２２及び１２４の形成後、残っているスペーサ３４２を除去する。さらにシリコン窒化被膜３１４及びシリコン酸化被膜３１２を除去し、ソース／ドレインの上面領域１０２、１０４、２０２及び２０４を露出させる。好ましくは、この段階で、カラー保護層３２６の隆線３４０及び上部が除去され得る。

図１２に示すように、線状の突出構造４００における向かい合った２つのサイドウォール上に、ゲート絶縁膜１０６及びゲート絶縁膜２０６を形成させる。ゲート絶縁膜１０６及びゲート絶縁膜２０６は、イン−サイチュスチームグロース（ＩＳＳＧ）あるいは他のあらゆる適した公知の方法によって形成され得る。続いて、例えば、線状の突出構造４００における向かい合った２つのサイドウォール上にサイドウォールワード線１２ａ及び１４ａを形成させる。このサイドウォールワード線１２ａ及び１４ａは、金属、ポリシリコン又はあらゆる適した導体材料を含んでいてもよい。その後、線状のトレンチ１２２及び１２４を絶縁誘電体で満たした後に平坦化してもよい。最後に、ソース／ドレインイオン注入を行ない、ソース／ドレイン上面領域１０２、１０４、２０２及び２０４をドープする。

当業者であれば、上述した素子及び方法に、本発明の教示を残したまま多数の変更及び変形を施しうることを、容易に認めることができる。

本発明の好ましい一実施形態に基づくＤＲＡＭアレイの一部分を示す模式的なレイアウト図である。 本発明におけるシングルゲートＦｉｎＦＥＴの模式的な断面図を示し、これらの断面図は、図１の線分ＡＡ’（ｙ−基準軸方向）及び線分ＢＢ’（ｘ−基準軸方向）に沿ったものである。 本発明におけるシングルゲートＦｉｎＦＥＴの模式的な斜視図である。図３では、いくつかの分離領域におけるギャップフィル誘電体は、明確のために省略されている。 本発明の一実施形態に基づくシングルゲートＦｉｎＦＥＴの製造方法を示す模式図である。 本発明の一実施形態に基づくシングルゲートＦｉｎＦＥＴの製造方法を示す模式図である。 本発明の一実施形態に基づくシングルゲートＦｉｎＦＥＴの製造方法を示す模式図である。 本発明の一実施形態に基づくシングルゲートＦｉｎＦＥＴの製造方法を示す模式図である。 本発明の一実施形態に基づくシングルゲートＦｉｎＦＥＴの製造方法を示す模式図である。 本発明の一実施形態に基づくシングルゲートＦｉｎＦＥＴの製造方法を示す模式図である。 本発明の一実施形態に基づくシングルゲートＦｉｎＦＥＴの製造方法を示す模式図である。 本発明の一実施形態に基づくシングルゲートＦｉｎＦＥＴの製造方法を示す模式図である。 本発明の一実施形態に基づくシングルゲートＦｉｎＦＥＴの製造方法を示す模式図である。

１２ａ，１４ａ 片面サイドウォールゲート電極
２４ 溝分離構造
２６ 絶縁領域
２６ａ 裏層
１０８ａ 頭部
１０８ｂ 首部
１０８ｃ 超薄型ボディ
１０１ アクティブフィン構造
１０２，１０４ ソース／ドレイン領域
１０６，２０６ ゲート絶縁膜
１１０ チャネル領域
３２６ カラー保護層

Claims (23)

1. アクティブフィン構造と、２つのソース／ドレイン領域と、絶縁領域と、溝分離構造と、片面サイドウォールゲート電極とを備え、
   上記アクティブフィン構造は、２つの拡大された頭部、及び当該拡大された頭部と下層の超薄型ボディとを連結する徐々に細くなる首部を有し、
   上記２つのソース／ドレイン領域は、上記２つの拡大された頭部にそれぞれドープされており、
   上記絶縁領域は、上記２つのソース／ドレイン領域の間に挿入されており、
   上記溝分離構造は、上記アクティブフィン構造の一方の側に配置されており、
   上記片面サイドウォールゲート電極は、上記アクティブフィン構造における、上記溝分離構造とは反対側の垂直なサイドウォールに配置されている、シングルゲートフィン型電界効果トランジスタ。
2. 上記拡大された頭部のそれぞれが、上記超薄型ボディの幅よりも広い幅を有する、請求項１に記載のシングルゲートフィン型電界効果トランジスタ。
3. 上記溝分離構造が瓶形状の溝分離構造である、請求項１に記載のシングルゲートフィン型電界効果トランジスタ。
4. 上記瓶形状の溝分離構造の上部と、上記アクティブフィン構造の上記拡大された頭部との間に、カラー保護層がある、請求項３に記載のシングルゲートフィン型電界効果トランジスタ。
5. 上記２つのソース／ドレイン領域の間における上記超薄型ボディの中に、Ｕ形状のチャネル領域がある、請求項１に記載のシングルゲートフィン型電界効果トランジスタ。
6. 上記片面サイドウォールゲート電極と上記アクティブフィン構造との間にゲート絶縁膜がある、請求項１に記載のシングルゲートフィン型電界効果トランジスタ。
7. 凹型トレンチの中に絶縁領域を内張りするための裏層がある、請求項１に記載のシングルゲートフィン型電界効果トランジスタ。
8. 上記絶縁領域が第１の方向に沿って伸びており、
   上記片面サイドウォールゲート電極が上記第１の方向に垂直な第２の方向に沿って伸びている、
   請求項１に記載のシングルゲートフィン型電界効果トランジスタ。
9. 上記絶縁領域が上記片面サイドウォールゲート電極に接触している、請求項８に記載のシングルゲートフィン型電界効果トランジスタ。
10. 上記絶縁領域が第１の方向に沿って伸びており、
    上記溝分離構造が上記第１の方向に垂直な第２の方向に沿って伸びている、請求項１に記載のシングルゲートフィン型電界効果トランジスタ。
11. 上記絶縁領域が上記溝分離構造に接触している、請求項１０に記載のシングルゲートフィン型電界効果トランジスタ。
12. 上記絶縁領域が上記２つのソース／ドレイン領域の間にあるチャネル領域の上方に位置している、請求項１に記載のシングルゲートフィン型電界効果トランジスタ。
13. アクティブフィン構造と、溝分離構造と、サイドウォールゲート電極とを備え、
    上記アクティブフィン構造は、２つの頭部を備えるとともに、超薄型チャネル領域を有し、
    上記２つの頭部の各々は、当該頭部と、当該２つの頭部の間にある下層のボディとを連結する徐々に細くなる首部にそれぞれ連結されており、
    上記２つの頭部はそれぞれ、上記徐々に細くなる首部の各々に対して拡大された表面積を有しており、
    上記溝分離構造は、上記アクティブフィン構造の一方の側に配置されており、
    上記サイドウォールゲート電極は、上記アクティブフィン構造における、上記溝分離構造とは反対側の垂直なサイドウォールの単一の側に配置されている、シングルゲートフィン型電界効果トランジスタ。
14. アクティブフィン構造と、溝分離構造と、サイドウォールゲート電極とを備え、
    上記アクティブフィン構造は、２つの頭部を備えるとともに、超薄型チャネル領域を有し、
    上記２つの頭部の各々は、当該頭部と、当該２つの頭部の間にある下層のボディとを連結する徐々に細くなる首部にそれぞれ連結されており、
    上記２つの頭部はそれぞれ、上記徐々に細くなる首部の各々に対して拡大された接触領域を有しており、かつ、上記ボディの幅よりも広い幅を有しており、
    上記溝分離構造は、上記アクティブフィン構造の一方の側に配置されており、
    上記サイドウォールゲート電極は、上記アクティブフィン構造における、上記溝分離構造とは反対側の垂直なサイドウォールの単一の側に配置されている、シングルゲートフィン型電界効果トランジスタ。
15. フィン型電界効果トランジスタレイと、溝分離構造と、片面サイドウォールゲート電極とを備えたＤＲＡＭアレイであって、
    上記フィン型電界効果トランジスタレイは、上記ＤＲＡＭアレイにおける隣接する２つの行、かつ同じ列に配置された、鏡面対称である２つのシングルゲートフィン型電界効果トランジスタを備え、
    上記シングルゲートフィン型電界効果トランジスタの各々は、アクティブフィン構造内に組み立てられており、
    上記アクティブフィン構造は、２つの拡大された頭部、及び当該拡大された頭部と下層の超薄型ボディとを連結させる徐々に細くなる首部、を備えており、
    上記溝分離構造は、上記アクティブフィン構造の一方の側に配置されており、
    上記片面サイドウォールゲート電極は、上記アクティブフィン構造における、上記溝分離構造とは反対側の垂直なサイドウォールに配置されている、ＤＲＡＭアレイ。
16. 上記溝分離構造が、線状の分離構造であって、第１の方向に沿って伸びている、請求項１５に記載のＤＲＡＭアレイ。
17. 上記片面サイドウォールゲート電極が上記第１の方向に沿って伸びている、請求項１６に記載のＤＲＡＭアレイ。
18. ２つのソース／ドレイン領域が、上記２つの拡大された頭部の各々にドープされている、請求項１６に記載のＤＲＡＭアレイ。
19. 上記拡大された頭部の各々が、上記超薄型ボディの幅よりも広い幅を有する、請求項１５に記載のＤＲＡＭアレイ。
20. 上記溝分離構造が瓶形状の溝分離構造である、請求項１５に記載のＤＲＡＭアレイ。
21. 上記瓶形状の溝分離構造の上部と、上記アクティブフィン構造における上記拡大された頭部との間にカラー保護層がある、請求項２０に記載のＤＲＡＭアレイ。
22. 上記片面サイドウォールゲート電極と上記アクティブフィン構造との間にゲート絶縁膜がある、請求項１５に記載のＤＲＡＭアレイ。
23. 鏡面対称である２つのシングルゲートフィン型電界効果トランジスタと、瓶形状の溝分離構造と、片面サイドウォールゲート電極とを備えたフィン型電界効果トランジスタレイであって、
    上記鏡面対称である２つのシングルゲートフィン型電界効果トランジスタは、上記フィン型電界効果トランジスタレイにおける隣接する２つの行、かつ同じ列に配置され、
    上記鏡面対称である２つのシングルゲートフィン型電界効果トランジスタの各々は、
    上記アレイのチャネル領域を含む下層のボディを備えるアクティブフィン構造と、
    上記下層のボディの上方にある２つの頭部と、
    上記頭部及び上記下層のボディを連結する徐々に細くなる首部とを備え、
    上記頭部には、ソース／ドレイン領域が形成されており、
    上記２つの頭部は、上記下層のボディよりも拡大されており、
    上記瓶形状の溝分離構造は、２つの上記アクティブフィン構造における上記頭部、上記徐々に細くなる首部及び上記下層のボディの間に配置され、
    上記片面サイドウォールゲート電極は、上記アクティブフィン構造の各々における、上記溝分離構造とは反対側の垂直なサイドウォールに配置されている、フィン型電界効果トランジスタレイ。

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