JP2011243910A - 駆動装置、プリントヘッド及び画像形成装置 - Google Patents

Abstract

【課題】電源電圧として一般的な例えば３．３Ｖの駆動用のＣＭＯＳバッファで動作可能とし、更に、クロック駆動回路の出力端子数の削減により、回路規模を削減する。
【解決手段】前段の４端子走査サイリスタ１１０（例えば、１１０−１）における第２ゲートＧＰ２は、抵抗１２０を介して後段の４端子走査サイリスタ１１０（例えば、１１０−２）における第１ゲートＧＰ１にそれぞれ接続されているので、クロック駆動回路７０から供給される２相の第１及び第２クロックの基でも、走査回路部１００の走査方向を定めることができる。データ駆動回路６０により、３端子発光サイリスタ２１０のカソードがＬレベルにされると、アノード・カソード間には電圧が印加される。走査回路部１００により発光指令されている発光サイリスタ２１０のゲートのみを選択的にＨレベルとすることで、発光指令されている発光サイリスタ２１０がターンオンする。
【選択図】図１

Description

本発明は、複数の発光サイリスタからなる発光サイリスタアレイを駆動する駆動装置、この駆動装置を有するプリントヘッド、及び画像形成装置に関するものである。

従来、電子写真方式を用いたプリンタ等の画像形成装置には、発光素子として発光サイリスタを多数配列させて露光部を形成したものがある。発光サイリスタを用いたものでは、駆動回路と発光サイリスタとが１対Ｎに対応（Ｎ＞１）するように設けられ、その発光サイリスタのゲートを用いて発光させるべき発光サイリスタ位置を指定し、アノード及びカソード間に流す電流値により、発光パワーを制御している。

発光サイリスタを用いるプリントヘッドとして、自己走査型と呼ばれる構成のものが公知である。従来の自己走査型のプリントヘッドを例えば３．３Ｖの電源電圧のもとで駆動しようとする時、電源電圧３．３Ｖではゲートトリガ電流を生じさせることができないので、これを補う目的で、転送クロック信号（以下「クロック信号」を単に「クロック」という。）の波形にアンダシュート電圧を生じさせ、これと電源電圧３．３Ｖとの加算値でもってゲートトリガ電流を生成する構成が公知である。

例えば、下記の特許文献１の技術では、転送クロック波形を生成するために、クロック駆動回路における２つの第１出力端子及び第２出力端子の内の第１出力端子から出力される転送クロックをＣＲ微分回路に伝達してアンダシュート波形を生じさせ、第２出力端子を介して直流成分を伝達するようにしている。なお、クロック駆動回路における出力端子を転送クロック当たり２個設けているのは、ＣＲ微分回路においては直流成分を伝達することができず、発光サイリスタ点灯電流を継続させるための電流経路を別途設ける必要があるためである。

特開２００４−１９５７９６号公報

しかしながら、従来の自己走査型のプリントヘッドでは、クロック駆動回路における出力端子数が転送クロック当たり２個要するため、以下のような課題があった。

プリントヘッドにおいては、動作の高速化を目的として、多数の自己走査型のサイリスタアレイチップを設け、同時並列して動作するようにしている。サイリスタアレイチップへのデータ転送クロックとして２相クロックが用いられ、サイリスタアレイチップ毎に２つのクロックが入力される。このため、自己走査型のプリントヘッドのクロック駆動回路においては、サイリスタアレイチップ１個を駆動するために４個の出力端子を要することになる。

プリントヘッドには多数の自己走査型のサイリスタアレイチップを配列しているので、クロック駆動回路に備えるべき出力端子の総数が膨大となってしまい、大規模集積回路（以下「ＬＳＩ」という。）パッケージに収容可能な端子数に抑えようとすると、クロック駆動回路に並列接続して駆動するチップ数が多数必要となってしまい、波形なまりを生じる。この結果、プリントヘッドの動作を高速化できないという課題があった。更に、前記ＬＳＩには、ＣＲ微分回路用にコンデンサ等の外付け部品を多数要し、コストアップになるという課題があった。

このように、プリントヘッドを駆動するＬＳＩのパッケージに収容可能な端子数を増大させず、外付け部品の点数を削減して、例えば、３．３Ｖ電源で動作するバッファ回路集積回路（以下「集積回路」を「ＩＣ」という。）を用いて自己走査型のサイリスタアレイチップを駆動する経済性に優れた回路構成が切望されていた。

本発明の内の第１の発明の駆動装置は、第１端子と、第２端子と、前記第１端子及び前記第２端子間をオン／オフ制御する第１制御端子と、をそれぞれ有する複数段の発光サイリスタにおける前記第１端子が電源に共通接続されると共に前記第２端子が共通端子に共通接続された発光サイリスタアレイを駆動する駆動装置であって、第１駆動回路と、走査回路部と、第２駆動回路とを備えている。

前記第１駆動回路は、前記電源により動作して前記共通端子を高／低論理レベルに駆動する回路である。前記走査回路部は、第３端子と、第４端子と、前記第３端子及び前記第４端子間をそれぞれオン／オフ制御する第２制御端子及び第３制御端子と、をそれぞれ有する複数段の走査サイリスタにおける各段の前記第３端子が前記電源に共通接続されると共に、各段の前記第２制御端子が各段の前記発光サイリスタにおける前記第１制御端子にそれぞれ接続され、前記各段の発光サイリスタを順に走査する回路である。前記第２駆動回路は、前記電源により動作して前記走査回路部を駆動するための第１クロック及び第２クロックを生成し、第１クロック端子及び第２クロック端子からそれぞれ出力する回路である。

更に、奇数段の前記走査サイリスタにおける前記第４端子は、前記第１クロック端子に共通接続され、偶数段の前記走査サイリスタにおける前記第４端子は、前記第２クロック端子に共通接続され、初段の前記走査サイリスタにおける前記第２制御端子は、前記第２クック端子に接続され、前段の前記走査サイリスタにおける前記第３制御端子は、電気的接続手段を介して後段の前記走査サイリスタにおける前記第２制御端子にそれぞれ接続されている。

第２の発明の駆動装置は、第１端子と、第２端子と、前記第１端子及び前記第２端子間をオン／オフ制御する第１制御端子と、をそれぞれ有する複数段の発光サイリスタにおける前記第１端子が共通端子に共通接続されると共に前記第２端子がグランドに共通接続された発光サイリスタアレイを駆動する駆動装置であって、第１駆動回路と、走査回路部と、第２駆動回路とを備えている。

前記第１駆動回路は、電源により動作して前記共通端子を高／低論理レベルに駆動する回路である。前記走査回路部は、第３端子と、第４端子と、前記第３端子及び前記第４端子間をそれぞれオン／オフ制御する第２制御端子及び第３制御端子と、をそれぞれ有する複数段の走査サイリスタにおける各段の前記第４端子が前記グランドに共通接続されると共に、各段の前記第２制御端子が各段の前記発光サイリスタにおける前記第１制御端子にそれぞれ接続され、前記各段の発光サイリスタを順に走査する回路である。前記第２駆動回路は、前記電源により動作して前記走査回路部を駆動するための第１クロック及び第２クロックを生成し、第１クロック端子及び第２クロック端子からそれぞれ出力する回路である。

更に、奇数段の前記走査サイリスタにおける前記第３端子は、前記第１クロック端子に共通接続され、偶数段の前記走査サイリスタにおける前記第３端子は、前記第２クロック端子に共通接続され、初段の前記走査サイリスタにおける前記第２制御端子は、前記第２クック端子に接続され、前段の前記走査サイリスタにおける前記第３制御端子は、電気的接続手段を介して後段の前記走査サイリスタにおける前記第２制御端子にそれぞれ接続されている。

例えば、前記走査サイリスタは、ＰＮＰＮＰＮの６層の半導体層により構成されている。又、前記電気的接続手段は、抵抗により構成されている。

第３の発明のプリントヘッドは、前記第１又は第２の発明の発光サイリスタアレイと駆動装置とを備えている。

第４の発明の画像形成装置は、前記第４の発明のプリントヘッドを備え、前記プリントヘッドにより露光されて記録媒体に画像を形成する構成になっている。

本発明の内の第１、第２の発明の駆動装置及び第３の発明のプリントヘッドによれば、第２駆動回路におけるクロック端子数が転送クロック当たり１個で良く、従来構成と比べて所要端子の数を半減することができる。しかも、従来構成の駆動回路に備えていたキャパシタ等の外付け部品が不要になる。これにより、プリントヘッドにおけるデータ転送速度を向上できることは勿論のこと、第２駆動回路のクロック端子数の減少によって、回路規模の削減と、これによる低コスト化も期待できる。

更に、初段の走査サイリスタにおける第２制御端子は、第２クック端子に接続されているので、スタート信号が不要になる。その上、前段の走査サイリスタにおける第３制御端子は、電気的接続手段（例えば、抵抗）を介して後段の走査サイリスタにおける第２制御端子にそれぞれ接続されているので、２相の第１及び第２クロックの基でも走査回路部の走査方向を定めることができ、走査回路部の誤動作を防止できる。しかも、電源電圧として一般的な例えば３．３Ｖの電源によりプリントヘッド駆動を行うことができ、省電力化が可能になる。

第４の発明の画像形成装置によれば、前記第３の発明のプリントヘッドを採用しているので、スペース効率及び光取り出し効率に優れた高品質の画像形成装置を提供することができる。

図１は本発明の実施例１における図６のプリントヘッド１３の構成を示す回路図である。 図２は本発明の実施例１における画像形成装置を示す概略の構成図である。 図３は図２中のプリントヘッド１３の構成を示す概略の断面図である。 図４は図３中の基板ユニットを示す斜視図である。 図５は図２の画像形成装置１におけるプリンタ制御回路の概略の構成を示すブロック図である。 図６は本発明の実施例１における図５中のプリントヘッド１３の構成を示す概略のブロック図である。 図７は図１中の走査サイリスタ１１０を示す構成図である。 図８は図１の動作を示すタイミングチャートである。 図９は図１中の走査回路部１００における走査サイリスタ１１０−１〜１１０−３の詳細な動作を説明するための要部の回路図である。 図１０は本発明の実施例２におけるプリントヘッド１３Ａの構成を示す回路図である。 図１１は図１０中の走査サイリスタ１１０Ａを示す構成図である。 図１２は図１０の動作を示すタイミングチャートである。 図１３は図１０中の走査回路部１００Ａにおける走査サイリスタ１１０Ａ−１〜１１０Ａ−３の詳細な動作を説明するための要部の回路図である。

本発明を実施するための形態は、以下の好ましい実施例の説明を添付図面と照らし合わせて読むと、明らかになるであろう。但し、図面はもっぱら解説のためのものであって、本発明の範囲を限定するものではない。

（実施例１の画像形成装置）
図２は、本発明の実施例１における画像形成装置を示す概略の構成図である。

この画像形成装置１は、被駆動素子（例えば、発光素子として３端子発光サイリスタ）を用いた発光サイリスタアレイを有する半導体複合装置を備えた露光装置（例えば、プリントヘッド）が搭載されたタンデム型電子写真カラープリンタにより構成されており、ブラック（Ｋ）、イエロー（Ｙ）、マゼンタ（Ｍ）及びシアン（Ｃ）の各色の画像を各々に形成する４つのプロセスユニット１０−１〜１０−４を有し、これらが記録媒体（例えば、用紙）２０の搬送経路の上流側から順に配置されている。各プロセスユニット１０−１〜１０−４の内部構成は共通しているため、例えば、マゼンタのプロセスユニット１０−３を例にとり、これらの内部構成を説明する。

プロセスユニット１０−３には、像担持体としての感光体（例えば、感光体ドラム）１１が図２中の矢印方向に回転可能に配置されている。感光体ドラム１１の周囲には、この回転方向上流側から順に、感光体ドラム１１の表面に電荷を供給して帯電させる帯電装置１２と、帯電された感光体ドラム１１の表面に選択的に光を照射して静電潜像を形成する露光装置としてのプリントヘッド１３が配設されている。更に、静電潜像が形成された感光体ドラム１１の表面に、マゼンタ（所定色）のトナーを付着させて顕像を発生させる現像器１４と、感光体ドラム１１上のトナーの顕像を転写した際に残留したトナーを除去するクリーニング装置１５が配設されている。なお、これら各装置に用いられているドラム又はローラは、図示しない駆動源からギア等を経由して動力が伝達され回転する。

画像形成装置１の下部には、用紙２０を堆積した状態で収納する用紙カセット２１が装着され、その上方に、用紙２０を１枚ずつ分離させて搬送するためのホッピングローラ２２が配設されている。用紙２０の搬送方向におけるホッピングローラ２２の下流側には、ピンチローラ２３，２４と共に用紙２０を挟持することによってこの用紙２０を搬送する搬送ローラ２５と、用紙２０の斜行を修正し、プロセスユニット１０−１に搬送するレジストローラ２６とが配設されている。これらのホッピングローラ２２、搬送ローラ２５及びレジストローラ２６は、図示しない駆動源からギア等を経由して動力が伝達され回転する。

プロセスユニット１０−１〜１０−４の各感光体ドラム１１に対向する位置には、それぞれ半導電性のゴム等によって形成された転写ローラ２７が配設されている。各転写ローラ２７には、感光体ドラム１１上に付着されたトナーによる顕像を用紙２０に転写する転写時に、各感光体ドラム１１の表面電位とこれら各転写ローラ２７の表面電位に電位差を持たせるための電位が印加されている。

プロセスユニット１０−４の下流には、定着器２８が配設されている。定着器２８は、加熱ローラとバックアップローラとを有し、用紙２０上に転写されたトナーを加圧・加熱することによって定着する装置であり、この下流に、排出ローラ２９，３０、排出部のピンチローラ３１，３２、及び用紙スタッカ部３３が設けられている。排出ローラ２９，３０は、定着器２８から排出された用紙２０を、排出部のピンチローラ３１，３２と共に挟持し、用紙スタッカ部３３に搬送する。これらの定着器２８及び排出ローラ２９等は、図示しない駆動源からギア等を経由して動力が伝達されて回転する。

このように構成される画像記録装置１は、次のように動作する。
先ず、用紙カセット２１に堆積した状態で収納されている用紙２０が、ホッピングローラ２２によって、上から１枚ずつ分離されて搬送される。続いて、この用紙２０は、搬送ローラ２５、レジストローラ２６及びピンチローラ２３，２４に挟持されて、プロセスユニット１０−１の感光体ドラム１１と転写ローラ２７の間に搬送される。その後、用紙２０は、感光体ドラム１１及び転写ローラ２７に挟持され、その記録面にトナー像が転写されると同時に感光体ドラム１０−１の回転によって搬送される。同様にして、用紙２０は、順次プロセスユニット１０−２〜１０−４を通過し、その通過過程で、各プリントヘッド１３により形成された静電潜像を各現像器１４によって現像した各色のトナー像が、その記録面に順次転写されて重ね合わされる。

このようにして記録面上に各色のトナー像が重ね合わされた後、定着器２８によってトナー像が定着された用紙２０は、排出ローラ２９，３０及びピンチローラ３１，３２に挟持されて、画像形成装置１の外部の用紙スタッカ部３３に排出される。以上の過程を経て、カラー画像が用紙２０上に形成される。

（実施例１のプリントヘッド）
図３は、図２中のプリントヘッド１３の構成を示す概略の断面図である。図４は、図３中の基板ユニットを示す斜視図である。

図３に示すプリントヘッド１３は、ベース部材１３ａを有し、このベース部材１３ａ上に、図４に示す基板ユニットが固定されている。基板ユニットは、ベース部材１３ａ上に固定されるプリント配線板１３ｂと、このプリント配線板１３ｂ上に接着剤等で固定された複数のＩＣチップ１３ｃとにより構成されている。各ＩＣチップ１３ｃには、自己走査部としての走査回路部１００が集積され、更にこの上に、主発光部としての発光素子列（例えば、発光サイリスタ列）が略直線状に配列された発光サイリスタアレイ２００が配置されている。各ＩＣチップ１３ｃにおける図示しない複数の端子と、プリント配線板１３ｂ上の図示しない配線パッドとは、ボンディングワイヤ１３ｈにより電気的に接続されている。

複数のＩＣチップ１３ｃにおける発光サイリスタアレイ２００上には、柱状の光学素子を多数配列してなるレンズアレイ（例えば、ロッドレンズアレイ）１３ｄが配置され、このロッドレンズアレイ１３ｄがホルダ１３ｅにより固定されている。ベース部材１３ａ、プリント配線板１３ｂ及びホルダ１３ｅは、クランプ部材１３ｆ，１３ｇにより固定されている。

（実施例１のプリンタ制御回路）
図５は、図２の画像形成装置１におけるプリンタ制御回路の概略の構成を示すブロック図である。この図５では、説明を簡単にするために、１つのプロセスユニット（例えば、マゼンタのプロセスユニット）１０−３を制御するための構成が示されている。

図５に示すプリンタ制御回路は、画像形成装置１における印刷部の内部に配設された印刷制御部４０を有している。印刷制御部４０は、マイクロプロセッサ、読み出し専用メモリ（ＲＯＭ）、随時読み書き可能なメモリ（ＲＡＭ）、信号の入出力を行う入出力ポート、タイマ等によって構成され、図示しない上位コントローラからの制御信号ＳＧｌ、及びビデオ信号（ドットマップデータを一次元的に配列したもの）ＳＧ２等によってプリンタ全体をシーケンス制御して印刷動作を行う機能を有している。印刷制御部４０には、各プロセスユニット１０−１〜１０−４のプリントヘッド１３、定着器２８のヒータ２８ａ、ドライバ４１，４３、用紙吸引センサ４５、用紙排出センサ４６、用紙残量センサ４７、用紙サイズセンサ４８、定着器用温度センサ４９、帯電用高圧電源５０、及び転写用高圧電源５１等が接続されている。ドライバ４１には現像・転写プロセス用モータ（ＰＭ）４２が、ドライバ４３には用紙送りモータ（ＰＭ）４４が、帯電用高圧電源５０には現像器１４が、転写用高圧電源５１には転写ローラ２７が、それぞれ接続されている。

このような構成のプリンタ制御回路では、次のような動作を行う。
印刷制御部４０は、上位コントローラからの制御信号ＳＧｌによって印刷指示を受信すると、先ず、温度センサ４９によって定着器２８内のヒータ２８ａが使用可能な温度範囲にあるか否かを検出し、この温度範囲になければヒータ２８ａに通電し、使用可能な温度まで定着器２８を加熱する。次に、ドライバ４１を介して現像・転写プロセス用モータ４２を回転させ、同時にチャージ信号ＳＧＣによって帯電用高圧電源５０をオン状態にし、現像器１４の帯電を行う。

そして、セットされている図２中の用紙２０の有無及び種類が用紙残量センサ４７及び用紙サイズセンサ４８によって検出され、その用紙２０に合った用紙送りが開始される。ここで、用紙送りモータ４４はドライバ４３を介して双方向に回転させることが可能であり、最初に逆転させて、用紙吸引センサ４５が検知するまで、セットされた用紙２０を予め設定された量だけ送る。続いて、正回転させて用紙２０をプリンタ内部の印刷機構内に搬送する。

印刷制御部４０は、用紙２０が印刷可能な位置まで到達した時点において、図示しない画像処理部に対してタイミング信号ＳＧ３（主走査同期信号、副走査同期信号を含む）を送信し、ビデオ信号ＳＧ２を受信する。画像処理部においてページ毎に編集され、印刷制御部４０に受信されたビデオ信号ＳＧ２は、印刷データとして各プリントヘッド１３に転送される。各プリントヘッド１３は、それぞれ１ドット（ピクセル）の印刷のために設けられた走査回路部１００及び発光サイリスタアレイ２００を有している。

ビデオ信号ＳＧ２の送受信は、印刷ライン毎に行われる。各プリントヘッド１３によって印刷される情報は、負電位に帯電された図示しない各感光体ドラム１１上において電位の上昇したドットとして潜像化される。そして、現像器１４において、負電位に帯電された画像形成用のトナーが、電気的な吸引力によって各ドットに吸引され、トナー像が形成される。

その後、トナー像は転写ローラ２７へ送られ、一方、転写信号ＳＧ４によって正電位に転写用高圧電源５１がオン状態になり、転写ローラ２７は感光体ドラム１１と転写ローラ２７との間隔を通過する用紙２０上にトナー像を転写する。転写されたトナー像を有する用紙２０は、ヒータ２８ａを内蔵する定着器２８に当接して搬送され、この定着器２８の熱によって用紙２０に定着される。この定着された画像を有する用紙２０は、更に搬送されてプリンタの印刷機構から用紙排出センサ４６を通過してプリンタ外部へ排出される。

印刷制御部４０は、用紙サイズセンサ４８、及び用紙吸引センサ４５の検知に対応して、用紙２０が転写ローラ２７を通過している間だけ転写用高圧電源５１からの電圧を転写ローラ２７に印加する。印刷が終了し、用紙２０が用紙排出センサ４６を通過すると、帯電用高圧電源５０による現像器１４への電圧の印加を終了し、同時に現像・転写プロセス用モータ４２の回転を停止させる。以後、上記の動作を繰り返す。

（実施例１のプリントヘッド）
図６は、本発明の実施例１における図５中のプリントヘッド１３の概略の構成を示すブロック図である。

プリントヘッド１３は、図４中のＩＣチップ１３ｃに形成された発光サイリスタアレイ２００と、この発光サイリスタアレイ２００を駆動する駆動装置５２とを備えている。駆動装置５２は、図４中のＩＣチップ１３ｃに形成され、２相の第１クロック及び第２クロックに基づき発光サイリスタアレイ２００を走査するための信号を複数の出力端子Ｑ１〜Ｑｎから出力する走査回路部１００と、発光サイリスタアレイ２００の共通端子ＩＮを高論理レベル（以下「Ｈレベル」という。）又は低論理レベル（以下「Ｌレベル」という。）に駆動するための第１駆動回路（例えば、データ駆動回路）６０と、走査回路部１００を駆動するための第１クロック及び第２クロックを生成して第１クロック端子ＣＫ１及び第２クロック端子ＣＫ２からそれぞれ出力する第２駆動回路（例えば、クロック駆動回路）７０とを有している。

走査回路部１００により走査される発光サイリスタアレイ２００は、発光素子としての例えば３端子サイリスタである複数段のＰゲート型発光サイリスタ２１０（＝２１０−１〜２１０−ｎ，・・・）により構成されている。各発光サイリスタ２１０は、第１端子（例えば、アノード）、第２端子（例えば、カソード）、及び第１制御端子（例えば、ゲート）を有し、アノードが電源（例えば、３．３Ｖの電源電圧ＶＤＤを出力するＶＤＤ電源）に接続され、カソードがデータ信号（以下単に「データ」という。）としての駆動電流Ｉｏｕｔを流す共通端子ＩＮを介してデータ駆動回路６０に接続され、ゲートが走査回路部１００の各出力端子Ｑ１〜Ｑｎに接続されている。各発光サイリスタ２１０は、アノード・カソード間に電源電圧ＶＤＤが印加された状態で、ゲートにトリガ信号（例えば、トリガ電流）が流れると、アノード・カソード間がオン状態になってカソード電流が流れ、発光する素子である。

図１は、本発明の実施例１における図６のプリントヘッド１３の構成を示す回路図である。
この図１のプリントヘッド１３では、駆動装置５２を構成するデータ駆動回路６０、クロック駆動回路７０及び走査回路部１００の内、走査回路部１００がプリントヘッド１３内に配置されているが、データ駆動回路６０及びクロック駆動回路７０が印刷制御部４０内に配置された構成例が示されている。なお、データ駆動回路６０及びクロック駆動回路７０は、図６に示すように、プリントヘッド１３の内部に配置しても良い。

図１に示すプリントヘッド１３は、図４中のＩＣチップ１３ｃに形成された走査回路部１００及び発光サイリスタアレイ２００を有し、これらが複数の接続ケーブル８０（＝８０−１〜８０−３）及び複数の接続コネクタ９０（＝９０−１〜９０−６）を介して、複数のデータ駆動回路６０及びクロック駆動回路７０にそれぞれ接続されている。

発光サイリスタアレイ２００を構成する複数段の発光サイリスタ２１０（＝２１０−１〜２１０−ｎ）は、アノードがＶＤＤ電源に接続され、カソードが共通端子ＩＮを介して接続コネクタ９０−４に接続され、ゲートが走査回路部１００の各出力端子Ｑ１〜Ｑｎに接続されている。発光サイリスタ２１０−１〜２１０−ｎ，・・・の総数は、例えば、Ａ４サイズの用紙に１インチ当たり６００ドットの解像度で印刷可能なプリントヘッド１３の場合、４９９２個であり、これらが配列されることになる。

走査回路部１００は、クロック駆動回路７０から第１、第２クロック端子ＣＫ１，ＣＫ２、接続コネクタ９０−２，９０−３、接続ケーブル８０−２，８０−３、及び接続コネクタ９０−５，９０−６を介して供給される２相の第１及び第２クロックにより駆動され、発光サイリスタアレイ２００にトリガ電流を流してオン／オフ動作させる回路であり、複数段の４端子サイリスタ（例えば、ＰＮＰＮＰＮの６層からなるＰゲート型の走査サイリスタ）１１０（＝１１０−１〜１１０−ｎ、例えばｎ＝４９９２）と、複数の電気的接続手段（例えば、抵抗）１２０（＝１２０−２〜１２０−ｎ）と、複数の抵抗１３０（＝１３０−２〜１３０−ｎ）及び１４０（＝１４０−１〜１４０−ｎ）と、抵抗１５１，１５２とを有し、自己走査型シフトレジスタにより構成されている。

各段の走査サイリスタ１１０（＝１１０−１〜１１０−ｎ）は、第３端子（例えば、アノード）、第４端子（例えば、カソード）、第２制御端子（例えば、第１ゲート）ＧＰ１、及び第３制御端子（例えば、第２ゲート）ＧＰ２を有し、アノードが、ＶＤＤ電源に接続され、第１ゲートＧＰ１が、各出力端子Ｑ１〜Ｑｎを介して各段の発光サイリスタ２１０のゲートに接続されると共に、各抵抗１３０（＝１３０−２〜１３０−ｎ）を介してグランドＧＮＤに接続され、第２ゲートＧＰ２が、各抵抗１４０（＝１４０−１〜１４０−ｎ）を介してＶＤＤ電源に接続されている。但し、初段の走査サイリスタ１１０−１の第１ゲートＧＰ１とグランドＧＮＤとの間には、抵抗１３０が設けられていない。

奇数段の走査サイリスタ１１０−１，１１０−３，・・・，１１０−（ｎ−１）のカソードは、抵抗１５１を介して接続コネクタ９０−５に接続されている。偶数段の走査サイリスタ１１０−２，１１０−４，・・・，１１０−ｎのカソードは、抵抗１５２を介して接続コネクタ９０−６に接続されている。

初段の走査サイリスタ１１０−１の第１ゲートＧＰ１は、抵抗１５２を介して接続コネクタ９０−６に接続されている。初段から最終段までの走査サイリスタ１１０−１〜１１０−ｎにおいて、前段の走査サイリスタ１１０の第２ゲートＧＰ２と、後段の走査サイリスタ１１０の第１ゲートＧＰ１との間は、各抵抗１２０（＝１２０−２〜１２０−ｎ）を介してそれぞれ接続されている。各抵抗１２０は、走査サイリスタ１１０−１〜１１０−ｎが順次点灯する時の走査方向（例えば、図１において右方向）を決定するために設けられている。

各段の走査サイリスタ１１０と各段の発光サイリスタ２１０とは、半導体素子として同様なレイヤ構造を有し、且つ同様な回路動作を行うものであるが、各段の発光サイリスタ２１０は、主として発光機能を用いるものであるのに対して、各段の走査サイリスタ１１０においては、発光機能を必要とされないので、その上層をメタル膜等の非透光性材料で覆うことで遮光して用いられる。

走査回路部１００では、クロック駆動回路７０の第１及び第２クロック端子ＣＫ１，ＣＫ２から供給される２相の第１及び第２クロックに基づき、走査サイリスタ１１０−１〜１１０−ｎが択一的にオン状態となり、このオン状態が発光サイリスタアレイ２００に伝達され、発光サイリスタ２１０−１〜２１０−ｎの内から発光すべき発光サイリスタ２１０−１〜２１０−ｎを指令する働きをする。この走査回路部１００において、オン状態となる各段の走査サイリスタ１１０のオン状態が、２相の第１及び第２クロック毎に隣接の走査サイリスタ１１０に伝達され、シフトレジスタと同様の回路動作が行われる構成になっている。

なお、２段目から終段の走査サイリスタ１１０−２〜１１０−ｎにおける各第１ゲートＧＰ１は、各抵抗１３０−２〜１３０−ｎを介してそれぞれグランドＧＮＤに接続されているが、初段の走査サイリスタ１１０−１における第１ゲートＧＰ１とグランドＧＮＤとの間の抵抗１３０は削除されている。これは部品点数を削減するための工夫であって、低コスト化への配慮が不要である場合には、初段の走査サイリスタ１１０−１における第１ゲートＧＰ１とグランドＧＮＤとの間に抵抗１３０を設ける構成とすることもできる。

初段の走査サイリスタ１１０−１における第１ゲートＧＰ１とグランドＧＮＤとの間を接続する抵抗１３０を設けないことで、以下のような効果が得られる。

画像形成装置１において印刷動作を停止している待機状態においては、第１、第２クロック端子ＣＫ１，ＣＫ２から供給される第１、第２クロックがＨレベルとされるが、走査サイリスタ１１０−１の第１ゲートＧＰ１とグランドＧＮＤとの間に抵抗１３０を設ける場合には、Ｈレベルであるクロック端子ＣＫ２から抵抗１５２、及び走査サイリスタ１１０−１の第１ゲートＧＰ１、及び抵抗１３０を介してグランドＧＮＤに電流が流れ続けてしまう。待機時における前記電流は、無駄な電力消費を引き起こし、画像形成装置１の待機時消費電力を増大させることとなって望ましくない。それに加えて、走査サイリスタ１１０−１の第１ゲートＧＰ１及びグランドＧＮＤ間の抵抗１３０を介して流れる電流は、サイリスタチップやプリントヘッド１３の製造後に行われる検査工程におけるリーク電流測定を困難なものとする。

半導体製造プロセスの欠陥に起因して走査サイリスタ１１０−１〜１１０−ｎ等に不具合がある場合、マイクロアンペア以下の僅かなリーク電流を生じることがある。これを測定及び検出することで不良品を取り除くことが行われるが、前述したような待機状態における消費電流を生じる場合には、前記リーク電流による僅かな電流増加を検出することが困難である。

これに対し、図１の構成においては、走査サイリスタ１１０−１の第１ゲートＧＰ１とグランドＧＮＤとの間に抵抗１３０を設けていないので、この抵抗１３０を介して定常的に流れる電流を無くすことが可能となり、待機時消費電力を略ゼロとすることができて省エネルギー効果に優れたものとすることができる。その上、検査工程におけるリーク電流起因の潜在的な不良品を効果的に取り除くことができて、その品質を飛躍的に向上させることができる。

前記各走査サイリスタ１１０−１〜１１０−ｎの第２ゲートＧＰ２は、各抵抗１４０−１〜１４０−ｎを介してＶＤＤ電源にそれぞれ接続されている。これらの抵抗１４０−１〜１４０−ｎや抵抗１３０−２〜１３０−ｎは、走査回路部１００の動作を確実にする目的で設けるものであるが、走査サイリスタ１１０（＝１１０−１〜１１０−ｎ）の特性によっては、そのいずれか一方又はその全部を省略することもできる。

発光サイリスタアレイ２００に接続された複数のデータ駆動回路６０は、駆動指令信号である第１制御信号ＤＲＶＯＮを生成し、複数の発光サイリスタアレイ２００を時分割駆動するためのデータとしての駆動電流Ｉｏｕｔを共通端子ＩＮに流す回路である。走査回路部１００に接続されたクロック駆動回路７０は、第２及び第３の制御信号Ｃ１，Ｃ２を生成し、走査回路部１００に供給するための２相の第１及び第２クロックを出力する回路である。

図１においては、説明を簡略化するために１個のデータ駆動回路６０のみが図示されている。複数の発光サイリスタアレイ２００は、例えば、総数４９９２個の発光サイリスタ２１０−１〜２１０−ｎ，・・・を有し、これらの発光サイリスタ２１０−１〜２１０−ｎ，・・・が複数の発光サイリスタ２１０−１〜２１０−ｎの組にグループ化され、各グループ毎に設けられたデータ駆動回路６０によって、それらが同時並行的に分割駆動が行われる構成になっている。

一例として典型的な設計例を挙げると、発光サイリスタ２１０（＝２１０−１〜２１０−ｎ）を１９２個配列してアレイ化した発光サイリスタアレイ２００のチップを図４中のプリント配線板１３ｂ上に２６個整列する。これにより、プリントヘッド１３に必要な総数４９９２個の発光サイリスタ２１０−１〜２１０−ｎ，・・・を構成している。この際、データ駆動回路６０は前記２６個の発光サイリスタアレイ２００に対応して設けられ、これらのデータ駆動回路６０における出力端子の総数は２６である。

一方、クロック駆動回路７０は、アレイ化した走査回路部１００のチップを駆動するものであるが、単にクロックを生成するのみならず、後述する走査サイリスタ１１０の点灯エネルギーを制御する必要があり、プリントヘッド１３の高速動作のためには、走査回路部１００毎に設けることが好ましい。しかし、プリントヘッド１３のデータ転送が低速で良い場合には、クロック駆動回路７０の出力端子であるクロック端子ＣＫ１，ＣＫ２と複数の走査回路部１００とを並列に接続することで、その回路を共用することができる。

データ駆動回路６０は、制御信号ＤＲＶＯＮを生成するデータ制御回路６１と、ＶＤＤ電源で動作してその制御信号ＤＲＶＯＮを駆動する相補形ＭＯＳトランジスタ（以下「ＣＭＯＳ」という。）バッファ（例えば、ＣＭＯＳインバータ）６２と、このＣＯＭインバータ６２とデータ端子ＤＡとの間に接続された抵抗６３とを有している。

ＣＭＯＳインバータ６２は、ＰチャネルＭＯＳトランジスタ、以下「ＰＭＯＳ」という。）６２ａと、ＮチャネルＭＯＳトランジスタ（以下「ＮＭＯＳ」という。）６２ｂとを有し、これらがＶＤＤ電源（例えば、３．３Ｖ電源）とグランドＧＮＤとの間に直列に接続されている。ここで、ＰＭＯＳ６２ａは、ソースがＶＤＤ電源に接続され、ゲートに制御信号ＤＲＶＯＮが入力され、ドレーンが抵抗６３の一端及びＮＭＯＳ６２ｂのドレーンに接続されている。ＮＭＯＳ６２ｂは、ゲートに制御信号ＤＲＶＯＮが入力され、ソースがグランドＧＮＤに接続されている。

例えば、データ制御回路６１から出力される制御信号ＤＲＶＯＮがＬレベルの場合、ＰＭＯＳ６２ａがオン状態、ＮＭＯＳ６２ｂがオフ状態となり、抵抗６３を介してデータ端子ＤＡが電源電圧ＶＤＤと略等しいＨレベルとなる。そのため、接続コネクタ９０−１、接続ケーブル８０−１、接続コネクタ９０−４、及び共通端子ＩＮを介して、発光サイリスタ２１０−１〜２１０−ｎのアノード・カソード間電圧が略ゼロとなり、この発光サイリスタ２１０−１〜２１０−ｎを全て非発光状態にできる。

これに対し、制御信号ＤＲＶＯＮがＨレベルの場合、ＰＭＯＳ６２ａがオフ状態、ＮＭＯＳ６２ｂがオン状態となり、抵抗６３を介してデータ端子ＤＡがＬレベルとなる。そのため、接続コネクタ９０−１、接続ケーブル８０−１、接続コネクタ９０−４、及び共通端子ＩＮを介して、発光サイリスタ２１０−１〜２１０−ｎのカソード電位がＬレベルになる。これにより、発光サイリスタ２１０−１〜２１０−ｎのアノード・カソード間には、電源電圧ＶＤＤと略等しい電圧が印加される。

クロック駆動回路７０は、第２、第３制御信号Ｃ１，Ｃ２を生成するクロック制御回路７１と、ＶＤＤ電源により動作し、第２制御信号Ｃ１の論理を反転して第１クロック端子ＣＫ１へ第１クロックを出力するＣＭＯＳバッファ（例えば、ＣＭＯＳインバータ）７２と、ＶＤＤ電源により動作し、第３制御信号Ｃ２の論理を反転して第２クロック端子ＣＫ２へ第２クロックを出力するＣＭＯＳバッファ（例えば、ＣＭＯＳインバータ）７３とを有している。各ＣＭＯＳインバータ７２，７３は、ＣＭＯＳインバータ６２と同様の回路構成である。

これらのデータ駆動回路６０及びクロック駆動回路７０に使用されるＶＤＤ電源は、発光サイリスタ２１０及び走査回路部１００で使用されるＶＤＤ電源と同一である。

典型的な設計例を挙げると、電源電圧ＶＤＤは３．３Ｖである。これは電子回路において標準的に用いられる電源電圧であるが、データ駆動回路６０やクロック駆動回路７０を含む印刷制御部４０においては、大規模集積化されたＬＳＩ等の素子を含み、半導体微細加工製造プロセスを駆使して製造されるものであって、半導体のスケーリングルールに伴い、その電源電圧値は低くならざるを得ない。

ところが、後述するように、発光サイリスタ２１０−１〜２１０−ｎや走査サイリスタ１１０−１〜１１０−ｎは、化合物半導体を用いて構成されるものであって、そのＰＮ接合の順電圧は１．６Ｖといった値となり、シリコン基材からなる半導体における値（約０．６Ｖ）と比べ大きな値とならざるを得ない。この結果、発光サイリスタ２１０−１〜２１０−ｎや走査サイリスタ１１０−１〜１１０−ｎを用いて構成されるプリントヘッド１３、とりわけ走査サイリスタ１１０−１〜１１０−ｎを用いて構成される走査回路部１００の動作電源電圧が前記電源電圧ＶＤＤの３．３Ｖに対して不足して、技術課題を生じていたのである。これを解決するために、本実施例１では、各段の走査サイリスタ１１０における第２ゲートＧＰ２及び第１ゲートＧＰ１間を抵抗１２０によりそれぞれ接続し、プリントヘッド１３を３．３Ｖ電源の基でも動作可能にしている。

（実施例１の走査サイリスタ）
図７（ａ）〜（ｃ）は、図１中の走査サイリスタ１１０を示す構成図である。

図７（ａ）は、走査サイリスタ１１０の回路シンボルを示し、アノードＡ、カソードＫ、第１ゲートＧＰ１、及び第２ゲートＧＰ２の４つの端子を有している。

図７（ｂ）は、走査サイリスタ１１０の断面構造を示す図である。走査サイリスタ１１０は、例えば、公知のＭＯ−ＣＶＤ（Metal Organic-Chemical Vapor Deposition）法により、Ｐ型ＧａＡｓウェハ基材１１０ａの上層に、所定の結晶をエピタキシャル成長させることで製造される。

即ち、Ｐ型ＧａＡｓウェハ基材１１０ａの上層に、ＡｌＧａＡｓ材料にＰ型不純物を含ませたＰ型層１１０ｂと、Ｎ型不純物を含ませ成層したＮ型層１１０ｃと、Ｐ型不純物を含ませたＰ型層１１０ｄと、Ｎ型不純物を含ませ成層したＮ型層１１０ｅと、Ｐ型不純物を含ませたＰ型層１１０ｆと、Ｎ型不純物を含ませ成層したＮ型層１１０ｇとを順に積層させたＰＮＰＮＰＮの６層構造のウェハを形成する。次に、公知のエッチング法を用いて溝部を形成することで、素子分離を行う。

前記エッチングの過程で、Ｐ型層１１０ｄの一部の領域を露出させ、この領域に金属配線を形成して第２ゲートＧＰ２を形成する。同様に、前記エッチングの過程でＰ型層１１０ｆの一部の領域を露出させ、この領域に金属配線を形成して第１ゲートＧＰｌを形成する。更に、最上層となるＮ型層１１０ｇの一部の領域を露出させ、この領域の一部に金属配線を形成してカソードＫを形成する。その後、Ｐ型ＧａＡｓウェハ基材１１０ａの底面に金属電極を形成して、アノードＡを形成する。

なお、図７（ｂ）に示す構成は、Ｐ型ＧａＡｓウェハ基材１１０ａを用いているが、これはー構成例であって、Ｐ型層１１０ｂ上層の一部を露出させてこれに金属電極を形成してアノードＡとすることも可能である。あるいは、Ｐ型ＧａＡｓウェハ基材１１０ａに代えて、半絶縁性ＧａＡｓ基板やシリコンウェハ基板等を用いることも可能である。

図７（ｃ）は、図７（ｂ）と対比させて描いた走査サイリスタ１１０の等価回路図である。走査サイリスタ１１０は、ＰＮＰトランジスタ（以下「ＰＮＰＴＲ」という。）１１１，１１３と、ＮＰＮトランジスタ（以下「ＮＰＮＴＲ」という。）１１２，１１４とにより構成されている。ＰＮＰＴＲ１１１のエミッタが走査サイリスタ１１０のアノードＡに相当し、ＮＰＮＴＲ１１２のベースが走査サイリスタ１１０の第２ゲートＧＰ２に相当し、ＮＰＮＴＲ１１４のベースが走査サイリスタ１１０の第１ゲートＧＰ１に相当し、ＮＰＮＴＲ１１４のエミッタが走査サイリスタ１１０のカソードＫに相当している。

ＰＮＰＴＲ１１１のコレクタは、ＮＰＮＴＲ１１２のベース及びＰＮＰＴＲ１１３のエミッタに接続され、ＰＮＰＴＲ１１１のベースがＮＰＮＴＲ１１２のコレクタに接続されている。ＮＰＮＴＲ１１２のエミッタは、ＰＮＰＴＲ１１３のベース及びＮＰＮＴＲ１１４のコレクタに接続され、ＰＮＰＴＲ１１３のコレクタがＮＰＮＴＲ１１４のベースに接続されている。

なお，図７に示した走査サイリスタ１１０では、ＧａＡｓウェハ基材１１０ａ上にＡｌＧａＡｓ層を構成したものであるが、これに限定されるものではなく、ＧａＰ、ＧａＡｓＰ、ＡｌＧａＩｎＰ、ＩｎＧａＡｓＰ等といった材料を用いるものであっても良く、あるいは、サファイヤ基板上にＧａＮやＡｌＧａＮ、ＩｎＧａＮ等といった材料を成膜したものであっても良い。

（実施例１の発光サイリスタ）
図１中の発光サイリスタ２１０としては、図７に示したＰＮＰＮＰＮの６層からなる４端子サイリスタを用いることもできるが、図７に示したＰＮＰＮＰＮの６層構造のウェハを元に、図１に示したような３端子発光サイリスタとして構成することもできる。

これについて説明すると、図７に示したＮ型層１１０ｇ及びＰ型層１１０ｆをエッチング法により選択的に除去することで、Ｐ型ＧａＡｓウェハ基材１１０ａ、Ｐ型層１１０ｂ、Ｎ型層１１０ｃ、Ｐ型層１１０ｄ、及びＮ型層１１０ｅからなるＰＮＰＮの４層を得ることができる。次いで、Ｎ型層１１０ｅの一部の領域を除去してＰ型層１１０ｄを露出させ、これに金属電極を形成してゲートとする。更に、Ｎ型層１１０ｅの一部の領域を除去すると共に、このＮ型層１１０ｅの上部に金属電極を形成してカソードとする。このようにして発光サイリスタ２１０を形成することができる。

（実施例１のプリントヘッドの概略動作）
図１のプリントヘッド１３において、クロック制御回路７１から出力される制御信号Ｃ１，Ｃ２の内、制御信号Ｃ１がＨレベルになると、これがインバータ７２で反転され、Ｌレベルの第１クロックがクロック端子ＣＫ１から出力される。この第１クロックは、接続コネクタ９０−２、接続ケーブル８０−２、接続コネクタ９０−５、及び抵抗１５１を介して、走査サイリスタ１１０−１のカソードへ供給されるので、このカソードがＬレベルになる。制御信号Ｃ２がＬレベルになると、これがインバータ７３で反転され、Ｈレベルの第２クロックがクロック端子ＣＫ２から出力される。この第２クロックは、接続コネクタ９０−３、接続ケーブル８０−３、接続コネクタ９０−６、及び抵抗１５２を介して走査サイリスタ１１０−１の第１ゲートＧＰ１へ供給されるので、この第１ゲートＧＰ１がＨレベルになる。これにより、走査サイリスタ１１０−１がオン状態になって走査回路部１００がシフト動作を開始し、次段以降の走査サイリスタ１１０−２〜１１０−ｎの第１ゲートＧＰ１が順にＨレベルになって順次オンして行く。

発光サイリスタ２１０−１〜２１０−ｎの動作を考えるにあたり、走査サイリスタ１１０−１〜１１０−ｎのオンしている走査サイリスタ（例えば、１１０−２）に着目すると、その第１ゲートＧＰｌが電源電圧ＶＤＤ（例えば、３．３Ｖ）に略等しいＨレベルになっている。発光サイリスタ２１０−２のアノードはＶＤＤ電源に接続されており、そのカソードがＬレベルにされると、発光サイリスタ２１０−２のアノード・カソード間には電圧が印加される。

一方、走査サイリスタ１１０−２の第１ゲートＧＰ１と、発光サイリスタ２１０−２のゲートとは、それぞれ接続されているため、走査サイリスタ１１０−２の第１ゲートＧＰ１と発光サイリスタ２１０−２のゲートとが同電位となる。この時、発光指令されている発光サイリスタ２１０−２のゲートのみが選択的にＨレベルにされるので、発光サイリスタ２１０−２のゲートからカソード間にトリガ電流を生じ、この発光サイリスタ２１０−２がターンオンすることになる。この際、発光サイリスタ２１０−２のカソードに流れる電流は、データ端子ＤＡに流入する電流（即ち、駆動電流Ｉｏｕｔ）であって、その発光サイリスタ２１０−２が発光状態となって駆動電流Ｉｏｕｔの値に応じた光出力を生じる。

（実施例１のプリントヘッドの詳細動作）
図８は、図１のプリントヘッド１３の詳細な動作を示すタイミングチャートである。

この図８では、図２の画像形成装置１での印刷動作時における１ライン走査において、図１の発光サイリスタ２１０−１〜２１０−ｎ（例えば、ｎ＝６）を順次点灯させる場合の動作波形が示されている。

本実施例１のように、走査サイリスタ１１０を用いた走査回路部１００の場合、クロック端子ＣＫ１，ＣＫ２から供給される２相のクロックが用いられ、この２相のクロックは、クロック駆動回路７０から出力される。

図８のタイミングチャートにおいて、左端部に示す時刻ｔ１の状態においては、クロック駆動回路７０内のクロック制御回路７１から出力される制御信号Ｃ１，Ｃ２がＬレベルになる。Ｌレベルの制御信号Ｃ１は、インバータ７２で反転され、クロック端子ＣＫ１から出力される第１クロックがＨレベルになる。このＨレベルは、走査回路部１００側の抵抗１５１を介して、奇数段の走査サイリスタ１１０−１，１１０−３，・・・，１１０−（ｎ−１）のカソードへ送られる。これにより、奇数段の走査サイリスタ１１０−１，１１０−３，・・・，１１０−（ｎ−１）の組のアノード・カソード間電圧は略ゼロとなり、そのカソード電流が遮断されて奇数段の走査サイリスタ１１０−１，１１０−３，・・・，１１０−（ｎ−１）の組がオフ状態になる。

この時、Ｌレベルの制御信号Ｃ２もインバータ７３で反転され、クロック端子ＣＫ２から出力される第２クロックが、ａ部に示すように、Ｈレベルになる。このＨレベルは、抵抗１５２を介して、偶数段の走査サイリスタ１１０−２，１１０−４，・・・，１１０−ｎのカソードへ送られる。これにより、偶数段の走査サイリスタ１１０−２，１１０−４，・・・，１１０−ｎの組のアノード・カソード間電圧は略ゼロとなり、そのカソード電流が遮断されて偶数段の走査サイリスタ１１０−２，１１０−４，・・・，１１０−ｎの組もまたオフ状態になる。

又、時刻ｔ１では、データ制御回路６１から出力される制御信号ＤＲＶＯＮは、Ｌレベルであり、これがインバータ６２で反転され、抵抗６３を介してデータ端子ＤＡがＨレベルになる。そのため、共通端子ＩＮを介して発光サイリスタ２１０（＝２１０−１〜２１０−ｎ）のカソードがＨレベルであり、アノード・カソード間電圧は略ゼロとなってそのカソード電流が遮断され、発光サイリスタ２１０−１〜２１０−ｎもまたオフ状態になる。以下、

（１） 初段（１段目）走査サイリスタ１１０−１のターンオン過程
（２） ２段目走査サイリスタ１１０−２のターンオン過程
（３） ゲート電流の経路
について説明する。

（１） 初段（１段目）走査サイリスタ１１０−１のターンオン過程
図８の時刻ｔ２において、制御信号Ｃ１がＨレベルとなり、これがインバータ７２で反転され、クロック端子ＣＫ１から出力される第１クロックが、ｂ部に示すように、Ｌレベルに立ち下がる。この時、制御信号Ｃ２はＬレベルであり、これがインバータ７３で反転され、クロック端子ＣＫ２から出力される第２クロックがＨレベルのままである。このＨレベルは、抵抗１５２、走査サイリスタ１１０−１の第１ゲートＧＰ１及びカソード間を通り、抵抗１５１を介してクロック端子ＣＫ１に至る経路に電流を生じ、この電流をトリガ電流として走査サイリスタ１１０−１がターンオンすることになる。

典型的な設計例では、発光サイリスタ１１０−１をオンさせようとする時、この第１ゲートＧＰ１及びカソード間電圧が略１．６Ｖである。又、電源電圧ＶＤＤは３．３Ｖであって、前記クロック端子ＣＫ２のＨレベル電圧が電源電圧ＶＤＤと略等しく、発光サイリスタ１１０−１にゲート電流を生じさせるのに十分な値となっている。

そのため、発光サイリスタ１１０−１をターンオンさせようとするとき、このカソードには従来技術のようなアンダシュート波形を与える必要はない。それ故、図１のクロック駆動回路７０には、従来技術で用いられている微分回路からなるアンダシュート発生回路を設ける必要がなく、それを構成するためにクロック端子当たり２個の出力端子を設ける必要もなく、経済性に優れた構成が実現されている。

前記時刻ｔ２の直後に走査サイリスタ１１０−１がオンすると、この第１ゲートＧＰ１の電位がアノード電位に略等しいものとなる。

時刻ｔ３において、データ駆動回路６０内のデータ制御回路６１から出力される制御信号ＤＲＶＯＮがＨレベルに立ち上がり、これがインバータ６２で反転され、抵抗６３を介してデータ端子ＤＡがＬレベルに遷移する。この時、走査サイリスタ１１０−１はオンしているので、この第１ゲートＧＰ１に対してゲート電位を共有している発光サイリスタ２１０−１のゲート電位がＨレベルである。これにより、発光サイリスタ２１０−１のアノード・カソード間には電源電圧ＶＤＤと略等しい電圧が印加される。従って、発光サイリスタ２１０−１のゲートにはゲート電流を生じてこの発光サイリスタ２１０−１がオンし、このカソードには、ｃ部に示すように、駆動電流Ｉｏｕｔを生じ、この駆動電流Ｉｏの値に応じた発光出力を生じる。

時刻ｔ４において、制御信号ＤＲＶＯＮがＬレベルに立ち下がり、これがインバータ６２で反転され、抵抗６３を介してデータ端子ＤＡがＨレベルに遷移する。これにより、共通端子ＩＮを介して、発光サイリスタ２１０−１のアノード・カソード間電圧は略ゼロとなってオフし、ｄ部に示すように、駆動電流Ｉｏｕｔが略ゼロとなる。

本実施例１では、発光サイリスタ２１０−１を発光させて、図２中の感光体ドラム１１上に潜像を形成することができる。この時の露光エネルギー量は、前記駆動電流Ｉｏｕｔの値に応じて定まる発光パワーと露光時間（＝ｔ４−ｔ３）との積であり、発光サイリスタ２１０−１等に製造ばらつきに起因する発光効率の差があったとしても、前記露光時間を素子毎に調整することで、露光エネルギー量のばらつきを補正することができる。又、発光サイリスタ２１０−１を発光させる必要のない場合には、時刻ｔ３から時刻ｔ４の間の制御信号ＤＲＶＯＮをＬレベルのままとする。このように、制御信号ＤＲＶＯＮによって発光サイリスタ２１０の発光の有無もまた制御することができる。

（２） ２段目走査サイリスタ１１０−２のターンオン過程
時刻ｔ５において、制御信号Ｃ２がＨレベルに立ち上がり、これがインバータ７３で反転され、ｅ部に示すように、クロック端子ＣＫ２から出力される第２クロックがＬレベルに立ち下がる。

時刻ｔ５の直前において、クロック端子ＣＫｌから出力される第１クロックはＬレベルとなり、走査サイリスタ１１０−１がオン状態である。そのため、クロック端子ＣＫ２がＬレベルとなることで、走査サイリスタ１１０−１の第２ゲートＧＰ２から抵抗１２０−２、発光サイリスタ２１０−２の第１ゲートＧＰ１・カソード間、及び抵抗１５２を経由してクロック端子ＣＫ２に至る経路に電流が流れ、発光サイリスタ２１０−２がターンオンする。

前述したように、典型的な設計例では、発光サイリスタ２１０−２の第１ゲートＧＰ１及びカソード間電圧が略１．６Ｖである。又、電源電圧ＶＤＤは３．３Ｖであり、前記走査サイリスタ１１０−１における第２ゲートＧＰ２のＨレベル電圧は電源電圧ＶＤＤと略等しく、発光サイリスタ２１０−２にゲート電流を生じさせるのに十分な値となっている。そのため、発光サイリスタ２１０−２をターンオンさせようとする時、従来のようにそのカソードにアンダシュート波形を与える必要はない。

時刻ｔ６において、制御信号Ｃ１がＬレベルに立ち下がり、これがインバータ７２で反転され、ｆ部に示すように、クロック端子ＣＫ１から出力される第１パルスがＨレベルに立ち上がる。これにより、抵抗１５１を介して走査サイリスタ１１０−１のカソード電位が上昇し、アノード・カソード間電圧が急激に減少して、この走査サイリスタ１１０−１はターンオフする。

時刻ｔ７において、制御信号ＤＲＶＯＮがＨレベルに立ち上がり、これがインバータ６２で反転され、抵抗６３を介してデータ端子ＤＡがＬレベルに遷移する。データ端子ＤＡがＬレベルに遷移すると、共通端子ＩＮを介して発光サイリスタ２１０−２のアノード・カソード間には、電源電圧ＶＤＤと略等しい電圧が印加される。

前述したように、時刻ｔ５においては走査サイリスタ１１０−２がオン状態にあり、走査サイリスタ１１０−１がオフ状態になっている。このように、走査サイリスタ１１０−２はオンしているので、この走査サイリスタ１１０−２の第１ゲートＧＰ１に対してゲート電位を共有している発光サイリスタ２１０−２がオンし、このカソードには、ｇ部に示すように、駆動電流Ｉｏｕｔを生じてこの駆動電流Ｉｏｕｔの値に応じた発光出力を生じる。

時刻ｔ８において、制御信号ＤＲＶＯＮがＬレベルに立ち下がり、これがインバータ６２で反転され、抵抗６３を介してデータ端子ＤＡがＨレベルに遷移する。これにより、発光サイリスタ２１０−２のアノード・カソード間電圧が略ゼロとなってこの発光サイリスタ２１０−２はオフし、ｈ部に示すように、駆動電流Ｉｏｕｔが略ゼロとなる。

時刻ｔ９において、制御信号Ｃ１がＨレベルになり、これがインバータ７２で反転され、クロック端子ＣＫ１から出力される第１クロックが、ｉ部に示すように、Ｌレベルに立ち下がる。これにより、走査サイリスタ１１０−３はターンオンする。

以下同様に、第１、第２クロック端子ＣＫ１，ＣＫ２から出力される第１、第２クロックの遷移と制御信号ＤＲＶＯＮのオン、オフとが順に発生して、発光サイリスタ２１０−３〜２１０−ｎを順次点灯することができる。

（３） ゲート電流の経路
図９は、図１中の走査回路部１００における走査サイリスタ１１０−１〜１１０−３の詳細動作を説明するための要部の回路図である。

図９において、Ｖｃｅ１はＰＮＰＴＲ１１１−２のコレクタ・エミッタ間電圧、Ｖｃｅ２はＰＮＰＴＲ１１３−２のコレクタ・エミッタ間電圧、及び、ＶｂｅはＮＰＮＴＲ１１４−３のベース・エミッタ間電圧である。

初段の走査サイリスタ１１０−１は、図７（ｃ）と同様に、２つのＰＮＰＴＲ１１１−１，１１３−１及び２つのＮＰＮＴＲ１１２−１，１１４−１により構成されている。同様に、２段目の走査サイリスタ１１０−２は、２つのＰＮＰＴＲ１１１−２，１１３−２及び２つのＮＰＮＴＲ１１２−２，１１４−２により構成され、３段目の走査サイリスタ１１０−３は、２つのＰＮＰＴＲ１１１−３，１１３−３及び２つのＮＰＮＴＲ１１２−３，１１４−３により構成されている。

なお、図９の回路図では、図示を簡略化する目的で、走査サイリスタ１１０−１〜１１０−３における第２ゲートＧＰ２とＶＤＤ電源との間の図１中の抵抗１４０−１〜１４０−３の図示を省略している。更に、走査サイリスタ１１０−２，１１０−３における第１ゲートＧＰ１とグランドＧＮＤとの間の抵抗１３０−２，１３０−３の図示を省略している。

前述したように、走査サイリスタ１１０−１のターンオン過程において、第１ゲートＧＰ１は電源電圧ＶＤＤと略等しいＨレベルとなり、クロック端子ＣＫ１をＬレベルにすることで、走査サイリスタ１１０−１にゲート電流を生じさせてこの走査サイリスタ１１０−１をターンオンする。

次いで、走査サイリスタ１１０−２のターンオン過程に移るのであるが、説明を簡略化するために、走査サイリスタ１１０−３のターンオン過程について取り上げる。この時、走査サイリスタ１１０−２はオンしており、目標とすべき走査サイリスタ１１０−３のターンオン過程において、誤ってその前段である走査サイリスタ１１０−１が再びオンしないことを説明する。これにより、一般性を失うことなく、前段から後段の走査サイリスタ１１０にオン状態が引き継がれることを説明することができる。

走査サイリスタ１１０−２が単独でオンとなる状態は、クロック端子ＣＫ１がＬレベルで、且つクロック端子ＣＫ２がＨレベルとなる間（即ち、図８における時刻ｔ６〜ｔ９間）に相当するものである。次いで、走査サイリスタ１１０−３をターンオンするために、図８のｉ部に示すように、クロック端子ＣＫ１をＬレベルに立ち下げる。

この時、走査サイリスタ１１０−２はオンしているので、ＰＮＰＴＲ１１１−２もまたオンしており、このエミッタ・コレクタ間電圧Ｖｃｅ１が小さく、理想的には略０Ｖとなっている。そのため、走査サイリスタ１１０−２における第２ゲートＧＰ２の電位は、電源電圧ＶＤＤに略等しい。

その結果、図９の破線矢印で示すように、ＶＤＤ電源に接続されている走査サイリスタ１１０−２のアノードＡから第２ゲートＧＰ２、抵抗１２０−３、走査サイリスタ１１０−３の第１ゲートＧＰ１、及びＮＰＮＴＲ１１４−３のベース・エミッタ間を通り、抵抗１５１を経由してクロック端子ＣＫ１に至る経路に電流Ｉ１が流れる。

ＮＰＮＴＲ１１４−３のベース・エミッタ間に電流Ｉ１が流れることで、このＮＰＮＴＲ１１４−３がオンすることになり、ＰＮＰＴＲ１１３−３のベース電位を降下させる。走査サイリスタ１１０−３の第２ゲートＧＰ２とＶＤＤ電源との間は、抵抗１４０−３により接続されており、その第２ゲートＧＰ２がＨレベルになっている。そのため、ＰＮＰＴＲ１１３−３のベース電位が降下することで、このベース・エミッタ間には電圧を生じ、ＰＮＰＴＲ１１３−３がオンすることになる。ＮＰＮＴＲ１１２−３のベース・エミッタ間においても同様であり、ＮＰＮＴＲ１１２−３もまたオンする。ＮＰＮＴＲ１１２−３がオンすると、このＮＰＮＴＲ１１２−３のコレクタ電位、即ちＰＮＰＴＲ１１１−３のベース電位が降下してこのＰＮＰＴＲ１１１−３のベース・エミッタ間に電圧を生じ、ＰＮＰＴＲ１１１−３もまたオンする。このような過程を経て、走査サイリスタ１１０−３がターンオンする。

この時の走査サイリスタ１１０−１における挙動を考察してみる。
前述した走査サイリスタ１１０−３のターンオン過程の始まる前において、走査サイリスタ１１０−１はオフしている。走査サイリスタ１１０−３をターンオンさせるために、クロック端子ＣＫ１がＬレベルになる。この時、走査サイリスタ１１０−１と走査サイリスタ１１０−２との間は、抵抗１２０−２を介して接続され、抵抗１２０−２の一端が走査サイリスタ１１０−１の第２ゲートＧＰ２に接続され、抵抗１２０−２の他端が走査サイリスタ１１０−２の第１ゲートＧＰ１に接続されている。

前述したように、走査サイリスタ１１０−２のオン状態においては、ＰＮＰＴＲ１１１−２がオン状態であり、このコレクタ・エミッタ間電圧Ｖｃｅ１は小さく、走査サイリスタ１１０−２の第２ゲートＧＰ２がＨレベルとなっている。又、ＰＮＰＴＲ１１３−２はオン状態であり、このコレクタ・エミッタ間電圧Ｖｃｅ２もまた小さい状態にある。この結果、走査サイリスタ１１０−２の第１ゲートＧＰ１はＨレベルになっている。この時、抵抗１２０−２を経由して走査サイリスタ１１０−２から走査サイリスタ１１０−１に流れるはずの電流Ｉ２の経路として、図９に一点鎖線で示す電流経路が考えられる。

前記電流Ｉ２の経路は、ＶＤＤ電源からＰＮＰＴＲ１１１−２のエミッタ・コレクタ間、ＰＮＰＴＲ１１３−２のエミッタ・コレクタ間、走査サイリスタ１１０−２の第１ゲートＧＰ１、抵抗１２０−２、走査サイリスタ１１０−１の第２ゲートＧＰ２、ＰＮＰＴＲ１１３−１のエミッタ・ベース間、ＮＰＮＴＲ１１４−１のコレクタ・エミッタ間、及び、抵抗１５１を経由してクロック端子ＣＫ１に至る経路である。ところが、走査サイリスタ１１０−１はオフ状態にあるので、ＮＰＮＴＲ１１４−１もまたオフ状態になっていて、このＮＰＮＴＲ１１４−１のコレクタ・エミッタ間には電流が流れず、前述した一点鎖線の電流Ｉ２は生じないことが判る。

このように、走査サイリスタ１１０−２のオン状態において、クロック端子ＣＫ１をＬレベルに遷移させた時、この後段の走査サイリスタ１１０−３はターンオンするが、前段の走査サイリスタ１１０−１はオンしない。

従来の走査回路部においては、走査方向を定める目的で各走査サイリスタのゲート間をダイオードを用いて接続している。そのため、着目している走査サイリスタの後段回路にはゲートトリガ電流が伝達されるものの、前段の走査サイリスタにはゲートトリガ電流が伝達されないことになり、前述した走査方向を定めることができる。しかし、その半面、前記ダイオードの順電圧分だけ動作電源電圧が増加してしまい、そのままでは３．３Ｖといった標準的な回路電圧の基で動作しえない特性になっている。

このような不具合を解消する目的で、従来技術では、走査サイリスタのカソードにアンダシュート電圧を発生させることで、前記電源電庄の不足を補うようにしていたのであるが、そのためには多数の回路要素を追加しなければならず、プリントヘッドがコストアップしてしまうという別の課題を招来してしまっていたのである。

そこで、本実施例１では、着目している走査サイリスタ１１０と後段の走査サイリスタ１１０との間を抵抗１２０により接続することにより、前述したダイオードの順電圧分だけ電源電圧が不足するという不具合を解消している。更に、着目の走査サイリスタ１１０の第２ゲートＧＰ２と後段の走査サイリスタ１１０の第１ゲートＧＰ１とを接続した構成にしているので、着目の走査サイリスタ１１０の後段側にはゲートトリガ電流を流すことができる一方で、着目の走査サイリスタ１１０から前段の走査サイリスタ１１０の側にはゲートトリガ電流を生じることは無く、走査方向を一方向に定めることができる。

（実施例１の効果）
本実施例１によれば、次の（ａ）〜（ｃ）のような効果がある。

（ａ） 従来構成の走査回路部の駆動においては、例えば、図１のクロック駆動回路７０の出力側にＣＲ微分回路をそれぞれ設けてアンダシュート波形を生成し、２個のクロック端子ＣＫ１，ＣＫ２から２相のクロックを出力している。この際、ＣＲ微分回路においては、直流成分を伝達することができないので、２個のクロック端子ＣＫ１，ＣＫ２に対して各２個の出力端子（＝合計４個の出力端子）、即ち、転送クロック当たり２個で合計４個の出力端子が必要であった。

これに対し、本実施例１によれば、図１のような回路構成にすることにより、クロック駆動回路７０におけるクロック端子数が転送クロック当たり１個で良く、従来構成と比べて所要端子の数を半減することができる。更に、従来構成のクロック駆動回路に備えていたキャパシタ等の外付け部品が不要になる。これにより、プリントヘッド１３におけるデータ転送速度を向上できることは勿論のこと、クロック駆動回路７０のクロック端子数の減少によって、回路規模の削減と、これによる低コスト化も期待できる。

（ｂ） 初段の走査サイリスタ１１０−１の第１ゲートＧＰ１は、第２クロック端子ＣＫ２に接続されているので、走査回路部１００用のスタート信号が不要になる。更に、前段の走査サイリスタ１１０における第２ゲートＧＰ２は、電気的接続手段としての抵抗１２０を介して後段の走査サイリスタ１１０における第１ゲートＧＰ１にそれぞれ接続されているので、２相の第１及び第２クロックの基でも走査回路部１００の走査方向を定めることができ、走査回路部１００の誤動作を防止できる。しかも、電源電圧ＶＤＤとして一般的な例えば３．３Ｖの電源によりプリントヘッド駆動を行うことができ、省電力化が可能になる。

（ｃ） 本実施例１の画像形成装置１によれば、プリントヘッド１３を採用しているので、スペース効率及び光取り出し効率に優れた高品質の画像形成装置１を提供することができる。即ち、プリントヘッド１３を用いることにより、本実施例１のフルカラーの画像形成装置１に限らず、モノクロ、マルチカラーの画像形成装置においても効果が得られるが、特に、露光装置としてのプリントヘッド１３を数多く必要とするフルカラーの画像形成装置１において一層大きな効果が得られる。

本発明の実施例２における画像形成装置１では、実施例１のプリントヘッド１３における回路構成の極性（即ち、Ｐ、Ｎの接続）を逆にした変形例を示すプリントヘッド１３Ａを採用している。以下、実施例１と異なる部分について説明する。

（実施例２のプリントヘッド）
図１０は、本発明の実施例２におけるプリントヘッド１３Ａの構成を示す回路図であり、実施例１を示す図１中の要素と共通の要素には共通の符号が付されている。

本実施例２のプリントヘッド１３Ａは、実施例１の走査回路部１００及び発光サイリスタアレイ２００とは異なる極性の走査回路部１００Ａ及び発光サイリスタアレイ２００Ａを有し、これらが実施例１と同様の複数の接続ケーブル８０（＝８０−１〜８０−３）及び複数の接続コネクタ９０（＝９０−１〜９０−６）を介して、実施例１の印刷制御部４０とは異なる構成の印刷制御部４０Ａに接続されている。走査回路部１００Ａ及び発光サイリスタアレイ２００Ａは、実施例１と同様に、ＶＤＤ電源（例えば、３．３Ｖ）により動作する構成になっている。

印刷制御部４０Ａは、実施例１のデータ駆動回路６０とは異なる構成の第１駆動回路（例えば、データ駆動回路）６０Ａと、実施例１と同様の第２駆動回路（例えば、クロック駆動回路）７０とを有している。データ駆動回路６０Ａは、ＶＤＤ電源により動作して発光サイリスタアレイ２００Ａ側の共通端子ＩＮをＨ／Ｌレベルに駆動する回路である。クロック駆動回路７０は、実施例１と同様に、ＶＤＤ電源により動作して走査回路部１００Ａを駆動するための２相の第１及び第２クロックを出力する回路である。

本実施例２において、発光サイリスタアレイ２００Ａを駆動する駆動装置は、実施例１と同様に、走査回路部１００Ａ、データ駆動回路６０Ａ、及びクロック駆動回路７０を有している。図１０では、データ駆動回路６０Ａ及びクロック駆動回路７０が印刷制御部４０Ａ内に配置された構成例が示されているが、実施例１の図６と同様に、データ駆動回路６０Ａ及びクロック駆動回路７０をプリントヘッド１３Ａ内に配置しても良い。

走査回路部１００Ａにより走査される発光サイリスタアレイ２００Ａは、実施例１とは異なる極性の３端子発光素子としての例えば複数段のＮゲート型発光サイリスタ２１０Ａ（＝２１０Ａ−１〜２１０Ａ−ｎ，・・・）を有し、これらの各発光サイリスタ２１０Ａの第１端子（例えば、アノード）が駆動電流Ｉｏｕｔを流す共通端子ＩＮを介して接続コネクタ９０−４に接続され、第２端子（例えば、カソード）がグランドＧＮＤに接続され、第１制御端子（例えば、ゲート）が走査回路部１００Ａの各出力端子Ｑ１〜Ｑｎに接続されている。発光サイリスタ２１０Ａ−１〜２１０Ａ−ｎ，・・・の総数は、実施離１と同様に、例えば、Ａ４サイズの用紙に１インチ当たり６００ドットの解像度で印刷可能なプリントヘッド１３Ａの場合、４９９２個であり、これらが配列されることになる。

走査回路部１００Ａは、クロック駆動回路７０から第１、第２クロック端子ＣＫ１，ＣＫ２、接続コネクタ９０−２，９０−３、接続ケーブル８０−２，８０−３、及び接続コネクタ９０−５，９０−６を介して供給される２相の第１及び第２クロックにより駆動され、発光サイリスタアレイ２００Ａにトリガ電流を流してオン／オフ動作させる回路である。この走査回路部１００Ａは、実施例１とは異なる極性の複数段の４端子スイッチ素子（例えば、ＰＮＰＮＰＮの６層からなり、Ｎ型層に接続されたＮゲートの２つの制御端子を有する４端子走査サイリスタ）１１０Ａ（＝１１０Ａ−１〜１１０Ａ−ｎ、例えばｎ＝４９９２）と、走査方向決定用の複数の電気的接続手段（例えば、実施例１と同様の抵抗）１２０（＝１２０−２〜１２０−ｎ）と、実施例１と同様の複数の抵抗１３０（＝１３０−２〜１３０−ｎ）と、実施例１と同様の複数の抵抗１４０（＝１４０−１〜１４０−ｎ）とを有し、自己走査型シフトレジスタにより構成されている。

各段の走査サイリスタ１１０Ａ（＝１１０Ａ−１〜１１０Ａ−ｎ）は、第３端子（例えば、アノード）、第４端子（例えば、カソード）、第２制御端子（例えば、第１ゲート）ＧＮ１、及び第３制御端子（例えば、第２ゲート）ＧＮ２を有し、カソードが、グランドＧＮＤに接続され、第１ゲートＧＮ１が、各出力端子Ｑ１〜Ｑｎを介して各段の発光サイリスタ２１０Ａのゲートに接続されると共に、各抵抗１３０（＝１３０−２〜１３０−ｎ）を介してＶＤＤ電源に接続され、第２ゲートＧＮ２が、各抵抗１４０（＝１４０−１〜１４０−ｎ）を介してグランドＧＮＤに接続されている。但し、初段の走査サイリスタ１１０−１の第１ゲートＧＮ１とＶＤＤ電源との間には、実施例１と同様に抵抗１３０が設けられていない。

奇数段の走査サイリスタ１１０Ａ−１，１１０Ａ−３，・・・，１１０Ａ−（ｎ−１）のアノードは、抵抗１５１を介して接続コネクタ９０−５に接続されている。偶数段の走査サイリスタ１１０Ａ−２，１１０Ａ−４，・・・，１１０Ａ−ｎのアノードは、抵抗１５２を介して接続コネクタ９０−６に接続されている。

初段の走査サイリスタ１１０Ａ−１の第１ゲートＧＮ１は、抵抗１５２を介して接続コネクタ９０−６に接続されている。初段から最終段までの走査サイリスタ１１０Ａ−１〜１１０Ａ−ｎにおいて、前段の走査サイリスタ１１０Ａの第２ゲートＧＮ２と、後段の走査サイリスタ１１０Ａの第１ゲートＧＮ１との間は、実施例１と同様に、各抵抗１２０（＝１２０−２〜１２０−ｎ）を介してそれぞれ接続されている。各抵抗１２０は、実施例１と同様に、走査サイリスタ１１０Ａ−１〜１１０Ａ−ｎが順次点灯する時の走査方向（例えば、図１０において右方向）を決定するために設けられている。

各段の走査サイリスタ１１０Ａと各段の発光サイリスタ２１０Ａとは、半導体素子として同様なレイヤ構造を有し、且つ同様な回路動作を行うものであるが、各段の発光サイリスタ２１０Ａは、主として発光機能を用いるものであるのに対して、各段の走査サイリスタ１１０Ａにおいては、発光機能を必要とされないので、その上層をメタル膜等の非透光性材料で覆うことで遮光して用いられる。

走査回路部１００Ａでは、実施例１と同様に、クロック駆動回路７０の第１及び第２クロック端子ＣＫ１，ＣＫ２から供給される２相の第１及び第２クロックに基づき、走査サイリスタ１１０Ａ−１〜１１０Ａ−ｎが択一的にオン状態となり、このオン状態が発光サイリスタアレイ２００Ａに伝達され、発光サイリスタ２１０Ａ−１〜２１０Ａ−ｎの内から発光すべき発光サイリスタ２１０Ａ−１〜２１０Ａ−ｎを指令する働きをする。この走査回路部１００Ａにおいて、オン状態となる各段の走査サイリスタ１１０Ａのオン状態が、２相の第１及び第２クロック毎に隣接の走査サイリスタ１１０Ａに伝達され、シフトレジスタと同様の回路動作が行われる構成になっている。

なお、２段目〜最終段の走査サイリスタ１１０Ａ−２〜１１０Ａ−ｎにおける各第１ゲートＧＮ１は、各抵抗１３０−２〜１３０−ｎを介してそれぞれＶＤＤ電源に接続されているが、初段の走査サイリスタ１１０Ａ−１における第１ゲートＧＮ１とＶＤＤ電源との間の抵抗１３０は削除されている。これは実施例１と同様に、部品点数を削減するための工夫であって、低コスト化への配慮が不要である場合には、初段の走査サイリスタ１１０Ａ−１における第１ゲートＧＮ１とＶＤＤ電源との間に抵抗１３０を設ける構成とすることもできる。

又、実施例１と同様に、各段の抵抗１３０（＝１３０−２〜１３０−ｎ）や抵抗１４０（＝１４０−１〜１４０−ｎ）は、走査回路部１００Ａの動作を確実にする目的で設けるものであるが、走査サイリスタ１１０Ａ（＝１１０Ａ−１〜１１０Ａ−ｎ）の特性によっては、そのいずれか一方、もしくは全部を省略することもできる。

前記発光サイリスタアレイ２００Ａに接続された複数のデータ駆動回路６０Ａは、実施例１とは異なる負論理の駆動指令信号である第１制御信号ＤＲＶＯＮ−Ｎを生成し、複数の発光サイリスタアレイ２００Ａを時分割駆動するためのデータとしての駆動電流Ｉｏｕｔを共通端子ＩＮに流す回路である。図１０においては、実施例１の図１と同様に、説明を簡略化するために１個のデータ駆動回路６０Ａのみが図示されている。

データ駆動回路６０Ａは、実施例１とは異なる制御信号ＤＲＶＯＮ−Ｎを生成するデータ制御回路６１Ａと、制御信号ＤＲＶＯＮ−Ｎを反転する実施例１と同様のインバータ６２と、実施例１と同様に、インバータ６２とデータ端子ＤＡとの間に接続された抵抗６３とを有している。

例えば、データ制御回路６１Ａから出力される制御信号ＤＲＶＯＮ−ＮがＨレベルの場合、ＰＭＯＳ６６ａがオフ状態、ＮＭＯＳ６６ｂがオン状態になり、抵抗６３、データ端子ＤＡ及び共通端子ＩＮを介して発光サイリスタ２１０ＡのアノードがＬレベルになる。そのため、発光サイリスタ２１０Ａのアノード・カソード間電圧が略ゼロとなって、共通端子ＩＮに流れる駆動電流Ｉｏｕｔがゼロとなり、発光サイリスタ２１０Ａ−１〜２１０Ａ−ｎを全て非発光状態にできる。

これに対し、制御信号ＤＲＶＯＮ−ＮがＬレベルの場合、ＰＭＯＳ６６ａがオン状態、ＮＭＯＳ６６ｂがオフ状態になり、抵抗６３、データ端子ＤＡ及び共通端子ＩＮを介して発光サイリスタ２１０ＡのアノードがＨレベルになる。これにより、発光サイリスタ２１０Ａ−１〜２１０Ａ−ｎのアノード・カソード間には、電源電圧ＶＤＤと略等しい電圧が印加されることになる。この時、発光サイリスタ２１０Ａ−１〜２１０Ａ−ｎ内の１つの発光サイリスタ２１０Ａに対して点灯指令がされると、ＶＤＤ電源からＰＭＯＳ６２ａ、抵抗６３、データ端子ＤＡ、共通端子ＩＮ、及び発光サイリスタ２１０Ａのアノード・カソード端子間を経由してグランドＧＮＤに至る経路に駆動電流Ｉｏｕｔが流れ、その発光サイリスタ２１０Ａが点灯する。

（実施例２の走査サイリスタ）
図１１（ａ）〜（ｃ）は、図１０中の走査サイリスタ１１０Ａを示す構成図である。

図１１（ａ）は、走査サイリスタ１１０Ａの回路シンボルを示し、アノードＡ、カソードＫ、第１ゲートＧＮ１、及び第２ゲートＧＮ２の４つの端子を有している。

図１１（ｂ）は、走査サイリスタ１１０Ａの断面構造を示す図である。走査サイリスタ１１０Ａは、例えば、公知のＭＯ−ＣＶＤ法により、Ｎ型ＧａＡｓウェハ基材１１５ａの上層に、所定の結晶をエピタキシャル成長させることで製造される。

即ち、Ｎ型ＧａＡｓウェハ基材１１５ａの上層に、ＡｌＧａＡｓ材料にＮ型不純物を含ませたＮ型層１１５ｂと、Ｐ型不純物を含ませ成層したＰ型層１１５ｃと、Ｎ型不純物を含ませたＮ型層１１５ｄと、Ｐ型不純物を含ませ成層したＰ型層１１５ｅと、Ｎ型不純物を含ませたＮ型層１１５ｆと、Ｐ型不純物を含ませ成層したＰ型層１１５ｇとを順に積層させたＰＮＰＮＰＮの６層構造のウェハを形成する。次に、公知のエッチング法を用いて溝部を形成することで、素子分離を行う。

前記エッチングの過程で、Ｎ型層１１５ｄの一部の領域を露出させ、この領域に金属配線を形成して第２ゲートＧＮ２を形成する。同様に、前記エッチングの過程でＮ型層１１５ｆの一部の領域を露出させ、この領域に金属配線を形成して第１ゲートＧＮｌを形成する。更に、最上層となるＰ型層１１５ｇの一部の領域を露出させ、この領域の一部に金属配線を形成してアノードＡを形成する。その後、Ｎ型ＧａＡｓウェハ基材１１５ａの底面に金属電極を形成して、カソードＫを形成する。

なお、図１１（ｂ）に示す構成は、Ｎ型ＧａＡｓウェハ基材１１５ａを用いているが、これはー構成例であって、Ｎ型層１１５ｂ上層の一部を露出させてこれに金属電極を形成してカソードＫとすることも可能である。あるいは、Ｎ型ＧａＡｓウェハ基材１１５ａに代えて、半絶縁性ＧａＡｓ基板やシリコンウェハ基板等を用いることも可能である。

図１１（ｃ）は、図１１（ｂ）と対比させて描いた走査サイリスタ１１０Ａの等価回路図である。走査サイリスタ１１０Ａは、２つのＮＰＮＴＲ１１６，１１８と、２つのＰＮＰＴＲ１１７，１１９とにより構成されている。ＰＮＰＴＲ１１９のエミッタが走査サイリスタ１１０ＡのアノードＡに相当し、ＰＮＰＴＲ１１９のベースが走査サイリスタ１１０Ａの第１ゲートＧＮ１に相当し、ＰＮＰＴＲ１１７のベースが走査サイリスタ１１０Ａの第２ゲートＧＮ２に相当し、ＮＰＮＴＲ１１６のエミッタが走査サイリスタ１１０ＡのカソードＫに相当している。

又、ＰＮＰＴＲ１１９のコレクタが、ＮＰＮＴＲ１１８のベースとＮＰＮＴＲ１１７のエミッタに接続され、ＰＮＰＴＲ１１９のベースが、ＮＰＮＴＲ１１８のコレクタに接続され、ＰＮＰＴＲ１１７のベースが、ＮＰＮＴＲ１１８のエミッタとＮＰＮＴＲ１１６のコレクタに接続され、ＰＮＰＴＲ１１７のコレクタが、ＮＰＮＴＲ１１６のベースに接続されている。

なお、図１１に示した走査サイリスタ１１０Ａでは、ＧａＡｓウェハ基材１１５ａ上にＡｌＧａＡｓ層を構成したものであるが、これに限定されるものではなく、ＧａＰ、ＧａＡｓＰ、ＡｌＧａＩｎＰ、ＩｎＧａＡｓＰ等といった材料を用いるものであっても良く、あるいは、サファイヤ基板上にＧａＮやＡｌＧａＮ、ＩｎＧａＮ等といった材料を成膜したものであっても良い。

（実施例２の発光サイリスタ）
図１０中の発光サイリスタ２１０Ａとしては、図１１に示したＰＮＰＮＰＮの６層からなる４端子サイリスタを用いることもできるが、図１１に示したＰＮＰＮＰＮの６層構造のウェハを元に、図１０に示したような３端子サイリスタとして構成することもできる。

これについて説明すると、図１１に示したＰ型層１１５ｇ及びＮ型層１１５ｆをエッチング法により選択的に除去することで、Ｎ型層１１５ｂ、Ｐ型層１１５ｃ、Ｎ型層１１５ｄ、及びＰ型層１１５ｅからなるＰＮＰＮの４層を得ることができる。次いで、Ｐ型層１１５ｅの一部の領域を除去してＮ型層１１５ｄを露出させ、これに金属電極を形成してゲートとする。更に、Ｐ型層１１５ｅの一部の領域を除去すると共に、このＰ型層１１５ｅの上部に金属電極を形成してアノードとする。このようにして発光サイリスタ２１０Ａを形成することができる。

（実施例２のプリントヘッドの概略動作）
図１０のプリントヘッド１３Ａにおいて、クロック制御回路７１から出力される制御信号Ｃ１，Ｃ２の内、制御信号Ｃ１がＬレベルになると、これがインバータ７２で反転され、Ｈレベルの第１クロックがクロック端子ＣＫ１から出力される。この第１クロックは、接続コネクタ９０−２、接続ケーブル８０−２、接続コネクタ９０−５、及び抵抗１５１を介して、走査サイリスタ１１０Ａ−１のアノードへ供給されるので、このアノードがＨレベルになる。制御信号Ｃ２がＬレベルになると、これがインバータ７３で反転され、Ｈレベルの第２クロックがクロック端子ＣＫ２から出力される。この第２クロックは、接続コネクタ９０−３、接続ケーブル８０−３、接続コネクタ９０−６、及び抵抗１５２を介して走査サイリスタ１１０Ａ−１の第１ゲートＧＮ１へ供給されるので、この第１ゲートＧＮ１がＨレベルになる。これにより、走査サイリスタ１１０Ａ−１がオン状態になって走査回路部１００Ａがシフト動作を開始し、次段以降の走査サイリスタ１１０Ａ−２〜１１０Ａ−ｎの第１ゲートＧＮ１が順にＨレベルになって順次オンして行く。

発光サイリスタ２１０Ａ−１〜２１０Ａ−ｎの動作を考えるにあたり、走査サイリスタ１１０Ａ−１〜１１０Ａ−ｎのオンしている走査サイリスタ（例えば、１１０Ａ−２）に着目すると、その第１ゲートＧＮｌがグランド電位に略等しいＬレベルになっている。一方、走査サイリスタ１１０Ａ−２の第１ゲートＧＮ１と、発光サイリスタ２１０Ａ−２のゲートとは、それぞれ接続されているため、走査サイリスタ１１０Ａ−２の第１ゲートＧＮ１と発光サイリスタ２１０Ａ−２のゲートとが同電位となる。

発光サイリスタ２１０Ａ−２のカソードは、グランドＧＮＤに接続されており、そのアノードがＨレベルにされると、この発光サイリスタ２１０Ａ−２のアノード・カソード間に電圧が印加される。この時、発光指令されている発光サイリスタ２１０Ａ−２のゲートのみが選択的にＬレベルにされるので、この発光サイリスタ２１０Ａ−２のアノードからゲート間にトリガ電流を生じ、この発光サイリスタ２１０Ａ−２がターンオンすることになる。この際、発光サイリスタ２１０Ａ−２のカソードに流れる電流は、データ端子ＤＡから流出する電流（即ち、駆動電流Ｉｏｕｔ）であって、その発光サイリスタ２１０Ａ−２が発光状態となって駆動電流Ｉｏｕｔの値に応じた光出力を生じる。

（実施例２のプリントヘッドの詳細動作）
図１２は、図１０のプリントヘッド１３Ａの詳細な動作を示すタイミングチャートである。

この図１２では、実施例１と同様に、図２の画像形成装置１での印刷動作時における１ライン走査において、図１０の発光サイリスタ２１０Ａ−１〜２１０Ａ−ｎ（例えば、ｎ＝６）を順次点灯させる場合の動作波形が示されている。

本実施例２のように、走査サイリスタ１１０Ａを用いた走査回路部１００Ａの場合、実施例１と同様に、クロック端子ＣＫ１，ＣＫ２から供給される２相のクロックが用いられ、この２相のクロックは、クロック駆動回路７０Ａから出力される。

図１０のタイミングチャートにおいて、左端部に示す時刻ｔ１の状態においては、クロック駆動回路７０Ａ内のクロック制御回路７１から出力される制御信号Ｃ１，Ｃ２がＨレベルになる。Ｈレベルの制御信号Ｃ１は、インバータ７２で反転され、クロック端子ＣＫ１から出力される第１クロックがＬレベルになる。このＬレベルは、走査回路部１００Ａ側の抵抗１５１を介して、奇数段の走査サイリスタ１１０Ａ−１，１１０Ａ−３，・・・，１１０Ａ−（ｎ−１）のアノードへ送られる。これにより、奇数段の走査サイリスタ１１０Ａ−１，１１０Ａ−３，・・・，１１０Ａ−（ｎ−１）の組のアノード・カソード間電圧は略ゼロとなり、そのカソード電流が遮断されて奇数段の走査サイリスタ１１０Ａ−１，１１０Ａ−３，・・・，１１０Ａ−（ｎ−１）の組がオフ状態になる。

この時、Ｈレベルの制御信号Ｃ２もインバータ７３で反転され、クロック端子ＣＫ２から出力される第２クロックが、ａ部に示すように、Ｌレベルになる。このＬレベルは、抵抗１５２を介して、偶数段の走査サイリスタ１１０Ａ−２，１１０Ａ−４，・・・，１１０Ａ−ｎのアノードへ送られる。これにより、偶数段の走査サイリスタ１１０Ａ−２，１１０Ａ−４，・・・，１１０Ａ−ｎの組のアノード・カソード間電圧は略ゼロとなり、そのカソード電流が遮断されて偶数段の走査サイリスタ１１０Ａ−２，１１０Ａ−４，・・・，１１０Ａ−ｎの組もまたオフ状態になる。

又、時刻ｔ１では、データ制御回路６１Ａから出力される制御信号ＤＲＶＯＮ−Ｎは、Ｈレベルであり、これがインバータ６２で反転され、抵抗６３を介してデータ端子ＤＡがＬレベルになる。そのため、共通端子ＩＮを介して発光サイリスタ２１０Ａ（＝２１０Ａ−１〜２１０Ａ−ｎ）のアノードがＬレベルであり、アノード・カソード間電圧は略ゼロとなってそのカソード電流が遮断され、発光サイリスタ２１０Ａ−１〜２１０Ａ−ｎもまたオフ状態になる。以下、

（１） 初段（１段目）走査サイリスタ１１０Ａ−１のターンオン過程
（２） ２段目走査サイリスタ１１０Ａ−２のターンオン過程
（３） ゲート電流の経路
について説明する。

（１） 初段（１段目）走査サイリスタ１１０Ａ−１のターンオン過程
図１２に時刻ｔ２において、制御信号Ｃ１がＬレベルとなり、これがインバータ７２で反転され、クロック端子ＣＫ１から出力される第１クロックが、ｂ部に示すように、Ｈレベルに立ち上がる。この時、制御信号Ｃ２はＨレベルであり、これがインバータ７３で反転され、クロック端子ＣＫ２から出力される第２クロックがＬレベルのままである。Ｈレベルのクロック端子ＣＫ１から抵抗１５１、及び走査サイリスタ１１０Ａ−１のアノード・第１ゲートＧＮ１間を通り、抵抗１５２を介してクロック端子ＣＫ２に至る経路に電流を生じ、この電流をトリガ電流として走査サイリスタ１１０Ａ−１がターンオンすることになる。

典型的な設計例では、発光サイリスタ１１０Ａ−１をオンさせようとする時、このアノード・第１ゲートＧＮ１間電圧が略１．６Ｖである。又、電源電圧ＶＤＤは３．３Ｖであって、前記クロック端子ＣＫ１のＨレベル電圧が電源電圧ＶＤＤと略等しく、発光サイリスタ１１０Ａ−１にゲート電流を生じさせるのに十分な値となっている。

そのため、実施例１と同様に、発光サイリスタ１１０Ａ−１をターンオンさせようとするとき、このカソードには従来技術のようなアンダシュート波形を与える必要はない。それ故、図１０のクロック駆動回路７０には、従来技術で用いられている微分回路からなるアンダシュート発生回路を設ける必要がなく、それを構成するためにクロック端子当たり２個の出力端子を設ける必要もなく、経済性に優れた構成が実現されている。

前記時刻ｔ２の直後に走査サイリスタ１１０Ａ−１がオンすると、この第１ゲートＧＮ１の電位がカソード電位に略等しいものとなる。

時刻ｔ３において、データ駆動回路６０Ａ内のデータ制御回路６１Ａから出力される制御信号ＤＲＶＯＮ−ＮがＬレベルに立ち下がり、これがインバータ６２で反転され、抵抗６３を介してデータ端子ＤＡがＨレベルに遷移する。この時、走査サイリスタ１１０Ａ−１はオンしているので、この第１ゲートＧＮ１に対してゲート電位を共有している発光サイリスタ２１０Ａ−１のゲート電位がＬレベルである。そのため、発光サイリスタ２１０Ａ−１のアノードからゲートに向けてゲート電流が流れる。これにより、発光サイリスタ２１０Ａ−１がオンし、このアノードには、ｃ部に示すように、駆動電流Ｉｏｕｔを生じ、この駆動電流Ｉｏｕｔの値に応じた発光出力を生じる。

時刻ｔ４において、制御信号ＤＲＶＯＮ−ＮがＨレベルに立ち上がり、これがインバータ６２で反転され、抵抗６３を介してデータ端子ＤＡがＬレベルに遷移する。これにより、共通端子ＩＮを介して、発光サイリスタ２１０Ａ−１のアノード・カソード間電圧は略ゼロとなってオフし、ｄ部に示すように、駆動電流Ｉｏｕｔが略ゼロとなる。

本実施例２では、実施例１と同様に、発光サイリスタ２１０Ａ−１を発光させて、図２中の感光体ドラム１１上に潜像を形成することができる。この時の露光エネルギー量は、前記駆動電流Ｉｏｕｔの値に応じて定まる発光パワーと露光時間（＝ｔ４−ｔ３）との積であり、発光サイリスタ２１０Ａ−１等に製造ばらつきに起因する発光効率の差があったとしても、前記露光時間を素子毎に調整することで、露光エネルギー量のばらつきを補正することができる。又、発光サイリスタ２１０Ａ−１を発光させる必要のない場合には、時刻ｔ３から時刻ｔ４の間の制御信号ＤＲＶＯＮ−ＮをＨレベルのままとする。このように、制御信号ＤＲＶＯＮ−Ｎによって発光サイリスタ２１０Ａの発光の有無もまた制御することができる。

（２） ２段目走査サイリスタ１１０Ａ−２のターンオン過程
時刻ｔ５において、制御信号Ｃ２がＬレベルに立ち下がり、これがインバータ７３で反転され、ｅ部に示すように、クロック端子ＣＫ２から出力される第２クロックがＨレベルに立ち上がる。

時刻ｔ５の直前において、クロック端子ＣＫｌから出力される第１クロックはＨレベルとなり、走査サイリスタ１１０Ａ−１がオン状態である。そのため、クロック端子ＣＫ２がＨレベルとなることで、走査サイリスタ１１０Ａ−２のアノード・第１ゲートＧＮ１間から抵抗１２０−２、及び発光サイリスタ１１０Ａ−１の第２ゲートＧＮ２・カソード間を経由してグランドＧＮＤに至る経路にトリガ電流が流れ、発光サイリスタ２１０Ａ−２がターンオンする。

時刻ｔ６において、制御信号Ｃ１がＨレベルに立ち上がり、これがインバータ７２で反転され、ｆ部に示すように、クロック端子ＣＫ１から出力される第１パルスがＬレベルに立ち下がる。これにより、抵抗１５１を介して走査サイリスタ１１０Ａ−１のアノード電位が降下し、アノード・カソード間電圧が急激に減少して、この走査サイリスタ１１０Ａ−１はターンオフする。

時刻ｔ７において、制御信号ＤＲＶＯＮ−ＮがＬレベルに立ち下がり、これがインバータ６２で反転され、抵抗６３を介してデータ端子ＤＡがＨレベルに遷移する。データ端子ＤＡがＨレベルに遷移すると、共通端子ＩＮを介して発光サイリスタ２１０Ａ−２のアノード・カソード間には、電源電圧ＶＤＤと略等しい電圧が印加される。

前述したように、時刻ｔ５においては走査サイリスタ１１０Ａ−２がオン状態にあり、走査サイリスタ１１０Ａ−１がオフ状態になっている。このように、走査サイリスタ１１０Ａ−２はオンしているので、この走査サイリスタ１１０Ａ−２の第１ゲートＧＮ１に対してゲート電位を共有している発光サイリスタ２１０Ａ−２がオンし、このカソードには、ｇ部に示すように、駆動電流Ｉｏｕｔを生じてこの駆動電流Ｉｏｕｔの値に応じた発光出力を生じる。

時刻ｔ８において、制御信号ＤＲＶＯＮ−ＮがＨレベルに立ち上がり、これがインバータ６２で反転され、抵抗６３を介してデータ端子ＤＡがＬレベルに遷移する。これにより、発光サイリスタ２１０Ａ−２のアノード・カソード間電圧が略ゼロとなってこの発光サイリスタ２１０Ａ−２はオフし、ｈ部に示すように、駆動電流Ｉｏｕｔが略ゼロとなる。

時刻ｔ９において、制御信号Ｃ１がＬレベルになり、これがインバータ７２で反転され、クロック端子ＣＫ１から出力される第１クロックが、ｉ部に示すように、Ｈレベルに立ち上がる。これにより、走査サイリスタ１１０Ａ−３はターンオンする。

以下同様に、第１、第２クロック端子ＣＫ１，ＣＫ２から出力される第１、第２クロックの遷移と制御信号ＤＲＶＯＮ−Ｎのオン、オフとが順に発生して、発光サイリスタ２１０Ａ−３〜２１０Ａ−ｎを順次点灯することができる。

（３） ゲート電流の経路
図１３は、図１０中の走査回路部１００Ａにおける走査サイリスタ１１０Ａ−１〜１１０Ａ−３の詳細動作を説明するための要部の回路図である。

図１３において、Ｖｃｅ１１はＮＰＮＴＲ１１８−２のコレクタ・エミッタ間電圧、Ｖｃｅ１２はＮＰＮＴＲ１１６−２のコレクタ・エミッタ間電圧、及び、Ｖｂｅ１０はＰＮＰＴＲ１１９−３のベース・エミッタ間電圧である。

初段の走査サイリスタ１１０Ａ−１は、図１１（ｃ）と同様に、２つのＮＰＮＴＲ１１６−１，１１８−１及び２つのＰＮＰＴＲ１１７−１，１１９−１により構成されている。同様に、２段目の走査サイリスタ１１０Ａ−２は、２つのＮＰＮＴＲ１１６−２，１１８−２及び２つのＰＮＰＴＲ１１７−２，１１９−２により構成され、３段目の走査サイリスタ１１０Ａ−３は、２つのＮＰＮＴＲ１１６−３，１１８−３及び２つのＰＮＰＴＲ１１７−３，１１９−３により構成されている。

なお、図１３の回路図では、図示を簡略化する目的で、走査サイリスタ１１０Ａ−１〜１１０Ａ−３における第２ゲートＧＮ２とグランドＧＮＤとの間の図１０中の抵抗１４０−１〜１４０−３の図示を省略している。更に、走査サイリスタ１１０Ａ−２，１１０Ａ−３における第１ゲートＧＮ１とＶＤＤ電源との間の抵抗１３０−２，１３０−３の図示を省略している。

前述したように、走査サイリスタ１１０Ａ−１のターンオン過程において、第１ゲートＧＮ１はグランド電位と略等しいＬレベルとなり、クロック端子ＣＫ１をＨレベルにすることで、走査サイリスタ１１０Ａ−１にゲート電流を生じさせてこの走査サイリスタ１１０Ａ−１をターンオンする。

次いで、走査サイリスタ１１０Ａ−２のターンオン過程に移るのであるが、説明を簡略化するために、走査サイリスタ１１０Ａ−３のターンオン過程について取り上げる。この時、走査サイリスタ１１０Ａ−２はオンしており、目標とすべき走査サイリスタ１１０Ａ−３のターンオン過程において、誤ってその前段である走査サイリスタ１１０Ａ−１が再びオンしないことを説明する。これにより、一般性を失うことなく、前段から後段の走査サイリスタ１１０Ａにオン状態が引き継がれることを説明することができる。

走査サイリスタ１１０Ａ−２が単独でオンとなる状態は、図１２における時刻ｔ６から時刻ｔ９の状態に相当するものであって、制御信号Ｃ１がＨレベル、クロック端子ＣＫ１がＬレベルになっている。次いで、走査サイリスタ１１０Ａ−３をターンオンするために、図１２のｉ部に示すように、制御信号Ｃ１をＬレベルとし、クロック端子ＣＫ１をＨレベルに立ち上げる。

この時、走査サイリスタ１１０Ａ−２はオンしているので、ＮＰＮＴＲ１１６−２もまたオンしており、このエミッタ・コレクタ間電圧Ｖｃｅ１２が小さく、理想的には略０Ｖとなっている。そのため、走査サイリスタ１１０Ａ−２における第２ゲートＧＮ２の電位は、グランド電位に略等しい。

その結果、図１３の破線矢印で示すように、Ｈレベルであるクロック端子ＣＫ１から、抵抗１５１を通り、走査サイリスタ１１０Ａ−３のアノードからＰＮＰＴＲ１１９−３のエミッタ・ベース間を通り、第１ゲートＧＮ１、抵抗１２０−３、走査サイリスタ１１０Ａ−２の第２ゲートＧＮ２、及びＮＰＮＴＲ１１６−２のコレクタ・エミッタ間を経由して、グランドＧＮＤに至る経路に電流Ｉ１１が流れる。

ＰＮＰＴＲ１１９−３のエミッタ・ベース間に電流Ｉ１１が流れることで、このＰＮＰＴＲ１１９−３がオンすることになり、ＰＮＰＴＲ１１９−３にコレクタ電流を生じる。このコレクタ電流の一部は、ＮＰＮＴＲ１１８−３のベースにも流入して、走査サイリスタ１１０Ａ−３の第２ゲートＧＮ２に至る。図１３においては図示を省略しているが、図１０に示すように、走査サイリスタ１１０Ａ−３の第２ゲートＧＮ２は抵抗１４０−３を介してグランドＧＮＤに接続されているので、この走査サイリスタ１１０Ａ−３の第２ゲートＧＮ２に到達した電流の一部がグランドＧＮＤに流れる。

このように、ＮＰＮＴＲ１１８−３のベースに電流が流れることで、このＮＰＮＴＲ１１８−３がオン状態になる。これと同時に、ＰＮＰＴＲ１１９−３のコレクタ電流の一部は、ＰＮＰＴＲ１１７−３のエミッタに至り、このＰＮＰＴＲ１１７−３のベースを経由して、図示しない抵抗１４０−３を介してグランドＧＮＤに至る。この結果、ＰＮＰＴＲ１１７−３もまたオン状態になる。更に、ＰＮＰＴＲ１１７−３がオンすることで、このコレクタ電流がＮＰＮＴＲ１１６−３のベースに流入して、ＮＰＮＴＲ１１６−３をオンさせる。このような過程を経て、走査サイリスタ１１０Ａ−３がターンオンする。

この時の走査サイリスタ１１０Ａ−１における挙動を考察してみる。
前述した走査サイリスタ１１０Ａ−３のターンオン過程の始まる前において、走査サイリスタ１１０Ａ−１はオフしている。走査サイリスタ１１０Ａ−３をターンオンさせるために、クロック端子ＣＫ１がＨレベルにされる。この時、走査サイリスタ１１０Ａ−１と走査サイリスタ１１０Ａ−２の間は、抵抗１２０−２を介して接続されており、抵抗１２０−２の一端が走査サイリスタ１１０Ａ−１の第２ゲート端子ＧＮ２に接続され、抵抗１２０−２の他端が走査サイリスタ１１０Ａ−２の第１ゲートＧＮ１に接続されている。

前述したように、走査サイリスタ１１０Ａ−２のオン状態においては、ＮＰＮＴＲ１１８−２がオン状態であり、このコレクタ・エミッタ間電圧Ｖｃｅ１１が小さく、又、ＮＰＮＴＲ１１６−２がオン状態であり、このコレクタ・エミッタ間電圧Ｖｃｅ１２もまた小さく、走査サイリスタ１１０Ａ−２の第１ゲートＧＮ１はＬレベルとなっている。

この時、抵抗１２０−２を経由して走査サイリスタ１１０Ａ−１から走査サイリスタ１１０Ａ−２に流れるはずの電流経路として、図１３に一点鎖線で示す電流Ｉ１２の経路が考えられる。

電流Ｉ１２は、Ｈレベルであるクロック端子ＣＫ１から抵抗１５１を経由して、走査サイリスタ１１０Ａ−１のＰＮＰＴＲ１１９−１のエミッタ・ベース間、ＮＰＮＴＲ１１８−１のコレクタ・エミッタ間、走査サイリスタ１１０Ａ−１の第２ゲートＧＮ２、抵抗１２０−２、走査サイリスタ１１０Ａ−２の第１ゲートＧＮ１、ＮＰＮＴＲ１１８−２のコレクタ・エミッタ間、及びＮＰＮＴＲ１１６−２のコレクタ・エミッタ間を経由して、グランドＧＮＤに至る経路を通る。ところが、走査サイリスタ１１０Ａ−１はオフ状態であるので、ＮＰＮＴＲ１１８−１もまたオフ状態になっていて、このＮＰＮＴＲ１１８−１のコレクタ・エミッタ間には電流が流れず、前述した一点鎖線の電流Ｉ１２が生じないことが判る。

このように、走査サイリスタ１１０Ａ−２のオン状態において、クロック端子ＣＫｌをＨレベルに遷移させた時、その後段に位置する走査サイリスタ１１０Ａ−３はターンオンするが、その前段に位置する走査サイリスタ１１０Ａ−１はオンしない。

従来の走査回路部においては、走査方向を定める目的で各走査サイリスタのゲート間をダイオードを用いて接続している。そのため、着目している走査サイリスタの後段回路にはゲートトリガ電流が伝達されるものの、前段の走査サイリスタにはゲートトリガ電流が伝達されないことになり、前述した走査方向を定めることができる。しかし、その半面、前記ダイオードの順電圧分だけ動作電源電圧が増加してしまい、そのままでは３．３Ｖといった標準的な回路電圧のもとで動作しえない特性になっている。

このような不具合を解消する目的で、従来技術では、走査サイリスタのカソードにアンダシュート電圧を発生させることで、前記電源電庄の不足を補うようにしていたのであるが、そのためには多数の回路要素を追加しなければならず、プリントヘッドがコストアップしてしまうという別の課題を招来してしまっていたのである。

そこで、本実施例２では、実施例１と同様に、着目している走査サイリスタ１１０Ａと後段の走査サイリスタ１１０Ａとの間を抵抗１２０により接続することにより、前述したダイオードの順電圧分だけ電源電圧が不足するという不具合を解消している。更に、着目の走査サイリスタ１１０Ａの第２ゲートＧＮ２と後段の走査サイリスタ１１０Ａの第１ゲートＧＮ１とを接続した構成にしているので、着目の走査サイリスタ１１０Ａの後段側にはゲートトリガ電流を流すことができる一方で、着目の走査サイリスタ１１０Ａから前段の走査サイリスタ１１０Ａの側にはゲートトリガ電流を生じることは無く、走査方向を一方向に定めることができる。

（実施例２の効果）の説明
本実施例２によれば、次の（Ａ）〜（Ｃ）のような効果がある。

（Ａ） 本実施例２によれば、図１０のような回路構成にすることにより、実施例１の効果（ａ）と同様に、クロック駆動回路７０におけるクロック端子数が転送クロック当たり１個で良く、従来構成と比べて所要端子の数を半減することができる。更に、従来構成のクロック駆動回路に備えていたキャパシタ等の外付け部品が不要になる。これにより、プリントヘッド１３Ａにおけるデータ転送速度を向上できることは勿論のこと、クロック駆動回路７０のクロック端子数の減少によって、回路規模の削減と、これによる低コスト化も期待できる。

（Ｂ） 本実施例２によれば、実施例１の効果（ｂ）と同様に、初段の走査サイリスタ１１０Ａ−１の第１ゲートＧＮ１は、第２クロック端子ＣＫ２に接続されているので、走査回路部１００Ａ用のスタート信号が不要になる。更に、前段の走査サイリスタ１１０Ａにおける第２ゲートＧＮ２は、電気的接続手段としての抵抗１２０を介して後段の走査サイリスタ１１０Ａにおける第１ゲートＧＮ１にそれぞれ接続されているので、２相の第１及び第２クロックの基でも走査回路部１００Ａの走査方向を定めることができ、走査回路部１００Ａの誤動作を防止できる。しかも、電源電圧ＶＤＤとして一般的な例えば３．３Ｖの電源によりプリントヘッド駆動を行うことができ、省電力化が可能になる。

（Ｃ） 本実施例２の画像形成装置１によれば、プリントヘッド１３Ａを採用しているので、実施例１の効果（ｃ）と同様の効果がある。

（実施例１、２の変形例）
本発明は、上記実施例１、２に限定されず、種々の利用形態や変形が可能である。この利用形態や変形例としては、例えば、次の（Ｉ）、（ＩＩ）のようなものがある。

（Ｉ） 実施例１、２において、光源として用いられる発光サイリスタ２１０，２１０Ａに適用した場合について説明したが、本発明は、サイリスタをスイッチング素子として用い、このスイッチング素子に例えば直列に接続された他の素子（例えば、有機エレクトロルミネセンス素子（以下「有機ＥＬ素子」という。）、表示素子等）への電圧印加制御を行う場合にも適用可能である。例えば、有機ＥＬ素子のアレイで構成される有機ＥＬプリントヘッドを備えたプリンタ、表示素子の列を有する表示装置等において利用することができる。

（ＩＩ） 表示素子（例えば、列状あるいはマトリクス状に配列された表示素子）の駆動（即ち、電圧印加の制御）のためスイッチング素子としても用いられるサイリスタにも適用可能である。

１ 画像形成装置
１３，１３Ａ プリントヘッド
４０，４０Ａ 印刷制御部
６０，６０Ａ データ駆動回路
５２ 駆動装置
６２，７２，７３ インバータ
７０ クロック駆動回路
１００，１００Ａ 走査回路部
１１０，１１０−１〜１１０−ｎ，１１０Ａ、１１０Ａ−１〜１１０Ａ−ｎ 走査サイリスタ
１２０，１２０−２〜１２０−ｎ 抵抗
２００，２００Ａ 発光サイリスタアレイ
２１０，２１０−１〜２１０−ｎ，２１０Ａ，２１０Ａ−１〜２１０Ａ−ｎ 発光サイリスタ

Claims (6)

1. 第１端子と、第２端子と、前記第１端子及び前記第２端子間をオン／オフ制御する第１制御端子と、をそれぞれ有する複数段の発光サイリスタにおける前記第１端子が電源に共通接続されると共に前記第２端子が共通端子に共通接続された発光サイリスタアレイを駆動する駆動装置であって、
   前記電源により動作して前記共通端子を高／低論理レベルに駆動する第１駆動回路と、
   第３端子と、第４端子と、前記第３端子及び前記第４端子間をそれぞれオン／オフ制御する第２制御端子及び第３制御端子と、をそれぞれ有する複数段の走査サイリスタにおける各段の前記第３端子が前記電源に共通接続されると共に、各段の前記第２制御端子が各段の前記発光サイリスタにおける前記第１制御端子にそれぞれ接続され、前記各段の発光サイリスタを順に走査する走査回路部と、
   前記電源により動作して前記走査回路部を駆動するための第１クロック信号及び第２クロック信号を生成し、第１クロック端子及び第２クロック端子からそれぞれ出力する第２駆動回路とを備え、
   奇数段の前記走査サイリスタにおける前記第４端子は、前記第１クロック端子に共通接続され、偶数段の前記走査サイリスタにおける前記第４端子は、前記第２クロック端子に共通接続され、初段の前記走査サイリスタにおける前記第２制御端子は、前記第２クック端子に接続され、前段の前記走査サイリスタにおける前記第３制御端子は、電気的接続手段を介して後段の前記走査サイリスタにおける前記第２制御端子にそれぞれ接続されていることを特徴とする駆動装置。
2. 第１端子と、第２端子と、前記第１端子及び前記第２端子間をオン／オフ制御する第１制御端子と、をそれぞれ有する複数段の発光サイリスタにおける前記第１端子が共通端子に共通接続されると共に前記第２端子がグランドに共通接続された発光サイリスタアレイを駆動する駆動装置であって、
   電源により動作して前記共通端子を高／低論理レベルに駆動する第１駆動回路と、
   第３端子と、第４端子と、前記第３端子及び前記第４端子間をそれぞれオン／オフ制御する第２制御端子及び第３制御端子と、をそれぞれ有する複数段の走査サイリスタにおける各段の前記第４端子が前記グランドに共通接続されると共に、各段の前記第２制御端子が各段の前記発光サイリスタにおける前記第１制御端子にそれぞれ接続され、前記各段の発光サイリスタを順に走査する走査回路部と、
   前記電源により動作して前記走査回路部を駆動するための第１クロック信号及び第２クロック信号を生成し、第１クロック端子及び第２クロック端子からそれぞれ出力する第２駆動回路とを備え、
   奇数段の前記走査サイリスタにおける前記第３端子は、前記第１クロック端子に共通接続され、偶数段の前記走査サイリスタにおける前記第３端子は、前記第２クロック端子に共通接続され、初段の前記走査サイリスタにおける前記第２制御端子は、前記第２クック端子に接続され、前段の前記走査サイリスタにおける前記第３制御端子は、電気的接続手段を介して後段の前記走査サイリスタにおける前記第２制御端子にそれぞれ接続されていることを特徴とする駆動装置。
3. 前記走査サイリスタは、ＰＮＰＮＰＮの６層の半導体層により構成されていることを特徴とする請求項１又は２記載の駆動装置。
4. 前記電気的接続手段は、抵抗により構成されていることを特徴とする請求項１又は２記載の駆動装置。
5. 請求項１〜４のいずれか１項に記載の発光サイリスタアレイと、
   請求項１〜４のいずれか１項に記載の駆動装置と、
   を備えたことを特徴とするプリントヘッド。
6. 請求項５記載のプリントヘッドを備え、
   前記プリントヘッドにより露光されて記録媒体に画像を形成することを特徴とする画像形成装置。

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