JP2011118967A - 半導体記憶装置および昇圧回路 - Google Patents

Abstract

【課題】回路面積の削減しつつ、消費電流やピーク電流の増大を抑制することが可能な半導体記憶装置を提供する。
【解決手段】昇圧回路は、第１ないし第４の整流素子と、第１ないし第４のＭＯＳトランジスタと、第１ないし第４のキャパシタと、スイッチ回路と、を備える。スイッチ回路は、第１のＭＯＳトランジスタの他端と第３の整流素子の一端との間の第１の接続点、および、第２のＭＯＳトランジスタの他端と第４の整流素子の一端との間の第２の接続点に接続された低レベル端子と、第３のＭＯＳトランジスタの他端、および、第４のＭＯＳトランジスタの他端に接続された高レベル端子と、を有し、低レベル端子の電圧または高レベル端子の電圧を切り換えて、出力端子に出力するスイッチ回路と、を含む。
【選択図】図２４

Description

本発明は、例えば、昇圧回路を備えたＮＡＮＤ型フラッシュメモリ等の半導体記憶装置に関する。

近年、携帯電話等のモバイル機器が普及するとともに、これらのモバイル機器に使用されるメモリに対しては低消費電流化が要求されている。

例えば、これらのモバイル機器には、ＮＡＮＤ型フラッシュメモリが広く使用されており、ＮＡＮＤ型フラッシュメモリの動作電流を小さくすることは極めて重要である。

一方、ＮＡＮＤ型フラッシュメモリの基本動作である“読み（Ｒｅａｄ）”、“書き（Ｐｒｏｇｒａｍ）”、“消し（Ｅｒａｓｅ）”には、昇圧回路による各種昇圧電圧（メモリに供給される電源電圧よりも高いメモリ内部で作り出された電圧）が、使用されている。

したがって、信頼性確保のため、様々な電圧を供給する複数の昇圧回路が必要となる。結果として、ＮＡＮＤ型フラッシュメモリの消費電流の増大を招いている。

ここで、従来の昇圧回路には、昇圧段の段数をスイッチにより切り換えて、２種類の昇圧電圧を出力するものがある（例えば、特許文献１参照。）。

しかし、上記従来の昇圧回路の各昇圧段のポンプを動作させるクロック信号についての具体的な記載は無く、また、ポンプ効率、すなわち、消費電流についての検討がなされていない。
特開２００４-３４８８０６号公報

本発明は、回路面積の削減しつつ、消費電流やピーク電流の増大を抑制することが可能な半導体記憶装置を提供する。

本発明の一態様に係る実施例に従った昇圧回路は、
電源電圧を昇圧して出力端子から出力する昇圧回路であって、
第１のクロック信号が入力される第１のクロック端子と、
前記第１のクロック信号に対して位相が反転し且つ前記第１のクロック信号と同じ振幅、周期を有する第２のクロック信号が入力される第２のクロック端子と、
第３のクロック信号が入力される第３のクロック端子と、
前記第３のクロック信号に対して位相が反転し且つ前記第３のクロック信号と同じ振幅、周期を有する第４のクロック信号が入力される第４のクロック端子と、
前記電源電圧が印加される第１の電源端子に一端が接続された第１の整流素子と、
前記第１の整流素子の他端に一端が接続され、且つ、ダイオード接続された第１のＭＯＳトランジスタと、
前記第１のＭＯＳトランジスタのゲートと前記第１のクロック端子との間に接続された第１のキャパシタと、
前記電源電圧が印加される第２の電源端子に一端が接続された第２の整流素子と、
前記第２の整流素子の他端に一端が接続され、且つ、ダイオード接続された第２のＭＯＳトランジスタと、
前記第２のＭＯＳトランジスタのゲートと前記第２のクロック端子との間に接続された第２のキャパシタと、
前記第１のＭＯＳトランジスタの他端に一端が接続された第３の整流素子と、
前記第３の整流素子の他端に一端が接続され、且つ、ダイオード接続された第３のＭＯＳトランジスタと、
前記第３のＭＯＳトランジスタのゲートと前記第３のクロック端子との間に接続された第３のキャパシタと、
前記第２のＭＯＳトランジスタの他端に一端が接続された第４の整流素子と、
前記第４の整流素子の他端に一端が接続され、且つ、ダイオード接続された第４のＭＯＳトランジスタと、
前記第４のＭＯＳトランジスタのゲートと前記第４のクロック端子との間に接続された第４のキャパシタと、
前記第３の整流素子の前記一端と前記第４の整流素子の前記一端との間の第１の接続点に接続された低レベル端子と、前記第３のＭＯＳトランジスタの他端と前記第４のＭＯＳトランジスタの他端との間の第２の接続点に接続された高レベル端子と、を有し、前記低レベル端子の電圧または前記高レベル端子の電圧を切り換えて、前記出力端子に出力するスイッチ回路と、を備える
ことを特徴とする。

本発明の他の態様に係る実施例に従った半導体記憶装置は、
電気的にデータを書き換え可能な複数のメモリセルトランジスタを有するメモリセルアレイと、
前記メモリセルトランジスタの制御ゲートに接続されたワード線の電圧を制御するロウデコーダと、
電源電圧を昇圧して出力端子から出力し、前記ロウデコーダに昇圧電圧を供給する昇圧回路と、
前記昇圧回路にクロック信号を出力し、前記昇圧回路を制御する制御回路と、を備え、
前記昇圧回路は、
第１のクロック信号が入力される第１のクロック端子と、
前記第１のクロック信号に対して位相が反転し且つ前記第１のクロック信号と同じ振幅、周期を有する第２のクロック信号が入力される第２のクロック端子と、
第３のクロック信号が入力される第３のクロック端子と、
前記第３のクロック信号に対して位相が反転し且つ前記第３のクロック信号と同じ振幅、周期を有する第４のクロック信号が入力される第４のクロック端子と、
前記電源電圧が印加される第１の電源端子に一端が接続された第１の整流素子と、
前記第１の整流素子の他端に一端が接続され、且つ、ダイオード接続された第１のＭＯＳトランジスタと、
前記第１のＭＯＳトランジスタのゲートと前記第１のクロック端子との間に接続された第１のキャパシタと、
前記電源電圧が印加される第２の電源端子に一端が接続された第２の整流素子と、
前記第２の整流素子の他端に一端が接続され、且つ、ダイオード接続された第２のＭＯＳトランジスタと、
前記第２のＭＯＳトランジスタのゲートと前記第２のクロック端子との間に接続された第２のキャパシタと、
前記第１のＭＯＳトランジスタの他端に一端が接続された第３の整流素子と、
前記第３の整流素子の他端に一端が接続され、且つ、ダイオード接続された第３のＭＯＳトランジスタと、
前記第３のＭＯＳトランジスタのゲートと前記第３のクロック端子との間に接続された第３のキャパシタと、
前記第２のＭＯＳトランジスタの他端に一端が接続された第４の整流素子と、
前記第４の整流素子の他端に一端が接続され、且つ、ダイオード接続された第４のＭＯＳトランジスタと、
前記第４のＭＯＳトランジスタのゲートと前記第４のクロック端子との間に接続された第４のキャパシタと、
前記第３の整流素子の前記一端と前記第４の整流素子の前記一端との間の第１の接続点に接続された低レベル端子と、前記第３のＭＯＳトランジスタの他端と前記第４のＭＯＳトランジスタの他端との間の第２の接続点に接続された高レベル端子と、を有し、前記低レベル端子の電圧または前記高レベル端子の電圧を切り換えて、前記出力端子に出力するスイッチ回路と、を含む
ことを特徴とする。

本発明に係る半導体記憶装置によれば、回路面積の削減しつつ、消費電流やピーク電流の増大を抑制することができる。

一般的なＤｉｃｋｓｏｎタイプの昇圧回路１００Ａを示す回路図である。 ２相式の昇圧回路２００Ａの一例を示す回路図である。 ＮＡＮＤ型フラッシュメモリのメモリセルトランジスタＭの構成の一例を示す図である。 メモリセルトランジスタＭの閾値電圧の分布と記憶されるデータとの関係の一例を示す図である。 ＮＡＮＤ型フラッシュメモリのＮＡＮＤストリングの構成の一例を示す図である。 ＮＡＮＤ型フラッシュメモリのメモリセルアレイの１ブロックの構成の一例を示す図である。 ＮＡＮＤ型フラッシュメモリの１プレーンの構成の一例を示す図である。 メモリセルトランジスタの閾値電圧の分布と電圧Ｖｒｅａｄとの関係を示す図である。 選択されたメモリセルトランジスタにデータ“１”が記憶されている場合におけるＮＡＮＤストリングの読み出し動作の一例を説明するための図である。 選択されたメモリセルトランジスタにデータ“０”が記憶されている場合におけるＮＡＮＤストリングの読み出し動作の一例を説明するための図である。 選択されたメモリセルトランジスタにデータ“０”を記憶する場合におけるＮＡＮＤストリングの書き込み動作の一例を説明するための図である。 選択されたセルメモリセルトランジスタのデータ“０”を記憶する場合における電位関係を示す図である。 選択されたメモリセルトランジスタにデータ“１”を記憶する場合における書き込み動作の一例を説明するための図である。 選択されたセルメモリセルトランジスタのデータ“１”を記憶する場合における電位関係を示す図である。 選択されたブロックにおいてデータを消去する場合におけるＮＡＮＤストリングの消去動作の一例を説明するための図である。 選択されたブロックのメモリセルトランジスタに記憶されたデータを消去する場合における電位関係を示す図である。 非選択のブロックにおいてデータを消去しない場合における動作の一例を説明するための図である。 非選択のブロックにおけるメモリセルトランジスタの電位関係を示す図である。 ２つの昇圧電圧に対する、電圧Ｖｒｅａｄ専用の昇圧回路および電圧Ｖｐａｓｓ専用の昇圧回路の構成の一例を示すブロック図である。 ６つの昇圧電圧に対する昇圧回路の構成の一例を示すブロック図である。 一般的なＤｉｃｋｓｏｎ型の昇圧回路のＩＶ特性を示す図である。 一般的なＤｉｃｋｓｏｎ型の昇圧回路の電力効率特性を示す図である。 本発明の一態様である実施例１に係る半導体記憶装置１００の構成の一例を示すブロック図である。 図２３に示すＮＡＮＤ型フラッシュメモリ１００の昇圧回路１１の回路構成の一例を示す回路図である。 図２４に示す昇圧回路１１が低レベルの電圧を出力する場合の動作を説明するための図である。 図２４に示す昇圧回路１１が高レベルの電圧を出力する場合の動作を説明するための図である。 図２４に示す昇圧回路１１に供給するクロック信号を生成するクロック信号生成回路７ａの回路構成の一例を示す回路図である。 図２４に示す昇圧回路１１に供給するクロック信号の振幅を調整する振幅調整回路７ｂの回路構成の一例を示す回路図である。 図２８に示す振幅調整回路７ｂがクロック信号の“Ｈｉｇｈ”レベルを出力する場合を説明するための回路図である。 図２８に示す振幅調整回路７ｂが出力するクロック信号の波形の一例を示す図である。

（比較例）
ここで、比較例として、Ｄｉｃｋｓｏｎ型の昇圧回路の昇圧動作、ＮＡＮＤ型フラッシュメモリのセル構成および基本動作を説明しつつ、従来技術における問題点を明確にする。

図１は、一般的なＤｉｃｋｓｏｎタイプの昇圧回路１００Ａを示す回路図である。

図１に示す昇圧回路１００Ａは、ドライバＤＡ、ＤＢと、キャパシタＣｂ１〜Ｃｂｎと、ｎＭＯＳトランジスタｔｒ０〜ｔｒ（ｎ）と、を備える。

ここで、ＭＯＳトランジスタｔｒ０が閾値電圧Ｖｆを有するとすると、端子ｎｏｄｅ１には、電源電圧ＶＤＤ−閾値電圧Ｖｆが転送される。

この状態で、例えば、ドライバＤＡが“Ｈｉｇｈ”レベル（電源電圧ＶＤＤ）にクロッキングし、ドライバＤＢは逆相に動作するため“Ｌｏｗ”レベル（０Ｖ）に、クロッキングする。なお、この動作をブートと称する。このとき、端子ｎｏｄｅ１の電圧Ｖ１は、式（１）にように表される。

Ｖ１ = ＶＤＤ − Ｖｆ + Ｖ’・・・（１）

ここで、式（１）において、電圧Ｖ’は、ドライバＤＡがブートする際に、キャパシタＣｂ１（キャパシタＣｂ１からキャパシタＣｂ（n）の容量をCbootとする）を通したカップリングで上昇する電位である。この電圧Ｖ’は、式（２）により求められる。

Ｖ’ = {Cboot ／（Cboot + Cpara）} ＊ ＶＤＤ・・・（２）

ここで、式（２）において、Cparaは、端子ｎｏｄｅ１〜端子ｎｏｄｅ（n）のそれぞれの寄生容量を表す。また、Cboot ／（Cboot + Cpara）で表される比のことを、ブート比と呼ぶこととする。

さらに、端子ｎｏｄｅ２の電圧Ｖ２は、式（３）に表される。すなわち、ｎＭＯＳトランジスタｔｒ１が閾値電圧Ｖｆを有するとすると、電圧Ｖ２は、式（１）で表される電圧Ｖ１からさらに閾値電圧分下がった値となる。

Ｖ２=ＶＤＤ−Ｖｆ+Ｖ’−Ｖｆ・・・（３）

次に、ドライバＤＡの出力が“Ｌｏｗ”レベル（０Ｖ）に（ドライバＤＢの出力が“Ｈｉｇｈ”レベル（電源電圧ＶＤＤに）変化する。このとき、端子ｎｏｄｅ２の電位Ｖ２’は、容量Ｃｂ２とのカップリングから、式（４）で表される。

Ｖ２’ = ＶＤＤ + ２（Ｖ’−Ｖｆ）・・・（４）

このようにして、図１に示すn段の出力段を持つ昇圧回路１００Ａの出力電圧Ｖｏｕｔは、式（５）のように表すことができる。すなわち、出力電圧Ｖｏｕｔを高電圧にするためには、出力段数nを大きくする必要がある。

Ｖｏｕｔ = ＶＤＤ + n（Ｖ’ − Ｖｆ）− Ｖｆ・・・（５）

この式（５）より、高電圧を効率よく昇圧させるためには、ブート比を１に近づける必要があると考えられる。

また、図２は、２相式の昇圧回路２００Ａの一例を示す回路図である。

既述の図１に示す昇圧回路１００Ａでは、クロックの１周期で１回の昇圧動作（ブート）を行う。

一方、図２のように、昇圧回路２００Ａは、ドライバＤＡ、ＤＢと、ブート用のキャパシタＣｂ１ａ〜Ｃｂ（ｎ）ａ、Ｃｂ１ｂ〜Ｃｂ（ｎ）ｂと、ｎＭＯＳトランジスタｔｒ０ａ〜ｔｒ（ｎ）ａ、ｔｒ０ｂ〜ｔｒ（ｎ）ｂと、を備える。この昇圧回路２００Ａは、クロックの１周期で２回昇圧動作して、効率よく昇圧する。

次に、ＮＡＮＤ型フラッシュメモリのセルアレイ構成について説明する。

図３は、ＮＡＮＤ型フラッシュメモリのメモリセルトランジスタＭの構成の一例を示す図である。

図３に示すように、ＮＡＮＤ型フラッシュメモリの１セルは、基板（ウェル）ｐ−Ｗｅｌｌ上に形成された浮遊ゲート電極ＦＧおよび制御ゲートＣＧを有するメモリセルトランジスタＭからなる。

また、図４は、メモリセルトランジスタＭの閾値電圧の分布と記憶されるデータとの関係の一例を示す図である。

図４に示すように、メモリセルトランジスタＭに対して電気的に絶縁された浮遊ゲート電極ＦＧに電子を“注入／放出”することにより、メモリセルトランジスタＭの閾値電圧が２つの分布に分かれる。すなわち、それぞれの分布にデータ“０”とデータ“１”を割り付けることにより、メモリセルトランジスタＭにデータを記憶させることができる。

また、図５は、ＮＡＮＤ型フラッシュメモリのＮＡＮＤストリングの構成の一例を示す図である。

図５に示すように、メモリセルトランジスタＭの制御ゲート電極ＣＧには、ワード線ＷＬ０〜ＷＬ３１が接続されている。このメモリセルトランジスタＭを直列に接続してＮＡＮＤストリングが構成される。ソース線ＳＲＣ側の端部のメモリトランジスタＭには、選択ゲートトランジスタＳＧ１が接続されている。また、ビット線ＢＬ側の端部のメモリセルトランジスタＭには、選択ゲートトランジスタＳＧ２が接続されている。

図６は、ＮＡＮＤ型フラッシュメモリのメモリセルアレイの１ブロックの構成の一例を示す図である。また、図７は、ＮＡＮＤ型フラッシュメモリの１プレーンの構成の一例を示す図である。

図６に示すように、ブロックＢｌｏｃｋは、選択線ＳＧＳ、ＳＧＤがゲートに接続された選択ゲートトランジスタＳＧ１、ＳＧ２が両側に接続された複数のＮＡＮＤストリングをページ長分配置して構成される。

そして、図７に示すように、複数のブロックＢｌｏｃｋ０〜Ｂｌｏｃｋｎが集まって１つのプレーンが構成される。

ここで、ＮＡＮＤ型フラッシュメモリの基本動作の説明について説明する。

先ず、ＮＡＮＤ型フラッシュメモリの読み出し（Ｒｅａｄ）動作について説明する。

図８は、メモリセルトランジスタの閾値電圧の分布と電圧Ｖｒｅａｄとの関係を示す図である。
メモリセルトランジスタは、例えば、浮遊ゲート電極ＦＧの電荷に応じて、図８に示されるような２つの閾値分布を持つ。すなわち、この２つの分布に対して、それぞれデータ“０”とデータ“１”を割り当てることにより、１つのセルに１ビットのデータが記憶されるように定義できる。

例えば、電子が浮遊ゲート電極ＦＧに注入されている状態に対応する閾値電圧の分布にデータ“０”を割り当てる。一方、浮遊ゲート電極ＦＧから電子が放出された状態に対応する閾値電圧の分布にデータ“１”を割り当てる。

なお、図８に示すように、電圧Ｖｒｅａｄは、データ“０”に対応する最も高い閾値分布よりも、高い電位である。また、０Ｖが２つの閾値分布の中間に位置している。

ここで、図９は、選択されたメモリセルトランジスタにデータ“１”が記憶されている場合におけるＮＡＮＤストリングの読み出し動作の一例を説明するための図である。また、図１０は、選択されたメモリセルトランジスタにデータ“０”が記憶されている場合におけるＮＡＮＤストリングの読み出し動作の一例を説明するための図である。

例えば、図９に示すように、データを読み出したい選択されたメモリセルトランジスタＭのワード線ＷＬの電圧を０Ｖとし、その他の非選択のメモリセルトランジスタＭのワード線ＷＬの電圧を電圧Ｖｒｅａｄにする。また、ビット線ＢＬにＶｂｌの電圧を印加する。さらに、選択ゲートトランジスタＳＧ１、ＳＧ２がオンするように、選択ゲートトランジスタＳＧ１、ＳＧ２のゲートに電圧Ｖｓｇを印加する。

なお、電圧Ｖｓｇは、ＮＡＮＤストリングがビット線ＢＬに印加された電圧Ｖｂｌを転送するために必要な電圧である。

そして、選択したメモリセルトランジスタＭの閾値が０Ｖ以下（データ“１”）であれば、選択したメモリセルトランジスタＭの制御ゲート電極（ワード線ＷＬ）に０Ｖが印加されることにより、選択したメモリセルトランジスタＭは導通する。さらに、その他の非選択のメモリセルトランジスタＭのワード線ＷＬには、電圧Ｖｒｅａｄが印加される。

このため、非選択のメモリセルトランジスタＭに記憶されているデータが、データ“０”かデータ“１”かに拘わらず、非選択のメモリセルトランジスタＭは導通する。これにより、ＮＡＮＤストリングに電流が流れる。

一方、図１０に示すように、選択したメモリセルトランジスタＭの閾値電圧が０Ｖ以上（データ“０”）であれば、選択したメモリセルトランジスタＭの制御ゲート電極（ワード線ＷＬ）に０Ｖが印加されても、選択したメモリセルトランジスタＭは導通しない。

これにより、ＮＡＮＤストリングには電流が流れない。

そして、ＮＡＮＤストリングに電流が“流れる”または“流れない”こと判定することにより、選択したメモリセルトランジスタＭに記憶されたデータ“０”またはデータ“１”を読み出すことができる。

次に、ＮＡＮＤ型フラッシュメモリの書き込み（Ｐｒｏｇｒａｍ）の動作について説明する。

ここで、図１１は、選択されたメモリセルトランジスタにデータ“０”を記憶する場合におけるＮＡＮＤストリングの書き込み動作の一例を説明するための図である。また、図１２は、選択されたセルメモリセルトランジスタのデータ“０”を記憶する場合における電位関係を示す図である。また、図１３は、選択されたメモリセルトランジスタにデータ“１”を記憶する場合における書き込み動作の一例を説明するための図である。また、図１４は、選択されたセルメモリセルトランジスタのデータ“１”を記憶する場合における電位関係を示す図である。

図１１に示すように、選択したメモリセルトランジスタＭにデータ“０”を書き込む場合、選択ゲートトランジスタＳＧ２のゲート電圧を電圧Ｖｓｇにし、選択ゲートトランジスタＳＧ１のゲート電圧を０Ｖにする。さらに、ビット線ＢＬに０Ｖを印加する。

この状態で、非選択のメモリセルトランジスタＭの制御ゲート電極（ワード線）に電圧Ｖｐａｓｓ、選択したメモリセルトランジスタＭの制御ゲート電極（ワード線）に電圧Ｖｐｇｍを印加する。

これにより、ＮＡＮＤストリングのチャネルの電圧（=０Ｖ）と選択されたメモリセルトランジスタＭのゲート電圧との電位差が大きくなる。これにより、電子（e-）が浮遊ゲート電極ＦＧに注入される（図１２）。この電子の注入は、ＦＮトンネル電流により行われる。

このように、電子を浮遊ゲート電極ＦＧに注入することにより、選択したメモリセルトランジスタＭの閾値電圧が、図８に示すデータ“０”が割り付けいられた閾値分布に位置することとなる。

次に、図１３に示すように、選択したメモリセルトランジスタＭにデータ“１”を書き込む場合、選択ゲートトランジスタＳＧ２のゲート電圧を電圧Ｖｓｇにし、選択ゲートトランジスタＳＧ１のゲート電圧を０Ｖにする。さらに、ビット線ＢＬに電源電圧ＶＤＤを印加する。

ここで、電圧Ｖｓｇは、選択ゲートトランジスタＳＧ２が電源電圧ＶＤＤを転送できる電圧である。なお、ここでは、電圧Ｖｓｇ＝電源電圧ＶＤＤ＋電圧Ｖｔｈである。また、電圧Ｖｔｈは、選択ゲートトランジスタＳＧ２の閾値電圧である。

このように、ビット線ＢＬ側の選択ゲートトランジスタＳＧ２のゲート-ソース間の電圧が閾値電圧Ｖｔｈと等しくなる。これにより、ＮＡＮＤストリングのチャネルは、電源電圧ＶＤＤを転送した状態であり、フローティング状態である。

この状態で、非選択のメモリセルトランジスタＭの制御ゲート電極の電圧を電圧Ｖｐａｓｓにし、選択したメモリセルトランジスタＭの制御ゲート電極の電圧を電圧Ｖｐｇｍにする。

これにより、ＮＡＮＤストリングのチャネルの電圧は、メモリセルトランジスタＭとのカップリングにより、上昇する。このチャネルの電圧を電圧Ｖｉｎｈｉｂｉｔとする。

この状態において、選択したメモリセルトランジスタＭの制御ゲート電極とＮＡＮＤストリングのチャネルとの間の電位差は、小さい。このため、浮遊ゲート電極ＦＧへの電子の注入は行われない。

このように、電子の注入は行われないので、選択したメモリセルトランジスタＭの閾値電圧が、図８に示すデータ“１”が割り付けいられた閾値分布に位置することとなる。

次に、ＮＡＮＤ型フラッシュメモリの消去（Ｅｒａｓｅ）の動作について説明する。

ここで、図１５は、選択されたブロックにおいてデータを消去する場合におけるＮＡＮＤストリングの消去動作の一例を説明するための図である。また、図１６は、選択されたブロックのメモリセルトランジスタに記憶されたデータを消去する場合における電位関係を示す図である。また、図１７は、非選択のブロックにおいてデータを消去しない場合における動作の一例を説明するための図である。また、図１８は、非選択のブロックにおけるメモリセルトランジスタの電位関係を示す図である。

図１５に示すように、メモリセルトランジスタＭに記憶されたデータを消去する選択したブロックにおいて、選択したブロックのＭＯＳトランジスタＭの制御ゲート電極に０Ｖを印加する。そして、選択ゲートトランジスタＳＧ１、ＳＧ２のゲート、ビット線ＢＬ、ソース線ＳＲＣをフローティング（Ｆｌｏａｔｉｎｇ）状態にする。その後、メモリセルアレイの基板（ウェル）ｐ−Ｗｅｌｌの電圧を電圧Ｖｅｒａｓｅまで昇圧させる（図１６）。

これにより、メモリセルアレイＭの制御ゲート電極ＣＧの電圧（=０Ｖ）と基板ｐ−Ｗｅｌｌの電圧（=Ｖｅｒａｓｅ）との電位差を大きくして、浮遊ゲート電極ＦＧから電子を放出させる。

なお、このとき、選択ゲートトランジスタＳＧ１、ＳＧ２のゲートは、フローティング状態であるので、ゲート電圧は基板（ウェル）ｐ−Ｗｅｌｌとのカップリングにより上昇する。さらに、ビット線ＢＬ、ソース線ＳＲＣは、接合（Ｊｕｎｃｔｉｏｎ）の順方向バイアスにより上昇するため、基板（ウェル）ｐ−Ｗｅｌｌとの電位差は小さい。

一方、図１７に示すように、メモリセルトランジスタＭに記憶されたデータを消去しない非選択のブロックにおいて、選択したブロックのＭＯＳトランジスタＭの制御ゲート電極をフローティング（Ｆｌｏａｔｉｎｇ）状態にする。そして、選択ゲートトランジスタＳＧ１、ＳＧ２のゲート、ビット線ＢＬ、ソース線ＳＲＣをフローティング（Ｆｌｏａｔｉｎｇ）状態にする。その後、メモリセルアレイの基板（ウェル）ｐ−Ｗｅｌｌの電圧を電圧Ｖｅｒａｓｅまで昇圧させる（図１８）。

これにより、ＭＯＳトランジスタＭの制御ゲート電極は、基板（ウェル）ｐ−Ｗｅｌｌとのカップリングにより、電圧が上昇する。これにより、ゲート−基板（ウェル） ｐ−Ｗｅｌｌ間の電位差が小さくなり、浮遊ゲート電極ＦＧから電子が放出されない。

以上の動作が、ＮＡＮＤ型フラッシュメモリの基本動作である。

ここで、例えば、図１９は、２つの昇圧電圧に対する、電圧Ｖｒｅａｄ専用の昇圧回路および電圧Ｖｐａｓｓ専用の昇圧回路の構成の一例を示すブロック図である。

図１９に示すように、電圧Ｖｒｅａｄを作るために専用の３つの昇圧回路１９−１〜１９−３と、電圧Ｖｐａｓｓを作るために専用の６つの昇圧回路１９−４〜１９−９と、が設けられる。

このように、昇圧電圧の種類が少ない場合には、各動作に必要な電圧を専用の昇圧回路（最適な回路定数に設定された昇圧回路）から作っても、チップ面積の増加に対する影響度は、それほど大きくない。

このように昇圧電圧の種類が少ない場合には、電圧Ｖｒｅａｄ／Ｖｐａｓｓそれぞれに対する専用の昇圧回路を設けていても、“チップ面積ロス”は小さい。

なお、“チップ面積ロス”とは、例えば、読み出し動作時にはＶｐａｓｓポンプを使用せず、書き込み動作時にはＶｒｅａｄポンプを使用しないような、或る動作状態において使用しない昇圧回路が存在すること、である。

しかし、信頼性確保のために様々な昇圧電圧が必要とされる近年のＮＡＮＤ型フラッシュメモリでは、様々に設定された昇圧電圧それぞれに対して、専用の昇圧回路を作ると、チップ面積が飛躍的に増大してしまうという問題がある。

このように、ＮＡＮＤ型フラッシュメモリは各動作に対して、様々な昇圧電圧を必要とする。しかし、必ずしも各昇圧電圧と昇圧回路とが１対１に対応する必要はない。

例えば、読み出し動作時に必要となるＶｒｅａｄポンプ（Ｖｒｅａｄを作るポンプ）は、書き込み時には不要である。そして、書き込み動作時に必要となるＶｐａｓｓポンプ（Ｖｐａｓｓを作るポンプ）は、読み出し時には不要となる。

ここで、図２０は、６つの昇圧電圧に対する昇圧回路の構成の一例を示すブロック図である。

図２０に示すように、電圧Ｖｒｅａｄ、Ｖｒｅａｄ２、Ｖｒｅａｄ３、Ｖｐａｓｓ、Ｖｐａｓｓ２、Ｖｐａｓｓ３を作るために１１個の共有された昇圧回路２０−１〜２０−１１が設けられる。昇圧回路２０−１〜２０−１１で昇圧された電圧が、スイッチ回路２０−１２で切り換えられて、電圧Ｖｒｅａｄ、Ｖｒｅａｄ２、Ｖｒｅａｄ３、Ｖｐａｓｓ、Ｖｐａｓｓ２、Ｖｐａｓｓ３の何れかとして出力される。

このように、近年では、昇圧回路を共有化することにより、チップ面積の増大を抑えている。

しかし、昇圧回路を共有化した構成は、消費電流やピーク電流の観点からは必ずしも最適な回路構成ではない。

ここで、図２１は、一般的なＤｉｃｋｓｏｎ型の昇圧回路のＩＶ特性を示す図である。また、図２２は、一般的なＤｉｃｋｓｏｎ型の昇圧回路の電力効率特性を示す図である。

図２１に示すように、高い電圧を作るためには、例えば、図２に示すダイオード接続されたトランジスタの段数を多くする必要がある（既述の式（５）より）。

例えば、書き込み時に必要となる電圧Ｖｐａｓｓを１０Ｖ、読み出し時に必要となる電圧Ｖｒｅａｄを４Ｖとした場合を考える。この場合、これらの電圧を生成する昇圧回路を共有するためには、高い電圧である電圧Ｖｐａｓｓを出力できる段数ｎのダイオード接続されたトランジスタが必要となる。

このように、ＮＡＮＤ型フラッシュメモリの読み出し時には、このダイオード接続されたトランジスタが多段接続されて構成される昇圧回路により、電圧Ｖｒｅａｄを出力させることとなる。

しかし、図２２に示すように、多段積みされた昇圧回路が低い電圧を出力する場合には、電力効率が劣化する。

すなわち、電圧Ｖｒｅａｄ専用に回路定数を最適化した昇圧回路（出力段数：ｍ、ｎ＞ｍ）により電圧Ｖｒｅａｄを出力する場合と比較して、電圧Ｖｐａｓｓ専用に回路定数を最適化した昇圧回路（出力段数：ｎ、ｎ＞ｍ）で電圧Ｖｒｅａｄを出力する場合は、電力効率が劣化する。

そして、最適化された昇圧回路の場合と同じ出力電流を得るために、電力効率が劣化した分、昇圧回路の個数を増やすこととなる。そして、同時に動く昇圧回路数が増えるため、ピーク電流の増加や消費電流の増加を招く。

また、Ｄｉｃｋｓｏｎ型の昇圧回路では出力段（ダイオード接続段）の途中から出力を取り出すことができない。

これは図２に示す端子ｎｏｄｅ２aと端子ｎｏｄｅ２bをショートして出力段の途中から出力を取り出すことを考えると、ドライバＤＡとドライバＤＢによるＣｂ２aとＣｂ２bのブートは逆相のクロックにより行う。このため、カップリングによる昇圧動作と降圧動作がぶつかり大幅な効率ダウンとなるからである。

したがって、従来のＤｉｃｋｓｏｎ型の昇圧回路では、昇圧電圧の共有化など制御方式を工夫することにより、昇圧電圧の回路の増加によるチップ面積の増加を抑えることはできる。

しかし、昇圧電圧の共有化により、昇圧回路の出力段数（共有する昇圧電圧のうち、最も高い出力レベルに合わせた段数）が固定される。

このため、共有化する昇圧電圧から低い電圧を出力する場合に、消費電流やピーク電流が増大する。

近年では、既述のように、セルの高信頼性化のため、より多数の昇圧電圧が使用されており、消費電流やピーク電流が増大する傾向は、ますます顕在化している。

この消費電流やピーク電流の増大は、ＮＡＮＤ型フラッシュメモリのみならず、ＮＡＮＤ型フラッシュメモリを使用するシステムに対するノイズ源となるため大きな問題となる。

したがって、昇圧回路動作による消費電流やピーク電流を低減することは、チップ面積を小さくすることと合わせ、極めて重要な課題となる。

既述の比較例で示した通り、昇圧回路の段数と負荷特性（ＩＶ）との間、および、昇圧回路の段数と電力効率との間には、密接な関係がある（図２１、図２２）。

そこで、本発明に係る昇圧回路では、高い電圧を出力する場合と低い電圧を出力する場合において、昇圧回路の段数（ダイオード接続トランジスタ数）を可変にする。

これにより、昇圧回路の共有化を行っても、低い電圧出力時の効率劣化がなく（消費電流／ピーク電流を増加させないで）、且つ、チップ面積を増加させることなく数種類の昇圧電圧を共有することが可能となる。

以上の比較例に説明された問題点を解決するために提案する本発明に係る実施例について図面に基づいて説明する。

図２３は、本発明の一態様である実施例１に係る半導体記憶装置１００の構成の一例を示すブロック図である。

図２３に示すように、ＮＡＮＤ型フラッシュメモリである半導体記憶装置１００は、メモリセルアレイ１と、ビット線制御回路２と、カラムデコーダ３と、データ入出力バッファ４と、データ入出力端子５と、ロウデコーダ６と、制御回路７と、制御信号入力端子８と、ソース線制御回路９と、ウェル制御回路１０と、昇圧回路１１と、を備える。

メモリセルアレイ１は、複数のビット線と複数のワード線とソース線を含む。このメモリセルアレイ１は、例えば、ＥＥＰＲＯＭセルからなる電気的にデータを書き換え可能な複数のメモリセルトランジスタがマトリクス状に配置された複数のブロック（図示せず）で構成されている。

このメモリセルアレイ１には、ビット線の電圧を制御するためのビット線制御回路２と、ワード線の電圧を制御するためのロウデコーダ６と、が接続されている。データの消去動作時には、何れかのブロックがロウデコーダ６により選択され、残りのブロックが非選択とされる。

ビット線制御回路２は、メモリセルアレイ１内のビット線の電圧をセンス増幅するセンスアンプ（図示せず）と、書き込みを行うためのデータをラッチするためのデータラッチ回路との両方の役割を持つデータ記憶回路（図示せず）と、を含む。

このビット線制御回路２は、ビット線を介してメモリセルアレイ１中のメモリセルトランジスタのデータを読み出したり、ビット線を介して該メモリセルトランジスタの状態を検出したり、ビット線を介して該メモリセルトランジスタに書き込み制御電圧を印加して該メモリセルトランジスタに書き込みを行う。

また、ビット線制御回路２には、カラムデコーダ３、データ入出力バッファ４が接続されている。ビット線制御回路２内の該データ記憶回路は、カラムデコーダ３により選択され、このデータ記憶回路に読み出されたメモリセルトランジスタのデータは、データ入出力バッファ４を介してデータ入出力端子５から外部へ出力される。

また、外部からデータ入出力端子５に入力された書き込みデータは、データ入出力バッファ４を介して、カラムデコーダ３によって選択された該データ記憶回路に記憶される。

ロウデコーダ６は、メモリセルアレイ１に接続されている。このロウデコーダ６は、メモリセルアレイ１のメモリセルトランジスタの制御ゲートに接続されたワード線に、読み出し或いは書き込み或いは消去に必要な電圧を、印加する。

ソース線制御回路９は、メモリセルアレイ１に接続されている。このソース線制御回路９は、ソース線の電圧を制御するようになっている。

ウェル制御回路１０は、メモリセルアレイ１に接続されている。このウェル制御回路１０は、メモリセルトランジスタが形成される半導体基板（ウェル）の電圧を制御するようになっている。

制御回路７は、メモリセルアレイ１、ビット線制御回路２、カラムデコーダ３、データ入出力バッファ４、ロウデコーダ６、ソース線制御回路９、および、ウェル制御回路１０を、制御するようになっている。

この制御回路７は、例えばクロック信号や制御信号等で昇圧回路１１を制御して、電源電圧を必要に応じて昇圧し、ビット線制御回路２、カラムデコーダ３、データ入出力バッファ４、ロウデコーダ６、ソース線制御回路９、および、ウェル制御回路１０に、供給するようになっている。

この制御回路７は、外部から制御信号入力端子８を介して入力される制御信号（コマンド）に応じて制御動作する。すなわち、制御回路７は、該制御信号に応じて、データのプログラム、ベリファイ、読み出し、又は消去時に、昇圧回路１１により所定の電圧を発生し、メモリセルアレイ１の各部に供給する。

ここで、図２４は、図２３に示すＮＡＮＤ型フラッシュメモリ１００の昇圧回路１１の回路構成の一例を示す回路図である。

図２４に示すように、昇圧回路１１は、電源端子１０１ａ、１０１ｂに印加された電源電圧ＶＤＤを昇圧して、昇圧電圧Ｖｏｕｔを出力端子１０２から出力するようになっている。

この昇圧回路１１は、第１ないし第４のクロック端子１０３ａ、１０４ａと、１０３ｂ、１０４ｂと、第１ないし第４の整流素子１０５ａ、１０５ｂ、１０６ａ、１０６ｂと、低昇圧段用のＭＯＳトランジスタｔｒ１ａ、ｔｒ１ｂ、ｔｒ２ａ、ｔｒ２ｂと、低昇圧段用のキャパシタＣｂ１Ｌａ、Ｃｂ１Ｌｂ、Ｃｂ２Ｌａ、Ｃｂ２Ｌｂと、高昇圧段用のＭＯＳトランジスタｔｒ（ｎ−２）ａ、ｔｒ（ｎ−２）ｂ、ｔｒ（ｎ１）ａ、ｔｒ（ｎ１）ｂ、ｔｒ（ｎ）ａ、ｔｒ（ｎ）ｂと、高昇圧段用のキャパシタＣｂ１Ｈａ、Ｃｂ１Ｈｂ、Ｃｂ２Ｈａ、Ｃｂ２Ｈｂ、Ｃｂ３Ｈａ、Ｃｂ３Ｈｂと、第１ないし第４のドライバＤＡ１、ＤＡ２、ＤＢ１、ＤＢ２と、スイッチ回路Ｓと、を備える。

第１のクロック端子１０３ａは、第１のクロック信号ＣＬＫＡが入力されるようになっている。

また、第２のクロック端子１０４ａは、第２のクロック信号ｂＣＬＫＡが入力されるようになっている。この第２のクロック信号ｂＣＬＫＡは、第１のクロック信号ＣＬＫＡに対して位相が反転しており、且つ第１のクロック信号ＣＬＫＡと同じ振幅ａｍｐａ、周期ｆｏｓｃａを有する。

第３のクロック端子１０３ｂは、第３のクロック信号ＣＬＫＢが入力されるようになっている。

第４のクロック端子１０４ｂは、第４のクロック信号ｂＣＬＫＢが入力されるようになっている。この第４のクロック信号ｂＣＬＫＢは、第３のクロック信号ＣＬＫＢに対して位相が反転しており、且つ第３のクロック信号ＣＬＫＢと同じ振幅ａｍｐａ、周期ｆｏｓｃｂを有する。

なお、第１ないし第４のクロック信号ＣＬＫＡ、ｂＣＬＫＡ、ＣＬＫＢ、ｂＣＬＫＢは、既述のように、制御回路１から供給される。また、制御回路１は、例えば、第１および第２のクロック信号ＣＬＫＡ、ｂＣＬＫＡの周期ｆｏｓｃａを、第３および第４のクロック信号ＣＬＫＢ、ｂＣＬＫＢの周期よりも短く設定する。また、制御回路１は、例えば、第３のクロック信号ＣＬＫＢおよび第４のクロック信号ｂＣＬＫＢは、第１のクロック信号ＣＬＫＡおよび第２のクロック信号ｂＣＬＫＡよりも、振幅が大きくなるように、設定する。

第１のドライバＤＡ１は、第１のクロック端子１０３ａとキャパシタＣｂ１Ｌａとの間に接続されている。この第１のドライバＤＡ１は、第１のクロック信号ＣＬＫＡの振幅を増幅するようになっている。

また、第２のドライバＤＡ２は、第２のクロック端子１０４ａとキャパシタＣｂ１Ｌｂとの間に接続されている。この第２のドライバＤＡ２は、第２のクロック信号ｂＣＬＫＡの振幅を増幅するようになっている。

また、第３のドライバＤＢ１は、第３のクロック端子１０３ｂとキャパシタＣｂ１Ｈａとの間に接続されている。この第３のドライバＤＢ１は、第３のクロック信号ＣＬＫＢの振幅を増幅するようになっている。

また、第４のドライバＤＢ２は、第４のクロック端子１０４ｂとキャパシタＣｂ１Ｈｂとの間に接続されている。この第４のドライバＤＢ２は、第４のクロック信号ｂＣＬＫＢの振幅を増幅するようになっている。

第１の整流素子１０５ａは、電源電圧ＶＤＤが印加される第１の電源端子１０１ａ（端子ｎｏｄｅ０ａ）に一端が接続されている。

第２の整流素子１０５ｂは、電源電圧ＶＤＤが印加される第２の電源端子１０１ｂ（端子ｎｏｄｅ０ｂ）に一端が接続されている。

ＭＯＳトランジスタｔｒ１ａは、第１の整流素子１０５ａの他端（端子ｎｏｄｅ１ａ）に一端が接続され、ダイオード接続されている。

キャパシタＣｂ１Ｌａは、ＭＯＳトランジスタｔｒ１ａのゲートと第１のクロック端子１０３ａ（第１のドライバＤＡ１の出力）との間に接続されている。

ＭＯＳトランジスタｔｒ２ａは、ＭＯＳトランジスタｔｒ１ａの他端（端子ｎｏｄｅ２ａ）に一端が接続され、ダイオード接続されている。

キャパシタＣｂ２Ｌａは、ＭＯＳトランジスタｔｒ２ａのゲートと第２のクロック端子１０４ａ（第２のドライバＤＡ２の出力）との間に接続されている。

ＭＯＳトランジスタｔｒ１ｂは、第２の整流素子１０５ｂの他端（端子ｎｏｄｅ１ｂ）に一端が接続され、且つ、ダイオード接続されている。

キャパシタＣｂ１Ｌｂは、ＭＯＳトランジスタｔｒ１ｂのゲートと第２のクロック端子１０４ａ（第２のドライバＤＡ２の出力）との間に接続されている。

ＭＯＳトランジスタｔｒ２ｂは、ＭＯＳトランジスタｔｒ１ｂの他端（端子ｎｏｄｅ２ｂ）に一端が接続され、ダイオード接続されている。

キャパシタＣｂ２Ｌｂは、ＭＯＳトランジスタｔｒ２ｂのゲートと第１のクロック端子１０３ａ（第１のドライバＤＡ１の出力）との間に接続されている。

このように、図２４の例では、低昇圧段は、２つのブート用のキャパシタと２つのダイオード接続されたＭＯＳトランジスタを２相分備えた２段の昇圧段で構成されている。しかし、この低昇圧段は、１段、または３段以上で構成されていてもよい。

第３の整流素子１０６ａは、ＭＯＳトランジスタｔｒ１ａの他端（端子ｎｏｄｅ２ａ）に、ＭＯＳトランジスタｔｒ２ａを介して、一端が接続されている。

第４の整流素子１０６ｂは、ＭＯＳトランジスタｔｒ１ｂの他端（端子ｎｏｄｅ２ｂ）に、ＭＯＳトランジスタｔｒ２ｂを介して、一端が接続されている。

なお、ここでは、図２４に示すように、第１ないし第４の整流素子１０５ａ、１０５ｂ、１０６ａ、１０６ｂは、例えば、ダイオード接続されたＭＯＳトランジスタで構成されている。

また、ＭＯＳトランジスタｔｒ（ｎ−２）ａは、第３の整流素子１０６ａの他端（端子ｎｏｄｅ（ｎ−２）ａ）に一端が接続され、且つ、ダイオード接続されている。

キャパシタＣｂ１Ｈａは、ＭＯＳトランジスタｔｒ（ｎ−２）ａのゲートと、第３のクロック端子１０３ｂ（第３のドライバＤＢ１の出力）と、の間に、接続されている。

ＭＯＳトランジスタｔｒ（ｎ１）ａは、ＭＯＳトランジスタｔｒ（ｎ−２）ａの他端（端子ｎｏｄｅ（ｎ１）ａ）に一端が接続され、ダイオード接続されている。

キャパシタＣｂ２Ｈａは、ＭＯＳトランジスタｔｒ（ｎ１）ａのゲートと、第４のクロック端子１０４ｂ（第４のドライバＤＢ２の出力）と、の間に、接続されている。

ＭＯＳトランジスタｔｒ（ｎ）ａは、ＭＯＳトランジスタｔｒ（ｎ１）ａの他端（端子ｎｏｄｅ（ｎ）ａ）に一端が接続され、ダイオード接続されている。

キャパシタＣｂ３Ｈａは、ＭＯＳトランジスタｔｒ（ｎ）ａのゲートと、第３のクロック端子１０３ｂ（第３のドライバＤＢ１の出力）と、の間に、接続されている。

また、ＭＯＳトランジスタｔｒ（ｎ−２）ｂは、第４の整流素子１０６ｂの他端（端子ｎｏｄｅ（ｎ−２）ｂ）に一端が接続され、且つ、ダイオード接続されている。

第４のキャパシタＣｂ１Ｈｂは、ＭＯＳトランジスタｔｒ（ｎ−２）ｂのゲートと、第４のクロック端子１０４ｂ（第４のドライバＤＢ２の出力）と、の間に、接続されている。

ＭＯＳトランジスタｔｒ（ｎ１）ｂは、ＭＯＳトランジスタｔｒ（ｎ−２）ｂの他端（端子ｎｏｄｅ（ｎ１）ｂ）に一端が接続され、ダイオード接続されている。

キャパシタＣｂ２Ｈｂは、ＭＯＳトランジスタｔｒ（ｎ１）ｂのゲートと、第３のクロック端子１０３ｂ（第３のドライバＤＢ１の出力）と、の間に、接続されている。

ＭＯＳトランジスタｔｒ（ｎ）ｂは、ＭＯＳトランジスタｔｒ（ｎ１）ｂの他端（端子ｎｏｄｅ（ｎ）ｂ）に一端が接続され、ダイオード接続されている。

キャパシタＣｂ３Ｈｂは、ＭＯＳトランジスタｔｒ（ｎ）ｂのゲートと、第４のクロック端子１０４ｂ（第４のドライバＤＢ２の出力）と、の間に、接続されている。

このように、図２４の例では、高昇圧段は、３つのブート用のキャパシタと３つのダイオード接続されたＭＯＳトランジスタを２相分備えた３段の昇圧段で構成されている。しかし、この高昇圧段は、１段、２段、または４段以上で構成されていてもよい。

また、図２４の例では、ブート用のキャパシタは、ＭＯＳトランジスタのソースとドレインとを接続したデバイスで構成されているが、他のデバイスでキャパシタを構成してもよい。

また、スイッチ回路Ｓは、低レベル端子Ｓａと、高レベル端子Ｓｂと、を有する。この低レベル端子Ｓａは、第３の整流素子１０６ａの一端（端子１０６ａｎ）と、第４の整流素子１０６ｂｎの一端（端子１０６ｂｎ）と、の間の第１の接続点１０７ａに、接続されている。また、高レベル端子Ｓｂは、ＭＯＳトランジスタｔｒ（ｎ−２）ａの他端（ＭＯＳトランジスタｔｒ（ｎ）ａの他端）と、ＭＯＳトランジスタｔｒ（ｎ−２）ｂの他端（ＭＯＳトランジスタｔｒ（ｎ）ｂの他端）と、の間の第２の接続点１０７ｂに、接続されている。

このスイッチ回路Ｓは、高レベル端子Ｓｂの高レベルの電圧（第１の電圧）または低レベル端子Ｓａの低レベルの電圧（該第１の電圧（高レベルの電圧）よりも低い第２の電圧）を、切り換えて、出力電圧Ｖｏｕｔとして出力端子１０２に出力するようになっている。なお、該低レベルの電圧は、例えば、既述の電圧Ｖｒｅａｄに相当し、該高レベルの電圧は、例えば、既述の電圧Ｖｐａｓｓに相当する。

次に、以上のような構成を有する昇圧回路１１の動作の一例について説明する。

ここで、図２５は、図２４に示す昇圧回路１１が低レベルの電圧を出力する場合の動作を説明するための図である。また、図２６は、図２４に示す昇圧回路１１が高レベルの電圧を出力する場合の動作を説明するための図である。なお、既述のように、低レベルの電圧（第２の電圧）は、高レベルの電圧（第１の電圧）よりも低く設定されているものである。

図２５に示すように、低レベルの電圧を出力する場合は、第１および第２のクロック端子１０３ａ、１０３ｂに、制御回路７から出力された第１および第２のクロック信号ＣＬＫＡ、ｂＣＬＫＡが入力される。さらに、第３および第４のクロック端子１０４ａ、１０４ｂに、第３および第４のクロック信号ＣＬＫＢ、ｂＣＬＫＢに代えて、制御回路７から出力された“Ｌｏｗ”レベルの固定電圧ＶｆｉｘＢ、および“Ｈｉｇｈ”レベルの固定電圧ｂＶｆｉｘＢが入力される。

これにより、第１および第２のクロック信号ＣＬＫＡ、ｂＣＬＫＡに応じて、昇圧回路１１の低昇圧段が昇圧動作して、生成した低レベルの電圧を低レベル端子Ｓａに出力する。一方、昇圧回路１１の高昇圧段にはクロック信号が入力されないので、昇圧動作をしない。

このとき、スイッチ回路Ｓは、低レベル端子Ｓａの低レベルの電圧を出力端子１０２に出力する。

このように、低レベルの電圧を出力する場合は、昇圧回路１１の高昇圧段の動作は停止した状態である。これにより、無駄な充放電を停止し昇圧回路１１の電力効率を向上することができる。また、動作している段数（ダイオード接続段数）を減らすことにより、出力電流を増加することができる（図２１）。

一方、図２６に示すように、高レベルの電圧を出力する場合は、第１から第４のクロック端子１０３ａ、１０３ｂ、１０４ａ、１０４ｂに、制御回路７から出力された第１から第４のクロック信号ＣＬＫＡ、ｂＣＬＫＡ、ＣＬＫＢ、ｂＣＬＫＢが入力される。

これにより、第１および第２のクロック信号ＣＬＫＡ、ｂＣＬＫＡに応じて、昇圧回路１１の低昇圧段が昇圧動作して、生成した低レベルの電圧を高昇圧段に出力する。さらに、第３および第４のクロック信号ＣＬＫＢ、ｂＣＬＫＢに応じて、昇圧回路１１の高昇圧段が昇圧動作して、生成した高レベルの電圧を高レベル端子Ｓｂに出力する。

このとき、スイッチ回路Ｓは、高レベル端子Ｓｂの高レベルの電圧を出力端子１０２に出力する。

このように、高いレベルを出力させる時には、昇圧回路１１の低昇圧段、 高昇圧段とも動作させて、従来通り全出力段数（ダイオード接続段数）を使用して高レベルの電圧を出力する。

なお、制御回路１は、例えば、第３のクロック信号ＣＬＫＢおよび第４のクロック信号ｂＣＬＫＢは、第１のクロック信号ＣＬＫＡおよび第２のクロック信号ｂＣＬＫＡよりも、振幅が大きくなるように、設定する。

これにより、昇圧回路１１の高昇圧段の昇圧能力を向上することができる。

また、制御回路１は、既述のように、例えば、第１および第２のクロック信号ＣＬＫＡ、ｂＣＬＫＡの周期ｆｏｓｃａを、第３および第４のクロック信号ＣＬＫＢ、ｂＣＬＫＢの周期よりも短く設定する。

これにより、昇圧回路１１の低昇圧段の昇圧能力を向上することができる。

なお、第１、第２のドライバＤＡ１、ＤＡ２は、図２に示すドライバＤＡとドライバＤＢを分割したものと同等の回路である。さらに、第３、第４のドライバＤＢ１、ＤＢ２は、図２に示すドライバＤＢを分割したものと同等の回路である。すなわち、ドライバ自体の全体の回路面積は、比較例のドライバの全体の回路面積と同様である。

したがって、既述の比較例に対する、実施例１に係る昇圧回路１１の面積増は、挿入する１段のトランジスタの面積分と、ドライバやブート用のキャパシタを分割する面積分とであり、微小である。

また、図２４に示す昇圧回路１１では、一例として、低昇圧段と高昇圧段との２分のみを示している。しかし、n個の整流素子を挿入することにより、n段に分けるようにしてもよい。

以上のように、昇圧回路１１の面積増が少なく、出力する電圧レベルに応じて昇圧回路の出力段数を可変にする。

これにより、昇圧回路が出力するレベルに合った最適なポンプ数／出力段数（最適な効率）に設定することが可能となる。

このため、チップ面積削減のために出力レベルの異なる多数の昇圧電圧を１種類の昇圧回路で共有する際の低いレベルを出力する場合に、消費電流やピーク電流を削減することが可能となる。

ここで、図２７は、図２４に示す昇圧回路１１に供給するクロック信号を生成するクロック信号生成回路７ａの回路構成の一例を示す回路図である。

図２７に示すように、クロック信号生成回路７ａは、ＮＡＮＤ回路ｎａｎｄ１と、インバータｉｎｖ１、ｉｎｖ２と、バッファｂｕｆ１と、スイッチ回路ｓｗ１〜ｓｗ６と、キャパシタＣ１〜Ｃ６と、を有する。このクロック信号生成回路７ａは、端子７ａ１を介して入力されたリセット信号ＲＳＴｎに応じて、端子７ａ２にクロック信号ＣＬＫを出力するようになっている。

このクロック信号生成回路７ａは、例えば、図２３に示す制御回路７に複数個設けられている。そして、リセット信号ＲＳＴｎは、例えば、図２３に示す制御信号入力端子８を介して、制御回路７に入力される。

ここで、このような構成を有するクロック信号生成回路７ａの動作の一例について説明する。

まず、制御回路７は、リセット信号ＲＳＴｎを初期化信号として、“Ｌｏｗ”レベルに設定する。このとき、クロック信号生成回路７ａの端子ｎ１、ｎ２、ｎ３の電圧は、それぞれ、“Ｈｉｇｈ”レベル、“Ｌｏｗ”レベル、“Ｈｉｇｈ”レベルとなる。

次に、制御回路７は、この状態からリセット信号ＲＳＴｎを“Ｈｉｇｈ”レベルに切り替える。これにより、クロック信号生成回路７ａの端子ｎ１の電圧は“Ｌｏｗ”レベル、端子ｎ２の電圧は“Ｈｉｇｈ”レベル、端子ｎ３の電圧は“Ｌｏｗ”レベルとなる。

この端子ｎ３の電圧の“Ｌｏｗ”レベルが、ＮＡＮＤ回路ｎａｎｄ１に入力される。このため、端子ｎ１の電圧は“Ｈｉｇｈ”レベル、端子ｎ２の電圧は“Ｌｏｗ”レベル、端子ｎ３の電圧は、“Ｈｉｇｈ”レベルとなる。

このクロック信号生成回路７ａの動作が繰り返し続くことにより、一定の周期のクロック信号生成回路ＣＬＫが生成される。

また、クロック信号生成回路７ａは、スイッチ回路ｓｗ１〜ｓｗ６のオン／オフを制御することにより、容量負荷を調節し、任意の周波数のクロック信号（第１ないし第４のクロック信号ＣＬＫＡ、ｂＣＬＫＡ、ＣＬＫＢ、ｂＣＬＫＢ）を生成することができる。

ここで、昇圧回路１１が出力する電圧に対して、入力するクロック信号の周波数により出力電流の最適値が異なる。そこで、クロック信号生成回路７ａにより異なる周波数のクロック信号を複数生成して、昇圧回路１１に供給する。

これにより、昇圧回路の段数ごとに任意の周波数で動作させることができる。また、例えば、低レベル出力の場合（図２５）と、高レベル出力の場合（図２６）と、において、クロック信号の周波数を切り替えることができる。また、高レベル出力の場合（図２６）に、昇圧回路１１の低昇圧段と高昇圧段に入力するクロック信号の周波数を異ならせることができる。

したがって、昇圧回路１１の高効率で消費電流が小さい動作が可能となる。

ここで、図２８は、図２４に示す昇圧回路１１に供給するクロック信号の振幅を調整する振幅調整回路７ｂの回路構成の一例を示す回路図である。また、図２９は、図２８に示す振幅調整回路７ｂがクロック信号の“Ｈｉｇｈ”レベルを出力する場合を説明するための回路図である。また、図３０は、図２８に示す振幅調整回路７ｂが出力するクロック信号の波形の一例を示す図である。

図２８に示すように、振幅調整回路７ｂは、スイッチ回路ｓｗ１a１、ｓｗ１ｂ１、ｓｗ１ｃ１、ｓｗ１a２、ｓｗ１ｂ２、ｓｗ１ｃ２、ｓｗ２ａ、ｓｗ２ｂと、キャパシタＣ１１、Ｃ２１、Ｃ３１と、を有する。また、端子３０ａ〜３０ｃには、電源電圧ＶＤＤが印加されている。

この振幅調整回路７ｂは、例えば、図２３に示す制御回路７に複数個設けられている。

ここで、このような構成を有する振幅調整回路７ｂの動作の一例について説明する。なお、この例では、クロック信号の振幅を電源電圧ＶＤＤの２倍に調整する場合を考える。

まず、図２８に示すように、スイッチ回路ｓｗ１a１、ｓｗ１ｂ１、ｓｗ１ｃ１、ｓｗ１a２、ｓｗ１ｂ２、ｓｗ１ｃ２を導通状態にし、ｓｗ２ａ、ｓｗ２ｂを開放状態にする。

これにより、キャパシタC１１、C２１、C３１（容量値C）には、電荷Q（＝C*ＶＤＤ）が蓄えられる。このとき、端子３０ｄの電圧は、接地電圧ＶＳＳである。すなわち、振幅調整回路７ｂがクロック信号の“Ｌｏｗ”レベルを出力する。

次に、図２９に示すように、スイッチ回路ｓｗ１a１、ｓｗ１ｂ１、ｓｗ１ｃ１、ｓｗ１a２、ｓｗ１ｂ２、ｓｗ１ｃ２を開放状態にし、ｓｗ２ａ、ｓｗ２ｂを導通状態にする。
このとき、簡単のため、寄生容量がないとすると、電荷量保存則より、端子３０ｄの電圧は、電源電圧ＶＤＤの２倍に昇圧される。すなわち、振幅調整回路７ｂがクロック信号の“Ｈｉｇｈ”レベルを出力する。

この振幅調整回路７ｂにおいて、例えば、直列に接続されるキャパシタの数を増加すれば、電源電圧ＶＤＤのx倍の電圧の振幅のクロック信号を生成することができる。

このように、振幅調整回路７ｂは、スイッチ回路ｓｗ１a１、ｓｗ１ｂ１、ｓｗ１ｃ１、ｓｗ１a２、ｓｗ１ｂ２、ｓｗ１ｃ２、ｓｗ２ａ、ｓｗ２ｂを、例えば、クロック信号生成回路７ａにより生成されたクロック信号に同期して制御する。これにより、該クロック信号と同じ周期と、電源電圧の振幅の２倍の振幅（Ｖｂｏｏｓｔ）と、を有するクロック信号が端子３０ｄに出力される。制御回路７は、この端子３０ｄに出力されたクロック信号を、第１ないし第４のクロック信号ＣＬＫＡ、ｂＣＬＫＡ、ＣＬＫＢ、ｂＣＬＫＢの何れかとして昇圧回路１１に供給する。

一般的に、昇圧回路では、出力電圧が高く設定されるのに応じて、段数を増加させる必要がある。さらに、後段側（出力側）のＭＯＳトランジスタには、大きなバックバイアスが印加されることとなる。これにより、該ＭＯＳトランジスタの閾値電圧が高くなる。このため、後段側の出力段に供給するクロック信号の振幅を大きくする必要がある。

しかし、出力電圧が低い場合（昇圧回路の段数が少ない場合）には、後段側のＭＯＳトランジスタに印加されるバックバイアスは小さくなり、閾値電圧の上昇も小さくなる。このため、出力段に供給するクロック信号の振幅を大きくする必要はない。

このように、昇圧回路の出力電圧のレベル（すなわち、昇圧回路の段数）に応じて、最適なクロック信号の振幅は異なる。

そこで、例えば、図２８に示すような振幅調整回路７ｂを用いて、昇圧回路の段数に応じて、クロック信号の振幅を制御することにより、昇圧回路１１の電力効率を向上することができる。

以上のように、本実施例に係る半導体記憶装置によれば、回路面積の削減しつつ、消費電流やピーク電流の増大を抑制することができる。

１ メモリセルアレイ
２ ビット線制御回路
３ カラムデコーダ
４ データ入出力バッファ
５ データ入出力端子
６ ロウデコーダ
７ 制御回路
８ 制御信号入力端子
９ ソース線制御回路
１０ ウェル制御回路
１１ 昇圧回路
１００ 半導体記憶装置

Claims (13)

1. 電源電圧を昇圧して出力端子から出力する昇圧回路であって、
   第１のクロック信号が入力される第１のクロック端子と、
   前記第１のクロック信号に対して位相が反転し且つ前記第１のクロック信号と同じ振幅、周期を有する第２のクロック信号が入力される第２のクロック端子と、
   第３のクロック信号が入力される第３のクロック端子と、
   前記第３のクロック信号に対して位相が反転し且つ前記第３のクロック信号と同じ振幅、周期を有する第４のクロック信号が入力される第４のクロック端子と、
   前記電源電圧が印加される第１の電源端子に一端が接続された第１の整流素子と、
   前記第１の整流素子の他端に一端が接続され、且つ、ダイオード接続された第１のＭＯＳトランジスタと、
   前記第１のＭＯＳトランジスタのゲートと前記第１のクロック端子との間に接続された第１のキャパシタと、
   前記電源電圧が印加される第２の電源端子に一端が接続された第２の整流素子と、
   前記第２の整流素子の他端に一端が接続され、且つ、ダイオード接続された第２のＭＯＳトランジスタと、
   前記第２のＭＯＳトランジスタのゲートと前記第２のクロック端子との間に接続された第２のキャパシタと、
   前記第１のＭＯＳトランジスタの他端に一端が接続された第３の整流素子と、
   前記第３の整流素子の他端に一端が接続され、且つ、ダイオード接続された第３のＭＯＳトランジスタと、
   前記第３のＭＯＳトランジスタのゲートと前記第３のクロック端子との間に接続された第３のキャパシタと、
   前記第２のＭＯＳトランジスタの他端に一端が接続された第４の整流素子と、
   前記第４の整流素子の他端に一端が接続され、且つ、ダイオード接続された第４のＭＯＳトランジスタと、
   前記第４のＭＯＳトランジスタのゲートと前記第４のクロック端子との間に接続された第４のキャパシタと、
   前記第３の整流素子の前記一端と前記第４の整流素子の前記一端との間の第１の接続点に接続された低レベル端子と、前記第３のＭＯＳトランジスタの他端と前記第４のＭＯＳトランジスタの他端との間の第２の接続点に接続された高レベル端子と、を有し、前記低レベル端子の電圧または前記高レベル端子の電圧を切り換えて、前記出力端子に出力するスイッチ回路と、を備える
   ことを特徴とする昇圧回路。
2. 前記第１のクロック端子と前記第１のキャパシタとの間に接続され、前記第１のクロック信号の振幅を増幅する第１のドライバと、
   前記第２のクロック端子と前記第２のキャパシタとの間に接続され、前記第２のクロック信号の振幅を増幅する第２のドライバと、
   前記第３のクロック端子と前記第３のキャパシタとの間に接続され、前記第３のクロック信号の振幅を増幅する第３のドライバと、
   前記第４のクロック端子と前記第４のキャパシタとの間に接続され、前記第４のクロック信号の振幅を増幅する第４のドライバと、をさらに備える
   ことを特徴とする請求項１に記載の昇圧回路。
3. 前記第３のクロック信号および前記第４のクロック信号は、前記第１のクロック信号および前記第２のクロック信号よりも、振幅が大きい
   ことを特徴とする請求項２または３に記載の昇圧回路。
4. 第１の電圧を出力する場合は、
   前記第１から第４のクロック端子に、前記第１から第４のクロック信号が入力され、
   さらに、前記スイッチ回路は、前記高レベル端子の電圧を前記出力端子に出力し、
   前記第１の電圧よりも低い第２の電圧を出力する場合は、
   前記第１および第２のクロック端子に、前記第１および第２のクロック信号が入力され、且つ、前記第３および第４のクロック端子に、前記第３および第４のクロック信号に代えて固定電圧が入力され、
   さらに、前記スイッチ回路は、前記低レベル端子の電圧を前記出力端子に出力する
   ことを特徴とする請求項１ないし３のいずれか一項に記載の昇圧回路。
5. 前記第１および第２のクロック信号の周期は、前記第３および第４のクロック信号の周期よりも短く設定されている
   ことを特徴とする請求項１ないし４のいずれか一項に記載の昇圧回路。
6. 前記第１ないし第４の整流素子は、ダイオード接続されたＭＯＳトランジスタで構成されている
   ことを特徴とする請求項１ないし５のいずれか一項に記載の昇圧回路。
7. 電気的にデータを書き換え可能な複数のメモリセルトランジスタを有するメモリセルアレイと、
   前記メモリセルトランジスタの制御ゲートに接続されたワード線の電圧を制御するロウデコーダと、
   電源電圧を昇圧して出力端子から出力し、前記ロウデコーダに昇圧電圧を供給する昇圧回路と、
   前記昇圧回路にクロック信号を出力し、前記昇圧回路を制御する制御回路と、を備え、
   前記昇圧回路は、
   第１のクロック信号が入力される第１のクロック端子と、
   前記第１のクロック信号に対して位相が反転し且つ前記第１のクロック信号と同じ振幅、周期を有する第２のクロック信号が入力される第２のクロック端子と、
   第３のクロック信号が入力される第３のクロック端子と、
   前記第３のクロック信号に対して位相が反転し且つ前記第３のクロック信号と同じ振幅、周期を有する第４のクロック信号が入力される第４のクロック端子と、
   前記電源電圧が印加される第１の電源端子に一端が接続された第１の整流素子と、
   前記第１の整流素子の他端に一端が接続され、且つ、ダイオード接続された第１のＭＯＳトランジスタと、
   前記第１のＭＯＳトランジスタのゲートと前記第１のクロック端子との間に接続された第１のキャパシタと、
   前記電源電圧が印加される第２の電源端子に一端が接続された第２の整流素子と、
   前記第２の整流素子の他端に一端が接続され、且つ、ダイオード接続された第２のＭＯＳトランジスタと、
   前記第２のＭＯＳトランジスタのゲートと前記第２のクロック端子との間に接続された第２のキャパシタと、
   前記第１のＭＯＳトランジスタの他端に一端が接続された第３の整流素子と、
   前記第３の整流素子の他端に一端が接続され、且つ、ダイオード接続された第３のＭＯＳトランジスタと、
   前記第３のＭＯＳトランジスタのゲートと前記第３のクロック端子との間に接続された第３のキャパシタと、
   前記第２のＭＯＳトランジスタの他端に一端が接続された第４の整流素子と、
   前記第４の整流素子の他端に一端が接続され、且つ、ダイオード接続された第４のＭＯＳトランジスタと、
   前記第４のＭＯＳトランジスタのゲートと前記第４のクロック端子との間に接続された第４のキャパシタと、
   前記第３の整流素子の前記一端と前記第４の整流素子の前記一端との間の第１の接続点に接続された低レベル端子と、前記第３のＭＯＳトランジスタの他端と前記第４のＭＯＳトランジスタの他端との間の第２の接続点に接続された高レベル端子と、を有し、前記低レベル端子の電圧または前記高レベル端子の電圧を切り換えて、前記出力端子に出力するスイッチ回路と、を含む
   ことを特徴とする半導体記憶装置。
8. 前記第１のクロック端子と前記第１のキャパシタとの間に接続され、前記第１のクロック信号の振幅を増幅する第１のドライバと、
   前記第２のクロック端子と前記第２のキャパシタとの間に接続され、前記第２のクロック信号の振幅を増幅する第２のドライバと、
   前記第３のクロック端子と前記第３のキャパシタとの間に接続され、前記第３のクロック信号の振幅を増幅する第３のドライバと、
   前記第４のクロック端子と前記第４のキャパシタとの間に接続され、前記第４のクロック信号の振幅を増幅する第４のドライバと、をさらに備える
   ことを特徴とする請求項７に記載の半導体記憶装置。
9. 前記第３のクロック信号および前記第４のクロック信号は、前記第１のクロック信号および前記第２のクロック信号よりも、振幅が大きい
   ことを特徴とする請求項７または８に記載の半導体記憶装置。
10. 第１の電圧を出力する場合は、
    前記第１から第４のクロック端子に、前記第１から第４のクロック信号が入力され、
    さらに、前記スイッチ回路は、前記高レベル端子の電圧を前記出力端子に出力し、
    前記第１の電圧よりも低い第２の電圧を出力する場合は、
    前記第１および第２のクロック端子に、前記第１および第２のクロック信号が入力され、且つ、前記第３および第４のクロック端子に、前記第３および第４のクロック信号に代えて固定電圧が入力され、
    さらに、前記スイッチ回路は、前記低レベル端子の電圧を前記出力端子に出力する
    ことを特徴とする請求項７ないし９のいずれか一項に記載の半導体記憶装置。
11. 前記第１および第２のクロック信号の周期は、前記第３および第４のクロック信号の周期よりも短く設定されている
    ことを特徴とする請求項７ないし１０のいずれか一項に記載の半導体記憶装置。
12. 前記第１ないし第４の整流素子は、ダイオード接続されたＭＯＳトランジスタで構成されている
    ことを特徴とする請求項７ないし１１のいずれか一項に記載の半導体記憶装置。
13. 前記半導体記憶装置は、ＮＡＮＤ型フラッシュメモリであることを特徴とする請求項７ないし１２のいずれか一項に記載の半導体記憶装置。

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