JP2011100910A

JP2011100910A - Semiconductor device, and method for manufacturing the same

Info

Publication number: JP2011100910A
Application number: JP2009255818A
Authority: JP
Inventors: Keita Uchiyama; 敬太内山; Naohisa Sengoku; 直久仙石; Yasutoshi Okuno; 泰利奥野
Original assignee: Panasonic Corp
Current assignee: Panasonic Corp
Priority date: 2009-11-09
Filing date: 2009-11-09
Publication date: 2011-05-19

Abstract

【課題】ＭＩＰＳ構造等のゲート電極と同時形成が可能であり且つ抵抗が高い抵抗素子を有する半導体装置及びその製造方法を提供する。
【解決手段】基板上に金属含有膜１０８及びポリシリコン膜１０９を順次形成する工程と、前記金属含有膜及び前記ポリシリコン膜を抵抗素子形状にパターニングする工程と、前記金属含有膜の少なくとも一部分を除去することにより、前記ポリシリコン膜の下に中空領域１１９を形成する工程とを備えている。
【選択図】図１A semiconductor device having a resistance element which can be formed simultaneously with a gate electrode of a MIPS structure or the like and has a high resistance, and a manufacturing method thereof.
A step of sequentially forming a metal-containing film and a polysilicon film on a substrate; a step of patterning the metal-containing film and the polysilicon film into a resistance element shape; and at least a part of the metal-containing film. Forming a hollow region 119 under the polysilicon film by removing.
[Selection] Figure 1

Description

本発明は、半導体装置及びその製造方法に係り、特に、ＭＩＳＦＥＴ（metal-insulator-semiconductor field-effect transistor ）等の能動素子と共に抵抗素子を有する半導体装置及びその製造方法に関するものである。 The present invention relates to a semiconductor device and a manufacturing method thereof, and more particularly to a semiconductor device having a resistance element together with an active element such as a MISFET (metal-insulator-semiconductor field-effect transistor) and a manufacturing method thereof.

半導体集積回路においては、半導体基板中に当該半導体基板とは逆導電型の不純物を注入することにより形成された拡散抵抗、及び、不純物を注入したポリシリコンからなるポリシリコン抵抗等が用いられている。これらの抵抗のうちポリシリコン抵抗は、その周囲を絶縁膜によって囲まれているためにリーク電流が少ないこと、グレイン境界に存在する欠陥により高抵抗が得られること、さらには、ポリシリコンゲート電極形成工程において形成できるためにプロセスを簡単化できることなどの利点があるため、幅広く半導体集積回路に採用されている。 In a semiconductor integrated circuit, a diffused resistor formed by implanting an impurity having a conductivity type opposite to that of the semiconductor substrate, a polysilicon resistor made of polysilicon into which the impurity is implanted, and the like are used. . Among these resistors, polysilicon resistors are surrounded by an insulating film, so there is little leakage current, high resistance can be obtained due to defects present at the grain boundary, and polysilicon gate electrode formation Since it can be formed in a process, there is an advantage that the process can be simplified, and therefore, it is widely used in semiconductor integrated circuits.

ところで、近年、半導体集積回路装置の高集積化、高機能化及び高速化に伴って、ゲート絶縁膜として、ＳｉＯ₂の誘電率よりも高い誘電率を持つＨｆＯ₂等のＨｉｇｈ−ｋ絶縁膜が用いられている。ゲート絶縁膜にＨｉｇｈ−ｋ絶縁膜を用いると、比較的厚いゲート絶縁膜を形成できるため、ゲートリーク電流を低減することが可能となる。 By the way, in recent years, with the high integration, high functionality, and high speed of semiconductor integrated circuit devices, a high-k insulating film such as HfO ₂ having a dielectric constant higher than that of SiO ₂ is used as a gate insulating film. It is used. When a high-k insulating film is used as the gate insulating film, a relatively thick gate insulating film can be formed, so that gate leakage current can be reduced.

しかしながら、Ｈｉｇｈ−ｋ絶縁膜をゲート絶縁膜として用い、当該ゲート絶縁膜上に形成されるゲート電極として、従来用いられてきたポリシリコンゲート電極を用いると、フェルミレベルピニングと呼ばれる現象により、閾値電圧Ｖｔが高くなってしまうという問題が生じる。また、ゲート電極の材料にポリシリコンを用いた場合、ゲート空乏化現象によりゲート容量が小さくなり、トランジスタの駆動能力が低下してしまうという問題も生じる。 However, when a high-k insulating film is used as a gate insulating film and a conventionally used polysilicon gate electrode is used as the gate electrode formed on the gate insulating film, the threshold voltage is reduced due to a phenomenon called Fermi level pinning. There arises a problem that Vt becomes high. In addition, when polysilicon is used as the material of the gate electrode, there is a problem that the gate capacity is reduced due to the gate depletion phenomenon and the driving capability of the transistor is lowered.

そこで、従来のポリシリコンゲート電極に代わって、メタルゲート電極、又はポリシリコン膜とゲート絶縁膜との間にメタル膜（本願では金属含有膜を意味するものとする）を挿入したＭＩＰＳ（metal-inserted poly-silicon stack）構造のゲート電極等が提案されている。 Therefore, instead of the conventional polysilicon gate electrode, a metal gate electrode or a MIPS (metal-containing film in this application) is inserted between the polysilicon film and the gate insulating film. An inserted poly-silicon stack) structure has been proposed.

特開２００７−２１４２０８号公報JP 2007-214208 A 特開２００８−２１９００６号公報JP 2008-219006

しかしながら、例えばＭＩＰＳ構造のゲート電極を用いた場合において、従来のようにゲート電極形成工程において抵抗素子を形成した場合、抵抗素子もＭＩＰＳ構造を持つため、言い換えると、抵抗素子となるポリシリコン膜とゲート絶縁膜との間に低抵抗のメタル膜が存在するため、抵抗素子の抵抗が低くなってしまうという問題が生じる。 However, for example, when a gate electrode having a MIPS structure is used and the resistance element is formed in the gate electrode formation process as in the prior art, the resistance element also has a MIPS structure. In other words, the polysilicon film serving as the resistance element and Since a low resistance metal film exists between the gate insulating film and the gate insulating film, the resistance of the resistance element is lowered.

前記に鑑み、本発明は、例えばＭＩＰＳ構造のゲート電極と同時形成が可能であり且つ抵抗が高い抵抗素子を有する半導体装置及びその製造方法を提供することを目的とする。 In view of the above, an object of the present invention is to provide a semiconductor device having a resistance element that can be simultaneously formed with a gate electrode of, for example, a MIPS structure and has a high resistance, and a manufacturing method thereof.

前記の目的を達成するために、本願発明者らは、まず、ＭＩＰＳ構造のゲート電極の形成工程において、ＭＩＳＦＥＴ形成領域及び抵抗素子形成領域のそれぞれにＭＩＰＳ構造のうちのメタル膜を形成した後、抵抗素子形成領域のメタル膜を選択的に除去し、その後、ＭＩＳＦＥＴ形成領域及び抵抗素子形成領域のそれぞれにＭＩＰＳ構造のうちのポリシリコン膜を形成することにより、ＭＩＳＦＥＴ形成領域にはＭＩＰＳ構造のゲート電極を形成すると共に抵抗素子形成領域には従来のポリシリコン抵抗を形成することを検討してみた。以下、その検討結果について、図１１を参照しながら説明する。 In order to achieve the above object, the present inventors first formed a metal film of the MIPS structure in each of the MISFET formation region and the resistance element formation region in the step of forming the gate electrode of the MIPS structure, By selectively removing the metal film in the resistance element formation region, and then forming a polysilicon film of the MIPS structure in each of the MISFET formation region and the resistance element formation region, the gate of the MIPS structure is formed in the MISFET formation region. It was examined to form a conventional polysilicon resistor in the resistance element forming region while forming the electrode. Hereinafter, the examination results will be described with reference to FIG.

まず、ＭＩＳＦＥＴ形成領域Ｒ_Aの半導体基板１０１にＮ型ウェル領域１０４を形成すると共に抵抗素子形成領域Ｒ_Bの半導体基板１０１にＰ型ウェル領域１０５を形成した。また、ＭＩＳＦＥＴ形成領域Ｒ_Aの各トランジスタ領域をＳＴＩ（shallow trench isolation ）領域１０６によって互いに分離すると共に、抵抗素子形成領域Ｒ_BのＰ型ウェル領域１０５の上部にＳＴＩ領域１０６を設けた。続いて、半導体基板１０１上の全面にＨｉｇｈ−ｋゲート絶縁膜１０７を形成した後、Ｈｉｇｈ−ｋゲート絶縁膜１０７上にＴｉＮからなるメタル膜１０８を形成し、その後、抵抗素子形成領域Ｒ_Bのメタル膜１０８を選択的に除去した。続いて、ＭＩＳＦＥＴ形成領域Ｒ_Aのメタル膜１０８上、及び抵抗素子形成領域Ｒ_BのＨｉｇｈ−ｋゲート絶縁膜１０７上にポリシリコン膜１０９を形成した後、ＭＩＳＦＥＴ形成領域Ｒ_Aのメタル膜１０８及びポリシリコン膜１０９をパターニングしてＭＩＰＳ構造のゲート電極１１０を形成すると共に、抵抗素子形成領域Ｒ_Bのポリシリコン膜１０９をパターニングして抵抗素子１０３を形成した。 First, to form a P-type well region 105 in the semiconductor substrate 101 of the resistor element formation region R _B together form a N-type well region 104 in the semiconductor substrate 101 in the MISFET formation region R _A. Further, the respective transistor regions of the MISFET formation region R _A while separated from each other by STI (shallow trench isolation) regions 106, the STI region 106 is provided over the resistive element formation region R _B of the P-type well region 105. Subsequently, after forming the High-k gate insulating film 107 over the entire surface of the semiconductor substrate 101, forming a metal film 108 made of TiN on the High-k gate insulating film 107, then, the resistance element forming region of the R _B The metal film 108 was selectively removed. Subsequently, after a polysilicon film 109 is formed on the metal film 108 in the MISFET formation region R _A and on the high-k gate insulating film 107 in the resistance element formation region R _B , the metal film 108 in the MISFET formation region R _A and by patterning the polysilicon film 109 to form a gate electrode 110 of the MIPS structure, and the polysilicon film 109 in the resistance element forming region R _B by patterning to form a resistive element 103.

ところが、以上に述べた製造方法においては、抵抗素子形成領域Ｒ_Bのメタル膜１０８を選択的に除去する際に、ＭＩＳＦＥＴ形成領域Ｒ_Aのメタル膜１０８をレジストマスクによって覆うと共に、抵抗素子形成領域Ｒ_Bのメタル膜１０８の除去後には前述のレジストマスクを洗浄により除去しなければならない。その結果、図１１に示すように、ＭＩＳＦＥＴ形成領域Ｒ_Aのメタル膜１０８の表面部には、酸化領域等を含むダメージ層１５０が形成されてしまうので、ゲート電極１１０の抵抗が高くなったりするなどの問題が生じてしまう。 However, in the manufacturing method described above, when selectively removing the metal layer 108 of the resistor region R _B, to cover the metal layer 108 in the MISFET formation region R _A by the resist mask, resistor region after removal of the metal layer 108 of the R _B must be removed by washing the resist mask described above. As a result, as shown in FIG. 11, a damage layer 150 including an oxidized region is formed on the surface portion of the metal film 108 in the MISFET formation region _RA , so that the resistance of the gate electrode 110 is increased. Such problems will occur.

そこで、本願発明者らは、試行錯誤の結果、ＭＩＰＳ構造のゲート電極の形成と同時に抵抗素子形成領域にもＭＩＰＳ構造を形成し、その後、抵抗素子形成領域のＭＩＰＳ構造のうちメタル膜部分を選択的に除去してポリシリコン抵抗を形成するという発明を想到した。これにより、ＭＩＰＳ構造のゲート電極が高抵抗化するなどの問題を防止しつつ、高抵抗の抵抗素子を形成することが可能になる。 Therefore, as a result of trial and error, the inventors of the present application formed the MIPS structure in the resistance element formation region simultaneously with the formation of the MIPS structure gate electrode, and then selected the metal film portion of the MIPS structure in the resistance element formation region. The inventors have come up with an invention in which a polysilicon resistor is formed by removing the same. This makes it possible to form a high-resistance resistance element while preventing problems such as an increase in the resistance of the gate electrode of the MIPS structure.

すなわち、本発明に係る半導体装置は、ポリシリコン膜を有する抵抗素子を備え、前記ポリシリコン膜の下に中空領域が設けられている。 That is, the semiconductor device according to the present invention includes a resistance element having a polysilicon film, and a hollow region is provided under the polysilicon film.

本発明に係る半導体装置において、前記ポリシリコン膜の側面には絶縁性サイドウォールスペーサが形成されており、前記絶縁性サイドウォールスペーサには、前記中空領域と通じる開口部が設けられていてもよい。 In the semiconductor device according to the present invention, an insulating sidewall spacer may be formed on a side surface of the polysilicon film, and the insulating sidewall spacer may be provided with an opening that communicates with the hollow region. .

本発明に係る半導体装置において、前記ポリシリコン膜には、前記中空領域と通じる開口部が設けられていてもよい。 In the semiconductor device according to the present invention, the polysilicon film may be provided with an opening communicating with the hollow region.

本発明に係る半導体装置において、前記中空領域は、前記ポリシリコン膜と接するように設けられていてもよい。 In the semiconductor device according to the present invention, the hollow region may be provided in contact with the polysilicon film.

本発明に係る半導体装置において、前記ポリシリコン膜の下側全体に前記中空領域が設けられていてもよい。 In the semiconductor device according to the present invention, the hollow region may be provided on the entire lower side of the polysilicon film.

本発明に係る半導体装置において、前記抵抗素子は絶縁領域の上に設けられており、前記中空領域は前記ポリシリコン膜と前記絶縁領域との間に設けられていてもよい。 In the semiconductor device according to the present invention, the resistive element may be provided on an insulating region, and the hollow region may be provided between the polysilicon film and the insulating region.

本発明に係る半導体装置において、前記ポリシリコン膜と同時に形成されたポリシリコン膜を少なくとも含むゲート電極を有するＭＩＳＦＥＴをさらに備えていてもよい。この場合、前記ゲート電極は、前記ポリシリコン膜の下に形成された金属含有膜を含んでいてもよい。また、前記中空領域の厚さと前記金属含有膜の厚さとは実質的に同じであってもよい。 The semiconductor device according to the present invention may further include a MISFET having a gate electrode including at least a polysilicon film formed simultaneously with the polysilicon film. In this case, the gate electrode may include a metal-containing film formed under the polysilicon film. The thickness of the hollow region and the thickness of the metal-containing film may be substantially the same.

本発明に係る半導体装置において、前記抵抗素子はヒューズ素子であってもよい。 In the semiconductor device according to the present invention, the resistance element may be a fuse element.

本発明に係る半導体装置の製造方法は、基板上に金属含有膜及びポリシリコン膜を順次形成する工程（ａ）と、前記金属含有膜及び前記ポリシリコン膜を抵抗素子形状にパターニングする工程（ｂ）と、前記金属含有膜の少なくとも一部分を除去することにより、前記ポリシリコン膜の下に中空領域を形成する工程（ｃ）とを備えている。 The method for manufacturing a semiconductor device according to the present invention includes a step (a) of sequentially forming a metal-containing film and a polysilicon film on a substrate, and a step of patterning the metal-containing film and the polysilicon film into a resistive element shape (b And a step (c) of forming a hollow region under the polysilicon film by removing at least a part of the metal-containing film.

本発明に係る半導体装置の製造方法において、前記工程（ｂ）と前記工程（ｃ）との間に、パターニングされた前記金属含有膜及び前記ポリシリコン膜のそれぞれの側面に絶縁性サイドウォールスペーサを形成する工程と、前記絶縁性サイドウォールスペーサに、パターニングされた前記金属含有膜の側面に通じる開口部を形成する工程とをさらに備え、前記工程（ｃ）は、前記開口部を通じてエッチング液を供給することにより、パターニングされた前記金属含有膜に対してウェットエッチングを行う工程を含んでいてもよい。 In the method for manufacturing a semiconductor device according to the present invention, an insulating sidewall spacer is provided on each side surface of the patterned metal-containing film and the polysilicon film between the step (b) and the step (c). A step of forming an opening that leads to a side surface of the patterned metal-containing film in the insulating sidewall spacer, and the step (c) supplies an etching solution through the opening. Thus, a step of performing wet etching on the patterned metal-containing film may be included.

本発明に係る半導体装置の製造方法において、前記工程（ｂ）と前記工程（ｃ）との間に、前記ポリシリコン膜に、パターニングされた前記金属含有膜の上面に通じる開口部を形成する工程とをさらに備え、前記工程（ｃ）は、前記開口部を通じてエッチング液を供給することにより、パターニングされた前記金属含有膜に対してウェットエッチングを行う工程を含んでいてもよい。 In the method for manufacturing a semiconductor device according to the present invention, a step of forming an opening leading to the upper surface of the patterned metal-containing film in the polysilicon film between the step (b) and the step (c). The step (c) may include a step of performing wet etching on the patterned metal-containing film by supplying an etching solution through the opening.

本発明によると、例えばＭＩＰＳ構造のゲート電極と同時形成が可能であり且つ抵抗が高い抵抗素子を有する半導体装置及びその製造方法を提供することができる。 According to the present invention, it is possible to provide a semiconductor device having a resistance element which can be formed simultaneously with a gate electrode having a MIPS structure and has a high resistance, and a method for manufacturing the same.

図１（ａ）〜（ｄ）は、第１の例示的実施形態に係る半導体装置の製造方法の各工程を示す断面図である。1A to 1D are cross-sectional views illustrating respective steps of a method for manufacturing a semiconductor device according to a first exemplary embodiment. 図２（ａ）〜（ｄ）は、第１の例示的実施形態に係る半導体装置の製造方法の各工程を示す平面図である。2A to 2D are plan views showing respective steps of the method for manufacturing the semiconductor device according to the first exemplary embodiment. 図３は、第１の例示的実施形態に係る半導体装置のバリエーションを示す平面図である。FIG. 3 is a plan view showing a variation of the semiconductor device according to the first exemplary embodiment. 図４は、第１の例示的実施形態に係る半導体装置のバリエーションを示す平面図である。FIG. 4 is a plan view showing a variation of the semiconductor device according to the first exemplary embodiment. 図５は、第１の例示的実施形態に係る半導体装置のバリエーションを示す平面図である。FIG. 5 is a plan view showing a variation of the semiconductor device according to the first exemplary embodiment. 図６（ａ）〜（ｄ）は、第２の例示的実施形態に係る半導体装置の製造方法の各工程を示す断面図である。6A to 6D are cross-sectional views illustrating respective steps of a method for manufacturing a semiconductor device according to the second exemplary embodiment. 図７（ａ）〜（ｄ）は、第２の例示的実施形態に係る半導体装置の製造方法の各工程を示す平面図である。FIGS. 7A to 7D are plan views showing respective steps of the method for manufacturing a semiconductor device according to the second exemplary embodiment. 図８は、第２の例示的実施形態に係る半導体装置のバリエーションを示す平面図である。FIG. 8 is a plan view showing a variation of the semiconductor device according to the second exemplary embodiment. 図９は、第２の例示的実施形態に係る半導体装置のバリエーションを示す平面図である。FIG. 9 is a plan view showing a variation of the semiconductor device according to the second exemplary embodiment. 図１０は、第２の例示的実施形態に係る半導体装置のバリエーションを示す平面図である。FIG. 10 is a plan view showing a variation of the semiconductor device according to the second exemplary embodiment. 図１１は、ＭＩＳＦＥＴ形成領域及び抵抗素子形成領域のそれぞれにＭＩＰＳ構造のうちのメタル膜を形成した後、抵抗素子形成領域のメタル膜を選択的に除去し、その後、ＭＩＳＦＥＴ形成領域及び抵抗素子形成領域のそれぞれにＭＩＰＳ構造のうちのポリシリコン膜を形成することにより、ＭＩＳＦＥＴ形成領域にはＭＩＰＳ構造のゲート電極を形成すると共に抵抗素子形成領域には従来のポリシリコン抵抗を形成した様子を示す断面図である。In FIG. 11, after forming a metal film of the MIPS structure in each of the MISFET formation region and the resistance element formation region, the metal film in the resistance element formation region is selectively removed, and then the MISFET formation region and the resistance element formation are performed. By forming a polysilicon film of the MIPS structure in each of the regions, a cross section showing a state where a gate electrode of the MIPS structure is formed in the MISFET formation region and a conventional polysilicon resistor is formed in the resistance element formation region. FIG.

（第１の実施形態）
以下、本発明の第１の例示的実施形態に係る半導体装置及びその製造方法について、図面を参照しながら説明する。 (First embodiment)
Hereinafter, a semiconductor device and a manufacturing method thereof according to a first exemplary embodiment of the present invention will be described with reference to the drawings.

図１（ａ）〜（ｄ）は、第１の例示的実施形態に係る半導体装置の製造方法の各工程を示す断面図であり、図２（ａ）〜（ｄ）は、第１の例示的実施形態に係る半導体装置の製造方法の各工程を示す平面図である。尚、図１（ａ）は図２（ａ）におけるＡ−Ａ線の断面図であり、図１（ｂ）は図２（ｂ）におけるＢ−Ｂ線の断面図であり、図１（ｃ）は図２（ｃ）におけるＣ−Ｃ線の断面図であり、図１（ｄ）は図２（ｄ）におけるＤ−Ｄ線の断面図である。 FIGS. 1A to 1D are cross-sectional views showing respective steps of a method for manufacturing a semiconductor device according to the first exemplary embodiment, and FIGS. 2A to 2D are first examples. It is a top view which shows each process of the manufacturing method of the semiconductor device which concerns on specific embodiment. 1A is a cross-sectional view taken along line AA in FIG. 2A, FIG. 1B is a cross-sectional view taken along line BB in FIG. 2B, and FIG. ) Is a cross-sectional view taken along line CC in FIG. 2C, and FIG. 1D is a cross-sectional view taken along line DD in FIG.

まず、図１（ａ）及び図２（ａ）に示すように、ＭＩＳＦＥＴ形成領域Ｒ_Aの半導体基板１０１にＮ型ウェル領域１０４を形成すると共に抵抗素子形成領域Ｒ_Bの半導体基板１０１にＰ型ウェル領域１０５を形成する。また、ＭＩＳＦＥＴ形成領域Ｒ_Aの各トランジスタ領域をＳＴＩ（shallow trench isolation ）領域１０６によって互いに分離すると共に、抵抗素子形成領域Ｒ_BのＰ型ウェル領域１０５の上部にＳＴＩ領域１０６を設ける。本実施形態では、ＭＩＳＦＥＴ形成領域Ｒ_AのＮ型ウェル領域１０４上に半導体素子１０２としてＰ型ＭＩＳＦＥＴが形成される。但し、ＭＩＳＦＥＴ形成領域Ｒ_Aの半導体基板１０１にＰ型ウェル領域を形成し、当該Ｐ型ウェル領域上に半導体素子１０２としてＮ型ＭＩＳＦＥＴを形成してもよいし、又は、Ｐ型ＭＩＳＦＥＴ及びＮ型ＭＩＳＦＥＴの両方つまりＣＭＩＳＦＥＴ（complementary ＭＩＳＦＥＴ）を形成してもよい。また、抵抗素子形成領域Ｒ_Bのウェルタイプは特に限定されるものではないが、本実施形態では、Ｐ型ウェル領域１０５の上部に形成されたＳＴＩ領域１０６上に後述の抵抗素子が形成される。 First, as shown in FIGS. 1 (a) and 2 (a), P-type semiconductor substrate 101 of the resistor element formation region R _B together form a N-type well region 104 in the semiconductor substrate 101 in the MISFET formation region R _A Well region 105 is formed. Further, the respective transistor regions of the MISFET formation region R _A while separated from each other by STI (shallow trench isolation) regions 106, providing an STI region 106 at the top of the resistor region R _B of the P-type well region 105. In the present embodiment, a P-type MISFET is formed as the semiconductor element 102 on the N-type well region 104 in the MISFET formation region _RA . However, a P-type well region may be formed on the semiconductor substrate 101 in the MISFET formation region _{RA, and} an N-type MISFET may be formed as the semiconductor element 102 on the P-type well region, or the P-type MISFET and the N-type may be formed. Both MISFETs, that is, CMISFETs (complementary MISFETs) may be formed. Although well type is not particularly limited in the resistor region R _B, in the present embodiment, resistance element is formed later on the P-type well region STI regions 106 formed on top of the 105 .

次に、半導体基板１０１上の全面に、例えば厚さ２ｎｍ程度のＨｆＯ₂膜からなるＨｉｇｈ−ｋゲート絶縁膜１０７を形成した後、Ｈｉｇｈ−ｋゲート絶縁膜１０７上に、例えば厚さ１０ｎｍ程度のＴｉＮ膜からなるメタル膜１０８を形成し、その後、メタル膜１０８上に、例えば厚さ１００ｎｍ程度のポリシリコン膜１０９を形成する。ここで、メタル膜１０８として、ＴｉＮ膜の他、ＴａＮ膜又はＴｉＡｌＮ膜等を形成してもよい。続いて、リソグラフィ及びドライエッチングによって、ＭＩＳＦＥＴ形成領域Ｒ_Aのメタル膜１０８及びポリシリコン膜１０９をパターニングしてＭＩＰＳ構造のゲート電極１１０を形成すると共に抵抗素子形成領域Ｒ_Bのメタル膜１０８及びポリシリコン膜１０９を抵抗素子形状にパターニングする。このとき、Ｈｉｇｈ−ｋゲート絶縁膜１０７は、ＭＩＳＦＥＴ形成領域Ｒ_A及び抵抗素子形成領域Ｒ_Bのそれぞれにおいて、ゲート電極形状及び抵抗素子形状にパターニングされる。 Next, a high-k gate insulating film 107 made of an HfO ₂ film having a thickness of about 2 nm, for example, is formed on the entire surface of the semiconductor substrate 101, and then, for example, a thickness of about 10 nm is formed on the high-k gate insulating film 107. A metal film 108 made of a TiN film is formed, and then a polysilicon film 109 having a thickness of, for example, about 100 nm is formed on the metal film 108. Here, as the metal film 108, a TaN film or a TiAlN film may be formed in addition to the TiN film. Subsequently, lithography and dry etching, metal layer 108 and polysilicon resistor region R _B together form a gate electrode 110 of the MIPS structure by patterning the metal film 108 and polysilicon film 109 in the MISFET formation region R _A The film 109 is patterned into a resistance element shape. At this time, High-k gate insulating film 107, in each of the MISFET formation region R _A and the resistor element formation region R _B, it is patterned into the gate electrode shape and the resistor shape.

次に、ゲート電極１１０直下のチャネル領域１１１を挟む部分の半導体基板１０１中に選択的にＰ型不純物をイオン注入することによって、Ｐ^-型ソース領域１１２及びＰ^-型ドレイン領域１１３を形成する。 Next, a P ⁻ type source region 112 and a P ⁻ type drain region 113 are formed by selectively ion-implanting a P type impurity into a portion of the semiconductor substrate 101 sandwiching the channel region 111 immediately below the gate electrode 110.

次に、ゲート電極１１０上を含む半導体基板１０１上の全面に、例えば厚さ４０ｎｍ程度のＳｉＮ膜をＣＶＤ（chemical vapor deposition ）法等により形成した後、当該ＳｉＮ膜に対してドライエッチングによるエッチバックを行って、ゲート電極１１０の側面上に絶縁性サイドウォールスペーサ１１４を形成する。このとき、抵抗素子形成領域Ｒ_Bにおいて抵抗素子形状にパターニングされたメタル膜１０８及びポリシリコン膜１０９のそれぞれの側面にも絶縁性サイドウォールスペーサ１１４が形成される。続いて、ゲート電極１１０及び絶縁性サイドウォールスペーサ１１４をマスクとして半導体基板１０１中に選択的にＰ型不純物、例えばボロンをドーズ量１×１０¹⁵ａｔｏｍｓ／ｃｍ²でイオン注入することによって、Ｐ⁺型ソース領域１１５及びＰ⁺型ドレイン領域１１６を形成する。このとき、ゲート電極１１０を構成するポリシリコン膜１０９、及び抵抗素子となるポリシリコン膜１０９のそれぞれにも前述のＰ型不純物がイオン注入される。 Next, after a SiN film having a thickness of, for example, about 40 nm is formed on the entire surface of the semiconductor substrate 101 including the gate electrode 110 by a CVD (chemical vapor deposition) method or the like, the SiN film is etched back by dry etching. Insulating sidewall spacers 114 are formed on the side surfaces of the gate electrode 110. At this time, the insulating sidewall spacers 114 to each side of the resistor region R metal film is patterned into resistive element shape in _B 108 and the polysilicon film 109 is formed. Subsequently, by selectively implanting a P-type impurity, for example, boron at a dose of 1 × 10 ¹⁵ atoms / cm ² into the semiconductor substrate 101 using the gate electrode 110 and the insulating sidewall spacer 114 as a mask, P ⁺ A type source region 115 and a P ⁺ type drain region 116 are formed. At this time, the aforementioned P-type impurity is ion-implanted also into each of the polysilicon film 109 constituting the gate electrode 110 and the polysilicon film 109 serving as a resistance element.

次に、図１（ｂ）及び図２（ｂ）に示すように、半導体基板１０１上の全面にレジストを塗布してレジスト膜１１７を形成した後、抵抗素子形成領域Ｒ_Bの絶縁性サイドウォールスペーサ１１４の一部分が露出するようにレジスト膜１１７に開口部１１８を形成する。その後、レジスト膜１１７をマスクとして抵抗素子形成領域Ｒ_Bの絶縁性サイドウォールスペーサ１１４に対してドライエッチングを行うことにより、抵抗素子形成領域Ｒ_Bの絶縁性サイドウォールスペーサ１１４の一部分を除去する。これにより、抵抗素子形成領域Ｒ_Bの絶縁性サイドウォールスペーサ１１４に、抵抗素子形成領域Ｒ_Bにおいてパターニングされたメタル膜１０８の側面に通じる開口部１１４ａが形成される。尚、図２（ｂ）においては、レジスト膜１１７の下側に存在する構成要素を透視的に示している。 Next, as shown in FIG. 1 (b) and 2 (b), after forming a resist film 117 resist is coated on the entire surface of the semiconductor substrate 101, insulating sidewalls of the resistor region R _B An opening 118 is formed in the resist film 117 so that a part of the spacer 114 is exposed. Thereafter, by dry etching the insulating sidewall spacers 114 of the resistive element formation region R _B the resist film 117 as a mask to remove a portion of the resistor region R _B of the insulating sidewall spacers 114. Thus, the resistor region R insulating sidewall spacers 114 _B, the opening 114a is formed leading to the patterned side of the metal layer 108 in the resistor region R _B. In FIG. 2B, the components existing below the resist film 117 are shown in perspective.

次に、図１（ｃ）及び図２（ｃ）に示すように、レジスト膜１１７を除去した後、例えば硫過水（硫酸と過酸化水素と水との混合溶液）を、抵抗素子形成領域Ｒ_Bの絶縁性サイドウォールスペーサ１１４の開口部１１４ａを通じて供給することにより、抵抗素子形成領域Ｒ_Bにおいてパターニングされたメタル膜１０８に対してウェットエッチングを行って除去する。これにより、抵抗素子形成領域Ｒ_Bにおいてパターニングされたポリシリコン膜１０９つまり抵抗素子（ポリシリコン抵抗）１０３とＨｉｇｈ−ｋゲート絶縁膜１０７との間に中空領域１１９が形成される。 Next, as shown in FIG. 1C and FIG. 2C, after removing the resist film 117, for example, hydrogen peroxide solution (mixed solution of sulfuric acid, hydrogen peroxide, and water) is added to the resistance element forming region. by supplying through the opening 114a of the insulating sidewall spacers 114 of R _B, it is removed by wet etching the metal layer 108 that is patterned in resistor region R _B. Thus, the hollow region 119 is formed between the resistor region R patterned polysilicon film 109, that the resistance element (polysilicon resistor) in _B 103 and High-k gate insulating film 107.

ここで、中空領域１１９は、抵抗素子１０３となるポリシリコン膜１０９と接していると共に、抵抗素子形成領域Ｒ_Bの絶縁性サイドウォールスペーサ１１４の開口部１１４ａに通じている。また、中空領域１１９の厚さは、ゲート電極１１０中のメタル膜１０８の厚さと実質的に同じである。 Here, the hollow area 119, as well in contact with the polysilicon film 109 serving as a resistive element 103, leads to the opening 114a of the resistor region R _B of the insulating sidewall spacers 114. Further, the thickness of the hollow region 119 is substantially the same as the thickness of the metal film 108 in the gate electrode 110.

また、中空領域１１９は、抵抗素子１０３となるポリシリコン膜１０９の下側全体に形成されてもよいし、又は、抵抗素子１０３となるポリシリコン膜１０９の下側にメタル膜１０８が部分的に残存していてもよい。 The hollow region 119 may be formed on the entire lower side of the polysilicon film 109 to be the resistance element 103, or the metal film 108 is partially formed on the lower side of the polysilicon film 109 to be the resistance element 103. It may remain.

次に、図１（ｄ）及び図２（ｄ）に示すように、抵抗素子１０３となるポリシリコン膜１０９の両端部を除く部分を覆うように、例えば厚さ３０ｎｍ程度のＴＥＯＳ（tetraethylorthosilicate ）膜からなるシリサイドブロック領域１２０を選択的に形成する。 Next, as shown in FIGS. 1D and 2D, for example, a TEOS (tetraethylorthosilicate) film having a thickness of about 30 nm is formed so as to cover a portion excluding both ends of the polysilicon film 109 to be the resistance element 103. A silicide block region 120 made of is selectively formed.

続いて、抵抗素子１０３上及びゲート電極１１０上を含む半導体基板１０１上の全面に、例えば厚さ１０ｎｍ程度のＮｉ膜（図示省略）をスパッタリングにより形成した後、例えばＲＴＡ（rapid thermal annealing ）等の熱処理を行って、抵抗素子１０３となるポリシリコン膜１０９の表面部、ゲート電極１１０を構成するポリシリコン膜１０９の表面部、Ｐ⁺型ソース領域１１５の表面部、及びＰ⁺型ドレイン領域１１６の表面部のそれぞれと、前記Ｎｉ膜とを反応させる。これにより、抵抗素子１０３となるポリシリコン膜１０９の表面部、ゲート電極１１０を構成するポリシリコン膜１０９の表面部、Ｐ⁺型ソース領域１１５の表面部、及びＰ⁺型ドレイン領域１１６の表面部のそれぞれにシリサイド層１２１が形成される。その後、未反応の前記Ｎｉ膜をウェットエッチングによって除去する。 Subsequently, a Ni film (not shown) having a thickness of about 10 nm, for example, is formed on the entire surface of the semiconductor substrate 101 including the resistance element 103 and the gate electrode 110 by sputtering, and then, for example, RTA (rapid thermal annealing) or the like. The surface of the polysilicon film 109 to be the resistance element 103, the surface of the polysilicon film 109 constituting the gate electrode 110, the surface of the P ⁺ type source region 115, and the P ⁺ type drain region 116 are subjected to heat treatment. Each of the surface portions is reacted with the Ni film. Thereby, the surface portion of the polysilicon film 109 to be the resistance element 103, the surface portion of the polysilicon film 109 constituting the gate electrode 110, the surface portion of the P ⁺ -type source region 115, and the surface portion of the P ⁺ -type drain region 116. A silicide layer 121 is formed on each of these. Thereafter, the unreacted Ni film is removed by wet etching.

続いて、抵抗素子１０３上及びゲート電極１１０上を含む半導体基板１０１上の全面に、例えばＣＶＤ法により層間絶縁膜１２２を堆積する。このとき、抵抗素子形成領域Ｒ_Bの絶縁性サイドウォールスペーサ１１４の開口部１１４ａを通じて中空領域１１９内に層間絶縁膜材料が供給されて、中空領域１１９内に部分的に層間絶縁膜１２２が形成されてもよい。続いて、リソグラフィ及びエッチングにより、層間絶縁膜１２２中に、抵抗素子１０３及び半導体素子１０２のそれぞれにおける所定のコンタクト領域１２３に達するホールを形成した後、当該ホール内を例えばＣｕ等からなる金属膜により埋め込むと共に層間絶縁膜１２２上にも当該金属膜を形成し、その後、当該金属膜をパターニングすることにより、コンタクト１２４及び配線１２５を形成する。尚、図２（ｄ）において、シリサイド層１２１及び層間絶縁膜１２２の図示を省略している。 Subsequently, an interlayer insulating film 122 is deposited on the entire surface of the semiconductor substrate 101 including the resistor element 103 and the gate electrode 110 by, for example, a CVD method. At this time, the interlayer insulating film material in the hollow region 119 is supplied through the opening portions 114a of the resistor region R _B of the insulating sidewall spacers 114, partial interlayer insulating film 122 within the hollow region 119 is formed May be. Subsequently, a hole reaching the predetermined contact region 123 in each of the resistance element 103 and the semiconductor element 102 is formed in the interlayer insulating film 122 by lithography and etching, and then the inside of the hole is formed by a metal film made of Cu or the like, for example. The metal film is formed also on the interlayer insulating film 122 while being buried, and then the metal film is patterned to form the contact 124 and the wiring 125. In FIG. 2D, illustration of the silicide layer 121 and the interlayer insulating film 122 is omitted.

以上に説明したように、本実施形態によると、ＭＩＰＳ構造（つまりメタル膜１０８及びポリシリコン膜１０９の積層構造）のゲート電極１１０の形成と同時に抵抗素子形成領域Ｒ_BにもＭＩＰＳ構造を形成した後、抵抗素子形成領域Ｒ_BのＭＩＰＳ構造のうちメタル膜１０８を選択的に除去して、ポリシリコン膜１０９からなる抵抗素子１０３を形成する。すなわち、抵抗素子１０３となるポリシリコン膜１０９の下側のメタル膜１０８を除去して中空領域１１９を設けるため、高抵抗の抵抗素子（ポリシリコン抵抗）１０３を形成することができる。 As described above, according to this embodiment, to form a MIPS structure (i.e. stacked structure of metal film 108 and polysilicon film 109) MIPS structure to simultaneously resistor region R _B and formation of the gate electrode 110 of the after, by selectively removing the metal layer 108 of the MIPS structure of the resistive element formation region R _B, to form a resistive element 103 made of a polysilicon film 109. That is, since the hollow region 119 is provided by removing the metal film 108 below the polysilicon film 109 to be the resistance element 103, the high resistance resistance element (polysilicon resistance) 103 can be formed.

また、抵抗素子形成領域Ｒ_Bの絶縁性サイドウォールスペーサ１１４に形成した開口部１１４ａを通じてエッチング液を供給することにより、抵抗素子形成領域Ｒ_Bのメタル膜１０８を除去するので、ポリシリコン膜１０９の形成前に抵抗素子形成領域Ｒ_Bのメタル膜１０８を選択的に除去する場合と比較して、ＭＩＳＦＥＴ形成領域のメタル膜１０８（つまりゲート電極１１０を構成するメタル膜１０８）がダメージを受けることを防止できる。このため、ＭＩＰＳ構造のゲート電極１１０が高抵抗化するなどの問題が生じることを防止できる。 Further, by supplying the etchant through the opening 114a formed in the insulating sidewall spacers 114 of resistor region R _B, since removing the metal layer 108 of the resistor region R _B, the polysilicon film 109 the resistor region R metal layer 108 of the _B as compared with the case of selectively removing prior to formation, that is damaged (metal film 108 constituting the that gate electrode 110) metal layer 108 in the MISFET formation region Can be prevented. Therefore, it is possible to prevent problems such as an increase in resistance of the gate electrode 110 having the MIPS structure.

従って、ＭＩＰＳ構造のゲート電極１１０つまりＭＩＳＦＥＴ等の能動素子との同時形成が可能であり且つ抵抗が高い抵抗素子（ポリシリコン抵抗）１０３を有する半導体装置を実現することができる。 Therefore, it is possible to realize a semiconductor device having a resistance element (polysilicon resistance) 103 that can be simultaneously formed with an active element such as a gate electrode 110 having a MIPS structure, that is, a MISFET.

尚、本実施形態において、図１（ｂ）及び図２（ｂ）に示す工程で、抵抗素子形成領域Ｒ_Bの絶縁性サイドウォールスペーサ１１４に形成する開口部１１４ａの個数、形状及び寸法等は特に限定されない。例えば、図３に示すように、抵抗素子形成領域Ｒ_Bの絶縁性サイドウォールスペーサ１１４に開口部１１４ａを２つ形成してもよい。但し、抵抗素子１０３の下側全体に中空領域１１９を設ける場合には絶縁性サイドウォールスペーサ１１４のみによって抵抗素子１０３を保持する必要があるので、できるだけ小さい開口部１１４ａを形成することが好ましい。尚、メタル膜１０８の除去に必要な硫過水等のエッチング液の供給には数十ｎｍオーダー以上の寸法を持つ開口部１１４ａを形成すればよい。 In the present embodiment, in the step shown in FIG. 1 (b) and 2 (b), the number of openings 114a for forming the insulating sidewall spacers 114 of resistor region R _B, shape and dimensions, etc. There is no particular limitation. For example, as shown in FIG. 3, an opening 114a may be formed two to insulating side wall spacer 114 of resistor region R _B. However, in the case where the hollow region 119 is provided on the entire lower side of the resistance element 103, it is necessary to hold the resistance element 103 only by the insulating sidewall spacer 114. Therefore, it is preferable to form the opening 114a as small as possible. Note that an opening 114a having a dimension on the order of several tens of nanometers or more may be formed to supply an etching solution such as sulfuric acid water necessary for removing the metal film 108.

また、本実施形態において、抵抗素子１０３とＨｉｇｈ−ｋゲート絶縁膜１０７との間に中空領域１１９を形成したが、これに代えて、半導体基板１０１上の全面にＨｉｇｈ−ｋゲート絶縁膜１０７を形成した後、メタル膜１０８の形成前に抵抗素子形成領域Ｒ_BのＨｉｇｈ−ｋゲート絶縁膜１０７を選択的に除去しておくことにより、抵抗素子１０３とＳＴＩ領域１０６との間に中空領域１１９を形成してもよい。また、中空領域１１９の下に、ゲート絶縁膜や素子分離絶縁膜以外の他の絶縁膜が設けられていてもよい。 In this embodiment, the hollow region 119 is formed between the resistance element 103 and the high-k gate insulating film 107. Instead, the high-k gate insulating film 107 is formed on the entire surface of the semiconductor substrate 101. after forming, the hollow region between by previously selectively removing the High-k gate insulating film 107 of the resistor region R _B before forming the metal layer 108, a resistor element 103 and the STI region 106 119 May be formed. Further, an insulating film other than the gate insulating film and the element isolation insulating film may be provided under the hollow region 119.

また、本実施形態において、抵抗素子１０３として、例えば図４に示すように、ポリシリコン細線１０９ａを有するヒューズ素子（例えばレーザーカット、ｅヒューズ等）を形成してもよい。 In the present embodiment, as the resistance element 103, for example, as shown in FIG. 4, a fuse element (for example, laser cut, e-fuse, etc.) having a polysilicon thin wire 109a may be formed.

また、本実施形態において、同一の半導体基板１０１上に、抵抗素子１０３と共に半導体素子１０２としてＭＩＳＦＥＴを形成したが、これに代えて、例えば図５に示すように、半導体基板１０１上に抵抗素子１０３のみを形成してもよいし、又は、同一の半導体基板１０１上に、抵抗素子１０３と共にアナログ領域等の他の回路領域を設けてもよい。 In the present embodiment, the MISFET is formed as the semiconductor element 102 together with the resistance element 103 on the same semiconductor substrate 101. Instead, for example, as shown in FIG. Alternatively, another circuit region such as an analog region may be provided together with the resistance element 103 over the same semiconductor substrate 101.

（第２の実施形態）
以下、本発明の第２の例示的実施形態に係る半導体装置及びその製造方法について、図面を参照しながら説明する。 (Second Embodiment)
Hereinafter, a semiconductor device and a manufacturing method thereof according to a second exemplary embodiment of the present invention will be described with reference to the drawings.

図６（ａ）〜（ｄ）は、第２の例示的実施形態に係る半導体装置の製造方法の各工程を示す断面図であり、図７（ａ）〜（ｄ）は、第２の例示的実施形態に係る半導体装置の製造方法の各工程を示す平面図である。尚、図６（ａ）は図７（ａ）におけるＡ−Ａ線の断面図であり、図６（ｂ）は図７（ｂ）におけるＢ−Ｂ線の断面図であり、図６（ｃ）は図７（ｃ）におけるＣ−Ｃ線の断面図であり、図６（ｄ）は図７（ｄ）におけるＤ−Ｄ線の断面図である。 FIGS. 6A to 6D are cross-sectional views illustrating respective steps of the method for manufacturing a semiconductor device according to the second exemplary embodiment, and FIGS. 7A to 7D are second examples. It is a top view which shows each process of the manufacturing method of the semiconductor device which concerns on specific embodiment. 6A is a sectional view taken along line AA in FIG. 7A, and FIG. 6B is a sectional view taken along line BB in FIG. 7B. ) Is a cross-sectional view taken along line CC in FIG. 7C, and FIG. 6D is a cross-sectional view taken along line DD in FIG. 7D.

まず、図６（ａ）及び図７（ａ）に示すように、ＭＩＳＦＥＴ形成領域Ｒ_Aの半導体基板２０１にＮ型ウェル領域２０４を形成すると共に抵抗素子形成領域Ｒ_Bの半導体基板２０１にＰ型ウェル領域２０５を形成する。また、ＭＩＳＦＥＴ形成領域Ｒ_Aの各トランジスタ領域をＳＴＩ領域２０６によって互いに分離すると共に、抵抗素子形成領域Ｒ_BのＰ型ウェル領域２０５の上部にＳＴＩ領域２０６を設ける。本実施形態では、ＭＩＳＦＥＴ形成領域Ｒ_AのＮ型ウェル領域２０４上に半導体素子２０２としてＰ型ＭＩＳＦＥＴが形成される。但し、ＭＩＳＦＥＴ形成領域Ｒ_Aの半導体基板２０１にＰ型ウェル領域を形成し、当該Ｐ型ウェル領域上に半導体素子２０２としてＮ型ＭＩＳＦＥＴを形成してもよいし、又は、Ｐ型ＭＩＳＦＥＴ及びＮ型ＭＩＳＦＥＴの両方つまりＣＭＩＳＦＥＴを形成してもよい。また、抵抗素子形成領域Ｒ_Bのウェルタイプは特に限定されるものではないが、本実施形態では、Ｐ型ウェル領域２０５の上部に形成されたＳＴＩ領域２０６上に後述の抵抗素子が形成される。 First, as shown in FIGS. 6 (a) and 7 (a), P-type semiconductor substrate 201 of the resistor element formation region R _B together form a N-type well region 204 in the semiconductor substrate 201 in the MISFET formation region R _A A well region 205 is formed. Further, the respective transistor regions of the MISFET formation region R _A while separated from each other by STI regions 206, providing an STI region 206 at the top of the resistor region R _B of the P-type well region 205. In the present embodiment, a P-type MISFET is formed as the semiconductor element 202 on the N-type well region 204 in the MISFET formation region _RA . However, a P-type well region may be formed in the semiconductor substrate 201 of the MISFET formation region _{RA, and} an N-type MISFET may be formed as the semiconductor element 202 on the P-type well region, or the P-type MISFET and the N-type may be formed. Both MISFETs or CMISFETs may be formed. Although well type is not particularly limited in the resistor region R _B, in the present embodiment, resistance element is formed later on STI regions 206 formed on top of the P-type well region 205 .

次に、半導体基板２０１上の全面に、例えば厚さ２ｎｍ程度のＨｆＯ₂膜からなるＨｉｇｈ−ｋゲート絶縁膜２０７を形成した後、Ｈｉｇｈ−ｋゲート絶縁膜２０７上に、例えば厚さ１０ｎｍ程度のＴｉＮ膜からなるメタル膜２０８を形成し、その後、メタル膜２０８上に、例えば厚さ１００ｎｍ程度のポリシリコン膜２０９を形成する。ここで、メタル膜２０８として、ＴｉＮ膜の他、ＴａＮ膜又はＴｉＡｌＮ膜等を形成してもよい。続いて、リソグラフィ及びドライエッチングによって、ＭＩＳＦＥＴ形成領域Ｒ_Aのメタル膜２０８及びポリシリコン膜２０９をパターニングしてＭＩＰＳ構造のゲート電極２１０を形成すると共に抵抗素子形成領域Ｒ_Bのメタル膜２０８及びポリシリコン膜２０９を抵抗素子形状にパターニングする。このとき、Ｈｉｇｈ−ｋゲート絶縁膜２０７は、ＭＩＳＦＥＴ形成領域Ｒ_A及び抵抗素子形成領域Ｒ_Bのそれぞれにおいて、ゲート電極形状及び抵抗素子形状にパターニングされる。 Next, a high-k gate insulating film 207 made of an HfO ₂ film having a thickness of, for example, about 2 nm is formed on the entire surface of the semiconductor substrate 201, and then, for example, having a thickness of about 10 nm on the high-k gate insulating film 207. A metal film 208 made of a TiN film is formed, and then a polysilicon film 209 having a thickness of, for example, about 100 nm is formed on the metal film 208. Here, as the metal film 208, a TaN film or a TiAlN film may be formed in addition to the TiN film. Subsequently, lithography and dry etching, metal film 208 and the polysilicon resistor region R _B together form a gate electrode 210 of the MIPS structure by patterning the metal film 208 and the polysilicon film 209 in the MISFET formation region R _A The film 209 is patterned into a resistance element shape. At this time, High-k gate insulating film 207, in each of the MISFET formation region R _A and the resistor element formation region R _B, it is patterned into the gate electrode shape and the resistor shape.

次に、ゲート電極２１０直下のチャネル領域２１１を挟む部分の半導体基板２０１中に選択的にＰ型不純物をイオン注入することによって、Ｐ^-型ソース領域２１２及びＰ^-型ドレイン領域２１３を形成する。 Next, a P ⁻ -type source region 212 and a P ⁻ -type drain region 213 are formed by selectively implanting P-type impurities into a portion of the semiconductor substrate 201 sandwiching the channel region 211 immediately below the gate electrode 210.

次に、ゲート電極２１０上を含む半導体基板２０１上の全面に、例えば厚さ４０ｎｍ程度のＳｉＮ膜をＣＶＤ法等により形成した後、当該ＳｉＮ膜に対してドライエッチングによるエッチバックを行って、ゲート電極２１０の側面上に絶縁性サイドウォールスペーサ２１４を形成する。このとき、抵抗素子形成領域Ｒ_Bにおいて抵抗素子形状にパターニングされたメタル膜２０８及びポリシリコン膜２０９のそれぞれの側面にも絶縁性サイドウォールスペーサ２１４が形成される。続いて、ゲート電極２１０及び絶縁性サイドウォールスペーサ２１４をマスクとして半導体基板２０１中に選択的にＰ型不純物、例えばボロンをドーズ量１×１０¹⁵ａｔｏｍｓ／ｃｍ²でイオン注入することによって、Ｐ⁺型ソース領域２１５及びＰ⁺型ドレイン領域２１６を形成する。このとき、ゲート電極２１０を構成するポリシリコン膜２０９、及び抵抗素子となるポリシリコン膜２０９のそれぞれにも前述のＰ型不純物がイオン注入される。 Next, after a SiN film having a thickness of, for example, about 40 nm is formed on the entire surface of the semiconductor substrate 201 including the gate electrode 210 by a CVD method or the like, the SiN film is etched back by dry etching to form a gate. An insulating sidewall spacer 214 is formed on the side surface of the electrode 210. At this time, the insulating sidewall spacers 214 on each side of the resistor region R metal film is patterned into resistive element shape in _B 208 and the polysilicon film 209 is formed. Subsequently, by selectively implanting a P-type impurity such as boron at a dose of 1 × 10 ¹⁵ atoms / cm ² into the semiconductor substrate 201 using the gate electrode 210 and the insulating sidewall spacer 214 as a mask, P ⁺ A type source region 215 and a P ⁺ type drain region 216 are formed. At this time, the aforementioned P-type impurity is ion-implanted into each of the polysilicon film 209 constituting the gate electrode 210 and the polysilicon film 209 serving as a resistance element.

次に、図６（ｂ）及び図７（ｂ）に示すように、半導体基板２０１上の全面にレジストを塗布してレジスト膜２１７を形成した後、抵抗素子形成領域Ｒ_Bにおいてパターニングされたポリシリコン膜２０９の一部分が露出するようにレジスト膜２１７に開口部２１８を形成する。その後、レジスト膜２１７をマスクとして、抵抗素子形成領域Ｒ_Bにおいてパターニングされたポリシリコン膜２０９に対してドライエッチングを行うことにより、抵抗素子形成領域Ｒ_Bにおいてパターニングされたポリシリコン膜２０９の一部分を除去する。これにより、抵抗素子形成領域Ｒ_Bにおいてパターニングされたポリシリコン膜２０９に、抵抗素子形成領域Ｒ_Bにおいてパターニングされたメタル膜２０８の上面に通じる開口部２０９ａが形成される。尚、図７（ｂ）においては、レジスト膜２１７の下側に存在する構成要素を透視的に示している。 Next, as shown in FIG. 6 (b) and 7 (b), after forming a resist film 217 resist is coated over the entire surface of the semiconductor substrate 201, which is patterned in the resistor region R _B poly An opening 218 is formed in the resist film 217 so that a part of the silicon film 209 is exposed. Thereafter, the resist film 217 as a mask, dry etching is performed with respect to the polysilicon film 209 is patterned in the resistor region R _B, a portion of the patterned polysilicon film 209 in the resistor region R _B Remove. Thereby, the polysilicon film 209 is patterned in the resistor region R _B, opening 209a is formed in communication with the patterned upper surface of the metal film 208 in the resistor region R _B. In FIG. 7B, the components existing below the resist film 217 are shown in perspective.

次に、図６（ｃ）及び図７（ｃ）に示すように、レジスト膜２１７を除去した後、例えば硫過水を、抵抗素子形成領域Ｒ_Bにおいてパターニングされたポリシリコン膜２０９の開口部２０９ａを通じて供給することにより、抵抗素子形成領域Ｒ_Bにおいてパターニングされたメタル膜２０８に対してウェットエッチングを行って除去する。これにより、抵抗素子形成領域Ｒ_Bにおいてパターニングされたポリシリコン膜２０９つまり抵抗素子（ポリシリコン抵抗）２０３とＨｉｇｈ−ｋゲート絶縁膜２０７との間に中空領域２１９が形成される。 Next, as shown in FIG. 6 (c) and FIG. 7 (c), the after removing the resist film 217, for example a硫過water, opening of the resistor region R polysilicon film 209 is patterned in _B by supplying via 209a, it is removed by wet etching on the resistor region R metal film 208 patterned in _B. Thus, the hollow region 219 is formed between the resistor region R patterned polysilicon film 209, that the resistance element (polysilicon resistor) in _B 203 and High-k gate insulating film 207.

ここで、中空領域２１９は、抵抗素子２０３となるポリシリコン膜２０９と接していると共に、抵抗素子２０３となるポリシリコン膜２０９の開口部２０９ａに通じている。また、中空領域２１９の厚さは、ゲート電極２１０中のメタル膜２０８の厚さと実質的に同じである。 Here, the hollow region 219 is in contact with the polysilicon film 209 that becomes the resistance element 203 and communicates with the opening 209 a of the polysilicon film 209 that becomes the resistance element 203. Further, the thickness of the hollow region 219 is substantially the same as the thickness of the metal film 208 in the gate electrode 210.

また、中空領域２１９は、抵抗素子２０３となるポリシリコン膜２０９の下側全体に形成されてもよいし、又は、抵抗素子２０３となるポリシリコン膜２０９の下側にメタル膜２０８が部分的に残存していてもよい。 The hollow region 219 may be formed on the entire lower side of the polysilicon film 209 to be the resistance element 203, or the metal film 208 is partially formed on the lower side of the polysilicon film 209 to be the resistance element 203. It may remain.

次に、図６（ｄ）及び図７（ｄ）に示すように、抵抗素子２０３となるポリシリコン膜２０９の両端部を除く部分を覆うように、例えば厚さ３０ｎｍ程度のＴＥＯＳ膜からなるシリサイドブロック領域２２０を選択的に形成する。 Next, as shown in FIGS. 6D and 7D, a silicide made of a TEOS film having a thickness of, for example, about 30 nm so as to cover a portion excluding both ends of the polysilicon film 209 to be the resistance element 203. A block region 220 is selectively formed.

続いて、抵抗素子２０３上及びゲート電極２１０上を含む半導体基板２０１上の全面に、例えば厚さ１０ｎｍ程度のＮｉ膜（図示省略）をスパッタリングにより形成した後、例えばＲＴＡ等の熱処理を行って、抵抗素子２０３となるポリシリコン膜２０９の表面部、ゲート電極２１０を構成するポリシリコン膜２０９の表面部、Ｐ⁺型ソース領域２１５の表面部、及びＰ⁺型ドレイン領域２１６の表面部のそれぞれと、前記Ｎｉ膜とを反応させる。これにより、抵抗素子２０３となるポリシリコン膜２０９の表面部、ゲート電極２１０を構成するポリシリコン膜２０９の表面部、Ｐ⁺型ソース領域２１５の表面部、及びＰ⁺型ドレイン領域２１６の表面部のそれぞれにシリサイド層２２１が形成される。その後、未反応の前記Ｎｉ膜をウェットエッチングによって除去する。 Subsequently, a Ni film (not shown) having a thickness of about 10 nm, for example, is formed on the entire surface of the semiconductor substrate 201 including the resistor element 203 and the gate electrode 210 by sputtering, and then heat treatment such as RTA is performed. The surface portion of the polysilicon film 209 to be the resistance element 203, the surface portion of the polysilicon film 209 constituting the gate electrode 210, the surface portion of the P ⁺ -type source region 215, and the surface portion of the P ⁺ -type drain region 216, The Ni film is reacted. As a result, the surface portion of the polysilicon film 209 to be the resistance element 203, the surface portion of the polysilicon film 209 constituting the gate electrode 210, the surface portion of the P ⁺ -type source region 215, and the surface portion of the P ⁺ -type drain region 216. A silicide layer 221 is formed on each of these. Thereafter, the unreacted Ni film is removed by wet etching.

続いて、抵抗素子２０３上及びゲート電極２１０上を含む半導体基板２０１上の全面に、例えばＣＶＤ法により層間絶縁膜２２２を堆積する。このとき、抵抗素子２０３となるポリシリコン膜２０９の開口部２０９ａを通じて中空領域２１９内に層間絶縁膜材料が供給されて、中空領域２１９内に部分的に層間絶縁膜２２２が形成されてもよい。続いて、リソグラフィ及びエッチングにより、層間絶縁膜２２２中に、抵抗素子２０３及び半導体素子２０２のそれぞれにおける所定のコンタクト領域２２３に達するホールを形成した後、当該ホール内を例えばＣｕ等からなる金属膜により埋め込むと共に層間絶縁膜２２２上にも当該金属膜を形成し、その後、当該金属膜をパターニングすることにより、コンタクト２２４及び配線２２５を形成する。尚、図７（ｄ）において、シリサイド層２２１及び層間絶縁膜２２２の図示を省略している。 Subsequently, an interlayer insulating film 222 is deposited on the entire surface of the semiconductor substrate 201 including the resistor element 203 and the gate electrode 210 by, for example, a CVD method. At this time, an interlayer insulating film material may be supplied into the hollow region 219 through the opening 209 a of the polysilicon film 209 to be the resistance element 203, and the interlayer insulating film 222 may be partially formed in the hollow region 219. Subsequently, after a hole reaching the predetermined contact region 223 in each of the resistance element 203 and the semiconductor element 202 is formed in the interlayer insulating film 222 by lithography and etching, the inside of the hole is formed by a metal film made of Cu or the like, for example. The metal film is formed also on the interlayer insulating film 222 while being buried, and then the metal film is patterned to form the contact 224 and the wiring 225. In FIG. 7D, illustration of the silicide layer 221 and the interlayer insulating film 222 is omitted.

以上に説明したように、本実施形態によると、ＭＩＰＳ構造（つまりメタル膜２０８及びポリシリコン膜２０９の積層構造）のゲート電極２１０の形成と同時に抵抗素子形成領域Ｒ_BにもＭＩＰＳ構造を形成した後、抵抗素子形成領域Ｒ_BのＭＩＰＳ構造のうちメタル膜２０８を選択的に除去して、ポリシリコン膜２０９からなる抵抗素子２０３を形成する。すなわち、抵抗素子２０３となるポリシリコン膜２０９の下側のメタル膜２０８を除去して中空領域２１９を設けるため、高抵抗の抵抗素子（ポリシリコン抵抗）２０３を形成することができる。 As described above, according to this embodiment, to form a MIPS structure (i.e. stacked structure of metal film 208 and the polysilicon film 209) MIPS structure to simultaneously resistor region R _B and formation of the gate electrode 210 of the after, by selectively removing the metal film 208 of the MIPS structure of the resistive element formation region R _B, to form a resistive element 203 made of a polysilicon film 209. That is, since the hollow region 219 is provided by removing the metal film 208 below the polysilicon film 209 to be the resistance element 203, a high resistance resistance element (polysilicon resistance) 203 can be formed.

また、抵抗素子２０３となるポリシリコン膜２０９に形成した開口部２０９ａを通じてエッチング液を供給することにより、抵抗素子形成領域Ｒ_Bのメタル膜２０８を除去するので、ポリシリコン膜２０９の形成前に抵抗素子形成領域Ｒ_Bのメタル膜２０８を選択的に除去する場合と比較して、ＭＩＳＦＥＴ形成領域のメタル膜２０８（つまりゲート電極２１０を構成するメタル膜２０８）がダメージを受けることを防止できる。このため、ＭＩＰＳ構造のゲート電極２１０が高抵抗化するなどの問題が生じることを防止できる。 Further, by supplying the etching solution through the formation of the polysilicon film 209 serving as a resistive element 203 opening 209a, since the removal of resistor region R metal film 208 of _B, the resistance before the formation of the polysilicon film 209 as compared with the case of selectively removing the metal film 208 of the element formation region R _B, (metal film 208 constituting the that gate electrode 210) metal film 208 of the MISFET formation region can be prevented from being damaged. Therefore, it is possible to prevent problems such as an increase in resistance of the gate electrode 210 having the MIPS structure.

従って、ＭＩＰＳ構造のゲート電極２１０つまりＭＩＳＦＥＴ等の能動素子との同時形成が可能であり且つ抵抗が高い抵抗素子（ポリシリコン抵抗）２０３を有する半導体装置を実現することができる。 Therefore, a semiconductor device having a resistance element (polysilicon resistance) 203 that can be simultaneously formed with an active element such as a gate electrode 210 having a MIPS structure, that is, a MISFET, can be realized.

尚、本実施形態において、図６（ｂ）及び図７（ｂ）に示す工程で、抵抗素子形成領域Ｒ_Bのポリシリコン膜２０９（つまり抵抗素子２０３）に形成する開口部２０９ａの個数、形状及び寸法等は特に限定されない。例えば、図８に示すように、抵抗素子形成領域Ｒ_Bのポリシリコン膜２０９に開口部２０９ａを２つ形成してもよい。但し、抵抗素子２０３の実質的な抵抗領域を十分に確保するためには、できるだけ小さい開口部２０９ａを形成することが好ましい。尚、メタル膜２０８の除去に必要な硫過水等のエッチング液の供給には数十ｎｍオーダーの寸法を持つ開口部２０９ａを形成すればよい。 In the present embodiment, in the step shown in FIG. 6 (b) and 7 (b), the number of openings 209a for forming the polysilicon film 209 of resistor region R _B (i.e. resistive element 203), the shape The dimensions and the like are not particularly limited. For example, as shown in FIG. 8, an opening 209a may be formed of two polysilicon films 209 of the resistor region R _B. However, in order to sufficiently secure a substantial resistance region of the resistance element 203, it is preferable to form the opening 209a as small as possible. Note that an opening 209a having a dimension on the order of several tens of nanometers may be formed in order to supply an etching solution such as sulfurous water necessary for removing the metal film 208.

また、本実施形態において、抵抗素子２０３とＨｉｇｈ−ｋゲート絶縁膜２０７との間に中空領域２１９を形成したが、これに代えて、半導体基板２０１上の全面にＨｉｇｈ−ｋゲート絶縁膜２０７を形成した後、メタル膜２０８の形成前に抵抗素子形成領域Ｒ_BのＨｉｇｈ−ｋゲート絶縁膜２０７を選択的に除去しておくことにより、抵抗素子２０３とＳＴＩ領域２０６との間に中空領域２１９を形成してもよい。また、中空領域２１９の下に、ゲート絶縁膜や素子分離絶縁膜以外の他の絶縁膜が設けられていてもよい。 In this embodiment, the hollow region 219 is formed between the resistance element 203 and the high-k gate insulating film 207. Instead, the high-k gate insulating film 207 is formed on the entire surface of the semiconductor substrate 201. after forming, the hollow region between by previously selectively removing the High-k gate insulating film 207 of the resistor region R _B prior to formation of the metal film 208, a resistor element 203 and the STI region 206 219 May be formed. Further, an insulating film other than the gate insulating film and the element isolation insulating film may be provided under the hollow region 219.

また、本実施形態において、抵抗素子２０３として、例えば図９に示すように、ポリシリコン細線２０９ｂを有するヒューズ素子（例えばレーザーカット、ｅヒューズ等）を形成してもよい。 In the present embodiment, as the resistance element 203, for example, as shown in FIG. 9, a fuse element (for example, laser cut, e-fuse, etc.) having a polysilicon thin wire 209b may be formed.

また、本実施形態において、同一の半導体基板２０１上に、抵抗素子２０３と共に半導体素子２０２としてＭＩＳＦＥＴを形成したが、これに代えて、例えば図１０に示すように、半導体基板２０１上に抵抗素子２０３のみを形成してもよいし、又は、同一の半導体基板２０１上に、抵抗素子２０３と共にアナログ領域等の他の回路領域を設けてもよい。 In the present embodiment, the MISFET is formed as the semiconductor element 202 together with the resistance element 203 on the same semiconductor substrate 201. Instead, for example, as shown in FIG. Alternatively, another circuit region such as an analog region may be provided together with the resistance element 203 over the same semiconductor substrate 201.

また、本実施形態と第１の実施形態とを組み合わせてもよいことは言うまでもない、すなわち、本実施形態において、例えば図６（ｂ）及び図７（ｂ）に示す工程で第１の実施形態と同様に、抵抗素子形成領域Ｒ_Bの絶縁性サイドウォールスペーサ２１４の一部分を除去することにより、抵抗素子形成領域Ｒ_Bの絶縁性サイドウォールスペーサ２１４に、抵抗素子形成領域Ｒ_Bにおいてパターニングされたメタル膜２０８の側面に通じる開口部を設けてもよい。このようにすると、図６（ｃ）及び図７（ｃ）に示す工程で、抵抗素子形成領域Ｒ_Bにおいてパターニングされたポリシリコン膜２０９の開口部２０９ａを通じてエッチング液を供給することに加えて、抵抗素子形成領域Ｒ_Bの絶縁性サイドウォールスペーサ２１４の開口部を通じてエッチング液を供給することにより、抵抗素子形成領域Ｒ_Bにおいてパターニングされたメタル膜２０８に対してウェットエッチングを行って除去することができる。 Needless to say, the present embodiment may be combined with the first embodiment, that is, in the present embodiment, for example, the first embodiment is performed in the steps shown in FIGS. 6B and 7B. similar to, by removing a portion of the insulating sidewall spacers 214 of the resistive element formation region R _B, the insulating sidewall spacers 214 of the resistive element formation region R _B, patterned in resistor region R _B An opening leading to the side surface of the metal film 208 may be provided. In this way, in the step shown in FIG. 6 (c) and FIG. 7 (c), in addition to supplying an etchant through the opening 209a of the polysilicon film 209 is patterned in the resistor region R _B, by supplying an etchant through the opening of the insulating sidewall spacers 214 of resistor region R _B, it can be removed by wet etching on the resistor region R metal film 208 which is patterned in _B it can.

以上に説明したように、本発明は、抵抗素子を有する半導体装置及びその製造方法に好適である。 As described above, the present invention is suitable for a semiconductor device having a resistance element and a method for manufacturing the same.

１０１半導体基板
１０２半導体素子
１０３抵抗素子
１０４Ｎ型ウェル領域
１０５Ｐ型ウェル領域
１０６ＳＴＩ領域
１０７Ｈｉｇｈ−ｋゲート絶縁膜
１０８メタル膜
１０９ポリシリコン膜
１０９ａポリシリコン細線
１１０ゲート電極
１１１チャネル領域
１１２Ｐ^-型ソース領域
１１３Ｐ^-型ドレイン領域
１１４絶縁性サイドウォールスペーサ
１１４ａ絶縁性サイドウォールスペーサの開口部
１１５Ｐ⁺型ソース領域
１１６Ｐ⁺型ドレイン領域
１１７レジスト膜
１１８レジスト膜の開口部
１１９中空領域
１２０シリサイドブロック領域
１２１シリサイド層
１２２層間絶縁膜
１２３コンタクト領域
１２４コンタクト
１２５配線
２０１半導体基板
２０２半導体素子
２０３抵抗素子
２０４Ｎ型ウェル領域
２０５Ｐ型ウェル領域
２０６ＳＴＩ領域
２０７Ｈｉｇｈ−ｋゲート絶縁膜
２０８メタル膜
２０９ポリシリコン膜
２０９ａポリシリコン膜の開口部
２０９ｂポリシリコン細線
２１０ゲート電極
２１１チャネル領域
２１２Ｐ^-型ソース領域
２１３Ｐ^-型ドレイン領域
２１４絶縁性サイドウォールスペーサ
２１５Ｐ⁺型ソース領域
２１６Ｐ⁺型ドレイン領域
２１７レジスト膜
２１８レジスト膜の開口部
２１９中空領域
２２０シリサイドブロック領域
２２１シリサイド層
２２２層間絶縁膜
２２３コンタクト領域
２２４コンタクト
２２５配線 DESCRIPTION OF SYMBOLS 101 Semiconductor substrate 102 Semiconductor element 103 Resistive element 104 N type well area | region 105 P type well area | region 106 STI area | region 107 High-k gate insulating film 108 Metal film 109 Polysilicon film 109a Polysilicon thin wire 110 Gate electrode 111 Channel area | region 112 P ^- type Source region 113 P ⁻ type drain region 114 Insulating sidewall spacer 114a Opening of insulating sidewall spacer 115 P ⁺ type source region 116 P ⁺ type drain region 117 Resist film 118 Opening of resist film 119 Hollow region 120 Silicide block Region 121 Silicide layer 122 Interlayer insulating film 123 Contact region 124 Contact 125 Wiring 201 Semiconductor substrate 202 Semiconductor element 203 Resistance element 204 N-type well region 205 P-type well region 206 STI region 207 High-k gate insulating film 208 Metal film 209 Polysilicon film 209a Polysilicon film opening 209b Polysilicon wire 210 Gate electrode 211 Channel region 212 P ⁻ type source region 213 P ⁻ type drain region 214 Insulating sidewall spacer 215 P ⁺ -type source region 216 P ⁺ -type drain region 217 Resist film 218 Resist film opening 219 Hollow region 220 Silicide block region 221 Silicide layer 222 Interlayer insulating film 223 Contact region 224 Contact 225 Wiring

Claims

Comprising a resistance element having a polysilicon film;
A semiconductor device, wherein a hollow region is provided under the polysilicon film.

The semiconductor device according to claim 1,
Insulating sidewall spacers are formed on the side surfaces of the polysilicon film,
The insulating sidewall spacer is provided with an opening that communicates with the hollow region.

The semiconductor device according to claim 1 or 2,
The semiconductor device, wherein the polysilicon film is provided with an opening that communicates with the hollow region.

The semiconductor device according to any one of claims 1 to 3,
The semiconductor device according to claim 1, wherein the hollow region is provided in contact with the polysilicon film.

The semiconductor device according to any one of claims 1 to 4,
2. A semiconductor device according to claim 1, wherein the hollow region is provided on the entire lower side of the polysilicon film.

The semiconductor device according to any one of claims 1 to 5,
The resistive element is provided on an insulating region;
The semiconductor device according to claim 1, wherein the hollow region is provided between the polysilicon film and the insulating region.

The semiconductor device according to any one of claims 1 to 6,
A semiconductor device further comprising a MISFET having a gate electrode including at least a polysilicon film formed simultaneously with the polysilicon film.

The semiconductor device according to claim 7,
The semiconductor device according to claim 1, wherein the gate electrode includes a metal-containing film formed under the polysilicon film.

The semiconductor device according to claim 8,
The thickness of the said hollow area | region and the thickness of the said metal containing film | membrane are substantially the same, The semiconductor device characterized by the above-mentioned.

The semiconductor device according to any one of claims 1 to 9,
The semiconductor device, wherein the resistance element is a fuse element.

A step (a) of sequentially forming a metal-containing film and a polysilicon film on the substrate;
Patterning the metal-containing film and the polysilicon film into a resistive element shape (b);
And (c) forming a hollow region under the polysilicon film by removing at least a part of the metal-containing film.

In the manufacturing method of the semiconductor device according to claim 11,
Between the step (b) and the step (c),
Forming an insulating sidewall spacer on each side surface of the patterned metal-containing film and the polysilicon film; and
A step of forming an opening that leads to a side surface of the patterned metal-containing film in the insulating sidewall spacer,
The step (c) includes a step of wet etching the patterned metal-containing film by supplying an etching solution through the opening.

In the manufacturing method of the semiconductor device according to claim 11 or 12,
Between the step (b) and the step (c),
A step of forming an opening leading to the upper surface of the patterned metal-containing film in the polysilicon film,
The step (c) includes a step of wet etching the patterned metal-containing film by supplying an etching solution through the opening.