JP2011179860A

JP2011179860A - Test circuit

Info

Publication number: JP2011179860A
Application number: JP2010042167A
Authority: JP
Inventors: Kiyoshi Mikami; 潔三神
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2010-02-26
Filing date: 2010-02-26
Publication date: 2011-09-15

Abstract

【課題】シリアルパス上のレジスタへの設定、レジスタ値のモニタに必要なシフト数を減らし、テスト時間の短縮が可能なテスト回路を提供する。
【解決手段】本発明のテスト回路は、複数のレジスタがシリアル接続されたシフトレジスタと、バイパス回路７１ａ（７１ｂ）と、を備える。シフトレジスタは、回路ユニットに接続される。バイパス回路７１ａ（７１ｂ）は、第１のレジスタ７１１ａ（７１１ｂ）の出力が入力される第２のレジスタ７１２ａ（７１２ｂ）と、連続する２つのレジスタ４１６と４２５ｂ（４１５と４２４ｂ）の間に設けられ、第２のレジスタの出力に応じて、連続する２つのレジスタのうち前段のレジスタの出力、あるいは第１のレジスタの出力、のいずれか一方を選択して、連続する２つのレジスタのうち後段のレジスタに出力する第１のセレクタ７１３ａ（７１３ｂ）と、を備える。
【選択図】図１A test circuit capable of reducing the number of shifts necessary for setting a register on a serial path and monitoring a register value and shortening a test time.
A test circuit according to the present invention includes a shift register in which a plurality of registers are serially connected, and a bypass circuit 71a (71b). The shift register is connected to the circuit unit. The bypass circuit 71a (71b) is provided between the second register 712a (712b) to which the output of the first register 711a (711b) is input and the two consecutive registers 416 and 425b (415 and 424b). Depending on the output of the second register, one of the output of the previous register or the output of the first register is selected from the two consecutive registers, and the latter of the two consecutive registers is selected. A first selector 713a (713b) for outputting to the register.
[Selection] Figure 1

Description

本発明はテスト回路に関する。 The present invention relates to a test circuit.

半導体装置のテスト方法の一種であるIEEE1500は、図５に示すように、ＬＳＩ内部ハードマクロ（以下マクロ）１１のテストの一般的方法を規格化したものである。各マクロ１１はインストラクションレジスタ（ＷＩＲ：Wrapper instruction register）２１を備える。当該インストラクションレジスタ２１はシリアルに接続される。このシリアルパス（シリアルチェーン）経由にて設定されたインストラクションレジスタ２１とシリアルテストコントローラ（図示省略）からの信号に基づいて、テスト対象のマクロ１１のテスト状態、バイパスレジスタ（以下ＷＢＹ：Wrapper bypass register）３１、テスト対象のマクロ１１の入出力端子へのテスト信号の挿入・モニタ用バウンダリレジスタ（以下ＷＢＲ：Wrapper boundary register）４１、４２が制御される。つまり、当該テスト方法は、ＷＢＹ３１によってテスト対象でないマクロ１１をスキップする。 As shown in FIG. 5, IEEE 1500, which is a type of semiconductor device test method, is a standardized test method for LSI internal hard macro (hereinafter referred to as macro) 11. Each macro 11 includes an instruction register (WIR) 21. The instruction register 21 is connected serially. Based on the instruction register 21 and the signal from the serial test controller (not shown) set via the serial path (serial chain), the test state of the macro 11 to be tested, the bypass register (hereinafter, WBY: Wrapper bypass register) 31. Boundary registers for test signal insertion / monitoring (hereinafter referred to as WBR: Wrapper boundary registers) 41 and 42 to the input / output terminals of the macro 11 to be tested are controlled. That is, in the test method, the macro 11 that is not a test target is skipped by the WBY 31.

しかし、このようなテスト方法は、ＷＢＹ３１によってテスト対象でないマクロ１１をスキップして、シリアルパスの総ビット数を短くできるものの、やはり総ビット数が依然として多い。つまり、シフト動作が多く、その分のテスト時間が長くなってしまう問題がある。 However, although such a test method can shorten the total number of bits of the serial path by skipping the macros 11 that are not to be tested by the WBY 31, the total number of bits is still large. That is, there are many shift operations, and there is a problem that the test time becomes longer.

また、特許文献１には、図６に示すように当該シリアルパスを並列化した回路が開示されている。特許文献１に開示の回路は、各マクロ１１のインストラクションレジスタをＴＡＰ（Test Mode Select）コントローラ５１内に一つのインストラクションレジスタ（ＩＲ）５１１として装備している。各マクロ１１のＷＢＲ４１、４２はシリアルパスで接続している。そして、特許文献１に開示の回路は、ＷＢＲ４１、４２で構成されたシリアルパスを複数搭載し、テスト対象のマクロのＷＢＲ４１、４２が接続されているシリアルパスのみ有効とする。 Patent Document 1 discloses a circuit in which the serial paths are parallelized as shown in FIG. In the circuit disclosed in Patent Document 1, the instruction register of each macro 11 is provided as one instruction register (IR) 511 in a TAP (Test Mode Select) controller 51. The WBR 41 and 42 of each macro 11 are connected by a serial path. The circuit disclosed in Patent Document 1 is equipped with a plurality of serial paths composed of WBRs 41 and 42, and only the serial path to which the test target macro WBRs 41 and 42 are connected is valid.

ちなみに、特許文献２には、シリアルパスにおいてクリティカルパス評価が良好にできる回路が開示されている。すなわち、特許文献２に開示の回路は、シリアルパスを成す任意のスキャンフリップフロップの間に制御専用のスキャンフリップフロップを設けている。しかし、特許文献２に開示の回路は、シリアルパス内の任意のスキャンフリップフロップにテスト信号を送る際のシフト動作を減らすことを目的とするものでない。 Incidentally, Patent Document 2 discloses a circuit that can improve the critical path evaluation in the serial path. That is, in the circuit disclosed in Patent Document 2, a scan flip-flop dedicated to control is provided between arbitrary scan flip-flops forming a serial path. However, the circuit disclosed in Patent Document 2 is not intended to reduce the shift operation when a test signal is sent to an arbitrary scan flip-flop in the serial path.

特開２００３−４３１１６号公報JP 2003-43116 A 特開２００７−１９８７９３号公報JP 2007-198793 A

特許文献１に開示の回路は、並列化したシリアルパス上のＷＢＲへテスト信号の設定制御及びテスト結果のモニタ制御をするために、シリアルパス上のＷＢＲ数のシフト動作が必要である。 The circuit disclosed in Patent Document 1 requires a shift operation of the number of WBRs on the serial path in order to perform test signal setting control and test result monitor control on the parallel WBRs on the serial path.

以下に例として、図７を用いて説明する。図７に示す回路は、特許文献１に開示の回路における１本のシリアルパスを取り出し、具現化したものである。ちなみに、当該回路は、マクロのＦＩに１ビットのデータを入力し、ＦＯから１ビットのテスト結果を得る。
この回路は、６つのマクロ１１１、１１２、１１３、１１４、１１５、１１６を備える。マクロ１１１のＦＩ側のＷＢＲはレジスタ４１１で構成し、マクロ１１１のＦＯ側のＷＢＲはセレクタ４２１ａとレジスタ４２１ｂとで構成する。マクロ１１２のＦＩ側のＷＢＲはレジスタ４１２で構成し、マクロ１１２のＦＯ側のＷＢＲはセレクタ４２２ａとレジスタ４２２ｂとで構成する。マクロ１１３のＦＩ側のＷＢＲはレジスタ４１３で構成し、マクロ１１３のＦＯ側のＷＢＲはセレクタ４２３ａとレジスタ４２３ｂとで構成する。マクロ１１４のＦＩ側のＷＢＲはレジスタ４１４で構成し、マクロ１１４のＦＯ側のＷＢＲはセレクタ４２４ａとレジスタ４２４ｂとで構成する。マクロ１１５のＦＩ側のＷＢＲはレジスタ４１５で構成し、マクロ１１５のＦＯ側のＷＢＲはセレクタ４２５ａとレジスタ４２５ｂとで構成する。マクロ１１６のＦＩ側のＷＢＲはレジスタ４１６で構成し、マクロ１１６のＦＯ側のＷＢＲはセレクタ４２６ａとレジスタ４２６ｂとで構成する。これらのレジスタ及びセレクタで１本のシリアルパスが構成されている。 An example will be described below with reference to FIG. The circuit shown in FIG. 7 is obtained by taking out one serial path in the circuit disclosed in Patent Document 1 and embodying it. Incidentally, the circuit inputs 1-bit data to the macro FI and obtains a 1-bit test result from the FO.
This circuit comprises six macros 111, 112, 113, 114, 115, 116. The FI-side WBR of the macro 111 is composed of a register 411, and the FO-side WBR of the macro 111 is composed of a selector 421a and a register 421b. The FI-side WBR of the macro 112 is configured by a register 412, and the FO-side WBR of the macro 112 is configured by a selector 422a and a register 422b. The FI-side WBR of the macro 113 is composed of a register 413, and the FO-side WBR of the macro 113 is composed of a selector 423a and a register 423b. The FI-side WBR of the macro 114 is configured by a register 414, and the FO-side WBR of the macro 114 is configured by a selector 424a and a register 424b. The FI-side WBR of the macro 115 is composed of a register 415, and the FO-side WBR of the macro 115 is composed of a selector 425a and a register 425b. The FI-side WBR of the macro 116 is composed of a register 416, and the FO-side WBR of the macro 116 is composed of a selector 426a and a register 426b. These registers and selectors constitute one serial path.

ＩＲ（図示を省略）は、ＴＡＰコントローラ５１に搭載している。シリアルパスは、ＴＡＰコントローラ５１のInternal Serial Inputからレジスタ４１１、４２１ｂ、４１２、４２２ｂ、４１３、４２３ｂ、４１４、４２４ｂ、４１５、４２５ｂ、４１６、４２６ｂと接続され、最終的にＴＡＰコントローラ５１のInternal Serial Outputに接続される。また、ＴＡＰコントローラ５１から、シリアルテストコントロール信号としてTest Enableが出力される。当該シリアルテストコントロール信号は、各マクロ１１１、１１２、１１３、１１４、１１５、１１６のTest Enable端子に入力される。このとき、各マクロはテスト時にＦＩとして'１'が入力される。 The IR (not shown) is mounted on the TAP controller 51. The serial path is connected from the internal serial input of the TAP controller 51 to the registers 411, 421b, 412, 422b, 413, 423b, 414, 424b, 415, 425b, 416, 426b, and finally the internal serial output of the TAP controller 51. Connected to. The TAP controller 51 outputs Test Enable as a serial test control signal. The serial test control signal is input to the Test Enable terminal of each macro 111, 112, 113, 114, 115, 116. At this time, each macro receives “1” as the FI during testing.

ここで、マクロ１１５のみテストを実施する場合を考える。タイミングチャートを図８に示す。ＴＡＰコントローラ５１内のインストラクションレジスタを設定した後、Internal Serial Inputから'１'を挿入し（Ｔ１）、マクロ１１５のレジスタ４１５にテスト値'１'がセットされるまでシフト動作をする（Ｔ２）。 Here, consider a case where only the macro 115 is tested. A timing chart is shown in FIG. After setting the instruction register in the TAP controller 51, “1” is inserted from the internal serial input (T1), and the shift operation is performed until the test value “1” is set in the register 415 of the macro 115 (T2).

マクロ１１５のレジスタ４１５にテスト値'１'をセット終了後に、Test Enableを'1'とする（Ｔ３）。各マクロは、Test Enableが'1'の間自分のテストを実施し、結果をＦＯに出力する。ただし、マクロ１１５以外にはＦＩに'０'が設定されているので、マクロ１１５以外の出力結果は０となる。 After setting the test value “1” in the register 415 of the macro 115, Test Enable is set to “1” (T3). Each macro executes its own test while Test Enable is “1”, and outputs the result to the FO. However, since the FI other than the macro 115 is set to “0”, the output result other than the macro 115 is 0.

マクロ１１５のテスト終了後、internal TCKを１パルス挿入し、マクロ１１５のＦＯ値を、セレクタ４２５ａを介してレジスタ４２５ｂに格納する（Ｔ４）。その後Test Enableを'０'とし（Ｔ５）、シフト動作によりInternal Serial Outputからテスト結果（レジスタ４２５ｂのレジスト値）をモニタする（Ｔ６）。 After completion of the test of the macro 115, one pulse of internal TCK is inserted, and the FO value of the macro 115 is stored in the register 425b via the selector 425a (T4). Thereafter, Test Enable is set to “0” (T5), and the test result (registration value of the register 425b) is monitored from the internal serial output by the shift operation (T6).

ここで、マクロ１１５のレジスタ４１５に値を設定し、マクロ１１５のＦＯのみをレジスタ４２５ｂ経由でモニタしたい場合でもシリアルパス上のレジスタ数のシフト動作が必要となり、その分のテスト時間が長くなってしまう問題がある。 Here, even when a value is set in the register 415 of the macro 115 and only the FO of the macro 115 is to be monitored via the register 425b, a shift operation of the number of registers on the serial path is necessary, and the test time is increased accordingly. There is a problem.

本発明に係るテスト回路は、第１の回路ユニットを含む複数の回路ユニットが搭載された半導体集積回路のテスト回路であって、第１のレジスタを含む複数のレジスタがシリアル接続されてシリアルパスを形成したシフトレジスタと、バイパス回路と、を備え、前記シフトレジスタは、複数の前記回路ユニットに接続され、前記バイパス回路は、前記第１のレジスタの出力が入力される第２のレジスタと、前記複数のレジスタのうち連続する２つのレジスタの間に設けられ、前記第２のレジスタの出力に応じて、前記連続する２つのレジスタのうち前段のレジスタの出力、あるいは前記第１のレジスタの出力、のいずれか一方を選択して、前記連続する２つのレジスタのうち後段のレジスタに出力する第１のセレクタと、を備える。
このような構成により、シリアルパス上のレジスタへの設定、レジスタ値のモニタに必要なシフト数を減らし、テスト時間の短縮が可能となる。 A test circuit according to the present invention is a test circuit for a semiconductor integrated circuit on which a plurality of circuit units including a first circuit unit are mounted, and the plurality of registers including the first register are serially connected to perform a serial path. A shift register formed, and a bypass circuit, wherein the shift register is connected to a plurality of the circuit units, and the bypass circuit includes a second register to which an output of the first register is input; Provided between two consecutive registers of the plurality of registers, and depending on the output of the second register, the output of the previous register of the two consecutive registers, or the output of the first register, And a first selector for selecting one of the two consecutive registers and outputting the selected register to a subsequent-stage register.
With such a configuration, it is possible to reduce the number of shifts required for setting the registers on the serial path and monitoring the register values, thereby shortening the test time.

本発明によれば、シリアルパス上のレジスタへの設定、レジスタ値のモニタに必要なシフト数を減らし、テスト時間の短縮が可能となる。 According to the present invention, it is possible to reduce the number of shifts required for setting a register on the serial path and monitoring the register value, thereby shortening the test time.

本発明に係る第１の実施の形態のテスト回路を概略的に示したブロック図である。1 is a block diagram schematically showing a test circuit according to a first embodiment of the present invention. 本発明に係る第１の実施の形態のテスト回路の動作を示したタイミングチャートである。3 is a timing chart showing the operation of the test circuit according to the first embodiment of the present invention. 本発明に係る第２の実施の形態のテスト回路を概略的に示したブロック図である。FIG. 3 is a block diagram schematically showing a test circuit according to a second embodiment of the present invention. 本発明に係る第３の実施の形態のテスト回路を概略的に示したブロック図である。FIG. 5 is a block diagram schematically showing a test circuit according to a third embodiment of the present invention. ＩＥＥＥ１５００のテスト回路を概略的に示したブロック図である。1 is a block diagram schematically showing a test circuit of IEEE 1500. FIG. 関連するテスト回路を概略的に示したブロック図である。It is the block diagram which showed the related test circuit schematically. 関連するテスト回路を概略的に示したブロック図である。It is the block diagram which showed the related test circuit schematically. 関連するテスト回路の動作を示したタイミングチャートである。It is a timing chart which showed operation of a related test circuit.

本発明に係るテスト回路の実施の形態について説明する。但し、本発明が以下の実施の形態に限定される訳ではない。また、説明を明確にするため、以下の記載及び図面は、適宜、簡略化されている。 An embodiment of a test circuit according to the present invention will be described. However, the present invention is not limited to the following embodiment. In addition, for clarity of explanation, the following description and drawings are simplified as appropriate.

＜第１の実施の形態＞
図１に示すテスト回路は、上述した図７に示す回路を基本としている。ちなみに、本実施の形態のテスト回路も、回路ユニットのＦＩに１ビットのデータを入力し、ＦＯから１ビットのテスト結果を得る。 <First Embodiment>
The test circuit shown in FIG. 1 is based on the circuit shown in FIG. Incidentally, the test circuit of this embodiment also inputs 1-bit data to the FI of the circuit unit, and obtains a 1-bit test result from the FO.

テスト回路は、６つのラッパー６１、６２、６３、６４、６５、６６を備える。ラッパー６１は、回路ユニット（マクロ）１１１、レジスタ４１１、４２１ｂ、及びレジスタ４１１と４２１ｂとの間に設けられたセレクタ４２１ａを備える。ラッパー６２は、回路ユニット１１２、レジスタ４１２、４２２ｂ、及びレジスタ４１２と４２２ｂとの間に設けられたセレクタ４２２ａを備える。ラッパー６３は、回路ユニット１１３、レジスタ４１３、４２３ｂ、及びレジスタ４１３と４２３ｂとの間に設けられたセレクタ４２３ａを備える。ラッパー６４は、回路ユニット１１４、レジスタ４１４、４２４ｂ、及びレジスタ４１４と４２４ｂとの間に設けられたセレクタ４２４ａを備える。ラッパー６５は、回路ユニット１１５、レジスタ４１５、４２５ｂ、及びレジスタ４１５と４２５ｂとの間に設けられたセレクタ４２５ａを備える。ラッパー６６は、回路ユニット１１６、レジスタ４１６、４２６ｂ、及びレジスタ４１６と４２６ｂとの間に設けられたセレクタ４２６ａを備える。 The test circuit includes six wrappers 61, 62, 63, 64, 65 and 66. The wrapper 61 includes a circuit unit (macro) 111, registers 411 and 421b, and a selector 421a provided between the registers 411 and 421b. The wrapper 62 includes a circuit unit 112, registers 412, 422b, and a selector 422a provided between the registers 412 and 422b. The wrapper 63 includes a circuit unit 113, registers 413 and 423b, and a selector 423a provided between the registers 413 and 423b. The wrapper 64 includes a circuit unit 114, registers 414 and 424b, and a selector 424a provided between the registers 414 and 424b. The wrapper 65 includes a circuit unit 115, registers 415 and 425b, and a selector 425a provided between the registers 415 and 425b. The wrapper 66 includes a circuit unit 116, registers 416 and 426b, and a selector 426a provided between the registers 416 and 426b.

ラッパー６１のレジスタ４１１、４２１ｂ、ラッパー６２のレジスタ４１２、４２２ｂ、ラッパー６３のレジスタ４１３、４２３ｂ、ラッパー６４のレジスタ４１４、４２４ｂ、ラッパー６５のレジスタ４１５、４２５ｂ、ラッパー６６のレジスタ４１６、４２６ｂ、さらにレジスタ７１１ａ、７１１ｂがシフトレジスタを構成している。つまり、本実施の形態では、当該シフトレジスタでシリアルパスを構成している。 Registers 411 and 421b of wrapper 61, registers 412 and 422b of wrapper 62, registers 413 and 423b of wrapper 63, registers 414 and 424b of wrapper 64, registers 415 and 425b of wrapper 65, registers 416 and 426b of wrapper 66, and further registers Reference numerals 711a and 711b form a shift register. That is, in this embodiment, the shift register constitutes a serial path.

レジスタ４１１（４１２、４１３、４１４、４１５、４１６）のデータ入力端子には、データ信号が入力される。レジスタ４１１（４１２、４１３、４１４、４１５、４１６）のクロック入力端子には、クロック信号が入力される。レジスタ４１１（４１２、４１３、４１４、４１５、４１６）は、回路ユニット１１１（１１２、１１３、１１４、１１５、１１６）のＦＩに接続されると共に、セレクタ４２１ａ（４２２ａ、４２３ａ、４２４ａ、４２５ａ、４２６ａ）に接続されている。すなわち、レジスタ４１１（４１２、４１３、４１４、４１５、４１６）は、クロック信号に基づいてデータ信号を、回路ユニット１１１（１１２、１１３、１１４、１１５、１１６）のＦＩに入力すると共に、セレクタ４２１ａ（４２２ａ、４２３ａ、４２４ａ、４２５ａ、４２６ａ）に入力する。 Data signals are input to the data input terminals of the registers 411 (412, 413, 414, 415, 416). A clock signal is input to the clock input terminal of the register 411 (412, 413, 414, 415, 416). The register 411 (412, 413, 414, 415, 416) is connected to the FI of the circuit unit 111 (112, 113, 114, 115, 116) and is also a selector 421a (422a, 423a, 424a, 425a, 426a). It is connected to the. That is, the register 411 (412, 413, 414, 415, 416) inputs a data signal to the FI of the circuit unit 111 (112, 113, 114, 115, 116) based on the clock signal, and also selects the selector 421a ( 422a, 423a, 424a, 425a, 426a).

セレクタ４２１ａ（４２２ａ、４２３ａ、４２４ａ、４２５ａ、４２６ａ）には、回路ユニット１１１（１１２、１１３、１１４、１１５、１１６）のＦＯからの出力信号とレジスタ４１１（４１２、４１３、４１４、４１５、４１６）からのデータ信号とが入力される。セレクタ４２１ａ（４２２ａ、４２３ａ、４２４ａ、４２５ａ、４２６ａ）は、入力される制御信号に基づいて、回路ユニット１１１（１１２、１１３、１１４、１１５、１１６）のＦＯからの出力信号、又はレジスタ４１１（４１２、４１３、４１４、４１５、４１６）からのデータ信号を、レジスタ４２１ｂ（４２２ｂ、４２３ｂ、４２４ｂ、４２５ｂ、４２６ｂ）に出力する。 The selector 421a (422a, 423a, 424a, 425a, 426a) includes an output signal from the FO of the circuit unit 111 (112, 113, 114, 115, 116) and a register 411 (412, 413, 414, 415, 416). The data signal from is input. The selector 421a (422a, 423a, 424a, 425a, 426a) outputs an output signal from the FO of the circuit unit 111 (112, 113, 114, 115, 116) or a register 411 (412) based on the input control signal. 413, 414, 415, 416) is output to the register 421b (422b, 423b, 424b, 425b, 426b).

レジスタ７１１ａ（７１１ｂ）は、ラッパー６１（６２）のレジスタ４２１ｂ（４２２ｂ）とその次段のラッパー６２（６３）のレジスタ４１２（４１３）との間に設けられている。レジスタ７１１ａ（７１１ｂ）は、シリアルパス上のスキップしたいラッパー６２（６３）のレジスタ４１２（４１３）の手前に設けられている。レジスタ７１１ａ（７１１ｂ）には、レジスタ４２１ｂ（４２２ｂ）からの出力信号と、クロック信号とが入力され、当該出力信号がクロック動作によって出力される。当該出力信号は、次段のラッパー（即ちスキップしたいラッパー）６２（６３）のレジスタ４１２（４１３）に入力されると共に、後述するバイパス回路７１ａ（７１ｂ）のレジスタ７１２ａ（７１２ｂ）に入力される。したがって、レジスタ７１１ａ（７１１ｂ）は、上述のシリアルパスをスキップ（バイパス）するか否かの設定値が格納されるスキップ設定レジスタである。 The register 711a (711b) is provided between the register 421b (422b) of the wrapper 61 (62) and the register 412 (413) of the wrapper 62 (63) at the next stage. The register 711a (711b) is provided in front of the register 412 (413) of the wrapper 62 (63) to be skipped on the serial path. The register 711a (711b) receives an output signal from the register 421b (422b) and a clock signal, and the output signal is output by a clock operation. The output signal is input to a register 412 (413) of a wrapper (that is, a wrapper to be skipped) 62 (63) at the next stage and also input to a register 712a (712b) of a bypass circuit 71a (71b) described later. Accordingly, the register 711a (711b) is a skip setting register in which a setting value indicating whether or not to skip (bypass) the serial path described above is stored.

テスト回路は、さらにバイパス回路７１ａ（７１ｂ）を備える。バイパス回路７１ａ（７１ｂ）は、スキップしたいラッパー６２（６３）のレジスタ４１２（４１３）とレジスタ７１１ａ（７１１ｂ）との間と、テスト対象のラッパー６６（６５）のレジスタ４１６（４１５）とその前段のラッパー６５（６４）のレジスタ４２５ｂ（４２４ｂ）との間と、を接続している。 The test circuit further includes a bypass circuit 71a (71b). The bypass circuit 71a (71b) is connected between the register 412 (413) and the register 711a (711b) of the wrapper 62 (63) to be skipped, between the register 416 (415) of the wrapper 66 (65) to be tested and the preceding stage. The register 425b (424b) of the wrapper 65 (64) is connected.

バイパス回路７１ａ（７１ｂ）は、レジスタ７１２ａ（７１２ｂ）、セレクタ７１３ａ（７１３ｂ）を備える。
レジスタ７１２ａ（７１２ｂ）は、レジスタ７１１ａ（７１１ｂ）からの出力信号と、トリガ端子９１からのトリガ信号とが入力され、当該出力信号がトリガ信号に基づいてセレクタ７１３ａ（７１３ｂ）に出力される。ここで、レジスタ７１２ａ（７１２ｂ）は、レジスタ７１１ａ（７１１ｂ）に設定された設定値を保持するスキップ情報保持レジスタである。 The bypass circuit 71a (71b) includes a register 712a (712b) and a selector 713a (713b).
The register 712a (712b) receives an output signal from the register 711a (711b) and a trigger signal from the trigger terminal 91, and the output signal is output to the selector 713a (713b) based on the trigger signal. Here, the register 712a (712b) is a skip information holding register that holds the set value set in the register 711a (711b).

セレクタ７１３ａ（７１３ｂ）は、スキップ後に接続したい、即ちテスト対象であるラッパー６６（６５）のレジスタ４１６（４１５）とその前段のラッパー６５（６４）のレジスタ４２５ｂ（４２４ｂ）との間に設けられている。セレクタ７１３ａ（７１３ｂ）には、テスト対象であるラッパー６６（６５）の前段のラッパー６５（６４）のレジスタ４２５ｂ（４２４ｂ）からの出力信号と、レジスタ７１１ａ（７１１ｂ）からの出力信号とが入力されると共に、セレクト信号としてレジスタ７１２ａ（７１２ｂ）からの出力信号が入力される。セレクタ７１３ａ（７１３ｂ）は、レジスタ７１２ａ（７１２ｂ）からの出力信号に基づいて、ラッパー６５（６４）のレジスタ４２５ｂ（４２４ｂ）からの出力信号、又はレジスタ７１１ａ（７１１ｂ）からの出力信号を、テスト対象であるラッパー６６（６５）のレジスタ４１６（４１５）に出力する。ちなみに、セレクタ７１３ａ（７１３ｂ）は、セレクト信号が'０'で通常のシリアルパスを選択し、'１'でレジスタ７１１ａ（７１１ｂ）の出力パスを選択する。また、各回路ユニットはテスト時にＦＩとして'１'を入力する必要がある。 The selector 713a (713b) is provided between the register 416 (415) of the wrapper 66 (65) to be connected after skipping, that is, the register 425b (424b) of the wrapper 65 (64) in the preceding stage. Yes. The selector 713a (713b) receives an output signal from the register 425b (424b) of the wrapper 65 (64) preceding the wrapper 66 (65) to be tested and an output signal from the register 711a (711b). At the same time, an output signal from the register 712a (712b) is input as a select signal. Based on the output signal from the register 712a (712b), the selector 713a (713b) receives the output signal from the register 425b (424b) of the wrapper 65 (64) or the output signal from the register 711a (711b) as a test target. Is output to the register 416 (415) of the wrapper 66 (65). Incidentally, the selector 713a (713b) selects the normal serial path when the select signal is “0”, and selects the output path of the register 711a (711b) when “1”. Further, each circuit unit needs to input “1” as the FI during the test.

テスト対象であるラッパー６６（６５）の回路ユニット１１６（１１５）は、入力される制御信号と、レジスタ４１６（４１５）から入力される出力信号とに基づいて所定のテストが行われる。 The circuit unit 116 (115) of the wrapper 66 (65) to be tested is subjected to a predetermined test based on the input control signal and the output signal input from the register 416 (415).

以上説明したように、本発明のテスト回路は、第１の回路ユニットを含む複数の回路ユニット（１１１、１１２、１１３、１１４、１１５、１１６）が搭載された半導体集積回路のテスト回路であって、第１のレジスタ（スキップ設定レジスタ、７１１ａ）を含む複数のレジスタ（４１１、４２１ｂ、４１２、４２２ｂ、４１３、４２３ｂ、４１４、４２４ｂ、４１５、４２５ｂ、４１６、４２６ｂ、７１１ａ、７１１ｂ）がシリアル接続されてシリアルパスを形成したシフトレジスタと、バイパス回路（７１ａ）とを備えている。そして、このシフトレジスタは、複数の回路ユニットに接続される。さらにバイパス回路（７１ａ）は、第１のレジスタ（７１１ａ）の出力が入力される第２のレジスタ（スキップ情報保持レジスタ、７１２ａ）と、複数のレジスタ（４１１、４２１ｂ、４１２、４２２ｂ、４１３、４２３ｂ、４１４、４２４ｂ、４１５、４２５ｂ、４１６、４２６ｂ、７１１ａ、７１１ｂ）のうち連続する２つのレジスタ（例えば、４２５ｂと４１６）の間に設けられ、第２のレジスタ（７１２ａ）の出力に応じて、この連続する２つのレジスタ（例えば、４２５ｂと４１６）のうち前段のレジスタ（４２５ｂ）の出力、あるいは第１のレジスタ（７１１ａ）の出力、のいずれか一方を選択して、この連続する２つのレジスタのうち後段のレジスタ（４１６）に出力する第１のセレクタ（７１３ａ）とを備える。 As described above, the test circuit of the present invention is a test circuit for a semiconductor integrated circuit on which a plurality of circuit units (111, 112, 113, 114, 115, 116) including the first circuit unit are mounted. A plurality of registers (411, 421b, 412, 422b, 413, 423b, 414, 424b, 415, 425b, 416, 426b, 711a, 711b) including the first register (skip setting register, 711a) are serially connected. A shift register having a serial path and a bypass circuit (71a). The shift register is connected to a plurality of circuit units. Further, the bypass circuit (71a) includes a second register (skip information holding register, 712a) to which the output of the first register (711a) is input and a plurality of registers (411, 421b, 412, 422b, 413, 423b). 414, 424b, 415, 425b, 416, 426b, 711a, 711b) are provided between two consecutive registers (for example, 425b and 416), and according to the output of the second register (712a), Of the two consecutive registers (for example, 425b and 416), either the output of the previous register (425b) or the output of the first register (711a) is selected, and the two consecutive registers The first selector (713a) for outputting to the subsequent register (416).

なお、シフトレジスタを構成するレジスタのクロック入力端子にはクロック信号(不図示）が入力され、第２のレジスタ（７１２ａ）のクロック入力端子には別途トリガ信号（９１）が入力される。なお、他のバイパス回路（例えば７１ｂ）も同様である。バイパス回路は、本実施の形態のように複数形成してもよいし、１つであってもよい。 Note that a clock signal (not shown) is input to the clock input terminal of the register constituting the shift register, and a separate trigger signal (91) is input to the clock input terminal of the second register (712a). The same applies to other bypass circuits (for example, 71b). A plurality of bypass circuits may be formed as in the present embodiment, or one bypass circuit may be provided.

さらに、本実施の形態では、スキップ設定レジスタ７１１ａ（７１１ｂ）を独立して明示する構成で示したが、スキップ設定レジスタ７１１ａ（７１１ｂ）はシリアルパス上の前段のレジスタ（４２１ｂ、４２２ｂ）と兼用してもよい。 Further, in the present embodiment, the configuration in which the skip setting register 711a (711b) is specified separately is shown, but the skip setting register 711a (711b) is also used as the previous stage register (421b, 422b) on the serial path. May be.

ちなみに、上述のシフトレジスタに制御信号などを入力することができれば、テスト対象であるラッパー６６（６５）の回路ユニット１１６（１１５）のテストを実行することができるが、テスト回路は、図１に示すようにＴＡＰコントローラ５１を備えていることが好ましい。 Incidentally, if a control signal or the like can be input to the above-described shift register, the test of the circuit unit 116 (115) of the wrapper 66 (65) to be tested can be executed. The test circuit is shown in FIG. As shown, a TAP controller 51 is preferably provided.

ＴＡＰコントローラ５１は、テスト対象の回路ユニットに対する命令やテスト信号、テスト結果などの入出力を行うためのシリアルインターフェースである。すなわち、ＴＡＰコントローラ５１は、ＴＤＩ（Test Date In）、ＴＣＫ（Test Clock）、ＴＲＳＴ（Test ReSeT）、ＴＭＳ（Test Mode Select）、ＴＤＯ（Test Data Out）の５本の信号線を備え、これらの信号線を外部のコンピュータ等で制御することによって、所謂ＪＴＡＧ（Joint Test Action Group）テストを行う。但し、ＴＲＳＴは、適宜省略される。 The TAP controller 51 is a serial interface for inputting / outputting commands, test signals, test results, and the like for the circuit unit to be tested. That is, the TAP controller 51 includes five signal lines of TDI (Test Date In), TCK (Test Clock), TRST (Test ReSeT), TMS (Test Mode Select), and TDO (Test Data Out). A so-called JTAG (Joint Test Action Group) test is performed by controlling the signal line with an external computer or the like. However, TRST is omitted as appropriate.

このようなＴＡＰコントローラ５１のシリアルデータ入力端子（Internal Serial Input）にシフトレジスタのレジスタ４１１が接続される。一方、ＴＡＰコントローラ５１のシリアルデータ出力端子（Internal Serial Output）にシフトレジスタのレジスタ４２６ｂが接続される。 A shift register 411 is connected to the serial data input terminal (Internal Serial Input) of the TAP controller 51. On the other hand, a register 426b of a shift register is connected to a serial data output terminal (Internal Serial Output) of the TAP controller 51.

このようなテスト回路は、図２に示すように動作する。本実施の形態では、回路ユニット１１５をテスト対象とする。
ＴＡＰコントローラ５１内のインストラクションレジスタを設定した後、Internal Serial Inputから'１'を挿入し（Ｔ１１）、順々にシフト動作する（Ｔ１２）。レジスタ７１１ｂに'１'がセットされた時点（Ｔ１３）で、トリガ端子９１から１パルス挿入し（Ｔ１４）、バイパス回路７１ｂのレジスタ７１２ｂにレジスタ７１１ｂの値、つまり'１'をセットする（Ｔ１５）。すなわち、クロック信号に基づいて、レジスタ７１１ｂにテスト信号の値'１'が保持されている間に、レジスタ７１２ｂにトリガ端子９１からトリガ信号が入力され、レジスタ７１２ｂは出力信号の値を更新する。 Such a test circuit operates as shown in FIG. In the present embodiment, the circuit unit 115 is a test target.
After setting the instruction register in the TAP controller 51, “1” is inserted from the internal serial input (T11), and the shift operation is sequentially performed (T12). When '1' is set in the register 711b (T13), one pulse is inserted from the trigger terminal 91 (T14), and the value of the register 711b, that is, '1' is set in the register 712b of the bypass circuit 71b (T15). . In other words, based on the clock signal, the trigger signal is input from the trigger terminal 91 to the register 712b while the value ‘1’ of the test signal is held in the register 711b, and the register 712b updates the value of the output signal.

セレクタ７１３ｂは、レジスタ７１２ｂの出力が'１'であることにより、レジスタ７１１ｂの出力を選択する。トリガ端子９１への１パルス挿入後の次のクロック信号（Ｔ１６）にて、テスト対象の回路ユニット１１５のレジスタ４１５に'１'がセットされる（Ｔ１７）。 The selector 713b selects the output of the register 711b when the output of the register 712b is “1”. At the next clock signal (T16) after one pulse is inserted into the trigger terminal 91, '1' is set in the register 415 of the circuit unit 115 to be tested (T17).

レジスタ４１５に'１'がセットされた後、Test Enable（制御信号）を'１'とする（Ｔ１８）。回路ユニット１１５は、自身のＦＩに'１'が設定されているので正常にテストを実施し、結果をＦＯに出力する。 After “1” is set in the register 415, Test Enable (control signal) is set to “1” (T18). Since “1” is set in its own FI, the circuit unit 115 normally performs the test and outputs the result to the FO.

十分時間が経過した後、クロック信号を１パルス挿入し、回路ユニット１１５のテスト結果をレジスタ４２５ｂに格納する（Ｔ１９）。その後Test Enableを'０'とし（Ｔ２０）、シフト動作によりInternal Serial Output経由で回路ユニット１１５のテスト結果をモニタする。 After a sufficient time has elapsed, one pulse of the clock signal is inserted, and the test result of the circuit unit 115 is stored in the register 425b (T19). Thereafter, Test Enable is set to “0” (T20), and the test result of the circuit unit 115 is monitored via the internal serial output by the shift operation.

レジスタ７１１ｂに'１'を設定した後、トリガ端子９１からパルスを挿入することで、回路ユニット１１３のレジスタ４１３、４２３ｂ、及び回路ユニット１１４のレジスタ４１４、４２４ｂ分のシフト動作が不要になる。結果として、少ないシフト数でシリアルパス上のレジスタへの設定と回路ユニット１１５のテスト結果モニタが可能となる。つまり、テスト回路はパイパス回路を備えるので、シリアルパス上のレジスタへの設定、レジスタ値のモニタに必要なシフト数を減らし、テスト時間の短縮が可能となる。 After setting “1” in the register 711b, by inserting a pulse from the trigger terminal 91, the shift operation for the registers 413 and 423b of the circuit unit 113 and the registers 414 and 424b of the circuit unit 114 becomes unnecessary. As a result, it is possible to set the registers on the serial path and monitor the test results of the circuit unit 115 with a small number of shifts. In other words, since the test circuit includes a bypass circuit, the number of shifts necessary for setting the registers on the serial path and monitoring the register values can be reduced, and the test time can be shortened.

＜第２の実施の形態＞
本実施の形態のテスト回路は、図３に示すように、図５に示す回路と対応する構成でも同様に実施できる。なお、重複する説明は省略するものとする。 <Second Embodiment>
As shown in FIG. 3, the test circuit of the present embodiment can be similarly implemented even with a configuration corresponding to the circuit shown in FIG. Note that redundant description will be omitted.

テスト回路は、複数のラッパー６７を備える。各々のラッパー６７は、上述したように回路ユニット１１、インストラクションレジスタ（ＷＩＲ）２１、ＷＢＹ３１、ＷＢＲ４１、４２を備える。つまり、複数のＷＩＲ２１、レジスタ７１１はシリアルに接続されており、当該複数のＷＩＲ２１とレジスタ７１１とでシフトレジスタを構成している。また、複数のＷＢＹ３１、レジスタ７１１もシリアルに接続されており、当該複数のＷＢＹ３１とレジスタ７１１とでシフトレジスタを構成している。ＷＢＲ４１、４２は、各回路ユニット１１に対応して設けられ、入力端子と出力端子との間でシリアルに接続されている。 The test circuit includes a plurality of wrappers 67. Each wrapper 67 includes the circuit unit 11, the instruction register (WIR) 21, WBY 31, WBR 41 and 42 as described above. That is, the plurality of WIRs 21 and the registers 711 are serially connected, and the plurality of WIRs 21 and the registers 711 constitute a shift register. A plurality of WBYs 31 and registers 711 are also serially connected, and the plurality of WBYs 31 and registers 711 constitute a shift register. The WBRs 41 and 42 are provided corresponding to the respective circuit units 11 and are serially connected between the input terminal and the output terminal.

すなわち、スキップしたいラッパー６７のＷＩＲ２１とその前段のラッパー６７のＷＩＲ２１との間にレジスタ７１１を設ける。そして、スキップしたいラッパー６７のＷＩＲ２１とレジスタ７１１との間と、テスト対象のラッパー６７のＷＩＲ２１とその前段のラッパー６７のＷＩＲ２１との間とを、バイパス回路７１で接続する。バイパス回路７１は、上述のように、レジスタ７１２、セレクタ７１３を備える。 That is, the register 711 is provided between the WIR 21 of the wrapper 67 to be skipped and the WIR 21 of the preceding wrapper 67. Then, the bypass circuit 71 connects between the WIR 21 of the wrapper 67 to be skipped and the register 711, and the WIR 21 of the wrapper 67 to be tested and the WIR 21 of the preceding wrapper 67. The bypass circuit 71 includes the register 712 and the selector 713 as described above.

このようなテスト回路は、以下のように動作する。基本的な動作は、第１の実施の形態のテスト回路と同様である。
つまり、シリアルパスにて値をシフト動作する手順で、レジスタ７１１に値を設定する。レジスタ７１１に値が設定された後、トリガ端子９１から１パルス挿入し、レジスタ７１２にレジスタ７１１の値をラッチする。シリアルパス上のセレクタ７１３は、セレクト信号であるレジスタ７１２の値に基づいて、本来のシリアルパスからのパスと、バイパス回路７１経由のパスとを選択する。 Such a test circuit operates as follows. The basic operation is the same as that of the test circuit of the first embodiment.
That is, the value is set in the register 711 in the procedure of shifting the value by the serial path. After the value is set in the register 711, one pulse is inserted from the trigger terminal 91, and the value of the register 711 is latched in the register 712. The selector 713 on the serial path selects a path from the original serial path and a path via the bypass circuit 71 based on the value of the register 712 that is a select signal.

よって、レジスタ７１１にスキップ設定となる値が設定され、トリガ端子９１からパルスが入った時点でシリアルパス上のレジスタ７１１とセレクタ７１３との間の、ＷＩＲ２１がスキップされる。そのため、全体のシリアルパス上のＷＩＲ２１の数が減り、必要なシフト時間が短縮される。解除する場合は、レジスタ７１１にスキップ解除設定となる値をセットし、トリガ端子９１からパルスを挿入する。この時点でセレクタ７１３は通常のシリアルパスを選択する。 Therefore, a value for skip setting is set in the register 711, and the WIR 21 between the register 711 and the selector 713 on the serial path is skipped when a pulse is input from the trigger terminal 91. Therefore, the number of WIRs 21 on the entire serial path is reduced, and the required shift time is shortened. When canceling, a value for skip cancel setting is set in the register 711 and a pulse is inserted from the trigger terminal 91. At this point, the selector 713 selects a normal serial path.

これにより、シリアルパス上の任意のレジスタ（ＷＩＲ２１）のスキップが可能となる。結果として、必要に応じてシリアルパス上のレジスタへの設定、レジスタ値のモニタに必要なシフト数を減らし、テスト時間の短縮が可能となる。 Thereby, it is possible to skip an arbitrary register (WIR21) on the serial path. As a result, the number of shifts required for setting the registers on the serial path and monitoring the register values can be reduced as necessary, and the test time can be shortened.

＜第３の実施の形態＞
本実施の形態のテスト回路は、図４に示すように、回路ユニット（組み合わせ回路）１０１_ｎ（ｎは１以上の整数）、１０１_ｎ+１、１０１_ｎ+２、シリアルに接続されたレジスタ１０２を備えるスキャンテスト回路に用いている。ここで、本実施の形態では、レジスタ１０２がスキャンフリップフロップに相当する。図４に示すように、スキャンテスト対象のスキャンフリップフロップがシリアルパス上でまとまっている場合、もしくは、対象外のスキャンフリップフロップがまとまっている場合に、それらのスキャンフリップフロップをスキップすることで、シフト動作時間の短縮が可能となる。 <Third Embodiment>
As shown in FIG. 4, the test circuit of this embodiment includes a circuit unit (combination circuit) 101 _n (n is an integer of 1 or more), 101 _{n + 1} , 101 _{n + 2} , and a serially connected register 102. Is used in a scan test circuit comprising Here, in this embodiment, the register 102 corresponds to a scan flip-flop. As shown in FIG. 4, when scan flip-flops to be scanned are gathered on the serial path, or when scan flip-flops outside the target are gathered, by skipping those scan flip-flops, The shift operation time can be shortened.

つまり、回路ユニット１０１_ｎ+２のみスキャンテストしたい場合、図４に示すように、レジスタ７１１及びバイパス回路７１を構成するレジスタ７１２、セレクタ７１３を設ける。すなわち、レジスタ１０２ａとその前段のレジスタ１０２ｂとの間にレジスタ７１１を設ける。そして、レジスタ１０２ａとレジスタ７１１との間と、レジスタ１０２ｅとその次段のレジスタ１０２ｆとの間と、をバイパス回路７１で接続する。これにより、破線Ａで囲まれたレジスタ１０２ａ、及び破線Ｂで囲まれたレジスタ１０２ｃ、１０２ｄ、１０２ｅ分のシフト時間を削減することが可能となる。 That is, when only the circuit unit 101 _{n + 2} is desired to be scanned, a register 711 and a register 712 constituting the bypass circuit 71 and a selector 713 are provided as shown in FIG. That is, the register 711 is provided between the register 102a and the register 102b in the preceding stage. Then, the bypass circuit 71 connects between the register 102a and the register 711 and between the register 102e and the register 102f at the next stage. This makes it possible to reduce the shift time for the register 102a surrounded by the broken line A and the registers 102c, 102d, and 102e surrounded by the broken line B.

本実施の形態においても、本発明は、第１の回路ユニットを含む複数の回路ユニット（１０１ｎ、１０１ｎ＋１、・・・）が搭載された半導体集積回路のテスト回路であって、第１のレジスタ（スキップ設定レジスタ、７１１）を含む複数のレジスタ１０２（１０２ａ、１０２ｂ、・・・）がシリアル接続されてシリアルパスを形成したシフトレジスタと、バイパス回路（７１）とを備えている。ここでこのシリアルパスはスキャンチェインパスである。そして、このシフトレジスタは、複数の回路ユニットに接続される。さらにバイパス回路（７１）は、第１のレジスタ（７１１）の出力が入力される第２のレジスタ（スキップ情報保持レジスタ、７１２）と、複数のレジスタ１０２（１０２ａ、１０２ｂ、・・・）のうち連続する２つレジスタ（１０２ｅと１０２ｆ）の間に設けられ、第２のレジスタ（７１２）の出力に応じて、この連続する２つのレジスタ（１０２ｅと１０２ｆ）のうち前段のレジスタ（１０２ｅ）の出力、あるいは第１のレジスタ（７１１）の出力、のいずれか一方を選択して、この連続する２つのレジスタのうち後段のレジスタ（１０２ｆ）に出力する第１のセレクタ（７１３）とを備える。 Also in the present embodiment, the present invention is a test circuit for a semiconductor integrated circuit in which a plurality of circuit units (101n, 101n + 1,...) Including the first circuit unit are mounted, and the first register ( A shift register in which a plurality of registers 102 (102a, 102b,...) Including a skip setting register (711) are serially connected to form a serial path, and a bypass circuit (71) are provided. Here, this serial path is a scan chain path. The shift register is connected to a plurality of circuit units. Further, the bypass circuit (71) includes a second register (skip information holding register, 712) to which the output of the first register (711) is input, and a plurality of registers 102 (102a, 102b,...). Provided between two consecutive registers (102e and 102f), and according to the output of the second register (712), the output of the previous register (102e) of the two consecutive registers (102e and 102f) Or a first selector (713) that selects one of the outputs of the first register (711) and outputs the selected register to the subsequent register (102f) of the two consecutive registers.

なお、前述の実施の形態と同様に、シフトレジスタを構成するレジスタのクロック入力端子にはクロック信号(不図示）が入力され、第２のレジスタ（７１２）のクロック入力端子には別途トリガ信号（９１）が入力される構成である。 As in the above-described embodiment, a clock signal (not shown) is input to the clock input terminal of the register constituting the shift register, and a trigger signal (not shown) is input to the clock input terminal of the second register (712). 91) is input.

なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。 Note that the present invention is not limited to the above-described embodiment, and can be changed as appropriate without departing from the spirit of the present invention.

１１マクロ
２１インストラクションレジスタ
５１ＴＡＰコントローラ
６１、６２、６３、６４、６５、６６、６７ラッパー
７１ａ、７１ｂバイパス回路、７１１レジスタ、７１２レジスタ、７１３セレクタ
９１トリガ端子
１０１_ｎ、１０１_ｎ+１、１０１_ｎ+２回路ユニット（組み合わせ回路）
１０２レジスタ
１１１、１１２、１１３、１１４、１１５、１１６回路ユニット（マクロ）
４１１、４１２、４１３、４１４、４１５、４１６レジスタ
４２１ａ〜４２６ａセレクタ
４２１ｂ〜４２６ｂレジスタ 11 Macro 21 Instruction register 51 TAP controller 61, 62, 63, 64, 65, 66, 67 Wrapper 71a, 71b Bypass circuit, 711 register, 712 register, 713 Selector 91 Trigger terminal 101 _n , 101 _{n + 1} , 101 _{n + 2-} circuit unit (combination circuit)
102 Register 111, 112, 113, 114, 115, 116 Circuit unit (macro)
411, 412, 413, 414, 415, 416 registers 421a to 426a selectors 421b to 426b registers

Claims

A test circuit for a semiconductor integrated circuit on which a plurality of circuit units including a first circuit unit are mounted,
A shift register in which a plurality of registers including a first register are serially connected to form a serial path;
A bypass circuit;
With
The shift register is connected to a plurality of the circuit units,
The bypass circuit is:
A second register to which the output of the first register is input;
Provided between two consecutive registers of the plurality of registers, and depending on the output of the second register, the output of the previous register of the two consecutive registers, or the output of the first register , And a first selector that outputs to a subsequent register of the two consecutive registers;
A test circuit comprising:

A clock signal is input to a clock input terminal of a register constituting the shift register,
The test circuit according to claim 1, wherein a trigger signal is input to a clock input terminal of the second register.

The shift register includes third and fourth registers connected in series,
The third register is connected to an input of the first circuit unit;
The fourth register is connected to the output of the first circuit unit;
The setting value is given to the first circuit unit by the third register, and the test result of the first circuit unit is received through the fourth register. Test circuit described.

A second selector between the third register and the fourth register;
The second selector selectively outputs either the output of the third register or the output of the first circuit unit to the fourth register in accordance with a control signal. 3. The test circuit according to 3.

A TAP controller,
The serial data input of the TAP controller is connected to the first stage register of the shift register,
5. The test circuit according to claim 1, wherein a serial data output of the TAP controller is connected to a register at a final stage of the shift register.

The test circuit according to claim 5, wherein the TAP controller outputs the control signal.

Each of the plurality of circuit units is a combinational circuit,
4. The test circuit according to claim 1, wherein the shift register is a scan path circuit.

The shift register has a plurality of register groups,
8. The test according to claim 1, wherein each of the plurality of register groups includes a register connected adjacent to each other, and is connected to the corresponding circuit unit. circuit.

9. The test circuit according to claim 1, wherein the first register is located closer to an input side of the serial path than the two consecutive registers. 10.

Based on the clock signal, while the desired set value is held in the first register, the trigger signal is input to the second register, and the second register updates the value of the output signal. The test circuit according to claim 2, wherein the test circuit is a test circuit.