JP2011165830A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】３次元的に形成したトランジスタやサイリスタのリーク電流を低減する半導体装置及びその製造方法を提供する。
【解決手段】半導体装置は、基板１０の主面に対してほぼ垂直に形成されたシリコンピラー１２と、シリコンピラー１２の下部及び上部にそれぞれ設けられた第１及び第２の不純物拡散層１４，１６と、シリコンピラー１２を水平方向に貫いて設けられたゲート電極１８と、ゲート電極１８とシリコンピラー１２との間に設けられたゲート絶縁膜２０と、シリコンピラー１２に隣接して設けられたバックゲート電極４８と、バックゲート電極４８とシリコンピラー１２との間に設けられたバックゲート絶縁膜４６とを備える。
【選択図】図２

Description

本発明は半導体装置及びその製造方法に関し、特に、３次元的に形成したトランジスタやサイリスタを用いる半導体装置及びその製造方法に関する。

これまで、半導体装置の集積度向上は、主にトランジスタの微細化によって達成されてきたが、トランジスタの微細化はもはや限界に近づいており、これ以上トランジスタサイズを縮小すると、短チャネル効果などによって正しく動作しないおそれが生じている。

このような問題を根本的に解決する方法として、半導体基板を立体加工し、これによりトランジスタを３次元的に形成する方法が提案されている。中でも、半導体基板の主面に対して垂直方向に延びるシリコンピラーをチャネルとして用いるタイプの３次元トランジスタは、占有面積が小さく且つ完全空乏化によって大きなドレイン電流が得られるという利点を有しており、４Ｆ^２（Ｆは最小加工寸法）の最密レイアウトも実現可能である（特許文献１参照）。

また、半導体装置のうち特にＤＲＡＭ(Dynamic Random Access Memory)では、これまでキャパシタを用いて情報を記憶する方式が一般的であったが、集積度向上に伴ってキャパシタも微細化し、キャパシタの静電容量を確保するのが難しくなっている。そこで近年、キャパシタを用いず、サイリスタやトランジスタに情報を記憶させるキャパシタレスＤＲＡＭが提案されている。特許文献２には、３次元的に形成したサイリスタに情報を記憶させるキャパシタレスＤＲＡＭの例が開示されている。

特開２００９−０１０３６６号公報 米国特許出願公開第２００９／０２１３６４８号明細書

ところで、３次元的に形成したサイリスタやトランジスタに情報を記憶させる半導体装置では、微細化の影響により、これらの内部に蓄積される電荷量が従来に比べて小さくなっている。そのために、情報保持特性に対するリーク電流の影響が大きくなっており、したがって、サイリスタやトランジスタのリーク電流を低減することが求められている。

本発明による半導体装置は、基板の主面に対してほぼ垂直に形成されたシリコンピラーと、前記シリコンピラーの下部及び上部にそれぞれ設けられた第１及び第２の不純物拡散層と、前記シリコンピラーを水平方向に貫いて設けられたゲート電極と、前記ゲート電極と前記シリコンピラーとの間に設けられたゲート絶縁膜と、前記シリコンピラーに隣接して設けられたバックゲート電極と、前記バックゲート電極と前記シリコンピラーとの間に設けられたバックゲート絶縁膜とを備えることを特徴とする。

また、本発明による半導体装置の製造方法は、マスク絶縁膜を用いてシリコン基板をエッチングすることによりシリコンピラーを形成する工程と、前記シリコンピラーの側面を酸化することによりバックゲート絶縁膜を形成する工程と、前記シリコンピラーの下部に第１の不純物拡散層を形成する工程と、前記シリコンピラーの周囲に、少なくとも上側を第１の絶縁膜で覆われたバックゲート電極を形成する工程と、前記マスク絶縁膜を除去する工程と、前記マスク絶縁膜の除去により形成される第１の開口部の内壁にサイドウォール絶縁膜を形成する工程と、前記サイドウォール絶縁膜及び前記第１の絶縁膜をマスクとして用いて前記シリコンピラーをエッチングする工程と、前記シリコンピラーのエッチングにより形成される第２の開口部の内壁を酸化することによりゲート絶縁膜を形成する工程と、前記第２の開口部内に、少なくとも上側を第２の絶縁膜で覆われたゲート電極を形成する工程と、前記シリコンピラーの上端及び前記第２の絶縁膜の上端に接する第２の不純物拡散層を形成する工程とを備えることを特徴とする。

本発明によれば、シリコンピラーの体積が小さくなることにより結晶欠陥数が減少するので、シリコンピラー内に形成されるサイリスタやトランジスタのリーク電流を低減できる。また、ダブルゲート型を採用したので、サイリスタやトランジスタの蓄積電荷量が増加することにより情報保持時間を長くすることができる。

本発明の第１の実施の形態による半導体装置の平面図である。 （ａ）〜（ｄ）はそれぞれ、図１のＡ−Ａ線断面、Ｂ−Ｂ線断面、Ｃ−Ｃ線断面、Ｄ−Ｄ線断面に対応する断面図である。 本発明の第１の実施の形態による半導体装置の等価回路を示す図である。 本発明の第１の実施の形態によるビット線、ワード線、バックゲート線の電位の変化を示す図である。 本発明の第１の実施の形態による半導体装置の平面図であり、半導体装置の製造工程を示している。 （ａ）〜（ｄ）はそれぞれ、図５のＡ−Ａ線断面、Ｂ−Ｂ線断面、Ｃ−Ｃ線断面、Ｄ−Ｄ線断面に対応する断面図である。 本発明の第１の実施の形態による半導体装置の平面図であり、半導体装置の製造工程を示している。 （ａ）〜（ｄ）はそれぞれ、図７のＡ−Ａ線断面、Ｂ−Ｂ線断面、Ｃ−Ｃ線断面、Ｄ−Ｄ線断面に対応する断面図である。 本発明の第１の実施の形態による半導体装置の平面図であり、半導体装置の製造工程を示している。 （ａ）〜（ｄ）はそれぞれ、図９のＡ−Ａ線断面、Ｂ−Ｂ線断面、Ｃ−Ｃ線断面、Ｄ−Ｄ線断面に対応する断面図である。 本発明の第１の実施の形態による半導体装置の平面図であり、半導体装置の製造工程を示している。 （ａ）〜（ｄ）はそれぞれ、図１１のＡ−Ａ線断面、Ｂ−Ｂ線断面、Ｃ−Ｃ線断面、Ｄ−Ｄ線断面に対応する断面図である。 本発明の第１の実施の形態による半導体装置の平面図であり、半導体装置の製造工程を示している。 （ａ）〜（ｄ）はそれぞれ、図１３のＡ−Ａ線断面、Ｂ−Ｂ線断面、Ｃ−Ｃ線断面、Ｄ−Ｄ線断面に対応する断面図である。 本発明の第１の実施の形態による半導体装置の平面図であり、半導体装置の製造工程を示している。 （ａ）〜（ｄ）はそれぞれ、図１５のＡ−Ａ線断面、Ｂ−Ｂ線断面、Ｃ−Ｃ線断面、Ｄ−Ｄ線断面に対応する断面図である。 本発明の第１の実施の形態による半導体装置の平面図であり、半導体装置の製造工程を示している。 （ａ）〜（ｄ）はそれぞれ、図１７のＡ−Ａ線断面、Ｂ−Ｂ線断面、Ｃ−Ｃ線断面、Ｄ−Ｄ線断面に対応する断面図である。 本発明の第１の実施の形態による半導体装置の平面図であり、半導体装置の製造工程を示している。 （ａ）〜（ｄ）はそれぞれ、図１９のＡ−Ａ線断面、Ｂ−Ｂ線断面、Ｃ−Ｃ線断面、Ｄ−Ｄ線断面に対応する断面図である。 本発明の第１の実施の形態による半導体装置の平面図であり、半導体装置の製造工程を示している。 （ａ）〜（ｄ）はそれぞれ、図２１のＡ−Ａ線断面、Ｂ−Ｂ線断面、Ｃ−Ｃ線断面、Ｄ−Ｄ線断面に対応する断面図である。 本発明の第１の実施の形態による半導体装置の平面図であり、半導体装置の製造工程を示している。 （ａ）〜（ｄ）はそれぞれ、図２３のＡ−Ａ線断面、Ｂ−Ｂ線断面、Ｃ−Ｃ線断面、Ｄ−Ｄ線断面に対応する断面図である。 本発明の第１の実施の形態による半導体装置の平面図であり、半導体装置の製造工程を示している。 （ａ）〜（ｄ）はそれぞれ、図２５のＡ−Ａ線断面、Ｂ−Ｂ線断面、Ｃ−Ｃ線断面、Ｄ−Ｄ線断面に対応する断面図である。 本発明の第１の実施の形態による半導体装置の平面図であり、半導体装置の製造工程を示している。 （ａ）〜（ｄ）はそれぞれ、図２７のＡ−Ａ線断面、Ｂ−Ｂ線断面、Ｃ−Ｃ線断面、Ｄ−Ｄ線断面に対応する断面図である。 本発明の第１の実施の形態による半導体装置の平面図であり、半導体装置の製造工程を示している。 （ａ）〜（ｄ）はそれぞれ、図２９のＡ−Ａ線断面、Ｂ−Ｂ線断面、Ｃ−Ｃ線断面、Ｄ−Ｄ線断面に対応する断面図である。 本発明の第１の実施の形態による半導体装置の平面図であり、半導体装置の製造工程を示している。 （ａ）〜（ｄ）はそれぞれ、図３１のＡ−Ａ線断面、Ｂ−Ｂ線断面、Ｃ−Ｃ線断面、Ｄ−Ｄ線断面に対応する断面図である。 本発明の第２の実施の形態による半導体装置の断面図であり、（ａ）〜（ｄ）はそれぞれ、図１のＡ−Ａ線断面、Ｂ−Ｂ線断面、Ｃ−Ｃ線断面、Ｄ−Ｄ線断面に対応している。 本発明の第２の実施の形態による半導体装置の等価回路を示す図である。 本発明の第２の実施の形態によるビット線、ワード線、バックゲート線の電位の変化を示す図である。

以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。

図１は、本発明の第１の実施の形態による半導体装置１の平面図である。ただし、同図には、実際には表面に現れないワード線ＷＬ、ビット線ＢＬ、バックゲート線ＢＧの位置も示している。図２（ａ）〜（ｄ）はそれぞれ、図１のＡ−Ａ線断面、Ｂ−Ｂ線断面、Ｃ−Ｃ線断面、Ｄ−Ｄ線断面に対応する断面図である。

本実施の形態による半導体装置１はメモリセルキャパシタを利用しない、いわゆるキャパシタレスタイプの半導体記憶装置（ＤＲＡＭ）であり、シリコン基板１０の表面に設けられたＰ型（第２の導電型）の領域ＰＷＥＬＬ（不図示）内及びその上方に形成される。

図１に示すように、半導体装置１には、図面縦方向に延伸する複数のワード線ＷＬと、図面横方向に延伸する複数のビット線ＢＬとが設けられる。ワード線ＷＬの間にはバックゲート線ＢＧが設けられる。複数のワード線ＷＬと複数のビット線ＢＬはそれぞれ、２Ｆ間隔（中心距離）で配置される。ワード線ＷＬとビット線ＢＬの交点には、サイリスタ１１が配置される。

サイリスタ１１は、シリコン基板１０の主面に対してほぼ垂直に形成されたシリコンピラー１２によって構成される。

サイリスタ１１は、シリコンピラー１２の下側から順にＮ型不純物拡散層とＰ型不純物拡散層とが２層ずつ交互に積層したＮＰＮＰ型の４重構造を有する素子である。図２（ｃ）を参照しながら、これら４つの層と図面に現れる層との対応関係を説明すると、各シリコンピラー１２の下部に設けられる第１の不純物拡散層１４が最下層のＮ型不純物拡散層に相当し、Ｎ型不純物拡散層１４の上側に位置するシリコンピラー１２内の領域（ＰＷＥＬＬ）が下から２番目のＰ型不純物拡散層に相当し、その上に位置する第２の不純物拡散層１６が下から３番目のＮ型不純物拡散層に相当し、第２の不純物拡散層１６の上端に接して設けられる第３の不純物拡散層１７が最上層のＰ型不純物拡散層に相当する。

最下層のＮ型不純物拡散層に相当する第１の不純物拡散層１４は、シリコン内にＮ型不純物を拡散させることにより形成される。第１の不純物拡散層１４は、図２の各図に示すようにシリコン基板１０内にも拡散しており、隣接するシリコンピラー１２の間でつながり、すべてのサイリスタ１１に共通に接続するソース線ＳＬを構成している。

下から２番目のＰ型不純物拡散層に相当するシリコンピラー１２内の領域においては、シリコンピラー１２がワード線方向の中心線を挟んで２つに分割されており、分割された部分の間には、図２（ｃ）に示すように、ゲート電極１８（ワード線ＷＬ）が設けられる。別の見方をすれば、ワード線ＷＬは、シリコンピラー１２を水平方向（ワード線方向）に貫いて設けられている。ゲート電極１８の側面とシリコンピラー１２の内壁面との間には比較的薄いゲート絶縁膜２０が設けられる。また、ゲート電極１８の上面及び下面にはそれぞれ、比較的厚い絶縁膜２２，２４が設けられている。絶縁膜２２，２４は、それぞれＧＩＤＬ(Gate Induced Drain Leakage)、ＧＩＳＬ(Gate Induced Source Leakage)低減の目的で設けられているものである。

サイリスタ１１では、ゲート電極１８（ワード線ＷＬ）に加えて、バックゲート電極４８（バックゲート線ＢＧ）が設けられる。つまり、サイリスタ１１はダブルゲート型である。バックゲート線ＢＧは、下から２番目のＰ型不純物拡散層に隣接する位置に設けられる。言い換えれば、バックゲート線ＢＧは、隣接するシリコンピラー１２の間に設けられる。バックゲート電極４８の側面とシリコンピラー１２の外壁面との間には比較的薄いバックゲート絶縁膜４６が設けられる。また、バックゲート電極４８の上面及び下面にはそれぞれ、比較的厚い絶縁膜４７，４９が設けられている。

下から３番目のＮ型不純物拡散層に相当する第２の不純物拡散層１６は、シリコン内にＮ型不純物を拡散させることにより形成される。第２の不純物拡散層１６は、シリコンピラー１２ごとに独立して設けられる。

最上層のＰ型不純物拡散層に相当する第３の不純物拡散層１７は、シリコン内にＰ型不純物を拡散させることにより形成される。第３の不純物拡散層１７は、図２（ａ）〜（ｃ）に示すように、ビット線方向に隣接するシリコンピラー１２の間でつながっている。ビット線ＢＬは、第３の不純物拡散層１７の上端に接して形成された、窒化タングステン（ＷＮ）及びタングステン（Ｗ）の積層膜５４（ＷＮ／Ｗ膜）により構成される。ビット線ＢＬのさらに上層には、シリコン窒化膜５５が形成される。

なお、図２（ａ）に示すように、第２の不純物拡散層１６、第３の不純物拡散層１７、積層膜５４（ビット線ＢＬ）、シリコン窒化膜５５は、酸化シリコン（ＳｉＯ_２）などの絶縁膜により構成される層間絶縁膜５６を垂直方向に貫いて設けられる。層間絶縁膜５６は、これらの各層（膜）を、ワード線方向に隣接するサイリスタ１１の間で電気的に分離する役割を担っている。

図３は、本実施の形態による半導体装置１の等価回路を示す図である。ただし、同図には、メモリセル４つ分のみを抜き出して示している。同図に示すように、本実施の形態による半導体装置１はワード線ＷＬ、ビット線ＢＬ、バックゲート線ＢＧ、及びソース線ＳＬという４種類の配線を有し、ワード線ＷＬとビット線ＢＬの交点ごとに、サイリスタ１１を有するメモリセルが形成される。サイリスタ１１のアノードにはビット線ＢＬが接続され、カソードにはソース線ＳＬが接続される。ソース線ＳＬは接地される。ワード線ＷＬとバックゲート線ＢＧとはそれぞれ、ダブルゲート型であるサイリスタ１１のゲート電極とバックゲート電極とを構成する。

以上の構成によれば、ワード線ＷＬとビット線ＢＬに印加する電圧の組み合わせにより、特定のメモリセル内のサイリスタ１１について、下から２番目のＰ型不純物拡散層内（シリコンピラー１２の中ほどの領域）に電荷を蓄積し、或いは蓄積している電荷の量を読み出すことが可能になる。つまり、サイリスタ１１に対して書き込み及び読み出しを行うことが可能になっている。

図４は、ビット線ＢＬ、ワード線ＷＬ、バックゲート線ＢＧの電位の変化を示す図である。同図には、スタンバイ状態からデータ「１」の書き込みと読み出しを行い、次いでデータ「０」の書き込みと読み出しを行う場合の例を示している。同図に示すように、スタンバイ状態におけるビット線ＢＬ及びワード線ＷＬの電位はそれぞれ０Ｖ、−１．５Ｖである。データ「１」を書き込む際には、ビット線ＢＬ及びワード線ＷＬの電位をそれぞれ１．２Ｖ、０．８Ｖとする。ビット線ＢＬの電位１．２Ｖはデータ「１」に対応している。続いてデータ「１」を読み出す際には、ビット線ＢＬ及びワード線ＷＬの電位をそれぞれ１．２Ｖ、−０．４Ｖとする。次に、データ「０」を書き込む際には、ビット線ＢＬ及びワード線ＷＬの電位はそれぞれ０Ｖ、０．８Ｖとする。ビット線ＢＬの電位０Ｖはデータ「０」に対応している。続いてデータ「０」を読み出す際には、ビット線ＢＬ及びワード線ＷＬの電位をそれぞれ１．２Ｖ、−０．４Ｖとする。

バックゲート線ＢＧに印加する電位は、図４に示すように、一定値−０．５Ｖとする。これによりサイリスタ１１の蓄積電荷量がシングルゲート構造と比較して増加するため、情報保持時間、特にデータ「１」の保持時間を約２倍長くすることができる。なお、バックゲート線ＢＧに印加する電位を一定値−０．５Ｖとするのはバックゲート線ＢＧをＰ型のＤＯＰＯＳ(Doped Poly-Si)膜により構成した場合であり、Ｎ型のＤＯＰＯＳ膜により構成した場合には一定値−１．５Ｖとすることが好適である。

以上説明したように、本実施の形態による半導体装置１では、ワード線ＷＬがシリコンピラー１２を水平方向に貫くようにしたので、シリコンピラー１２の体積を小さくすることが可能になっている。したがって、シリコン結晶中の点欠陥の数が従来に比べて少なくなり、サイリスタ１１の接合リーク電流が低下していることから、サイリスタ１１に蓄積される電荷量が小さくても十分なリテンション特性を確保することが可能になっている。

また、シリコンピラー１２に隣接するバックゲート線ＢＧを設けたことにより、サイリスタ１１のホールド特性の改善が可能になっている。

次に、本実施の形態による半導体装置１の製造方法について、図５〜図３２を参照しながら説明する。図５〜図３２のうち、奇数番号の図面は半導体装置１の平面図であり、偶数番号の図面の（ａ）〜（ｄ）はそれぞれ、直前の奇数番号の図面のＡ−Ａ線断面、Ｂ−Ｂ線断面、Ｃ−Ｃ線断面、Ｄ−Ｄ線断面に対応する断面図である。

まず、図５及び図６に示すように、シリコン基板１０を用意し、その上面を酸化することにより５ｎｍ程度の薄いシリコン酸化膜４０を形成し、Ｐ型不純物を注入することによりＰＷＥＬＬ（不図示）を形成する。次いで、６０ｎｍ程度のシリコン窒化膜を堆積し、フィールドＰＲ(Photo Resist)を行うことにより、ビット線方向に延伸するマスクパターン４１（第１のマスク絶縁膜）を形成する。なお、本製造方法では、シリコンピラー１２は、いわゆるダブルパターニング法により形成される。つまり、ビット線方向に延伸するマスクパターン４１と、ワード線方向に延伸するマスクパターン４４（後述）という２つのマスクパターンを用いて形成される。

マスクパターン４１を形成したら、２５０ｎｍ程度の深さまでドライエッチングを行い、トレンチ６０（第３の開口部）を形成する。このトレンチ６０により、ビット線方向に延伸する壁状のシリコンピラー４２が形成される。

次に、全体の表面をＩＳＳＧ(In-Situ Steam Generation)酸化し、マスクパターン４１の表面を含む全体の表面に６ｎｍ程度の薄いＩＳＳＧ酸化膜（不図示）を形成する。その後、図７及び図８に示すように、アンドープ化したポリシリコン膜４３（第３の絶縁膜）を成膜し、トレンチ６０の内部をポリシリコン膜４３で埋める。そして、図８（ａ）及び（ｂ）に示すように、マスクパターン４１の上端が突出するまでポリシリコン膜４３のエッチバック（酸化膜高選択ｐｏｌｙ−Ｓｉドライエッチバック）を行う。なお、ポリシリコン膜４３をアンドープ化しておくのは、ゲート絶縁膜２０を形成するためにシリコンピラー１２内璧面の酸化（後述）を行う際、ポリシリコン膜４３からシリコンピラー１２内に不純物が拡散することを防止するためであるとともに、後のエッチング（後述するトレンチ６１を形成するためのエッチング）を容易にするためである。

次に、ポリシリコン膜４３のウエットエッチングを行うとともに熱リン酸によってマスクパターン４１の除去を行い、図９及び図１０に示すように、表面を平坦化する。

次に、平坦化された表面に、６０ｎｍ程度のシリコン窒化膜を堆積し、フィールドＰＲ(Photo Resist)を行うことにより、図１１及び図１２に示すように、ワード線方向に延伸するマスクパターン４４（第２のマスク絶縁膜）を形成する。その後、マスクパターン４４をマスクとするドライエッチングを行うとともに、レジストを剥離する。

次に、シリコンとシリコン酸化膜の同時エッチングを行ってトレンチ６１を形成する。ここまでの処理により、図１３及び図１４に示すように、ワード線ＷＬとビット線ＢＬの交点ごとに、シリコンピラー４５が形成される。

次に、シリコンピラー４５の側面を含むシリコン基板１０表面を熱酸化することにより５ｎｍ程度の薄いバックゲート絶縁膜４６を形成し、その後、トレンチ６１の底部にＮ型不純物を注入し、さらにアニールを行うことで、図１５及び図１６に示すように、第１の不純物拡散層１４を形成する。なお、第１の不純物拡散層１４は、気相ドーピングを用いて形成することとしてもよい。また、シリコンピラー４５の側面にサイドウォール絶縁膜をつけてから第１の不純物拡散層１４の形成を行うこととしてもよい。

次に、図１７及び図１８に示すように、シリコンピラー４５及びマスクパターン４４の周囲を埋めるようにシリコン窒化膜４７を堆積し、熱リン酸によるエッチバックを行う。エッチバック後のシリコン窒化膜４７の厚さは５０ｎｍ程度とする。さらに、約１×１０^２０個／ｃｍ^３のＰ型不純物又はＮ型不純物を含むＤＯＰＯＳ膜を堆積し、ドライエッチバックを行うことで、シリコンピラー４５の周囲にバックゲート電極４８を形成する。バックゲート電極４８の厚さは１００ｎｍ程度とする。その後、マスクパターン４４の上面を超える高さまでシリコン酸化膜４９（第１の絶縁膜）を成膜し、マスクパターン４４の表面が露出するまでＣＭＰ(Chemical Mechanical Polishing)を行うことにより、表面を平坦化する。

次に、酸化膜のウエットエッチングを行い、さらに熱リン酸によりマスクパターン４４を除去する。そして、薄くシリコン窒化膜を堆積した後、エッチバックを行う。これにより、図１９及び図２０に示すように、マスクパターン４４を除去してできた開口部６２（第１の開口部）内に、７ｎｍ程度の厚さのサイドウォール窒化膜５１が形成される。

次に、サイドウォール窒化膜５１及びシリコン酸化膜４９をマスクとして用いて、シリコンピラー４５とポリシリコン膜４３とをエッチングし、図２１及び図２２に示すように、シリコンピラー４５を水平方向に貫通するトレンチ６３（第２の開口部）を形成する。トレンチ６３の深さは、第１の不純物拡散層１４の上面が露出しつつ、第１の不純物拡散層１４を貫通しない程度とし、具体的には２５０ｎｍ〜３００ｎｍとすることが好ましい。これにより、ワード線方向の中心線を挟んで２つに分割されたシリコンピラー１２の一部（上端部分以外の部分）が形成される。分割部分の厚みは５ｎｍ未満とすることが好ましい。なお、このエッチングではシリコン酸化膜４９もエッチングされるが、エッチングの後にも層間絶縁膜として十分な膜厚のシリコン酸化膜４９が残るよう、エッチング選択比とシリコン酸化膜４９の厚さとを適宜調整しておく。

次に、トレンチ６３の内壁の酸化（ゲート酸化）を行い、図２３及び図２４に示すゲート絶縁膜２０（膜厚６ｎｍ程度）を形成する。その後、シリコン窒化膜の堆積及びエッチバックと、Ｎ型ＤＯＰＯＳ膜の堆積及びエッチバックとを順次行う。これにより、トレンチ６３の内部に、図２３及び図２４に示すように、シリコンピラー１２を水平方向に貫通するゲート電極１８（ワード線ＷＬ）と、ゲート電極１８の下面とシリコン基板１０及びシリコンピラー１２とを絶縁するための絶縁膜２４とが形成される。なお、ゲート電極１８の膜厚は１００ｎｍ程度とすることが好ましい。また、ゲート電極１８の膜厚及び高さ方向の位置は、バックゲート電極４８の膜厚及び高さ方向の位置と同一となるようにすることが好ましい。

その後、さらにシリコン窒化膜の堆積と、熱リン酸によるエッチバックとを行い、図２５及び図２６に示すように、ゲート電極１８の上面とシリコンピラー１２とを絶縁するための絶縁膜２２（第２の絶縁膜）を形成するとともに、サイドウォール窒化膜５１を除去する。なお、絶縁膜２２の膜厚は５０ｎｍ程度とすることが好ましい。

次に、シリコン酸化膜４０と、ゲート絶縁膜２０の露出部分とを除去したうえで、シリコンピラー１２を上方に延設し、図２７及び図２８に示すように、上端部１２ａを形成する。具体的には、トレンチ６３内壁のシリコンピラー１２露出部分を利用して、単結晶シリコンを選択的エピタキシャル成長させる。そして、Ｎ型不純物を注入し、さらにアニールを行うことで、図２９及び図３０に示すように、上端部１２ａ内に第２の不純物拡散層１６を形成する。

第２の不純物拡散層１６を形成した後には、全面にノンドープのアモルファスシリコンを積層し、Ｐ型不純物イオンを注入することにより、図３２に示す第３の不純物拡散層１７を形成する。その後、第３の不純物拡散層１７の上面に窒化タングステン（ＷＮ）及びタングステン（Ｗ）の積層膜５４を形成する。そしてさらに、シリコン窒化膜を堆積後、ビット線パターン５５を形成する。

マスクパターン５５を形成したら、ドライエッチングにより積層膜５４、第３の不純物拡散層１７、第２の不純物拡散層１６を順次エッチングし、図３１及び図３２に示すように、積層膜５４、第３の不純物拡散層１７、第２の不純物拡散層１６をビット線ＢＬごとに分離する。この際、オーバーエッチングを行うことにより、ビット線ＢＬ間の領域に形成されている第２の不純物拡散層１６（図３０（ｄ））を完全に取り除くようにすることが好ましい。

以上説明したように、本製造方法によれば、メモリセル内にキャパシタを有しない半導体装置１において、シリコンピラー１２を水平方向に貫くワード線ＷＬと、シリコンピラー１２に隣接するバックゲート線ＢＧとを形成することが可能になる。また、シリコンピラー１２の上端部１２ａを形成する際に選択的エピタキシャル成長を用いていることから、コンタクト抵抗の上昇を抑制することが可能になっている。

図３３は、本発明の第２の実施の形態による半導体装置１の断面図である。本実施の形態による半導体装置１の平面図は、図１に示した第１の実施の形態による半導体装置１の平面図と同一である。図３３（ａ）〜（ｄ）はそれぞれ、図１のＡ−Ａ線断面、Ｂ−Ｂ線断面、Ｃ−Ｃ線断面、Ｄ−Ｄ線断面に対応している。

本実施の形態による半導体装置１は、第３の不純物拡散層１７を同一形状の不純物拡散層７０で置き換えた点で、第１の実施の形態による半導体装置１と相違している。不純物拡散層７０は不純物拡散層１６と同じ導電型（Ｎ型）の不純物の拡散層であり、本実施の形態では、不純物拡散層１６と不純物拡散層７０とが一体となって第２の不純物拡散層を構成している。このようにしたことで、本実施の形態による半導体装置１のシリコンピラー１２に形成されるデバイスは、サイリスタ１１ではなくＮチャネル型ＭＯＳトランジスタ７１となっている。なお、ＭＯＳトランジスタ７１も、サイリスタ１１と同様、ダブルゲート型である。また、本実施の形態による半導体装置１は、第１の実施の形態による半導体装置１と同様の製造方法により製造可能である。

図３４は、本実施の形態による半導体装置１の等価回路を示す図である。ただし、同図には、メモリセル４つ分のみを抜き出して示している。同図に示すように、本実施の形態による半導体装置１はワード線ＷＬ、ビット線ＢＬ、バックゲート線ＢＧ、及びソース線ＳＬという４種類の配線を有し、ワード線ＷＬとビット線ＢＬの交点ごとに、ＭＯＳトランジスタ７１を有するメモリセルが形成される。ＭＯＳトランジスタ７１の一方の被制御電極にはビット線ＢＬが接続され、他方の被制御電極にはソース線ＳＬが接続される。ソース線ＳＬは接地される。ワード線ＷＬとバックゲート線ＢＧとはそれぞれ、ダブルゲート型であるＭＯＳトランジスタ７１のゲート電極とバックゲート電極とを構成する。

以上の構成によれば、ワード線ＷＬとビット線ＢＬに印加する電圧の組み合わせにより、特定のメモリセル内のＭＯＳトランジスタ７１について、下から２番目のＰ型不純物拡散層内（シリコンピラー１２の中ほどの領域）に電荷を蓄積し、或いは蓄積している電荷の量を読み出すことが可能になる。つまり、ＭＯＳトランジスタ７１に対して書き込み及び読み出しを行うことが可能になっている。

図３５は、ビット線ＢＬ、ワード線ＷＬ、バックゲート線ＢＧの電位の変化を示す図である。同図には、スタンバイ状態からデータ「１」の書き込みと読み出しを行い、次いでデータ「０」の書き込みと読み出しを行う場合の例を示している。同図に示すように、スタンバイ状態におけるビット線ＢＬ及びワード線ＷＬの電位はそれぞれ０Ｖ、−１．５Ｖである。データ「１」を書き込む際には、ビット線ＢＬ及びワード線ＷＬの電位をそれぞれ２．０Ｖ、１．０Ｖとする。ビット線ＢＬの電位２．０Ｖはデータ「１」に対応している。続いてデータ「１」を読み出す際には、ビット線ＢＬ及びワード線ＷＬの電位をそれぞれ０．２Ｖ、１．０Ｖとする。次に、データ「０」を書き込む際には、ビット線ＢＬ及びワード線ＷＬの電位はそれぞれ−１．０Ｖ、１．０Ｖとする。ビット線ＢＬの電位−１．０Ｖはデータ「０」に対応している。続いてデータ「０」を読み出す際には、ビット線ＢＬ及びワード線ＷＬの電位をそれぞれ０．２Ｖ、１．０Ｖとする。

バックゲート線ＢＧに印加する電位は、図３５に示すように、一定値−０．５Ｖとする。これによりサイリスタ１１の蓄積電荷量がシングルゲート構造と比較して増加するため、情報保持時間を長くすることができる。なお、バックゲート線ＢＧに印加する電位を一定値−０．５Ｖとするのはバックゲート線ＢＧをＰ型のＤＯＰＯＳ膜により構成した場合であり、Ｎ型のＤＯＰＯＳ膜により構成した場合には一定値−１．５Ｖとすることが好適である点は、第１の実施の形態と同様である。

以上説明したように、本実施の形態による半導体装置１でも、ワード線ＷＬがシリコンピラー１２を水平方向に貫くようにしたので、シリコンピラー１２の体積を小さくすることが可能になっている。したがって、シリコン結晶中の点欠陥の数が従来に比べて少なくなり、ＭＯＳトランジスタ７１の接合リーク電流が低下していることから、ＭＯＳトランジスタ７１に蓄積される電荷量が小さくても十分なリテンション特性を確保することが可能になっている。

また、シリコンピラー１２に隣接するバックゲート線ＢＧを設けたことにより、ＭＯＳトランジスタ７１のホールド特性の改善が可能になっている。

以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。

例えば、上記実施の形態では半導体装置１をＤＲＡＭとしたが、本発明は、例えばＰＲＡＭ(Phase change Random Access Memory)などの他の種類の半導体装置にも適用可能である。

また、上記実施の形態では第１及び第２の導電型をそれぞれＮ型及びＰ型としたが、この対応関係を入れ替えても構わない。例えば、第１の実施の形態に関して例示すると、半導体装置１を、シリコン基板１０の表面に設けられたＮ型の領域ＮＷＥＬＬ内及びその上方に形成し、第１及び第２の不純物拡散層１４，１６をＰ型不純物の拡散層とし、第３の不純物拡散層１７をＮ型不純物の拡散層としてもよい。

１ 半導体装置
１０ シリコン基板
１１ サイリスタ
１２，４２，４５ シリコンピラー
１２ａ シリコンピラー上端部
１４ 第１の不純物拡散層
１６，７０ 第２の不純物拡散層
１７ 第３の不純物拡散層
１８ ゲート電極
２０ ゲート絶縁膜
２２，２４ 絶縁膜
３３ 上部電極
３４ 配線パターン
４０ シリコン酸化膜
４１，４４，５５ マスクパターン
４２ シリコンピラー
４３ ポリシリコン膜
４６ 層間絶縁膜（シリコン窒化膜）
４７ 層間絶縁膜（シリコン酸化膜）
５１ サイドウォール窒化膜
５２，５３，５６ 層間絶縁膜
５４ ＷＮ／Ｗ膜
６０，６１，６３ トレンチ
６２ 開口部
７１ ＭＯＳトランジスタ

Claims (11)

1. 基板の主面に対してほぼ垂直に形成されたシリコンピラーと、
   前記シリコンピラーの下部及び上部にそれぞれ設けられた第１及び第２の不純物拡散層と、
   前記シリコンピラーを水平方向に貫いて設けられたゲート電極と、
   前記ゲート電極と前記シリコンピラーとの間に設けられたゲート絶縁膜と、
   前記シリコンピラーに隣接して設けられたバックゲート電極と、
   前記バックゲート電極と前記シリコンピラーとの間に設けられたバックゲート絶縁膜と
   を備えることを特徴とする半導体装置。
2. 前記第２の不純物拡散層の上端に接して設けられた第３の不純物拡散層をさらに備え、
   前記第１及び第２の不純物拡散層は、シリコン及び該シリコンに注入された第１の導電型の不純物により構成され、
   前記第３の不純物拡散層は、シリコン及び該シリコンに注入された第２の導電型の不純物により構成されることを特徴とする請求項１に記載の半導体装置。
3. 前記半導体装置は、直交するワード線とビット線及び前記ワード線と平行するバックゲート線を用いる半導体記憶装置であり、
   前記シリコンピラーはマトリクス状に複数形成され、
   前記ゲート電極は、ワード線方向に並ぶ複数の前記シリコンピラーを貫いて設けられて前記ワード線を構成し、
   前記バックゲート電極は、ワード線方向に並ぶ複数の前記シリコンピラーと隣接して設けられて前記バックゲート線を構成し、
   前記第３の不純物拡散層は、ビット線方向に並ぶ複数の前記シリコンピラーに共通に設けられて前記ビット線を構成する
   ことを特徴とする請求項２に記載の半導体装置。
4. 前記第１及び第２の不純物拡散層は、シリコン及び該シリコンに注入された第１の導電型の不純物により構成されることを特徴とする請求項１に記載の半導体装置。
5. 前記半導体装置は、直交するワード線とビット線及び前記ワード線と平行するバックゲート線を用いる半導体記憶装置であり、
   前記シリコンピラーはマトリクス状に複数形成され、
   前記ゲート電極は、ワード線方向に並ぶ複数の前記シリコンピラーを貫いて設けられて前記ワード線を構成し、
   前記バックゲート電極は、ワード線方向に並ぶ複数の前記シリコンピラーと隣接して設けられて前記バックゲート線を構成し、
   前記第２の不純物拡散層は、ビット線方向に並ぶ複数の前記シリコンピラーに共通に設けられて前記ビット線を構成する
   ことを特徴とする請求項４に記載の半導体装置。
6. マスク絶縁膜を用いてシリコン基板をエッチングすることによりシリコンピラーを形成する工程と、
   前記シリコンピラーの側面を酸化することによりバックゲート絶縁膜を形成する工程と、
   前記シリコンピラーの下部に第１の不純物拡散層を形成する工程と、
   前記シリコンピラーの周囲に、少なくとも上側を第１の絶縁膜で覆われたバックゲート電極を形成する工程と、
   前記マスク絶縁膜を除去する工程と、
   前記マスク絶縁膜の除去により形成される第１の開口部の内壁にサイドウォール絶縁膜を形成する工程と、
   前記サイドウォール絶縁膜及び前記第１の絶縁膜をマスクとして用いて前記シリコンピラーをエッチングする工程と、
   前記シリコンピラーのエッチングにより形成される第２の開口部の内壁を酸化することによりゲート絶縁膜を形成する工程と、
   前記第２の開口部内に、少なくとも上側を第２の絶縁膜で覆われたゲート電極を形成する工程と、
   前記シリコンピラーの上端及び前記第２の絶縁膜の上端に接する第２の不純物拡散層を形成する工程と
   を備えることを特徴とする半導体装置の製造方法。
7. 前記第２の不純物拡散層を形成する工程は、
   選択的エピタキシャル成長により、前記シリコンピラーの上端及び前記第２の絶縁膜の上端に接するシリコンを成長させる工程と、
   前記シリコンに不純物を注入する工程と
   を有することを特徴とする請求項６に記載の半導体装置の製造方法。
8. 前記第２の不純物拡散層の上端に接する第３の不純物拡散層を形成する工程と、
   前記第３の不純物拡散層の上端に接する配線パターンを形成する工程とをさらに備え、
   前記第１及び第２の不純物拡散層は、シリコン及び該シリコンに注入された第１の導電型の不純物により構成され、
   前記第３の不純物拡散層は、シリコン及び該シリコンに注入された第２の導電型の不純物により構成されることを特徴とする請求項６又は７に記載の半導体装置の製造方法。
9. 前記第２の不純物拡散層の上端に接する配線パターンを形成する工程をさらに備え、
   前記第１及び第２の不純物拡散層は、シリコン及び該シリコンに注入された第１の導電型の不純物により構成されることを特徴とする請求項６又は７に記載の半導体装置の製造方法。
10. 前記半導体装置は、直交するワード線とビット線、及び前記ワード線と平行するバックゲート線を用いる半導体記憶装置であり、
    前記ゲート電極、前記バックゲート電極、及び前記配線パターンはそれぞれ、前記ワード線、前記バックゲート線、及び前記ビット線を構成し、
    前記シリコンピラーを形成する工程は、
    ビット線方向に延伸する第１のマスク絶縁膜を用いて前記シリコン基板をエッチングする工程と、
    前記シリコン基板のエッチングにより形成される第３の開口部の内部を埋めるように第３の絶縁膜を成膜する工程と、
    前記第１のマスク絶縁膜を除去し、ワード線方向に延伸する第２のマスク絶縁膜を形成する工程と、
    前記第２のマスク絶縁膜を用いて前記シリコン基板及び前記第３の絶縁膜をエッチングすることにより前記シリコンピラーを形成する工程と
    を有することを特徴とする請求項６乃至９のいずれか一項に記載の半導体装置の製造方法。
11. 前記シリコンピラーは、マトリクス状に複数形成されることを特徴とする請求項６乃至１０のいずれか一項に記載の半導体装置の製造方法。

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