JP2011164328A - 表示装置および電子機器 - Google Patents

Abstract

【課題】歩留まりを向上させることができ、かつ、消費電力が増加するのを抑制しながら、回路構成を簡素化することが可能な表示装置を提供する。
【解決手段】この発明の液晶表示装置（表示装置）１００は、画素３に含まれる薄膜トランジスタ１１と、薄膜トランジスタ１１に接続されたゲート線９と、ゲート線９に接続されるメイン走査線駆動回路６およびサブ走査線駆動回路７と、通常時には、メイン走査線駆動回路６は、薄膜トランジスタ１１を駆動する信号を出力するとともに、サブ走査線駆動回路７の出力がハイインピーダンスの状態になるように制御する走査線駆動回路制御部１６とを備える。
【選択図】図１

Description

本発明は、表示装置および電子機器に関し、特に、複数のゲート線の各々に接続される複数の走査線駆動回路を備える表示装置および電子機器に関する。

従来、複数のゲート線の各々に接続される複数の走査線駆動回路を備える表示装置および電子機器が知られている（たとえば、特許文献１参照）。

上記特許文献１には、複数の選択線（ゲート線）と、各々の選択線の一方端に接続された第１選択線走査器（走査線駆動回路）と、各々の選択線の他方端に接続された第２選択線走査器（走査線駆動回路）とを備えた表示装置が開示されている。この表示装置では、第１選択線走査器と第２選択線走査器とは、同時に駆動しているとともに、１つの選択線に対して同時に信号を出力するように構成されている。これにより、第１選択線走査器と第２選択線走査器とのうちの一方に欠陥が発生した場合でも、表示装置を駆動させることができる。つまり、表示装置の歩留まりを向上させることができる。

しかしながら、上記特許文献１に記載の表示装置では、第１選択線走査器と第２選択線走査器とを同時に駆動させているため、２つの選択線走査器を駆動させるための電力が必要になる。このため、消費電力が増加するという不都合がある。

そこで、従来、上記した不都合を解消するための技術が提案されている（たとえば、特許文献２参照）。上記特許文献２には、複数のゲート線と、各々のゲート線の一方端に接続された主ゲート駆動部（走査線駆動回路）と、各々のゲート線の他方端に設けられたスイッチング部を介して接続された副ゲート駆動部（走査線駆動回路）とを備えた表示装置が開示されている。この表示装置では、通常時には、スイッチング部は、遮断状態（オフ状態）に維持されるとともに、必要に応じて副ゲート駆動部とゲート線とを導通させるように構成されている。また、主ゲート駆動部内に欠陥が発生した場合には、スイッチング部を導通状態（オン状態）にすることによって、副ゲート駆動部とゲート線とを接続することにより、副ゲート駆動部からゲート線に信号が出力されるように構成されている。

特表平６−５０５６０６号公報 特開２００６−３４３７４６号公報

しかしながら、上記特許文献２に記載の表示装置では、ゲート線と副ゲート駆動部とを遮断または導通するためのスイッチング部がゲート線毎に設けられているため、回路構成が複雑化するという問題点がある。

この発明は、上記のような課題を解決するためになされたものであり、この発明の目的は、歩留まりを向上させることができ、かつ、消費電力が増加するのを抑制しながら、回路構成を簡素化することが可能な表示装置および電子機器を提供することである。

課題を解決するための手段および発明の効果

上記目的を達成するために、この発明の第１の局面における表示装置は、画素毎に形成された前記第１基板の前記液晶層側の表面上にスイッチング素子と、前記スイッチング素子に接続されたゲート線と、前記ゲート線に接続される第１走査線駆動回路および第２走査線駆動回路と、通常時には、前記第１走査線駆動回路は、前記スイッチング素子を駆動する信号を出力するとともに、前記第２走査線駆動回路の出力がハイインピーダンスの状態になるように制御する制御部とを備える。

この第１の局面による表示装置では、上記のように、通常時には、第１走査線駆動回路は、スイッチング素子を駆動する信号を出力するとともに、第２走査線駆動回路の出力をハイインピーダンスの状態にするように、制御部が制御することによって、第１走査線駆動回路から信号を出力している場合には、第２走査線駆動回路からは信号が出力しないので、第１走査線駆動回路と第２走査線駆動回路との両方から同時に信号を出力する場合と異なり、消費電力が増加するのを抑制することができる。また、制御部が第２走査線駆動回路の出力をハイインピーダンスの状態に制御することによって、第２走査線駆動回路からは、信号が出力されないようにすることができる。これにより、たとえば、第２走査線駆動回路と、各々のゲート線との間にスイッチング部を設けて第２走査線駆動回路から信号を出力しないようにする場合と異なり、回路構成を簡素化することができる。

上記第１の局面による表示装置において、好ましくは、制御部は、第１走査線駆動回路からの出力信号が異常である場合には、第１走査線駆動回路の出力がハイインピーダンスの状態になるように制御するとともに、第２走査線駆動回路は、スイッチング素子を駆動する信号を出力するように切り替える制御を行うように構成されている。このように構成すれば、第１走査線駆動回路が正常に駆動しない（異常である）場合には、表示装置が不良品として扱われる一方、異常である第１走査線駆動回路の代わりに正常である第２走査線駆動回路を使用できるので、表示装置を良品として扱うことができる。また、第１走査線駆動回路が劣化などにより寿命がきた際には、第１走査線駆動回路から第２走査線駆動回路に切り替えることによって、第２走査線駆動回路からスイッチング素子を駆動する信号を出力させることができるので、表示装置の寿命を約２倍にすることができる。

この場合、好ましくは、第１走査線駆動回路には、スイッチング素子を駆動する信号を出力するための信号が入力されるように構成されており、第２走査線駆動回路には、出力をハイインピーダンスの状態にするための信号が入力されるように構成されており、制御部は、第１走査線駆動回路からの出力信号が異常である場合には、第１走査線駆動回路に入力される信号と、第２走査線駆動回路に入力される信号とを切り替えることにより、第１走査線駆動回路を使用せずに第２走査線駆動回路を使用するように切り替える制御を行うように構成されている。このように構成すれば、異常である第１走査線駆動回路の代わりに、正常である第２走査線駆動回路を使用することができるので、正常である第２走査線駆動回路からスイッチング素子を駆動する信号を出力させることができる。

上記信号が入力されるように構成された第１走査線駆動回路および第２走査線駆動回路を備える表示装置において、好ましくは、制御部は、第１走査線駆動回路に入力される信号のうち、少なくともクロック信号をオフ電位に固定することにより、第１走査線駆動回路が駆動しないように制御することによって、第１走査線駆動回路の出力がハイインピーダンスの状態になるように制御するように構成されている。このように構成すれば、クロック信号をオフ電位に切り替えるだけで、容易に、第１走査線駆動回路から信号が出力されないようにすることができる。

この場合、好ましくは、制御部は、第１走査線駆動回路に入力される信号のうち、クロック信号のみならず走査線イネーブル信号をオフ電位に固定することにより、第１走査線駆動回路が駆動しないように制御することによって、第１走査線駆動回路の出力がハイインピーダンスの状態になるように制御するように構成されている。このように構成すれば、クロック信号および走査線イネーブル信号をオフ電位に切り替えるだけで、容易に、第１走査線駆動回路から信号が出力されないようにすることができる。特に、付加的な回路を追加することなく所定の信号を用いるだけでハイインピーダンスの状態にすることができる。

上記信号が入力されるように構成された第１走査線駆動回路および第２走査線駆動回路を備える表示装置において、好ましくは、第１走査線駆動回路および第２走査線駆動回路は、それぞれ、信号が出力されるゲート線に接続されるトランジスタを含み、制御部は、第１走査線駆動回路のトランジスタのゲート電極に入力される信号をオフ電位に固定することにより、ゲート線に接続されるトランジスタをオフ状態にすることによって、第１走査線駆動回路の出力がハイインピーダンスの状態になるように制御するように構成されている。このように構成すれば、第１走査線駆動回路のトランジスタのゲート電極に入力する信号をオフ電位に切り替えるだけで、容易に、第１走査線駆動回路から信号が出力されないようにすることができる。

上記第１の局面による表示装置において、好ましくは、制御部は、第１走査線駆動回路または第２走査線駆動回路のうちの一方からの出力信号が異常であるか否かを判断するように構成されている。このように構成すれば、第１走査線駆動回路または第２走査線駆動回路のうちの一方が正常に駆動しているか否かを判断することができる。

この発明の第２の局面による電子機器は、上記のいずれかの構成を有する表示装置を備える。このように構成すれば、歩留まりを向上させることができ、かつ、消費電力が増加するのを抑制しながら、回路構成を簡素化することが可能な表示装置を備えた電子機器を得ることができる。

本発明の一実施形態による液晶表示装置の平面図である。 本発明の一実施形態による液晶表示装置のブロック図である。 本発明の一実施形態による走査線駆動回路のメイン走査線駆動回路およびサブ走査線駆動回路の構成を説明するためのブロック図である。 本発明の一実施形態による走査線駆動回路のＶスキャナブロックの構成を説明するための等価回路図である。 本発明の一実施形態による走査線駆動回路のメイン走査線駆動回路とサブ走査線駆動回路との切り替え動作を説明するためのフローチャートである。 本発明の一実施形態による走査線駆動回路のメイン走査線駆動回路およびサブ走査線駆動回路の動作を説明するためのタイミングチャートである。 本発明の一実施形態による液晶表示装置を用いた電子機器の第１の例を説明するための図である。 本発明の一実施形態による液晶表示装置を用いた電子機器の第２の例を説明するための図である。 本発明の一実施形態による液晶表示装置を用いた電子機器の第３の例を説明するための図である。 本発明の一実施形態による液晶表示装置の変形例を説明するための図である。 本発明の一実施形態による液晶表示装置のＶスキャナブロックの回路構成の変形例を説明するための等価回路図である。

以下、本発明の実施形態を図面に基づいて説明する。

図１〜図４を参照して、本発明の一実施形態による液晶表示装置１００の構成について説明する。

本発明の一実施形態による液晶表示装置１００は、図１に示すように、一対のＴＦＴ基板１および対向基板２と、複数の画素３を含む表示部４と、液晶表示装置１００を駆動させるための駆動ＩＣ５と、ＴＦＴ基板１の表面上に設けられたメイン走査線駆動回路６およびサブ走査線駆動回路７と、駆動ＩＣ５に種々の信号を出力するＦＰＣ８（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔｓ）とを備えている。なお、液晶表示装置１００は、本発明の「表示装置」の一例である。また、メイン走査線駆動回路６は、本発明の「第１走査線駆動回路」の一例であり、サブ走査線駆動回路７は、本発明の「第２走査線駆動回路」の一例である。

また、表示部４は、Ｘ方向に沿って延びる複数のゲート線９と、ゲート線９に略直交するとともに、Ｙ方向に沿って延びるように設けられた複数のデータ線１０とを含んでいる。また、複数のゲート線９の各々は、それぞれ、メイン走査線駆動回路６およびサブ走査線駆動回路７に接続されている。ゲート線９は、ＴＦＴ基板１のＹ方向に沿って複数設けられるとともに、Ｙ１方向側からＹ２方向側に沿って、１ライン目、２ライン目、・・・、Ｎライン目、および、（Ｎ＋１）ライン目という順番に配置されている。また、画素３は、ゲート線９と、データ線１０とが交差する領域に設けられている。また、画素３には、スイッチング用の薄膜トランジスタ１１が設けられている。なお、薄膜トランジスタ１１は、本発明の「スイッチング素子」の一例である。薄膜トランジスタ１１のソース電極（Ｓ）は、データ線１０に接続されるとともに、薄膜トランジスタ１１のゲート電極（Ｇ）は、ゲート線９に接続されている。また、薄膜トランジスタ１１のドレイン電極（Ｄ）は、画素電極１２に接続されている。また、画素電極１２に対向するように液晶層１３を挟んで対向電極１４が設けられている。

また、図２に示すように、駆動ＩＣ５は、信号生成回路１５および走査線駆動回路制御部１６を含んでいる。なお、走査線駆動回路制御部１６は、本発明の「制御部」の一例である。信号生成回路１５は、ＨレベルのＶＤＤ電位、ＬレベルのＶＢＢ電位、ＳＴＶ信号（スタート信号）、パルス状のＣＬＫ１（クロック１）信号、および、ＣＬＫ１信号の反転信号であるＣＬＫ２信号（クロック２）を生成するとともに、走査線駆動回路制御部１６に出力するように構成されている。また、走査線駆動回路制御部１６は、メイン走査線駆動回路６およびサブ走査線駆動回路７に対して、ＶＳＷ信号（走査線イネーブル信号）、ＣＬＫ１信号、ＣＬＫ２信号、ＳＴＶ信号およびＶＢＢ電位を出力するように制御するように構成されている。また、メイン走査線駆動回路６およびサブ走査線駆動回路７に接続されたゲート線９のうち表示に寄与するゲート線９（最終ライン）から出力された信号（ＶＯＵＴ）（図１参照）は、走査線駆動回路制御部１６に出力（フィードバック）されるように構成されている。

図３に示すように、メイン走査線駆動回路６およびサブ走査線駆動回路７は、それぞれ、信号を出力するとともに、信号を次段に転送するための複数のＶスキャナブロック１７を含んでいる。なお、Ｖスキャナブロック１７は、本発明の「走査線駆動回路部」の一例である。複数のＶスキャナブロック１７は、それぞれ、ゲート線９の１ライン目、２ライン目、・・・、Ｎライン目および（Ｎ＋１）ライン目に接続されている。なお、１ライン目のゲート線９に接続されたＶスキャナブロック１７は、Ｖスキャナブロック（１）と図示し、２ライン目のゲート線９に接続されたＶスキャナブロック１７は、Ｖスキャナブロック（２）と図示し、Ｎライン目のゲート線９に接続されたＶスキャナブロック１７は、Ｖスキャナブロック（Ｎ）と図示し、（Ｎ＋１）ライン目のゲート線９に接続されたＶスキャナブロック１７は、Ｖスキャナブロック（Ｎ＋１）と図示している。なお、メイン走査線駆動回路６のＶスキャナブロック１７と、サブ走査線駆動回路７のＶスキャナブロック１７とは、同様の回路構成を有している。

また、メイン走査線駆動回路６およびサブ走査線駆動回路７のＶスキャナブロック１７は、ＣＬＫ１信号が入力されるＣＬＫ１端子と、ＣＬＫ２信号が入力されるＣＬＫ２端子と、ＶＤＤ電位またはＶＢＢ電位が入力されるＶＳＷ端子と、ＶＢＢ電位が入力されるＶＢＢ端子と、ＳＴＶ信号が入力されるＳＴＶ端子およびＳＥＴ端子と、ゲート線９に信号を出力するためのＯＵＴ端子と、次段のＶスキャナブロック１７のＯＵＴ端子からの信号が入力されるＲＥＳＥＴ端子とを含んでいる。

また、メイン走査線駆動回路６およびサブ走査線駆動回路７のＶスキャナブロック１７の表示に寄与するＮライン目（最終ライン）から出力された信号（ＶＯＵＴ）は、図２に示すように、走査線駆動回路制御部１６にも出力（フィードバック）されるように構成されている。フィードバックされた信号は、走査線駆動回路制御部１６によって、信号の大きさが正常か否か（信号の大きさが所定の信号の大きさの範囲内であるか否か）が判断されるように構成されている。なお、所定の信号の大きさの範囲は、たとえば、約−１０Ｖ以下約＋１５Ｖ以上である。つまり、出力された信号の大きさが、約−１０Ｖ以下約＋１５Ｖ以上の範囲を超える場合には、正常であると判断され、約−１０Ｖ以上約＋１５Ｖ以下の範囲内である場合には、異常であると判断される。

また、Ｖスキャナブロック１７の詳細な構成としては、図４に示すように、８つのｎチャネル型のトランジスタおよび２つのコンデンサから構成されている。具体的には、トランジスタＴｒ１を含む第１プルアップ制御部と、トランジスタＴｒ２を含む第２プルアップ制御部と、トランジスタＴｒ３およびコンデンサＣ１を含むプルアップ駆動部と、トランジスタＴｒ４を含むプルダウン駆動部と、トランジスタＴｒ５、トランジスタＴｒ６、トランジスタＴｒ７、トランジスタＴｒ８およびコンデンサＣ２を含むプルダウン維持部とを備えている。なお、トランジスタＴｒ１〜トランジスタＴｒ８は、非晶質のシリコンからなる能動層を有している。

トランジスタＴｒ１のソース電極（Ｓ）は、ＶＳＷ端子に接続されている。また、トランジスタＴｒ１のゲート電極（Ｇ）は、ＳＥＴ端子に接続されている。なお、Ｖスキャナブロック１７のＳＥＴ端子には、ＳＴＶ信号（スタート信号）が入力されるとともに、２ライン目以降のＶスキャナブロック１７のＳＥＴ端子には、前段のＶスキャナブロック１７のＯＵＴ端子から出力された信号が入力されるように構成されている。また、トランジスタＴｒ１のドレイン電極（Ｄ）は、トランジスタＴｒ２のソース電極（Ｓ）、トランジスタＴｒ３のゲート電極（Ｇ）、コンデンサＣ１の一方電極、トランジスタＴｒ５のソース電極（Ｓ）、および、トランジスタＴｒ７のゲート電極（Ｇ）に接続されている。

トランジスタＴｒ２のゲート電極（Ｇ）は、ＲＥＳＥＴ端子に接続されている。なお、ＲＥＳＥＴ端子には、次段のＶスキャナブロック１７のＯＵＴ端子から出力された信号が入力されるように構成されている。また、トランジスタＴｒ２のドレイン電極（Ｄ）は、トランジスタＴｒ４のソース電極（Ｓ）、トランジスタＴｒ５のドレイン電極（Ｄ）、トランジスタＴｒ６のソース電極（Ｓ）、トランジスタＴｒ７のソース電極（Ｓ）、トランジスタＴｒ８のソース電極（Ｓ）、および、ＶＢＢ端子に接続されている。

トランジスタＴｒ３のソース電極（Ｓ）は、ＣＬＫ１端子と、コンデンサＣ２の一方電極とに接続されている。また、トランジスタＴｒ３のドレイン電極（Ｄ）は、コンデンサＣ１の他方電極、トランジスタＴｒ４のドレイン電極（Ｄ）、トランジスタＴｒ６のドレイン電極（Ｄ）、および、ＯＵＴ端子（ゲート線９）に接続されている。

トランジスタＴｒ４のゲート電極（Ｇ）は、ＣＬＫ２端子に接続されている。また、トランジスタＴｒ５のゲート電極（Ｇ）は、トランジスタＴｒ６のゲート電極（Ｇ）、トランジスタＴｒ７のドレイン電極（Ｄ）、トランジスタＴｒ８のドレイン電極（Ｄ）、および、コンデンサＣ２の他方電極に接続されている。また、トランジスタＴｒ８のゲート電極（Ｇ）は、ＳＴＶ端子に接続されている。なお、ＳＴＶ端子には、スタート信号が入力されるように構成されている。

次に、図３および図５を参照して、走査線駆動回路制御部のメイン走査線駆動回路およびサブ走査線駆動回路の制御動作について説明する。

本実施形態では、通常時には、メイン走査線駆動回路６を使用するとともに、サブ走査線駆動回路７は使用しない。つまり、メイン走査線駆動回路６のＯＵＴ端子からは、信号を出力するとともに、サブ走査線駆動回路７は、ハイインピーダンス状態（Ｈｉ−ｚ状態（フローティング状態））にすることにより、ＯＵＴ端子から信号を出力しない。具体的には、まず、メイン走査線駆動回路６の１ライン目のゲート線９に接続されたＶスキャナブロック（１）（図３参照）では、図５に示すように、ステップＳ１において、Ｖスキャナブロック１７のＶＳＷ端子にＨレベルのＶＤＤ電位、ＣＬＫ１端子にクロック信号のＣＬＫ１信号、ＣＬＫ２端子にＣＬＫ２信号、ＶＢＢ端子にＶＢＢ電位、ＳＴＶ端子およびＳＥＴ端子にＳＴＶ信号（スタート信号）が入力される。なお、メイン走査線駆動回路６の詳細な動作については後述する。そして、ＯＵＴ端子から１ライン目のゲート線９に信号が出力されることにより、表示部４の薄膜トランジスタ１１が駆動される。なお、ＯＵＴ端子から出力された信号は、次段（Ｖスキャナブロック（２））のＳＥＴ端子に入力され、（Ｖスキャナブロック（２））のＯＵＴ端子から出力された信号は、（Ｖスキャナブロック（Ｎ））のＳＥＴ端子に入力される。このように、各Ｖスキャナブロック１７から出力された信号が、次段のＶスキャナブロック１７に順次転送される。

また、本実施形態では、通常時には、上記したメイン走査線駆動回路６とは異なり、サブ走査線駆動回路７の１ライン目のゲート線９に接続されたＶスキャナブロック（１）（図３参照）では、ＶＳＷ端子、ＣＬＫ１端子およびＣＬＫ２端子には、Ｌレベル（オフ電位）のＶＢＢ電位が入力される。なお、サブ走査線駆動回路７の詳細な動作については後述する。これにより、サブ走査線駆動回路７の１ライン目のゲート線９に接続されたＶスキャナブロック（１）は、ハイインピーダンスの状態になるので、ＯＵＴ端子から１ライン目のゲート線９には、信号が出力されない。

次に、ステップＳ２において、メイン走査線駆動回路６の最終ライン（Ｎライン目）のＶスキャナブロック１７から走査線駆動回路制御部１６に信号が出力され、出力された信号が正常であるか否かが判断される。そして、走査線駆動回路制御部１６は、出力された信号に基づいて約−１０Ｖ以上約＋１５Ｖ以下の範囲を超えているか否かを判断する。そして、出力された信号が約−１０Ｖ以上約＋１５Ｖ以下の範囲を超えていると判断された場合には、出力された信号が正常であると判断するとともに、ステップＳ２の制御動作を繰り返す。また、ステップＳ２において、出力された信号が約−１０Ｖ以上約＋１５Ｖ以下の範囲内である場合には、出力された信号が異常である（正常ではない）と判断するとともに、ステップＳ３に進む。

次に、ステップＳ３において、出力された信号が異常である場合には、走査線駆動回路制御部１６は、メイン走査線駆動回路６に入力される信号と、サブ走査線駆動回路７に入力される信号とを切り替える（入れ替える）ように制御する。つまり、異常時には、メイン走査線駆動回路６を使用せずに、サブ走査線駆動回路７を使用する。そして、メイン走査線駆動回路６からの出力をハイインピーダンス状態にすることにより信号を出力せずに、サブ走査線駆動回路７からは、信号を出力するようにする。具体的には、メイン走査線駆動回路６のＶスキャナブロック１７のＶＳＷ端子、ＣＬＫ１端子およびＣＬＫ２端子には、Ｌレベル信号（オフ電位）のＶＢＢが入力される。その一方で、サブ走査線駆動回路７のＶスキャナブロック１７のＶＳＷ端子にはＨレベルのＶＤＤ電位、ＣＬＫ１端子にはクロック信号のＣＬＫ１信号、および、ＣＬＫ２端子にはＣＬＫ１信号の反転信号のＣＬＫ２信号が入力される。これにより、メイン走査線駆動回路６のＯＵＴ端子からの出力は、ハイインピーダンスの状態になるように制御される。つまり、メイン走査線駆動回路６のＯＵＴ端子からは、信号が出力されないように制御される。その一方で、サブ走査線駆動回路７のＶスキャナブロック１７のＶＳＷ端子にＨレベルのＶＤＤ電位、ＣＬＫ１端子にクロック信号のＣＬＫ１信号、ＣＬＫ２端子にＣＬＫ１信号の反転信号のＣＬＫ２信号が入力されるので、サブ走査線駆動回路７のＯＵＴ端子からゲート線９に表示部４の薄膜トランジスタ１１を駆動する信号が出力される。そして、ステップＳ４に進む。

次に、ステップＳ４において、サブ走査線駆動回路７の最終ライン（Ｎライン目）のＶスキャナブロック１７から走査線駆動回路制御部１６に信号が出力され、出力された信号が正常であるか否かが判断される。そして、走査線駆動回路制御部１６は、出力された信号に基づいて約−１０Ｖ以上約＋１５Ｖ以下の範囲を超えているか否かを判断する。そして、出力された信号が約−１０Ｖ以上約＋１５Ｖ以下の範囲を超えていると判断された場合には、出力された信号が正常であると判断するとともに、ステップＳ４の制御動作を繰り返す。また、ステップＳ４において、出力された信号が約−１０Ｖ以上約＋１５Ｖ以下の範囲内である場合には、出力された信号が異常である（正常ではない）と判断するとともに、ステップＳ５に進む。そして、メイン走査線駆動回路６とサブ走査線駆動回路７との両方に異常があると判断されるとともに、液晶表示装置１００が不良であると判断される。そして、制御動作を終了する。

次に、図４〜図６を参照して、上記したメイン走査線駆動回路６およびサブ走査線駆動回路７の詳細な動作について説明する。

まず、通常時には、メイン走査線駆動回路６には、上記した走査線駆動回路制御部１６の制御動作のステップＳ１のように、表示部４の画素３に設けられた薄膜トランジスタ１１を駆動する信号を出力するための信号が入力されるように構成されている。具体的には、図４に示すメイン走査線駆動回路６の１ライン目のＶスキャナブロック１７には、図６に示す時間Ａにおいて、ＨレベルのＳＴＶ信号がトランジスタＴｒ８に入力されることにより、トランジスタＴｒ８がオン状態になる。これにより、ＬレベルのＶＢＢ電位がトランジスタＴｒ５のゲート電極（Ｇ）およびトランジスタＴｒ６のゲート電極（Ｇ）に入力されるので、トランジスタＴｒ５およびトランジスタＴｒ６がオフ状態になる。

同時に、ＨレベルのＳＥＴ信号がトランジスタＴｒ１のゲート電極（Ｇ）に入力されることにより、トランジスタＴｒ１がオン状態になる。これにより、ＨレベルのＶＳＷ（ＶＤＤ電位）が、ノードＮ１を介して、トランジスタＴｒ３のゲート電極（Ｇ）およびトランジスタＴｒ７のゲート電極（Ｇ）に入力されるので、トランジスタＴｒ３およびトランジスタＴｒ７がオン状態になる。そして、ＬレベルのＣＬＫ１信号が、トランジスタＴｒ３を介して、ＯＵＴ端子からゲート線９に出力される。また、コンデンサＣ１の一方電極は、Ｈレベルになるとともに、充電を開始する。

また、図６に示す時間Ａにおいて、トランジスタＴｒ４のゲート電極（Ｇ）には、ＨレベルのＣＬＫ２信号が入力されることにより、トランジスタＴｒ４は、オン状態になる。これにより、ＬレベルのＶＢＢ電位が、トランジスタＴｒ４を介して、ＯＵＴ端子からゲート線９に出力される。なお、トランジスタＴｒ２のゲート電極（Ｇ）には、ＬレベルのＲＥＳＥＴ信号が入力されており、トランジスタＴｒ２は、オフ状態である。

次に、メイン走査線駆動回路６の１ライン目のＶスキャナブロック１７には、図６に示す時間Ｂにおいて、図４に示すように、ＬレベルのＳＴＶ信号がトランジスタＴｒ８に入力されることにより、トランジスタＴｒ８がオフ状態になる。同時に、ＬレベルのＳＥＴ信号がトランジスタＴｒ１のゲート電極（Ｇ）に入力されることにより、トランジスタＴｒ１がオフ状態になる。また、トランジスタＴｒ３には、上記した時間Ａにおいて充電されたコンデンサＣ１により保持された信号がトランジスタＴｒ３のゲート電極（Ｇ）およびトランジスタＴｒ７のゲート電極（Ｇ）に入力されることにより、トランジスタＴｒ３およびトランジスタＴｒ７がオン状態を継続する。このとき、ＬレベルのＶＢＢ電位がトランジスタＴｒ５のゲート電極（Ｇ）およびトランジスタＴｒ６のゲート電極（Ｇ）に入力されることにより、トランジスタＴｒ５およびトランジスタＴｒ６がオフ状態になる。そして、ＨレベルのＣＬＫ１信号が、トランジスタＴｒ３を介して、ＯＵＴ端子からゲート線９に出力される。これにより、出力された信号が表示部４の画素３に設けられた薄膜トランジスタ１１を駆動させる。また、出力された信号は、次段のＶスキャナブロック１７のＳＥＴ端子に入力される。また、最終ライン（Ｎライン目）のゲート線９に接続されたＶスキャナブロック１７から出力された信号は、走査線駆動回路制御部１６に入力される。

また、ＬレベルのＣＬＫ２信号が、トランジスタＴｒ４のゲート電極（Ｇ）に入力されるので、トランジスタＴｒ４がオフ状態になる。また、ＨレベルのＶＳＷ（ＶＤＤ電位）は、オフ状態のトランジスタＴｒ１のソース電極（Ｓ）に入力される。なお、トランジスタＴｒ２のゲート電極（Ｇ）には、ＬレベルのＲＥＳＥＴ信号が入力されており、トランジスタＴｒ２がオフ状態である。

次に、メイン走査線駆動回路６の１ライン目のＶスキャナブロック１７には、図６に示す時間Ｃにおいて、図４に示すように、ＬレベルのＳＴＶ信号がトランジスタＴｒ８に入力されるので、トランジスタＴｒ８がオフ状態になる。同時に、ＬレベルのＳＥＴ信号がトランジスタＴｒ１のゲート電極（Ｇ）に入力されるので、トランジスタＴｒ１がオフ状態になる。また、ＬレベルのＣＬＫ１信号は、トランジスタＴｒ３のソース電極（Ｓ）に入力される。また、ＨレベルのＣＬＫ２信号は、トランジスタＴｒ４のゲート電極（Ｇ）に入力されるので、トランジスタＴｒ４がオン状態になる。そして、ＬレベルのＶＢＢ電位は、トランジスタＴｒ４を介して、ＯＵＴ端子からゲート線９に出力される。

また、ＨレベルのＶＳＷ（ＶＤＤ電位）は、オフ状態のトランジスタＴｒ１のソース電極（Ｓ）に入力される。また、トランジスタＴｒ２のゲート電極（Ｇ）には、２ライン目（次段）のＶスキャナブロック１７から出力されたＨレベルのＲＥＳＥＴ信号が入力されるので、トランジスタＴｒ２がオン状態になる。そして、ＬレベルのＶＢＢ電位が、トランジスタＴｒ２を介して、トランジスタＴｒ５のソース電極（Ｓ）、トランジスタＴｒ７のゲート電極（Ｇ）、および、トランジスタＴｒ３のゲート電極（Ｇ）に入力される。これにより、トランジスタＴｒ３およびトランジスタＴｒ７は、オフ状態になる。なお、２ライン目以降の走査内容は、上記した１ライン目の走査内容と同様である。

また、通常時には、サブ走査線駆動回路７には、上記した制御動作のステップＳ１のように、出力をハイインピーダンスの状態にするための信号が入力されるように構成されている。具体的には、図４に示すサブ走査線駆動回路７の１ライン目のＶスキャナブロック１７には、図６に示す時間Ａにおいて、ＨレベルのＳＴＶ信号がトランジスタＴｒ８に入力されるので、トランジスタＴｒ８がオン状態になる。これにより、ＬレベルのＶＢＢ電位は、トランジスタＴｒ８を介して、トランジスタＴｒ５のゲート電極（Ｇ）およびトランジスタＴｒ６のゲート電極（Ｇ）に入力されるので、トランジスタＴｒ５およびトランジスタＴｒ６がオフ状態になる。同時に、ＨレベルのＳＥＴ信号がトランジスタＴｒ１のゲート電極（Ｇ）に入力されるので、トランジスタＴｒ１がオン状態になる。これにより、ＬレベルのＶＳＷ（ＶＤＤ電位）は、トランジスタＴｒ１およびノードＮ１を介して、トランジスタＴｒ３のゲート電極（Ｇ）およびトランジスタＴｒ７のゲート電極（Ｇ）に入力されるので、トランジスタＴｒ３およびトランジスタＴｒ７がオフ状態になる。

また、ＬレベルのＣＬＫ１信号（ＶＢＢ電位）が、オフ状態のトランジスタＴｒ３のソース電極（Ｓ）に入力される。また、ＬレベルのＣＬＫ２信号（ＶＢＢ電位）は、トランジスタＴｒ４のゲート電極（Ｇ）に入力されるので、トランジスタＴｒ４がオフ状態になる。上記のように、トランジスタＴｒ３、トランジスタＴｒ４およびトランジスタＴｒ６が、オフ状態になることにより、トランジスタＴｒ３のドレイン電極（Ｄ）、トランジスタＴｒ４のドレイン電極（Ｄ）、およびトランジスタＴｒ６のドレイン電極（Ｄ）に接続されたＯＵＴ端子からゲート線９へ出力される信号がハイインピーダンス（フローティング）の状態になる。これにより、サブ走査線駆動回路７は、ＯＵＴ端子から信号が出力されない状態になる。なお、ＬレベルのＲＥＳＥＴ信号は、トランジスタＴｒ２のゲート電極（Ｇ）に入力されるので、トランジスタＴｒ２はオフ状態である。

次に、図６に示す時間ＢおよびＣにおいて、サブ走査線駆動回路７の１ライン目のゲート線９に接続されたＶスキャナブロック１７には、ＬレベルのＳＴＶ信号がトランジスタＴｒ８に入力されることにより、図４に示すように、トランジスタＴｒ８がオフ状態になる。なお、時間ＢおよびＣにおけるその他のサブ走査線駆動回路７の動作は、上記したサブ走査線駆動回路７の時間Ａにおける動作と同様である。また、Ｖスキャナブロック１７の２ライン目以降の動作は、上記したＶスキャナブロック１７の１ライン目の動作と同様である。

次に、通常時には、上記した制御動作のステップＳ２のように、メイン走査線駆動回路６のうち最終ライン（Ｎライン目）のゲート線９に接続されたＶスキャナブロック１７から出力された信号が走査線駆動回路制御部１６により正常であるか否かが判断される。そして、出力された信号が正常ではない（異常である）と判断された場合には、上記した制御動作のステップＳ３のように、メイン走査線駆動回路６に入力される信号と、サブ走査線駆動回路７に入力される信号とを切り替える（入れ替える）ように制御される。具体的には、切り替え後（異常時）には、メイン走査線駆動回路６では、ＬレベルのＣＬＫ１信号（ＶＢＢ電位）、ＬレベルのＣＬＫ２信号（ＶＢＢ電位）およびＬレベルのＶＳＷ（ＶＢＢ電位）が入力され、サブ走査線駆動回路７では、パルス状のＣＬＫ１信号（クロック信号）、ＣＬＫ１信号の反転信号のＣＬＫ２信号（クロック信号）およびＨレベルのＶＳＷ（ＶＤＤ信号）が入力される。

そして、異常時には、図４に示すメイン走査線駆動回路６では、Ｖスキャナブロック１７のＯＵＴ端子の出力がハイインピーダンスの状態になるので、ゲート線９には信号が出力されない。また、サブ走査線駆動回路７では、Ｖスキャナブロック１７のＯＵＴ端子からゲート線９に信号が出力されるとともに、表示部４の画素３に設けられた薄膜トランジスタ１１が駆動する。また、上記した制御動作のステップＳ４のように、サブ走査線駆動回路７の最終ライン（Ｎライン目）に接続されたゲート線９に出力された信号は、走査線駆動回路制御部１６に出力されるとともに、出力された信号が正常であるか否かが判断される。そして、出力された信号が異常であると判断された場合には、上記した制御動作のステップＳ５のように、メイン走査線駆動回路６およびサブ走査線駆動回路７の両方が不良であると判断されるため、液晶表示装置１００が不良であると判断される。

本実施形態では、上記のように、通常時には、メイン走査線駆動回路６は、薄膜トランジスタ１１を駆動する信号を出力するとともに、サブ走査線駆動回路７の出力をハイインピーダンスの状態にするように、走査線駆動回路制御部１６が制御することによって、メイン走査線駆動回路６から信号を出力している場合には、サブ走査線駆動回路７からは信号が出力しないので、メイン走査線駆動回路６とサブ走査線駆動回路７との両方から同時に信号を出力する場合と異なり、消費電力が増加するのを抑制することができる。また、走査線駆動回路制御部１６がメイン走査線駆動回路６またはサブ走査線駆動回路７のうちの使用しない方の出力をハイインピーダンスの状態に制御することによって、メイン走査線駆動回路６またはサブ走査線駆動回路７のうちの使用しない方からは、信号が出力されないようにすることができる。これにより、たとえば、メイン走査線駆動回路６またはサブ走査線駆動回路７のうちの使用しない方と、各々のゲート線９との間にスイッチング部を設けてメイン走査線駆動回路６またはサブ走査線駆動回路７のうちの使用しない方から信号を出力しないようにする場合と異なり、回路構成を簡素化することができる。

また、本実施形態では、上記のように、走査線駆動回路制御部１６を、メイン走査線駆動回路６からの出力信号が異常である場合には、メイン走査線駆動回路６の出力がハイインピーダンスの状態になるように制御するとともに、サブ走査線駆動回路７は、薄膜トランジスタ１１を駆動する信号を出力するように切り替える制御を行うように構成する。これにより、メイン走査線駆動回路６が正常に駆動しない（異常である）場合には、液晶表示装置１００が不良品として扱われる一方、異常であるメイン走査線駆動回路６の代わりに正常であるサブ走査線駆動回路７を使用できるので、液晶表示装置１００を良品として扱うことができる。また、メイン走査線駆動回路６が劣化などにより寿命がきた際には、メイン走査線駆動回路６からサブ走査線駆動回路７に切り替えることによって、サブ走査線駆動回路７から薄膜トランジスタ１１を駆動する信号を出力を駆動させることができるので、液晶表示装置１００の寿命を約２倍にすることができる。

また、本実施形態では、上記のように、走査線駆動回路制御部１６を、メイン走査線駆動回路６からの出力信号が異常である場合には、メイン走査線駆動回路６に入力される信号と、サブ走査線駆動回路７に入力される信号とを切り替えることにより、メイン走査線駆動回路６を使用せずにサブ走査線駆動回路７を使用するように切り替える制御を行うように構成する。これにより、異常であるメイン走査線駆動回路６の代わりに、正常であるサブ走査線駆動回路７を使用することができるので、正常であるサブ走査線駆動回路７から薄膜トランジスタ１１を駆動する信号を出力させることができる。

また、本実施形態では、上記のように、走査線駆動回路制御部１６を、メイン走査線駆動回路６またはサブ走査線駆動回路７のうちの使用しない方に入力されるクロック信号（ＣＬＫ１信号およびＣＬＫ２信号）のみならず走査線イネーブル信号（ＶＳＷ信号）をオフ電位（Ｌレベル）に固定することにより、メイン走査線駆動回路６またはサブ走査線駆動回路７のうちの使用しない方が駆動しないように制御することによって、メイン走査線駆動回路６またはサブ走査線駆動回路７のうちの使用しない方の出力がハイインピーダンスの状態になるように制御するように構成する。これにより、クロック信号（ＣＬＫ１信号およびＣＬＫ２信号）のみならず走査線イネーブル信号（ＶＳＷ信号）をオフ電位（Ｌレベル）に切り替えるだけで、容易に、メイン走査線駆動回路６またはサブ走査線駆動回路７のうちの使用しない方から信号が出力されないようにすることができる。特に、付加的な回路を追加することなく所定の信号を用いるだけでハイインピーダンスの状態にすることができる。

また、本実施形態では、上記のように、走査線駆動回路制御部１６を、メイン走査線駆動回路６またはサブ走査線駆動回路７のうちの使用する方の最終段（最終ライン）のＶスキャナブロック１７から出力される信号の大きさが−１０Ｖ以上＋１５Ｖ以下の範囲内である場合に異常である（正常ではない）と判断するように構成することによって、出力される信号の大きさによって、容易に、メイン走査線駆動回路６またはサブ走査線駆動回路７のうちの使用する方が正常に駆動しているか否かを判断することができる。

（応用例）
図７〜図９は、それぞれ、上記した本発明の液晶表示装置１００を用いた電子機器の第１の例〜第３の例を説明するための図である。図７〜図９を参照して、本発明の液晶表示装置１００を用いた電子機器について説明する。

本発明の液晶表示装置１００は、図７〜図９に示すように、第１の例としてのＰＣ（Ｐｅｒｓｏｎａｌ Ｃｏｍｐｕｔｅｒ）２００、第２の例としての携帯電話３００、および、第３の例としての情報携帯端末４００（ＰＤＡ：Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔｓ）などに用いることが可能である。

図７の第１の例によるＰＣ２００においては、キーボードなどの入力部２１０および表示画面２２０などに本発明の液晶表示装置１００を用いることが可能である。図８の第２の例による携帯電話３００においては、表示画面３１０に本発明の液晶表示装置１００が用いられる。図９の第３の例による情報携帯端末４００においては、表示画面４１０に本発明の液晶表示装置１００が用いられる。

なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。

たとえば、上記実施形態では、本発明の表示装置の一例として、液晶表示装置を用いる例を示したが、本発明はこれに限らない。たとえば、本発明の表示装置として、液晶表示装置以外の有機ＥＬ装置などを用いてもよい。

また、上記実施形態では、本発明の第１走査線駆動回路にメイン走査線駆動回路を適用するとともに、第２走査線駆動回路にサブ走査線駆動回路を適用する例を示したが、本発明はこれに限らない。たとえば、本発明の第１走査線駆動回路にサブ走査線駆動回路を適用するとともに、第２走査線駆動回路にメイン走査線駆動回路を適用してもよい。

また、上記実施形態では、サブ走査線駆動回路の出力をハイインピーダンスの状態にするために、トランジスタおよびコンデンサを用いたサブ走査線駆動回路構成を示したが、本発明はこれに限らない。たとえば、トランジスタおよびコンデンサ以外の素子などを用いてサブ走査線駆動回路の出力がハイインピーダンスの状態になるようにしてもよい。

また、上記実施形態では、本発明のサブ走査線駆動回路の出力をハイインピーダンスの状態にするための一例として、メイン走査線駆動回路のＶスキャナブロックと、サブ走査線駆動回路のＶスキャナブロックとに入力するＶＳＷ信号、ＣＬＫ１信号およびＣＬＫ２信号を異ならせる例を示したが、本発明はこれに限らない。たとえば、ＶＳＷ信号、ＣＬＫ１信号およびＣＬＫ２信号以外の信号を異ならせて、サブ走査線駆動回路の出力をハイインピーダンスの状態にしてもよい。

また、上記実施形態では、Ｖスキャナブロックから出力される信号が正常であるか否かを判断する一例として、出力信号が約−１０Ｖ以上約＋１５Ｖ以下の範囲内であるか否かを判断する例を示したが、本発明はこれに限らない。たとえば、Ｖスキャナブロックから出力される信号が約−１０Ｖ以上約＋１５Ｖ以下以外の範囲でもよい。

また、上記実施形態では、メイン走査線駆動回路およびサブ走査線駆動回路を１つずつ配置する例を示したが、本発明はこれに限らない。たとえば、図１０に示す変形例の液晶表示装置１００ａように、メイン走査線駆動回路６およびサブ走査線駆動回路７に加えて、メイン走査線駆動回路６ａおよびサブ走査線駆動回路７ａを配置してもよい。この場合、メイン走査線駆動回路６およびサブ走査線駆動回路７には、奇数ライン目（１ライン目、３ライン目、・・・）のゲート線９が接続されるとともに、メイン走査線駆動回路６ａおよびサブ走査線駆動回路７ａには、偶数ライン目（２ライン目、４ライン目、・・・）のゲート線９ａが接続される。

また、上記実施形態では、Ｖスキャナブロック１７を８つのトランジスタおよび２つのコンデンサから構成する例を示したが本発明は、これに限らない。たとえば、図１１に示す変形例のＶスキャナブロック１７ａのように、Ｖスキャナブロック１７ａを６つのトランジスタ（トランジスタＴｒ１１、Ｔｒ１２、Ｔｒ１３、Ｔｒ１４、Ｔｒ１５およびＴｒ１６）および１つのコンデンサ（Ｃ１１）から構成してもよい。たとえば、使用する走査線駆動回路では、Ｖスキャナブロック１７ａのＣＬＫ１端子にＨレベルのクロック信号が入力され、ＣＬＫ２端子にＬレベルのクロック信号が入力され、ＶＳＷ端子（ＳＥＴ端子）にＨレベルのクロック信号が入力され、ＶＢＢ端子にＬレベルのＶＢＢ電位が入力された場合に、ＯＵＴ端子から表示部の画素に設けられた薄膜トランジスタを駆動する信号が出力される。また、使用しない走査線駆動回路では、Ｖスキャナブロック１７ａのＣＬＫ１端子、ＣＬＫ２端子、ＶＳＷ端子（ＳＥＴ端子）およびＶＢＢ端子にＬレベルのオフ電位が入力され。この場合、トランジスタＴｒ１６がオフ状態になるので、トランジスタＴｒ１１のゲート電極には信号が入力されないことにより、トランジスタＴｒ１１からＯＵＴ端子に出力される信号をハイインピーダンスの状態にすることが可能である。なお、トランジスタＴｒ１３がオフ状態になるので、トランジスタＴｒ１２のゲート電極には、信号が入力されないことにより、トランジスタＴｒ１２からＯＵＴ端子に出力される信号をハイインピーダンスの状態にすることが可能である。

１ ＴＦＴ基板（素子基板） ３ 画素 ６、６ａ メイン走査線駆動回路（第１走査線駆動回路） ７、７ａ サブ走査線駆動回路（第２走査線駆動回路） ９、９ａ ゲート線 １１ 薄膜トランジスタ（スイッチング素子） １６ 走査線駆動回路制御部（制御部） １７ Ｖスキャナブロック（走査線駆動回路部） １００、１００ａ 液晶表示装置（表示装置） ２００ ＰＣ（電子機器） ３００ 携帯電話（電子機器） ４００ 情報携帯端末（電子機器）

Claims (8)

1. 画素毎に形成されたスイッチング素子と、
   前記スイッチング素子に接続されたゲート線と、
   前記ゲート線に接続される第１走査線駆動回路および第２走査線駆動回路と、
   通常時には、前記第１走査線駆動回路は、前記スイッチング素子を駆動する信号を出力するとともに、前記第２走査線駆動回路の出力がハイインピーダンスの状態になるように制御する制御部とを備える、表示装置。
2. 前記制御部は、前記第１走査線駆動回路からの出力信号が異常である場合には、前記第１走査線駆動回路の出力がハイインピーダンスの状態になるように制御するとともに、前記第２走査線駆動回路は、前記スイッチング素子を駆動する信号を出力するように切り替える制御を行うように構成されている、請求項１に記載の表示装置。
3. 前記第１走査線駆動回路には、前記スイッチング素子を駆動する信号を出力するための信号が入力されるように構成されており、
   前記第２走査線駆動回路には、出力をハイインピーダンスの状態にするための信号が入力されるように構成されており、
   前記制御部は、前記第１走査線駆動回路からの出力信号が異常である場合には、前記第１走査線駆動回路に入力される信号と、前記第２走査線駆動回路に入力される信号とを切り替えることにより、前記第１走査線駆動回路を使用せずに前記第２走査線駆動回路を使用するように切り替える制御を行うように構成されている、請求項２に記載の表示装置。
4. 前記制御部は、前記第１走査線駆動回路に入力される信号のうち、少なくともクロック信号をオフ電位に固定することにより、前記第１走査線駆動回路が駆動しないように制御することによって、前記第１走査線駆動回路の出力がハイインピーダンスの状態になるように制御するように構成されている、請求項３に記載の表示装置。
5. 前記制御部は、前記第１走査線駆動回路に入力される信号のうち、クロック信号のみならず走査線イネーブル信号をオフ電位に固定することにより、前記第１走査線駆動回路が駆動しないように制御することによって、前記第１走査線駆動回路の出力がハイインピーダンスの状態になるように制御するように構成されている、請求項４に記載の表示装置。
6. 前記第１走査線駆動回路および前記第２走査線駆動回路は、それぞれ、信号が出力される前記ゲート線に接続されるトランジスタを含み、
   前記制御部は、前記第１走査線駆動回路の前記トランジスタのゲート電極に入力される信号をオフ電位に固定することにより、前記ゲート線に接続される前記トランジスタをオフ状態にすることによって、前記第１走査線駆動回路の出力がハイインピーダンスの状態になるように制御するように構成されている、請求項３〜５のいずれか１項に記載の表示装置。
7. 前記制御部は、前記第１走査線駆動回路または前記第２走査線駆動回路のうちの一方からの出力信号が異常であるか否かを判断するように構成されている、請求項１〜６のいずれか１項に記載の表示装置。
8. 請求項１〜７のいずれか１項に記載の表示装置を備える、電子機器。

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