JP2011159840A

JP2011159840A - Packaging connection structure of electronic component

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Publication number: JP2011159840A
Application number: JP2010020865A
Authority: JP
Inventors: Mitsuteru Fujimoto; 満輝藤本; Masaki Watanabe; 正樹渡辺
Original assignee: Panasonic Corp
Current assignee: Panasonic Corp
Priority date: 2010-02-02
Filing date: 2010-02-02
Publication date: 2011-08-18

Abstract

【課題】複数の半導体素子を有する半導体装置と樹脂基板をバンプ接続する際、半導体素子のバンプに対する熱応力の作用によって接続部にクラックが生じて、機器の長期信頼性が低くなること。
【解決手段】複数の半導体素子を搭載されるインターポーザー配線基板の裏面に複数のランドとバンプを備える半導体装置と、複数のランドが配列された樹脂基板とを接続する電子部品の実装構造であって、前記インターポーザー配線基板の前記半導体素子と重なる位置にあるバンプの中で、半導体装置の中心から最も離れた位置に配列された位置及びその周辺にあるバンプと、前記バンプと隣接するバンプとが並列接続されていることを特徴とすることにより、応力集中が最も発生する位置のバンプが、冗長接続となり、一つのバンプが破断しても他方のバンプの接続が保たれ、故障を起こす期間を延伸することができる。
【選択図】図１When a semiconductor device having a plurality of semiconductor elements and a resin substrate are bump-connected, a crack is generated in a connection portion due to the effect of thermal stress on the bumps of the semiconductor elements, and the long-term reliability of the device is lowered.
An electronic component mounting structure for connecting a semiconductor device having a plurality of lands and bumps on the back surface of an interposer wiring board on which a plurality of semiconductor elements are mounted, and a resin substrate on which the plurality of lands are arranged. Among the bumps in the position overlapping the semiconductor element of the interposer wiring board, the bump arranged in the position farthest from the center of the semiconductor device and the bump in the vicinity thereof, and the bump adjacent to the bump, Since the bumps at the position where stress concentration occurs most are redundantly connected, the connection between the other bumps is maintained even if one bump breaks and the failure occurs. Can be stretched.
[Selection] Figure 1

Description

本発明は、マルチチップパッケージ半導体と樹脂基板をバンプで接続する電子部品の実装接続構造に関するものである。 The present invention relates to a mounting connection structure for electronic components in which a multi-chip package semiconductor and a resin substrate are connected by bumps.

従来の電子部品の実装接続構造は、図４のように、半導体装置５１が樹脂基板５５の上に搭載されている。半導体装置５１は、半導体素子（チップ）５２がインターポーザー配線基板５３の上に搭載されており、さらに、インターポーザー配線基板５３の下面に形成されたランド５６毎にバンプ５４を配置させている。また、樹脂基板５５は、インターポーザー配線基板５３のバンプ５４の位置に対応したランド５７を備えており、インターポーザー配線基板５３とＢＧＡ（Ｂａｌｌｇｒｉｄａｒｒａｙ：ボールグリッドアレイ）実装構造を可能にしている。 In the conventional electronic component mounting and connecting structure, as shown in FIG. 4, a semiconductor device 51 is mounted on a resin substrate 55. In the semiconductor device 51, a semiconductor element (chip) 52 is mounted on an interposer wiring substrate 53, and a bump 54 is disposed for each land 56 formed on the lower surface of the interposer wiring substrate 53. In addition, the resin substrate 55 includes lands 57 corresponding to the positions of the bumps 54 of the interposer wiring substrate 53, and enables a BGA (Ball Grid Array) mounting structure with the interposer wiring substrate 53. .

半導体装置５１の半導体素子５２はシリコン結晶基板上に薄膜回路を形成して製作されている。シリコンの熱膨張係数は約３×１０^−６／Ｋと非常に小さい。従って、半導体装置５１の半導体素子５２とインターポーザー配線基板５３（熱膨張係数１６×１０^−６／Ｋ）及び樹脂基板５５（熱膨張係数１６×１０^−６／Ｋ）との熱膨張係数の差は大きい。その為、半導体装置５１を樹脂基板５５に接続した状態において、半導体素子５２が低い熱膨張係数であるため、インターポーザー配線基板５３が拘束されて、ＢＧＡ実装構造でランド端子５６、５７とバンプ５４との半田接合部で応力の影響を及ぼすこととなる。 The semiconductor element 52 of the semiconductor device 51 is manufactured by forming a thin film circuit on a silicon crystal substrate. The thermal expansion coefficient of silicon is as small as about 3 × 10 ⁻⁶ / K. Therefore, the difference in thermal expansion coefficient between the semiconductor element 52 of the semiconductor device 51, the interposer wiring substrate 53 (thermal expansion coefficient 16 × 10 ⁻⁶ / K), and the resin substrate 55 (thermal expansion coefficient 16 × 10 ⁻⁶ / K). Is big. Therefore, in a state where the semiconductor device 51 is connected to the resin substrate 55, the semiconductor element 52 has a low coefficient of thermal expansion. Therefore, the interposer wiring substrate 53 is restrained, and the land terminals 56 and 57 and the bumps 54 are formed in the BGA mounting structure. It will be influenced by the stress at the solder joint.

ここで、ＢＧＡ実装構造とは、基板同士の電気的接続を、基板面対基板面で接合する方法であり、基板面には格子状にボールまたはバンプと呼ぶ突起形状の電極を、矩形状に平面的に並べることから、ＢＧＡと称されている。ＢＧＡ実装構造は、半導体素子を実装する半導体基板を、マザーボード（基板）に最小面積で実装でき、また全接合点が一括同時接合できる。ボールまたはバンプには、半田、導体膜で覆われた樹脂、メッキ積上げ、金属ボール、等各種有り、用途、目的により使い分けられている。ここでは、これらを総てバンプと称する。 Here, the BGA mounting structure is a method in which the electrical connection between the substrates is bonded from the substrate surface to the substrate surface, and projection-shaped electrodes called balls or bumps are formed in a rectangular shape on the substrate surface in a rectangular shape. Since it is arranged in a plane, it is called BGA. In the BGA mounting structure, a semiconductor substrate on which a semiconductor element is mounted can be mounted on a mother board (substrate) with a minimum area, and all bonding points can be bonded simultaneously. There are various types of balls or bumps, such as solder, resin covered with a conductor film, stacked plating, metal balls, and the like, and they are properly used depending on applications and purposes. Here, these are all called bumps.

インターポーザー配線基板５３の材質はセラミック製から樹脂製の基板が多用されてきている。そして、電子機器を薄型・軽量化するために、インターポーザー配線基板５３の厚みを薄型化しており、その結果、半導体装置５１を樹脂基板５５に接続した状態で、ランド端子５６からバンプ５４を介してランド端子５７に至る半田接合部が半導体素子５２の低い熱膨張係数の影響を受けて破壊するといった問題が発生する。 The material of the interposer wiring board 53 has been widely used from ceramic to resin. In order to reduce the thickness and weight of the electronic device, the thickness of the interposer wiring substrate 53 is reduced. As a result, the semiconductor device 51 is connected to the resin substrate 55 through the bumps 54 from the land terminals 56. As a result, a problem arises in that the solder joints reaching the land terminals 57 are broken by the influence of the low thermal expansion coefficient of the semiconductor element 52.

その対策として、従来の電子部品の実装接続構造は、複数のランドが配列されたセラミック製のインターポーザー配線基板５３を備えた半導体装置５１と、複数のランドが配列された樹脂基板５５と、樹脂基板５５のランドと半導体装置５１のランドの間に接合されてＢＧＡを構成する複数のバンプ５４とを備え、図５のように半導体装置５１の最外縁部に配列されたそれぞれのバンプ５４を隣接するバンプ５４とをインターポーザー配線基板５３の導体パターン６１及び樹脂基板５５の導体パターン６２により、並列に接続する事により、半導体装置５１の最外縁部に位置するバンプ５４に熱応力が作用しても、半田接続部のクラックによって故障を起こす期間を延伸させる技術が知られている（特許文献１参照）。 As a countermeasure, a conventional electronic component mounting connection structure includes a semiconductor device 51 including a ceramic interposer wiring substrate 53 in which a plurality of lands are arranged, a resin substrate 55 in which a plurality of lands are arranged, and a resin. A plurality of bumps 54 which are bonded between the land of the substrate 55 and the land of the semiconductor device 51 and constitute a BGA are provided, and the respective bumps 54 arranged on the outermost edge portion of the semiconductor device 51 are adjacent to each other as shown in FIG. By connecting the bumps 54 to be connected in parallel by the conductor pattern 61 of the interposer wiring substrate 53 and the conductor pattern 62 of the resin substrate 55, thermal stress acts on the bumps 54 located at the outermost edge of the semiconductor device 51. However, a technique for extending a period during which a failure occurs due to a crack in the solder connection portion is known (see Patent Document 1).

特開２００６−２６１２７５号公報JP 2006-261275 A

しかしながら、前記従来の構成では、複数の半導体素子を有するマルチチップパッケージ半導体の場合、半導体素子の配置が非対称の場合もあり、インターポーザー配線基板の基板最外縁部を補強していても必ずしも故障を起こす期間を延伸させる事が出来ないという課題を有していた。 However, in the conventional configuration, in the case of a multichip package semiconductor having a plurality of semiconductor elements, the arrangement of the semiconductor elements may be asymmetrical, and even if the outermost edge portion of the interposer wiring board is reinforced, a failure does not necessarily occur. There was a problem that the period of waking up could not be extended.

本発明は、前記従来の課題を解決するもので、従来補強されていたインターポーザー配線基板の基板最外縁部以外の弱いバンプにおいて、応力集中によってバンプや基板にクラックが生じても、機器の長期信頼性を維持する接合構造を得ることを目的とする。 The present invention solves the above-mentioned conventional problems, and in the weak bumps other than the outermost edge portion of the interposer wiring board that has been reinforced in the past, even if a crack occurs in the bump or the substrate due to stress concentration, the long-term operation of the device An object is to obtain a joint structure that maintains reliability.

前記従来の課題を解決するために、本発明の複数の半導体素子を搭載されるインターポーザー配線基板の裏面に複数のランドとバンプを備える半導体装置と、複数のランドが配列された樹脂基板とを接続する電子部品の実装構造であって、前記インターポーザー配線基板の前記半導体素子と重なる位置にあるバンプの中で、半導体装置の中心から最も離れた位置に配列された位置及びその周辺にあるバンプと、前記バンプと隣接するバンプとが並列接続されていることを特徴とする。応力集中が最も発生する位置のバンプが、冗長接続となる。 In order to solve the conventional problem, a semiconductor device having a plurality of lands and bumps on the back surface of an interposer wiring board on which a plurality of semiconductor elements of the present invention are mounted, and a resin substrate on which a plurality of lands are arranged A mounting structure of electronic components to be connected, and among bumps at positions overlapping with the semiconductor element of the interposer wiring board, bumps positioned at and farthest from the center of the semiconductor device The bumps and the adjacent bumps are connected in parallel. The bump at the position where the stress concentration occurs most is a redundant connection.

本発明のマルチチップパッケージ半導体と樹脂基板の接合構造によれば、マルチチップパッケージ半導体の応力集中が発生領域に位置するバンプに熱応力が作用しても、半田接続部のクラックによって故障を起こす期間を延伸することができ、長寿命化することができる。 According to the joint structure of the multichip package semiconductor and the resin substrate of the present invention, even if thermal stress is applied to the bump located in the region where the stress concentration of the multichip package semiconductor is generated, the time period during which the failure occurs due to the crack of the solder connection portion Can be extended, and the life can be extended.

本発明の実施例１におけるマルチチップパッケージ半導体の実装接続構造の概要図1 is a schematic diagram of a mounting connection structure for a multichip package semiconductor according to a first embodiment of the present invention. 本発明の実施例１におけるマルチチップパッケージ半導体の概要図Schematic diagram of multi-chip package semiconductor in Example 1 of the present invention 本発明の実施例１における樹脂基板の概要図Schematic diagram of resin substrate in Example 1 of the present invention 従来の電子部品の実装接続構造の概要図Overview of conventional electronic component mounting and connection structure 従来の半導体装置の概要図Overview of conventional semiconductor devices

以下本発明を実施するための形態について、図面を参照しながら説明する。 Hereinafter, embodiments for carrying out the present invention will be described with reference to the drawings.

図１は本発明の実施例１におけるマルチチップパッケージ半導体の実装接続構造の概要図で、図１（ａ）は上面図で、図１（ｂ）はＢ−Ｂ断面図である。図２は本発明の実施例１におけるマルチチップパッケージ半導体の概要図で、図２（ａ）は上面図で、図２（ｂ）は下面図である。図３は樹脂基板の概要図で、図３（ａ）は上面図で、図３（ｂ）は下面図である。 1A and 1B are schematic views of a multi-chip package semiconductor mounting connection structure according to a first embodiment of the present invention. FIG. 1A is a top view and FIG. 1B is a cross-sectional view along line BB. 2A and 2B are schematic views of the multichip package semiconductor according to the first embodiment of the present invention. FIG. 2A is a top view and FIG. 2B is a bottom view. FIG. 3 is a schematic view of the resin substrate, FIG. 3 (a) is a top view, and FIG. 3 (b) is a bottom view.

マルチチップパッケージ半導体である半導体装置１は、図１のようにインターポーザー配線基板３の上部に、半導体素子２ａ、２ｂが実装されて構成される。そして、インターポーザー配線基板３の裏面には、複数のランド６が配列されている。 A semiconductor device 1 which is a multi-chip package semiconductor is configured by mounting semiconductor elements 2a and 2b on an interposer wiring substrate 3 as shown in FIG. A plurality of lands 6 are arranged on the back surface of the interposer wiring board 3.

樹脂基板５はガラスエポキシ樹脂やＢＴレジンなどの樹脂を素材として構成され、図３のように樹脂基板５の上面には複数のランド７が配列されている。 The resin substrate 5 is made of a resin such as glass epoxy resin or BT resin, and a plurality of lands 7 are arranged on the upper surface of the resin substrate 5 as shown in FIG.

インターポーザー配線基板３のランド６、樹脂基板５のランド７は複数の導体パッドから構成され、丸形などの形状を成している。インターポーザー配線基板３のランド６は、規則的に配列された複数のバンプを介在して、樹脂基板５のランド７に接合され、ＢＧＡ実装構造が成されている。 The lands 6 of the interposer wiring substrate 3 and the lands 7 of the resin substrate 5 are composed of a plurality of conductor pads and have a round shape or the like. The lands 6 of the interposer wiring substrate 3 are joined to the lands 7 of the resin substrate 5 via a plurality of regularly arranged bumps to form a BGA mounting structure.

応力集中しているバンプ位置は、半導体装置１を上面から透視したとき、半導体素子２と重なる位置のバンプで、かつ、その中で半導体装置１の中心（複数の半導体素子の重心）から最も離れた位置に配列されたバンプ位置であり、図２に示すように、最も応力がかかるバンプ８、２８となる。 The bump position where the stress is concentrated is a bump at a position overlapping with the semiconductor element 2 when the semiconductor device 1 is seen through from above, and the farthest from the center of the semiconductor device 1 (the center of gravity of the plurality of semiconductor elements). As shown in FIG. 2, the bumps 8 and 28 are the most stressed bumps.

そして、バンプ８、２８は各々隣接するバンプとの間を並列に接続する。つまり、最も応力がかかるバンプ８は、隣接するバンプ１８と、最も応力がかかるバンプ２８は、隣接するバンプ３８と、それぞれ接続される。すなわち、図２に示すように、インターポーザー配線基板３の応力集中バンプに位置するランド６は、隣接するランド１６間で、インターポーザー配線基板３の導体パターン１１で接続され、同様に、樹脂基板５の応力集中バンプに位置するランド７は、隣接するランド１７間で、表層もしくは内層の樹脂基板の導体パターン１２で接続され、並列回路を構成している。 The bumps 8 and 28 are connected in parallel between adjacent bumps. That is, the most stressed bump 8 is connected to the adjacent bump 18, and the most stressed bump 28 is connected to the adjacent bump 38. That is, as shown in FIG. 2, the lands 6 located on the stress concentration bumps of the interposer wiring board 3 are connected by the conductor pattern 11 of the interposer wiring board 3 between the adjacent lands 16, and similarly the resin board. The lands 7 located on the stress concentration bumps 5 are connected between adjacent lands 17 by the conductor pattern 12 of the resin layer on the surface layer or the inner layer to constitute a parallel circuit.

インターポーザー配線基板３と樹脂基板５をバンプ接合した場合、半導体素子２の直下の半田接続部は、使用環境の温度変化による熱応力を受ける。半導体素子２の熱膨張係数の３×１０^−６／Ｋ程度に対し、樹脂基板５の熱膨張係数は１６×１０^−６／Ｋ前後と、５倍以上大きい。このため、樹脂基板５は大きく伸展し、半導体素子２は伸びが小さいことから、実装固定後に常温に戻った際には、最も応力がかかるバンプ８、２８の各接合部に半導体素子２の中心方向に向かう引張り力が残留応力として残る。この残留応力は、半導体素子２の外縁部ほど大きく、中心部ほど小さい。また、半導体素子２の大きさが大きいほど、外縁部の残留応力は増大する。各基板が晒される実使用環境では、５０〜１００℃程度の温度変化幅の温度変化が周期的に（ヒートサイクル）加わる。したがって、残留応力が残ったまま、さらに伸び縮みによる繰り返し応力が加わることとなる。 When the interposer wiring substrate 3 and the resin substrate 5 are bump-bonded, the solder connection portion immediately below the semiconductor element 2 is subjected to thermal stress due to a temperature change in the use environment. In contrast to the thermal expansion coefficient of the semiconductor element 2 of about 3 × 10 ⁻⁶ / K, the thermal expansion coefficient of the resin substrate 5 is about 16 × 10 ⁻⁶ / K, which is 5 times larger. For this reason, since the resin substrate 5 is greatly expanded and the semiconductor element 2 is small in elongation, when returning to room temperature after mounting and fixing, the center of the semiconductor element 2 is placed at each joint portion of the bumps 8 and 28 that is most stressed. The tensile force toward the direction remains as residual stress. The residual stress is larger at the outer edge portion of the semiconductor element 2 and smaller at the center portion. In addition, the larger the size of the semiconductor element 2, the greater the residual stress at the outer edge. In an actual use environment where each substrate is exposed, a temperature change with a temperature change width of about 50 to 100 ° C. is periodically applied (heat cycle). Therefore, repeated stress due to expansion and contraction is applied while the residual stress remains.

使用環境の温度変化による熱応力を受けると、最も応力がかかるバンプ８、２８から除々に接続点の構造劣化が進む。これによって、各バンプに対して、それぞれクラックを生じる。 When the thermal stress due to the temperature change in the usage environment is received, the structural deterioration of the connection point gradually proceeds from the bumps 8 and 28 to which the stress is most applied. As a result, a crack is generated for each bump.

この構造劣化は、最終的には断裂となり、インターポーザー配線基板３と樹脂基板５との電気的接続を絶つ故障に至る。また、各バンプの接続部に次いで、その隣のボール接続部に応力集中点が移動していく。 This structural deterioration eventually breaks, leading to a failure that breaks the electrical connection between the interposer wiring substrate 3 and the resin substrate 5. Further, the stress concentration point moves to the ball connecting portion adjacent to the connecting portion of each bump.

半導体素子２の応力が高い直下外縁部で更にその中で半導体装置の中心から最も離れた位置ほど、またさらに端点（角）に近いほど熱応力が高く、ヒートサイクルに対しての接続信頼性が低いため、最も応力がかかるバンプ８、２８は、それぞれ並列接続されており、１箇所のボール接続が破損しても、隣接するバンプ１８、３８が接続されており回路接続が断たれない冗長接続を形成している。 The thermal stress is higher in the outer edge portion immediately below the semiconductor element 2 where the stress is higher and further away from the center of the semiconductor device, and further closer to the end point (corner), and the connection reliability to the heat cycle is higher. Since the bumps 8 and 28 that are most stressed are connected in parallel because they are low, even if one ball connection is broken, the adjacent bumps 18 and 38 are connected and the redundant connection that does not break the circuit connection. Is forming.

以上により、この実施の形態によるマルチチップパッケージ半導体と樹脂基板のＢＧＡ型実装構造では、インターポーザー配線基板３に作用する熱応力で接続を破壊され易い部分は、必ず冗長以上の接続を持つことが出来る。このため、インターポーザー配線基板３のクラック、樹脂基板５のクラックの発生地点が、除々に増えても、インターポーザー配線基板３のＢＧＡが機能して寿命時間を大きく延ばすことが出来る。また、何ら補強や固定を行わないことから、組立工程は最小限で済み、インターポーザー配線基板３の交換も容易なため、半導体パッケージの低コスト化に有効である。 As described above, in the BGA type mounting structure of the multi-chip package semiconductor and the resin substrate according to this embodiment, the portion where the connection is easily broken due to the thermal stress acting on the interposer wiring substrate 3 must always have a redundant connection or more. I can do it. For this reason, even if the number of occurrence points of cracks in the interposer wiring board 3 and the cracks in the resin board 5 increases gradually, the BGA of the interposer wiring board 3 can function and the life time can be greatly extended. In addition, since no reinforcement or fixing is performed, the assembly process is minimal, and the interposer wiring board 3 can be easily replaced, which is effective in reducing the cost of the semiconductor package.

本発明にかかる（電子部品の実装接続構造）は、マルチチップパッケージ半導体の応力集中している位置のバンプに熱応力が作用しても、半田接続部のクラックによって故障を起こす期間を延伸することができ、長寿命化することが可能になるので、半導体装置の高信頼性化等として有用である。 The (electronic component mounting and connection structure) according to the present invention extends the period during which a failure occurs due to a crack in the solder connection portion even when thermal stress acts on the bumps at the stress-concentrated position of the multichip package semiconductor. Therefore, it is possible to extend the life of the semiconductor device, which is useful for increasing the reliability of the semiconductor device.

１半導体装置
２ａ、２ｂ半導体素子
３インターポーザー配線基板
５樹脂基板
６、７ランド
８、２８最も応力がかかるバンプ
１８、３８隣接するバンプ
１６、１７隣接するランド
１１インターポーザー配線基板の導体パターン
１２樹脂基板の導体パターン DESCRIPTION OF SYMBOLS 1 Semiconductor device 2a, 2b Semiconductor element 3 Interposer wiring board 5 Resin board 6, 7 Land 8, 28 Bump 18 with the most stress 18, 38 Adjacent bump 16, 17 Adjacent land 11 Conductor pattern of interposer wiring board 12 Resin PCB conductor pattern

Claims

A mounting structure of an electronic component that connects a semiconductor device having a plurality of lands and bumps on the back surface of an interposer wiring board on which a plurality of semiconductor elements are mounted, and a resin substrate on which a plurality of lands are arranged,
Among the bumps in the position overlapping with the semiconductor element of the interposer wiring board, the bump arranged in the position farthest from the center of the semiconductor device and the bump in the periphery thereof, and the bump adjacent to the bump are arranged in parallel. Electronic component mounting connection structure characterized by being connected.